CN116344548A - 经由弛豫缓冲层中的离子注入的应变补偿以防止晶圆弓 - Google Patents

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K·詹布纳坦
A·穆尔蒂
J·南
T·加尼
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Abstract

本申请名称为“经由弛豫缓冲层中的离子注入的应变补偿以防止晶圆弓”。在一个实施例中，一种集成电路包括衬底、缓冲层、源区、漏区、沟道区和栅结构。所述衬底包括硅。所述缓冲层处于所述衬底上方，并且包括在与所述衬底的界面附近具有缺陷的半导体材料。所述缓冲层还包括在所述缺陷之中所注入的离子。所述源区和漏区处于所述缓冲层上方，以及所述沟道区处于所述缓冲层上方以及所述源区与漏区之间。所述栅结构在所述沟道区上方。

Description

经由弛豫缓冲层中的离子注入的应变补偿以防止晶圆弓
背景技术
在许多集成电路应用中，晶体管的共同设计目标是增加沟道中的载荷子的迁移率。例如，针对PMOS晶体管，通常可期望增加沟道中的空穴的迁移率，以及针对NMOS晶体管，通常可期望增加沟道中的电子的迁移率。在一些情况下，可通过在一层上形成沟道来增加载荷子迁移率，所述层的性质被设计成在沟道上施加应变。但是，如果所述层太薄，则来自所述层的缺陷可传播到沟道中，而如果所述层太厚，则晶圆弯曲可在下游制作处理期间发生。
附图说明
图1A-I示出在弛豫的缓冲器上所形成的示例集成电路结构的截面图，所述弛豫的缓冲器具有离子注入，以用于制作的各种阶段期间的应变补偿。
图2示出一种形成具有晶体管的集成电路的方法，所述晶体管具有通过离子注入的弛豫缓冲层能够实现的多样/应变沟道材料。
图3A-D示出当使用覆盖沉积方式来执行图2的方法的某些部分时所形成的示例集成电路结构。要注意，图3A-D的示例结构延续到图4E-J的示例结构。
图4A-J示出当使用基于替换鳍的方式来执行图2的方法时所形成的示例集成电路结构。
图5示出沿图4J的平面J-J所截取的示例截面图。
图6是示出具有在层界面所形成的缺陷之中的注入离子的层的示例叠层的透射电子显微镜（TEM）图像的示意图。
图7示出采用使用本文所公开的技术和实施例所形成的集成电路结构和/或晶体管装置所实现的计算系统。
通过结合本文所述附图阅读以下详细描述，将更好地理解呈现的实施例的这些及其他特征。附图中，各种附图中所示的每个相同或几乎相同的组件可通过相似附图标记来表示。为了清楚起见，没有在每一个附图中标记每一个组件。此外，如将领会到，附图不一定按比例绘制或者意在将所述的实施例限制到所示具体配置。例如，虽然一些附图一般指示直线、直角和平滑表面，但是所公开的技术的实际实现可有没那么完美的直线和直角，并且在给定制作过程的现实世界限制，一些特征可具有表面形貌或者以其他方式是不平滑的。更进一步，附图中特征的一些特征可包括图案化和/或加阴影填充，这仅被提供以帮助视觉识别不同特征。简言之，附图只被提供以示出示例结构。
具体实施方式
在晶体管的上下文中，对于许多集成电路（IC）应用，期望增加沟道中的载荷子的迁移率。例如，对于这类应用中的PMOS装置，期望增加沟道中的空穴的迁移率，以及对于这类应用中的NMOS装置，期望增加沟道中的电子的迁移率。一种用于增加载荷子（例如空穴或电子）迁移率的技术是经由源/漏（S/D）区在晶体管的沟道区上施加应变。但是，随着晶体管转换到非平面配置并且缩小到具有更小临界尺寸，诸如更小栅长度（例如亚100纳米（nm）或亚50 nm栅长度），前述的应变技术因沟道与S/D区之间的不良机械耦合而不是有效的。这将能够实现的沟道迁移率限制到相对更低的值。另外，作为许多IC应用的标准的Si衬底的使用进一步限制在晶体管沟道区上施加应变的能力，因为Si提供从其中形成后续半导体材料的单个晶格常数或参数值。相应地，能够难以形成具有不同应变值的不同沟道区材料，特别对于利用NMOS和PMOS两种装置的CMOS应用。
例如，NMOS和PMOS装置一般对不同装置使用不同的材料表现更好，因为不同的材料能够实现不同的载流子迁移率，这取决于载流子是电子（在NMOS的情况下）还是空穴（在PMOS的情况下）。例如，在对晶体管沟道区使用IV族半导体材料的上下文中，硅（Si）或低锗（Ge）含量硅锗（SiGe）一般对NMOS装置是优选的，以及高Ge含量SiGe或Ge一般对PMOS装置是优选的。进一步，NMOS装置一般对沟道区中增加的拉伸应变表现更好，以及PMOS装置一般对沟道区中增加的压缩应变表现更好。当前技术通过在保持优选应变的同时在试图提供从其中生长不同晶体管沟道材料的所要求的籽晶层时在Si上生长弛豫SiGe的非常厚的缓冲层（例如0.5-1微米或者甚至更厚），来尝试实现不同应变的材料的组合。这种厚缓冲层是用来获得高弛豫百分比和低表面位错密度，这是提供从其中生长不同应变的沟道区材料的适当籽晶层表面所要求的。但是，采用这种厚缓冲层引起IC制作过程中的下游的晶圆弯曲，这是极不期望的，因为它能够创建和/或加剧IC装置内的缺陷和位错。备选地，采用相对更薄的缓冲层（例如具有最多0.5微米或500 nm的厚度）会引起更薄的缓冲层内的缺陷传播到其顶面，由此影响更薄的缓冲层的顶面的质量。进一步，在努力在沟道材料上施加应变中，如果从更薄的缓冲层的顶面生长晶体管沟道材料，则缺陷会从更薄的缓冲层的顶面传播到沟道材料中，从而引起应变的损失，并且由此使载荷子迁移率降级。
相应地，本公开呈现各种实施例和制作技术，所述实施例和制作技术使具有多样和/或应变沟道材料的晶体管能够在离子注入的弛豫缓冲层上被形成，所述弛豫缓冲层是诸如被注入有离子的弛豫的基于锗（Ge）的层（例如硅锗（SiGe）），以补偿来自缺陷的应变。
在一些实施例中，弛豫的基于Ge的层能够经由基于Ge的层中的反递变锗浓度（例如，层的Ge分数随着远离Si衬底界面的厚度而减少）以适当的表面质量/弛豫水平被形成，所述基于Ge的层用来在衬底/基于Ge的层界面附近生成并且有效地捕集缺陷。因此，通过在衬底/基于Ge的层生成缺陷，基于Ge的层能够朝其材料体晶格常数值弛豫（至少部分），同时Ge浓度的递变能够有效地捕集衬底/基于Ge的界面附近的那些缺陷（至少部分），以防止它们到达基于Ge的层的顶面和到达上覆沟道材料层。
此外，基于Ge的层能够在缺陷区域中被注入有离子，以补偿来自缺陷的应变，这帮助消除或减少如果基于Ge的层太厚则可能发生的下游晶圆弯曲。按照这种方式，所注入的离子能够实现对相对厚的基于Ge的层的使用——这帮助防止基于Ge的层中的缺陷传播到沟道中——而不引起下游晶圆弓。在一些实施例中，例如，基于Ge的层可具有范围从20纳米（nm）至3微米（μm）的厚度，而没有来自下游晶圆弓的显著影响。
因此，如本文所述的基于Ge的层能够实现在其上形成一个或多个沟道材料层，以用于大量基于晶体管的应用，如根据本公开将显而易见。在一些实施例中，例如，弛豫的基于Ge的层可用作用于生长压缩应变PMOS沟道材料和拉伸应变NMOS沟道材料的模板，以分别在装置的沟道区中实现空穴和电子迁移率的增益。
例如，在一些实施例中，本文所述的技术允许在Si衬底上生长具有低顶面位错密度（例如每平方厘米小于1E7个原子）的厚或薄的弛豫（例如具有大于80%弛豫）SiGe层（例如在层的顶面具有小于35%原子百分比的Ge含量）。在这种示例实施例中，基于Ge的层（例如在顶面具有30% Ge含量原子百分比或Si0.7Ge0.3）能够用作用于生长压缩应变SiGe沟道PMOS装置（例如具有50%或60% Ge含量原子百分比）和拉伸应变Si沟道NMOS装置的模板，由此同时实现PMOS装置的空穴迁移率和NMOS装置的电子迁移率中的大增益，这改进装置的性能。进一步，在这种示例实施例中，PMOS和NMOS装置可被包含在CMOS电路中，其中本文所述的技术帮助促进高性能PMOS和NMOS装置的共同集成（特别是邻近）。要注意，虽然衬底在本文中称作Si衬底，但是在一些实施例中，它可包括衬底的至少一部分中的掺杂。例如，在一些这类实施例中，衬底的顶部部分可包括p型掺杂剂（例如硼）和/或n型掺杂剂（例如磷、砷）。但是，在其他实施例中，Si衬底可以是本征或未掺杂的。然而，在一些实施例中，Si衬底的半导体材料可基本上由Si半导体材料（具有或没有被包含掺杂剂）来组成。
在一些实施例中，基于Ge的层可包括硅和锗，它们可以或者可以不与锡和/或碳合金化。基于Ge的层在本文中这样称呼，是因为它在层的至少一部分中以及在一些情况下在整个层中至少包括锗。例如，在一些实施例中，基于Ge的层可在底部（在Si衬底附近）包括单晶Ge或SiGe，并且然后在顶部（在上覆沟道材料层附近）转变成具有相对更低的Ge浓度的SiGe。在一些实施例中，基于Ge的层的Ge浓度可随着整个层中的Ge浓度的平滑梯度而减少或反递变。例如，在一些这类实施例中，Ge浓度可随着基于Ge的层被沉积（例如经由原位处理）而减少，而一个或多个其他元素（例如Si、C和/或Sn）的浓度可随着基于Ge的层被沉积而增加。在其他实施例中，可使用逐步方式来减少或反递变基于Ge的层的Ge浓度，其中在整个基于Ge的层中突然改变Ge浓度（例如以Ge浓度的至少5或10%差）。这类突然变化可按照逐层方式进行，使得基于Ge的层包括逐渐减少Ge浓度的多层结构。在还有的其他实施例中，可利用混合方式，诸如其中使用逐步方式的混合方式，但是Ge浓度也在至少一个子层中平滑地被递变。
在一些实施例中，例如，Ge浓度从底部（最靠近Si衬底）的起始相对高Ge浓度到顶部（最远离Si衬底）的结束相对低Ge浓度的减少可在5-95%的范围中，可以是大约5、10、15、20、25、30、35、40、45、50、55、60、65、70、75、80、85、90或95%，和/或可以是至少5、10、15、20、25、30、35、40、45、50、55、60、65、70、75、80、85、90或95%。在前述范围的极端示例中，例如，基于Ge的层将会作为Ge开始，并且转变成Si0.95Ge0.05。为了提供另一个示例，基于Ge的层可从衬底处的Si0.4Ge0.6（60% Ge浓度）线性递变到沟道材料层末端的Si0.8Ge0.2（20% Ge浓度），这将会是Ge浓度的40%减少，正如能够理解的。在这种示例情况下，Si0.6Ge0.4沟道材料层可在基于Ge的层的Si0.8Ge0.2顶部籽晶表面上被形成。在其中Ge浓度包括基于平滑梯度的反递变的Ge浓度（例如其中无明显界面可能不存在）的实施例中，平滑梯度无需在整个层中是一致的。例如，在一些这类实施例中，当沉积基于Ge的层时所使用的Ge浓度可首先以第一速率被减少，并且随后则以第二不同速率被减少（例如，首先Ge浓度的快速减少，之后接着缓慢减少，或者首先Ge浓度的缓慢减少，之后接着快速减少，等等）。
在其中基于Ge的层包括基于逐步方式的反递变的Ge浓度（例如其中明显界面可存在）的实施例中，例如在基于Ge的层的多层结构中可存在1、2、3、4、5、6、7、8、9或更多步。进一步，在其中基于Ge的层包括基于逐步方式的反递变的Ge浓度的实施例中，基于Ge的层可包括例如包括2、3、4、5、6、7、8、9、10或更多子层的多层结构。例如，如果二步方式被应用（使得多层结构包括三个子层），则基于Ge的层可开始于衬底处的Si0.4Ge0.6的第一子层，之后接着在第一子层上形成的Si0.6Ge0.4的第二子层，之后接着在第二子层上形成的Si0.8Ge0.2的第三子层，其中基于Ge的层的第三子层提供从其中形成一个或多个沟道材料层的Si0.8Ge0.2的籽晶表面。因此，本文多样地描述的基于Ge的层的反递变性质能够采取任何形式，只要存在离开衬底的Ge浓度的总体减少（这在一些实施例中可等同于离开衬底的Si浓度的总体增加）。
在一些实施例中，基于Ge的层可以或者可以不被掺杂有任何适当掺杂剂（例如硼、磷和/或砷）。在一些实施例中，基于Ge的层可部分被包含在一个或多个晶体管装置的沟道区中。在其他实施例中，基于Ge的层可完全在给定晶体管的沟道区下方，其中它例如被完全包含在子沟道或子鳍区中。在一些这类实施例中，基于Ge的层可相对于上覆沟道区材料被相反类型掺杂以提供隧道二极管，以帮助减少或消除寄生泄漏（例如亚阈值泄漏）。例如，在一些实施例中，如果上覆沟道区将被n型掺杂，则基于Ge的层可特意被p型掺杂（例如掺杂浓度为每立方厘米至少1E16、5E16、1E17、5E17、1E18、5E18或1E19个原子），或者反过来也是一样，其中如果上覆沟道区将被p型掺杂，则基于Ge的层可特意被n型掺杂（例如掺杂浓度为每立方厘米至少1E16、5E16、1E17、5E17、1E18、5E18或1E19个原子）。
如先前所述，通过形成具有Ge浓度的反递变的基于Ge的层，基于Ge的层能够至少部分是弛豫的，这取决于特定配置。例如，在一些实施例中，基于Ge的层的顶面或顶部部分（例如顶部1、2、3、4、5、10、15、20或25%）可弛豫到例如基于Ge的层的那个顶面或顶部部分的材料的体晶格参数的50、45、40、35、30、25、20、15、10或5%之内。作为举例，如果基于Ge的层的顶面包括具有30% Ge的浓度的SiGe（这具有300开尔文（K）时大约5.499埃（Å）的晶格常数），并且它在Si衬底上以其体晶格参数的20%内的弛豫值被形成，则基于Ge的层的那个Si0.7Ge0.3顶面将会具有300 K时大约5.485-5.499 Å的晶格常数。要注意，基于Ge的层的顶面或顶部部分是本文所公开的技术关注的相关表面/部分，因为它被用作从其中形成沟道材料层的模板/籽晶特征。因此，通过转换从其中形成沟道材料层的模板/籽晶表面晶格常数（与为300 K时5.431 Å的Si的唯一晶格常数相反），本文所述的技术能够实现用于晶体管沟道的单晶半导体材料的更多样范围，并且还允许这类多样材料沟道区通过材料工程在整个那些沟道区中保持应变。
又如先前所述，在层的IC叠层中，基于Ge的层引起缺陷（例如位错和/或堆叠错误）的形成，所述缺陷在衬底/基于Ge的层界面处成核并且主要被包含在基于Ge的层内，而不是贯穿到上覆沟道材料层。换言之，由于基于Ge的层的反递变性质和/或通过离子注入能够实现的基于Ge的层的相对高厚度，缺陷的大多数没有到达基于Ge的层的顶面。因此，不管反递变的基于Ge的层如何被形成（例如具有平滑梯度或者按照逐步方式），它能够通过缺陷（例如位错和/或堆叠错误）的成核来表征，所述缺陷在衬底/基于Ge的层界面处成核并且主要在到达基于Ge的层的顶部部分/顶面之前终止。因此，基于Ge的层的反递变性质（例如，其中最靠近Si衬底的基于Ge的层的部分包括那个层的最高Ge浓度）释放形成第一实例中的这类缺陷所要求的能量，并且因此基于Ge的层可被认为是高熵层。在没有基于Ge的层的反递变性质的情况下，在Si衬底上形成基于Ge的层将会导致相对更多缺陷传播到基于Ge的层的顶面，特别是对于相对薄的基于Ge的层（例如厚度小于500 nm），这如先前所述是不期望的。
在一些实施例中，基于Ge的层的顶部部分/顶面可具有相对低缺陷或位错密度，诸如每平方厘米小于1E9，这是如果不采用如本文所述的反递变的Ge浓度方案则会在基于Ge的层的顶部部分/顶面形成的典型最小阈值缺陷/位错密度。在一些这类实施例中，基于Ge的层的顶部部分/顶面可具有例如每平方厘米最多1E9、5E8、1E8、5E7、1E7、5E6、1E6、5E5、1E5、5E4或1E4的缺陷/位错密度。在一些实施例中，基于Ge的层的顶部部分/顶面可基本上不包括缺陷或位错，因为它们可在到达那个顶部部分/顶面之前终止。要注意，如本文所使用的“aEb”等同于“a乘以10的b次方”，其中‘a’和‘b’为实数。例如，1E9也能够表达为1乘以10的9次方，或者简单地表达为10的9次方（10^9）。还要注意，当本文中引用基于Ge的层的顶部部分/顶面或者表面/部分时，这种描述可涉及基于Ge的层的最顶部表面（例如最远离Si衬底并且最靠近沟道材料层的表面）和/或基于Ge的层的顶部部分（例如基于Ge的层的顶部1、2、3、4、5、10、15或20%）。因此，对基于Ge的层的顶部部分/顶面或顶面/顶部部分的引用可以意味着基于Ge的层的仅顶面、基于Ge的层的仅顶部部分或者基于Ge的层的顶面和顶部部分两者。还要注意，在一些情况下，缺陷/位错密度可包括螺纹位错密度。相应地，在一些实施例中，基于Ge的层与Si衬底的顶面之间的界面可变得不太明显或者基本上合并在一起（例如因在那个界面所形成的缺陷）。
在一些实施例中，沟道材料层可在基于Ge的层上被形成，以用于一个或多个晶体管的沟道区中。在一些这类实施例中，沟道材料层可包括任何适当半导体材料，诸如单晶IV族和/或III-V族半导体材料。本文中对“IV族半导体材料”（或者“IV族材料”或一般来说的“IV”）的使用包括至少一个IV族元素（例如硅、锗、碳、锡），诸如硅（Si）、锗（Ge）、硅锗（SiGe）等等。本文中对“III-V族半导体材料”（或者“III-V族材料”或者一般来说的“III-V”）的使用包括至少一个III族元素（例如铝、镓、铟）和至少一个V族元素（例如氮、磷、砷、锑、铋），诸如砷化镓（GaAs）、砷化铟镓（InGaAs）、砷化铟铝（InAlAs）、磷化镓（GaP）、锑化镓（GaSb）、磷化铟（InP）、氮化镓（GaN）等等。要注意，例如，III族又可称作硼族或IUPAC族13，IV族又可称作碳族或IUPAC族14，以及V族又可称作氮族或IUPAC族15。还要注意，如本文针对半导体材料或者包括半导体材料的特征/层/结构所述的“组成上不同”表示（至少）包括不同半导体材料，或者包括相同半导体材料但具有不同组成比（例如，其中材料的至少一个成分的浓度是不同的）。例如，Ge与InGaAs是组成上不同的（因为它们是不同的半导体材料），但是Si0.7Ge0.3与Si0.4Ge0.6也是组成上不同的（因为它们包括不同的组成比）。此外，Ge浓度在0至30原子百分比的范围中的SiGe与Ge浓度在31至100原子百分比的范围中的SiGe是组成上不同的。
在一些实施例中，沟道材料层可被形成，使得它被应变到下覆的基于Ge的层。相应地，如基于本公开能够理解，如与仅使用Si衬底作为从其中形成半导体沟道材料的模板相比，本文所述的基于Ge的层的使用使得不同半导体沟道材料能够按照应变方式在其上被形成。这是因为基于Ge的层在其顶面处和附近因在那个位置的减少的缺陷/位错密度（作为采用本文所述的反递变的结果）而具有充分高/装置质量单晶半导体材料。进一步，基于Ge的层至少部分是弛豫的，由此为模板或籽晶层表面提供与Si的晶格常数（所述晶格常数为300K时5.431 Å）不同的晶格常数。这是显著的，因为如果在其材料与其上生长它的材料之间存在足够大的晶格增量（例如，如果晶格增量达到晶格失配的点，这通常在2-3%的晶格增量附近发生），则沟道材料层将会弛豫。因此，通过允许那个沟道材料层的模板/籽晶表面的晶格常数被调整，通过使用如本文所述的反递变的基于Ge的层，本文所述的技术能够实现形成晶体管装置的更大范围的可能完全应变的沟道区材料，诸如具有相对更高的Ge浓度（例如大于30、35或40% Ge原子百分比）的SiGe、Si和各种III-V族材料。在一些实施例中，给定沟道材料层可被应变到下覆的基于Ge的层，使得沟道材料层的平面内晶格参数处于50、45、40、35、30、25、20、15、10或5%之内，或者与基于Ge的层的顶面处/附近的平面内晶格参数基本上相同。进一步，根据一些实施例，在沟道材料层被应变（到下覆的基于Ge的层）的情况下，那个应变可基本上扩展到沟道材料层的顶面，使得沟道材料层在整个层中被应变，并且通过后续IC处理到最终结构保持所述应变。
在一些实施例中，例如，多个不同沟道材料层可在基于Ge的层的不同区域上被形成，诸如以用于CMOS应用。例如，第一沟道材料层可在基于Ge的层的第一区域上形成以用于一个或多个p沟道晶体管装置（例如一个或多个PMOS装置），以及第二沟道材料层可在基于Ge的层的第二区域上形成以用于一个或多个n沟道晶体管装置（例如一个或多个NMOS装置）。如先前所述，通过将基于Ge的层选择成具有所期望的材料（例如所期望的Ge浓度和/或与Si、C和/或Sn合金化）并且实现期望的弛豫百分比，基于Ge的层能够提供从其中生长多个不同沟道材料层的模板/籽晶层，使得用于p沟道晶体管的第一沟道材料可具有比模板表面相对更高的晶格常数以实现压缩应变，以及用于n沟道晶体管的第二沟道材料可具有比模板表面相对更低的晶格常数以实现拉伸应变。作为举例，采用Si0.7Ge0.3的基于Ge的层能够实现在那个Si0.7Ge0.3层上形成完全应变（具有压缩应变）的Si0.4Ge0.6 p沟道材料，同时还允许形成完全应变（具有拉伸应变）的Si n沟道材料。在这种示例中，如果改为在Si衬底上形成Si0.4Ge0.6 p沟道材料，则那个Si0.4Ge0.6 p沟道材料将会因Si与Si0.4Ge0.6之间的晶格失配而弛豫（至少部分）。通过示例情况下的晶格失配所引起的这种弛豫（其中不采用本文所述的技术）是不期望的，因为它导致载荷子迁移率的降低，并且由此使装置的总体性能降级。进一步，如果改为在Si衬底上形成Si n沟道材料，则晶格参数将会完全匹配，并且因此在那个Si n沟道材料中的第一实例中将不会产生应变。
在一些实施例中，本文所述的技术能够用来有益于n沟道装置（例如NMOS）和/或p沟道装置（例如PMOS）。进一步，在一些实施例中，本文所述的技术能够用来有益于MOSFET装置、隧道FET（TFET）装置、费米滤波器FET（FFFET）装置和/或如根据本公开将显而易见的任何其他适当装置。更进一步，在一些实施例中，本文所述的技术能够用来形成互补晶体管电路（诸如CMOS电路），其中所述技术能够用来有益于组成所述CMOS电路的所包含的n沟道和p沟道晶体管中的一个或多个。仍然进一步，在一些实施例中，本文所述的技术能够用来有益于大量晶体管配置，诸如平面和非平面配置，其中非平面配置可包括鳍状或FinFET配置（例如双栅或三栅）、环栅（GAA）配置（例如纳米线或纳米带）或者它们的某个组合（例如珠状鳍配置），这里提供几个示例。另外，在一些实施例中，所述技术能够用于多种源/漏（S/D）配置，诸如替换材料S/D、包覆S/D和/或如根据本公开将显而易见的任何其他适当S/D配置。本文所述的技术可用来有益于用于其他适当应用（例如放大、切换等）的逻辑晶体管装置或者基于晶体管的装置。因此，本文所述的技术能够用来有益于大量晶体管装置。一般来说，所述技术允许晶体管采用多样沟道材料进一步被缩放，同时确保更低的泄漏、更高的驱动电流并且由此确保改进的性能。
要注意，如本文所使用，表达“X包括A或B的至少一个”表示X可以包括例如仅A、仅B或者A和B两者。为此，X包括A或B的至少一个不是被理解为X要求A和B的每个，除非这样明确说明。例如，表达“X包括A和B”表示X明确包括A和B两者。此外，这对于大于二的任何数量的项成立，其中那些项“的至少一个”被包含在X中。例如，如本文所使用，表达“X包括A、B或C的至少一个”表示X可以包括仅A、仅B、仅C、仅A和B（而不包括C）、仅A和C（而不包括B）、仅B和C（而不包括A）或者A、B和C中的每个。即使A、B或C的任何一个偶然包括多个类型或变化，这也成立。为此，X包括A、B或C的至少一个不是被理解为X要求A、B和C的每个，除非这样明确说明。例如，表达“X包括A、B和C”表示X明确包括A、B和C的每个。同样，表达“X被包含在A或B的至少一个中”表示X可以被包含在例如仅A中、仅B中或者A和B两者中。针对“X包括A或B的至少一个”的以上论述在这里同样适用，正如将领会到的。
如本文所使用的术语“之上”、“之下”、“之间”、“上方”、“上”和/或“附近”可表示一个材料层或成分相对其他层或成分的相对位置。例如，另一个层之上或之下所设置的一个层可与其他层直接接触，或者可具有一个或多个中间层。此外，两个层之间所设置的一个层可与两个层直接接触或者可具有一个或多个中间层。类似地，第二层“上”的第一层可直接在第二层上（例如与其直接接触）或者间接在第二层上（例如经由一个或多个中间层）。在各种实施例中，短语“在第二特征上形成、沉积或者以其他方式设置的第一特征”可表示第一特征在第二特征之上形成、沉积或设置，以及第一特征的至少一部分可与第二特征的至少一部分直接接触（例如直接物理和/或电接触）或间接接触（例如具有第一特征与第二特征之间的一个或多个其他特征）。
本文所提供的对技术和结构的使用可以是使用诸如下述之类的工具可检测的：电子显微镜，包括扫描/透射电子显微镜（SEM/TEM）、扫描透射电子显微镜（STEM）、纳米束电子衍射（NBD或NBED）和反射电子显微镜（REM）；组成映射；x射线结晶或衍射（XRD）；能量扩散x射线光谱法（EDX）；二次离子质谱法（SIMS）；飞行时间SIMS（ToF-SIMS）；原子探头成像或断层扫描；局部电极原子探头（LEAP）技术；3D断层扫描；或者高分辨率物理或化学分析，这里列举几个适当的示例分析工具。特别是，在一些实施例中，这类工具可指示集成电路（IC）包括弛豫的基于Ge的层上的应变晶体管沟道材料（所述应变晶体管沟道材料在基于Ge的层和Si衬底的界面处或附近具有缺陷）以及缺陷之中所注入的离子的存在。
例如，在一些这类实施例中，弛豫的基于Ge的层相对层内的Ge浓度是反递变的。例如，在一些情况下，可经由渐进梯度或者经由逐步方式（可形成包括明显界面的多层结构）来实现反递变，其中Ge浓度在衬底附近为最大，并且由此减少到最远离衬底的最小Ge浓度。不管反递变的Ge浓度如何被实现，它能够经由SIMS、TEM、EDX映射和/或原子探头断层扫描来识别。
进一步，在一些这类实施例中，基于Ge的层的特征可在于缺陷（例如位错和堆叠错误）在衬底/基于Ge的层界面处成核，所述缺陷主要在到达基于Ge的层的顶面之前终止，使得它们没有贯穿到上覆沟道材料层，这可通过例如高分辨率TEM成像来识别。基于Ge的层的特征还可在于缺陷之中所注入的离子的存在，诸如碳（C）、锡（Sn）、硼（B）、磷（P）和/或砷（As）的离子种类以及其他示例。此外，所注入的离子补偿来自缺陷的应变，这能够实现对相对厚的基于Ge的层的使用，而不引起下游晶圆弓。因此，在一些实施例中，基于Ge的层的特征还可在于相对厚（例如200 nm-3 μm）。
因此，与如果不采用基于Ge的层中的Ge浓度的反递变和/或通过离子注入能够实现的相对厚的基于Ge的层相比，反递变（例如具有从诸如100、90、80、70、60、50、40、30或20%Ge之类的相对高浓度转到诸如5、10、20、30、40、50、60、70或80%之类的相对低浓度的Ge浓度变化）、弛豫（例如在顶面具有处于其体材料完全弛豫的晶格常数的50、40、30、20或10%之内的实际晶格常数）的基于Ge（例如，至少包括锗，同时还包括Si、C和Sn的至少一个）的层的至少顶部部分可包括相对更少缺陷（例如，每平方厘米最多1E9、5E8、1E8、5E7、1E7、5E6、1E6、5E5、1E5、5E4或1E4的缺陷密度）。
在一些实施例中，本文所述的技术可基于从其使用中得出的益处来检测，这包括多样沟道材料（特别是多样和完全应变的沟道材料）、相对更低的泄漏、相对更高的驱动电流（例如作为沟道区中可实现的应变的结果，这增加沟道迁移率）和/或其他改进的装置性能。许多配置和变化根据本公开将显而易见。
架构和方法
如上所述，晶体管沟道材料在厚弛豫的缓冲器之上的生长能够同时为NMOS和PMOS晶体管两者提供适当沟道应力。例如，NMOS的硅（Si）沟道和PMOS的硅锗（SiGe）沟道在厚弛豫的基于锗的缓冲器（例如SiGe）之上的沉积引起NMOS沟道中的拉伸应变和PMOS沟道中的压缩应变，从而在两种情况下均生成改进的迁移率和驱动电流。这个厚弛豫的缓冲层的不利方面在于，它通常因产生于弛豫的缺陷而引起大晶圆弓，这又引起伴随光刻和下游装置处理的问题。因此，许多解决方案尝试通过在晶圆的后侧上生长厚应变补偿层，来减少晶圆弓。但是，这个方式引起繁琐处理，这从可制造性角度来看是非常耗时和高费用的。
相应地，本公开呈现实施例，所述实施例利用具有离子注入的弛豫的缓冲层（例如基于Ge或SiGe的层）以用于应变补偿，以防止或减少晶圆弓。例如，离子被注入弛豫的缓冲层中，以便为产生于弛豫的缺陷生成补偿应力源，这最终减少晶圆弓。特别是，离子注入的目标是衬底界面附近的弛豫的缓冲层的缺陷区域，所述缺陷区域通常具有弛豫缺陷的最高浓度。此外，通过适当掩蔽，不同离子能够用于相应NMOS和PMOS区中的应力补偿，如减少晶圆弓所需的。
这个解决方案提供许多优点。特别是，经由弛豫的缓冲层中的离子注入种类的应变补偿提供对应变补偿量的更大控制，并且能够被图案化以提供局部应变补偿。因此，所述的解决方案在减少晶圆弓方面比先前方式更为有效，并且还在制作期间要求没那么复杂的处理，这降低成本。
这个解决方案能够用于NMOS和PMOS晶体管、备选架构（诸如纳米线、TFET、FINFET、RibbonFETS、堆叠CMOS）和/或其他半导体装置上以及多种沟道材料上，所述沟道材料包括包含以下元素的材料：硅（Si）、锗（Ge）、锡（Sn）、铟（In）、镓（Ga）、砷（As）、铝（Al）和/或锑（sb）以及其他示例。
这个解决方案还能够通过改变离子注入层的数量、注入离子的位置和/或浓度、注入离子的种类等被调谐，以用于不同实施例。在各种实施例中，例如，离子注入的种类可包括碳（C）、锡（Sn）、硼（B）、磷（P）和/或砷（As）以及其他示例。此外，应变补偿离子种类还能够图案化后被注入，以提供局部应变补偿。这个解决方案还能够被结合在多种现有过程流程中，包括“后栅”和“先栅”流程、生长作为覆盖层的弛豫的缓冲和沟道的流程（例如覆盖沉积流程）或者在沟槽中（例如替换鳍和/或纵横比捕集（ART）流程）等等。
此外，在一些实施例中，能够诸如通过使用诸如透射电子显微镜（TEM）或扫描电子显微镜（SEM）中的能量扩散X射线光谱法（EDX）、二次离子质谱法（SIMS）、原子探头断层扫描（APT）等等技术以检测一个或多个离子注入种类（例如碳（C）、锡（Sn）、硼（B）、磷（P）、砷（As））的存在，基于衬底附近的弛豫的缓冲器中的补偿应力源的存在来检测所述的解决方案。
图1A-I示出在弛豫的缓冲器（例如弛豫的基于锗的层）上所形成的示例集成电路（IC）结构的截面图，所述弛豫的缓冲器具有离子注入，以用于制作的在各个阶段的应变补偿。特别是，对于使用采用弛豫的缓冲和沟道层材料的覆盖沉积的“后栅”过程流程所制作的鳍场效应晶体管（FinFET）示出正视图（例如鳍切割）和侧视图（例如栅切割）截面。
所述过程流程开始于图1A，其中提供衬底110。在一些实施例中，衬底110可以是硅（Si）衬底，诸如体Si衬底（例如体Si晶圆）、绝缘体上Si（SOI）结构或者其中顶部层包括Si或另一个适当半导体材料的任何其他适当起始衬底。
图1B中，弛豫的缓冲层120——诸如弛豫的基于锗（Ge）的层（例如SiGe）——在衬底110上被形成（例如使用本公开中通篇描述的技术），这包括通过与衬底110的界面附近的弛豫所引起的缺陷124。
图1C中，多个沟道材料130、132被沉积在弛豫的缓冲器120上，以形成多个类型的晶体管沟道，诸如NMOS晶体管的拉伸应变的硅（Si）沟道130和PMOS晶体管的压缩应变的硅锗（SiGe）沟道132。在例如包括CMOS应用的一些实施例中，多个不同的沟道材料层130、132可在弛豫的基于Ge的层120的不同区域上被形成。例如，第一沟道材料130可被沉积在基于Ge的层120的第一区域上以用于一个或多个n沟道晶体管装置（例如NMOS装置），以及第二沟道材料132可被沉积在基于Ge的层120的第二区域上以用于一个或多个p沟道晶体管装置（例如PMOS装置）。此外，通过调谐弛豫的基于Ge的层120中使用的（一个或多个）材料（例如所期望的Ge浓度和/或与Si、C和/或Sn合金化）并且实现期望的弛豫百分比，基于Ge的层120能够提供从其中生长多个不同沟道材料层的模板/籽晶层，使得用于p沟道晶体管的第一沟道材料可具有比模板表面相对更高的晶格常数以实现压缩应变，以及用于n沟道晶体管的第二沟道材料可具有比模板表面相对更低的晶格常数以实现拉伸应变。
图1D中，在弛豫的缓冲层120和/或衬底110的缺陷区124中，在那些层的界面处或附近，注入离子126，所述界面是在主要集中弛豫缺陷124的地方。特别是，所注入的离子126为弛豫缺陷124提供应变补偿，这帮助在下游制作处理期间减少或避免晶圆弓。按照这种方式，通过降低晶圆弓的影响，所注入的离子126能够实现对相对厚的缓冲层120的使用，这帮助防止弛豫缺陷124传播到沟道层130、132中。
在图1E中，沟槽135在沟道层130、132中被蚀刻，以在那些层中图案化鳍112，以及在图1F中，沟槽135至少部分被填充有浅沟槽隔离（STI）材料140。
图1G中，栅隔离件150和伪栅154在沟道层130、132上或上方被形成。
图1H中，源区160和漏区162在缓冲层120上或上方，在沟道层130、132的侧面被形成。在一些实施例中，例如，n型源区/漏区160可在NMOS晶体管的拉伸应变的Si沟道130的侧面上被形成，以及p型源区/漏区162可在PMOS晶体管的压缩应变的SiGe沟道132的侧面上被形成。
图1I中，通过采用适当栅金属替换伪栅154来形成最终栅结构184，以及在相应源区160/漏区162上形成源/漏接触部190。剩余区域被填充有层间电介质（ILD）170。
在这一点上，晶体管结构完成，以及附加下游处理可被执行，以制作集成电路的其余部分。
其余附图和对应描述呈现能够用来制作图1A-I的晶体管结构的各种材料、层布置和制作技术。因此，在各种实施例中，可使用以下结合其余附图所述的材料、层布置和/或制作技术的任何一个来实现图1A-I的晶体管结构。
图2示出形成具有晶体管的集成电路（IC）的方法200，所述晶体管包括通过离子注入的弛豫缓冲层能够实现的多样和/或应变的沟道材料，所述离子注入的弛豫缓冲层是诸如被注入有离子126以补偿来自缺陷124的应变的弛豫的基于锗（Ge）的层（例如硅锗（SiGe））。图3A-D和图4A-J示出根据某些实施例、当执行图2的方法200时所形成的示例IC结构。要注意，本文所述的技术和结构为了便于说明而主要在形成鳍状或FinFET晶体管配置（例如三栅晶体管配置）的上下文中被描绘和描述。但是，在一些实施例中，所述技术可用来形成任何适当几何结构或配置的晶体管，如根据本公开将显而易见。还要注意，用于形成在一个或多个晶体管的沟道区中使用的鳍状结构的技术可包括覆盖沉积技术（例如使用过程202-210来形成图3A-D和图4E的结构）、替换鳍技术（例如以形成图4A-E的结构）和/或如根据本公开将显而易见的任何其他适当技术。要进一步注意，方法200包括“后栅”晶体管制作过程流程（例如替换栅过程流程）和“先栅”过程流程两者的备选路径，如下面进一步描述。许多变化和配置根据本公开将显而易见。
大量不同的晶体管装置能够获益于本文所述的技术，这包括但不限于各种场效应晶体管（FET），诸如金属氧化物半导体FET（MOSFET）、隧道FET（TFET）和费米滤波器FET（FFFET）（又称作隧道源MOSFET），这里列举几个示例。例如，根据一些实施例，所述技术可用来有益于n沟道MOSFET（NMOS）装置，所述NMOS装置可包括n-p-n或n-i-n的源极-沟道-漏极方案，其中‘n’指示n型掺杂半导体材料，‘p’指示p型掺杂半导体材料，以及‘i’指示本征/未掺杂半导体材料（所述材料也可包括标称未掺杂半导体材料，包括例如小于每立方厘米（cm）1E16个原子的掺杂剂浓度）。在另一个示例中，根据一些实施例，所述技术可用来有益于p沟道MOSFET（PMOS）装置，所述PMOS装置可包括p-n-p或p-i-p的源极-沟道-漏极方案。在仍有的另一个示例中，根据一些实施例，所述技术可用来有益于TFET装置，所述TFET装置可包括p-i-n或n-i-p的源极-沟道-漏极方案。在还有的另一个示例中，根据一些实施例，所述技术可用来有益于FFFET装置，所述FFFET装置可包括np-i-p（或np-n-p）或pn-i-n（或pn-p-n）的源极-沟道-漏极方案。
另外，在一些实施例中，所述技术可用来有益于晶体管，所述晶体管包括大量配置，诸如平面和/或非平面配置，其中非平面配置可包括鳍状或FinFET配置（例如双栅或三栅）、环栅（GAA）配置（例如纳米线或纳米带）或者它们的某个组合（例如珠状鳍配置），这里只提供几个示例。例如，图4I示出包括具有鳍状和纳米线配置的晶体管的示例IC结构，如下面将更详细描述。进一步，所述技术可用来有益于互补晶体管电路，诸如互补MOS（CMOS）电路，其中所述技术可用来有益于组成所述CMOS电路的所包含的n沟道和/或p沟道晶体管的一个或多个。根据一些实施例，能够获益于本文所述技术的其他示例晶体管装置包括极少到单个电子量子晶体管装置。更进一步，任何这类装置可采用例如作为三维晶体以及二维晶体或纳米管的半导体材料。在一些实施例中，所述技术可用来有益于变化规模的装置，诸如具有微米（micron）范围中和/或纳米（nm）范围中的临界尺寸的IC装置（例如在22、14、10、7、5或3 nm过程节点或更高所形成）。
根据一些实施例，通过提供如图3A的示例中所示的硅（Si）衬底110，图2的方法200开始于框202。在一些实施例中，衬底110可包括体Si衬底（例如体Si晶圆）、其中绝缘体/介电材料（例如，氧化物材料，诸如二氧化硅）被夹合在两个Si层之间（例如在内埋氧化物（BOX）结构中）的绝缘体上Si（SOI）结构或者其中顶部层包括Si的任何其他适当起始衬底。在一些实施例中，衬底110可以以例如每立方厘米1E16至1E22个原子的范围中的掺杂剂浓度被掺杂有任何适当n型和/或p型掺杂剂。例如，衬底110的Si可使用适当受体（例如硼）被p型掺杂或者使用适当施体（例如磷、砷）被n型掺杂，其中掺杂浓度为至少每立方厘米1E16个原子。但是，在一些实施例中，衬底110可以是例如未掺杂/本征或相对最低地掺杂的（诸如包括小于每立方厘米1E16个原子的掺杂剂浓度）。一般来说，虽然在一些实施例中，衬底110在本文中称作Si衬底，但是在其他实施例中，它可基本上由Si组成，所述衬底可主要包括Si，但是也可包括其他材料（例如以给定浓度的掺杂剂）。还要注意，衬底110可包括相对高质量或装置质量的单晶Si，所述Si提供从其中能够形成其他单晶半导体材料特征和层的适当模板/籽晶表面。因此，除非另加明确说明，否则如本文所述的Si衬底不是意在被限制到仅包括Si的衬底。
在一些实施例中，衬底110可包括通过（100）、（110）或（111）的米勒指数或者其等效体所描述的表面晶体取向，如根据本公开将显而易见。虽然在这个示例实施例中，衬底110为了便于说明而示为具有与图中的其他层相似的厚度（在Y轴方向上的尺寸），但是在一些实例中，衬底110可比其他层的某个层（在一些情况下，不包括也可相对厚的弛豫的缓冲层120）相对要厚得多，例如，诸如具有1至950微米的范围中（或者20至800微米的子范围中）的厚度，或者如根据本公开将显而易见的任何其他适当厚度值或范围。
在一些实施例中，衬底110可包括多层结构，所述多层结构包括两个或更多截然不同的层（所述层可以是或者可以不是组成上不同的）。在一些实施例中，衬底110可包括遍及衬底110的至少一部分中的一个或多个材料浓度的递变（例如增加和/或减少）。在一些实施例中，衬底110可用于一个或多个其他IC装置，诸如各种二极管（例如发光二极管（LED）或激光二极管）、各种晶体管（例如MOSFET或TFET）、各种电容器（例如MOSCAP）、各种微机电系统（MEMS）、各种纳米机电系统（NEMS）、各种射频（RF）装置、各种传感器或者任何其他适当半导体或IC装置，这取决于最终使用或目标应用。相应地，在一些实施例中，本文所述的结构可被包含在片上系统（SoC）应用中，如根据本公开将显而易见。
通过在图3A的Si衬底上形成诸如弛豫的基于锗（Ge）的层（简单地称作弛豫的层或基于Ge的层）之类的弛豫的缓冲层120，图2的方法200在框204继续进行，以形成图3B的示例所产生结构，所述结构包括通过弛豫的层120和衬底110的界面附近的弛豫所引起的缺陷124。
在一些实施例中，可使用任何适当处理，诸如经由化学气相沉积（CVD）、物理气相沉积（PVD）、原子层沉积（ALD）、气相外延（VPE）、分子束外延（MBE）、液相外延（LPE）、旋压处理和/或如基于本公开能够理解的任何其他适当技术，来形成基于Ge的层120。在一些实施例中，基于Ge的层120可包括SiGe或Ge，它们可以或者可以不与锡（Sn）和/或碳（C）合金化。换言之，在一些这类实施例中，基于Ge的层120是至少包括锗的单晶IV族半导体材料。在一些实施例中，基于Ge的层120包括硅和锗，它们可以或者可以不与锡和/或碳合金化。基于Ge的层120在本文中这样称呼，是因为它在层120的至少一部分中以及在一些情况下遍及整个层120至少包括锗。例如，在一些实施例中，基于Ge的层120可在底部（在Si衬底附近）包括单晶Ge或SiGe，并且然后在顶部（在上覆沟道材料层附近）转变成具有相对更低的Ge浓度的SiGe。
在一些实施例中，基于Ge的层120包括反递变Ge浓度，使得它包括底部部分中（衬底110附近）的相对更高的Ge浓度以及顶部部分（远离衬底110以及在后续形成的沟道材料层130附近）中的相对更低的Ge浓度，其中可以或者可以不存在具有底部与顶部部分之间的变化Ge浓度的一个或多个中间部分。例如，基于Ge的层120的反递变性质在图3B中示出，其中层的更暗加阴影指示相对更高的Ge浓度以及层的更亮加阴影指示相对更低的Ge浓度。在一些实施例中，基于Ge的层120的Ge浓度可随着整个层中的Ge浓度的平滑梯度而减少或反递变。例如，在一些这类实施例中，Ge浓度可随着基于Ge的层120被沉积（例如经由原位处理）而减少，而一个或多个其他元素（例如Si、C和/或Sn）的浓度可随着基于Ge的层120被沉积而增加。
在其他实施例中，可使用逐步方式来减少或反递变基于Ge的层120的Ge浓度，其中遍及基于Ge的层120中突然改变Ge浓度（例如以Ge浓度的至少5%差）。这类突然变化可以逐层方式进行，使得基于Ge的层120包括逐渐减少Ge浓度的多层结构。例如，图3B’示出根据一些实施例、图3B的吹胀（blown-out）部分，示出采用逐步方式所形成的多层的基于Ge的层120’。如图3B’中所示，多层的基于Ge的层120’包括三个子层121、122和123，其中Ge浓度在层121中相对最高，在层123中相对最低，以及在层122中处于中间浓度（这通过层的加阴影所指示）。要注意，子层121、122和123全部示为具有相同厚度（在Y轴方向上的尺寸），本公开不是要局限于此，因为它们可例如具有变化厚度。在还有的其他实施例中，可利用混合方式，诸如其中使用逐步方式，但是Ge浓度也在至少一个子层中平滑地被递变。
在一些实施例中，例如，基于Ge的层的Ge浓度从底部（最靠近Si衬底110）的起始相对高Ge浓度到顶部（最远离Si衬底110）的结束相对低Ge浓度的减少可在大约5-95%的范围中，可以是大约5、10、15、20、25、30、35、40、45、50、55、60、65、70、75、80、85、90或95%，和/或可以是至少5、10、15、20、25、30、35、40、45、50、55、60、65、70、75、80、85、90或95%。在前述范围的极端示例中，例如，基于Ge的层120将会作为Ge开始，并且转变成Si0.95Ge0.05。为了提供另一个示例，基于Ge的层120可从衬底110处的Si0.4Ge0.6（60% Ge浓度）线性递变到沟道材料层130末端的Si0.8Ge0.2（20% Ge浓度），这将会是Ge浓度的40%减少，正如能够理解。在这种示例情况下，Si0.6Ge0.4沟道材料层可在基于Ge的层120的Si0.8Ge0.2顶部籽晶表面上被形成。在其中Ge浓度包括基于平滑梯度的反递变的Ge浓度（例如其中无明显界面可不存在）的实施例中，平滑梯度无需在整个层中是一致的。例如，在一些这类实施例中，当沉积基于Ge的层120时所使用的Ge浓度可首先以第一速率被减少，并且随后则以第二不同速率被减少（例如，首先Ge浓度的快速减少，之后接着缓慢减少，或者首先Ge浓度的缓慢减少，之后接着快速减少，等等）。
在其中基于Ge的层120包括基于逐步方式的反递变的Ge浓度（例如其中明显界面可存在）的实施例中，例如在基于Ge的层120的多层结构中可存在1、2、3、4、5、6、7、8、9或更多步。进一步，在其中基于Ge的层120包括基于逐步方式的反递变的Ge浓度的实施例中，基于Ge的层120可包括例如包括2、3、4、5、6、7、8、9、10或更多子层的多层结构。例如，如果二步方式被应用（使得多层结构包括三个子层），则基于Ge的层120可开始于衬底处的Si0.4Ge0.6的第一子层，之后接着在第一子层上形成的Si0.6Ge0.4的第二子层，之后接着在第二子层上形成的Si0.8Ge0.2的第三子层，其中那个基于Ge的层120的第三子层提供从其中形成一个或多个沟道材料层的Si0.8Ge0.2的籽晶表面。因此，本文多样地描述的基于Ge的层120的反递变性质能够采取任何形式，只要存在离开衬底的Ge浓度的总体减少（这在一些实施例中可等同于离开衬底的Si浓度的总体增加）。
在一些实施例中，基于Ge的层120可以或者可以不被掺杂有任何适当掺杂剂（例如硼、磷和/或砷）。在其中基于Ge的层120被掺杂的实施例中，它可例如以每立方厘米1E16至1E22个原子的范围中的掺杂剂浓度被n型掺杂（例如采用磷或砷）或p型掺杂（例如采用硼）。在一些实施例中，基于Ge的层120可包括多层结构，所述多层结构包括两个或更多截然不同的层（所述层可以是或者可以不是组成上不同的）。例如，在其中使用逐步或递增方式来反递变基于Ge的层120的Ge浓度的实施例中，基于Ge的层120可包括多层结构。
通过形成具有Ge浓度的反递变的基于Ge的层120，基于Ge的层120能够至少部分是弛豫的，这取决于特定配置。例如，在一些实施例中，基于Ge的层120的顶面或顶部部分（例如顶部1、2、3、4、5、10、15、20或25%）可弛豫到例如基于Ge的层120的那个顶面或顶部部分的材料的体晶格参数的50、45、40、35、30、25、20、15、10或5%之内。作为举例，如果基于Ge的层120的顶面包括具有30% Ge的浓度的SiGe（这具有300 K时大约5.499 Å的晶格常数），并且它在Si衬底上以其体晶格常数的20%内的弛豫值被形成，则基于Ge的层120的那个Si0.7Ge0.3顶面将会具有300 K时大约5.485-5.499 Å的晶格常数。要注意，基于Ge的层120的顶面或顶部部分是本文所公开的技术关注的相关表面/部分，因为它用作从其中形成沟道材料层的模板/籽晶特征。因此，通过转换从其中形成沟道材料层的模板/籽晶表面晶格常数（如与为300 K时5.431 Å的Si的唯一晶格常数相反），本文所述的技术能够实现用于晶体管沟道的单晶半导体材料的更多样范围，并且还允许这类多样材料沟道区通过材料工程遍及整个那些沟道区而保持应变。
在一些实施例中，基于Ge的层120的最底部部分（最靠近Si衬底110）的晶格参数可比基于Ge的层120的最顶部部分（最远离Si衬底110以及最靠近沟道材料层130）的晶格参数相对更高。在一些这类实施例中，基于Ge的层的最底部部分（所述最底部部分可包括基于Ge的层22中的最高Ge浓度）的晶格参数可比基于Ge的层的最顶部部分（所述最顶部部分可包括基于Ge的层120中的最低Ge浓度）的晶格参数要大300 K时至少0.01、0.02、0.03、0.04、0.05、0.06、0.07、0.08、0.09、0.10、0.11、0.12、0.13、0.14、0.15、0.16、0.17、0.18、0.19、0.2、0.21或0.22 Å或者如根据本公开将显而易见的某个其他适当阈值。表征基于Ge的层120的反递变的许多不同方式根据本公开将显而易见。
在一些实施例中，基于Ge的层120引起形成缺陷124（例如位错和/或堆叠错误），所述缺陷在衬底110/基于Ge的层120界面处成核，并且主要被包含在基于Ge的层120内，而不是贯穿到上覆沟道材料层130。换言之，由于基于Ge的层120的反递变性质和/或通过离子注入126能够实现的基于Ge的层120的相对高厚度，缺陷124的大多数没有到达基于Ge的层120的顶面，如下面进一步描述。因此，不管反递变的基于Ge的层120如何被形成（例如具有平滑梯度或者按照逐步方式），它能够通过缺陷124（例如位错和/或堆叠错误）的成核来表征，所述缺陷在衬底/基于Ge的层界面处成核并且主要在到达基于Ge的层120的顶部部分/顶面之前终止。因此，基于Ge的层120的反递变性质（例如，其中最靠近Si衬底110的基于Ge的层的所述部分包括那个层的最高Ge浓度）释放形成第一实例中的这类缺陷所要求的能量，并且因此基于Ge的层120可被认为是高熵层。在没有基于Ge的层120的反递变性质的情况下，在Si衬底上形成基于Ge的层将会导致相对更多缺陷传播到基于Ge的层的顶面，特别是对于相对薄的基于Ge的层（例如厚度小于500 nm），这如先前所述是不期望的。
此外，在各种实施例中，基于Ge的层120的厚度能够广泛改变（例如在Y轴方向上的竖直厚度），包括从相对薄的基于Ge的层120（例如20-200 nm）到相对厚的基于Ge的层120（例如200 nm-3 μm）。特别是，相对薄的基于Ge的层120帮助减少下游晶圆弓，但是增加缺陷124传播到沟道130中的风险。另一方面，相对厚的基于Ge的层120帮助防止缺陷124传播到沟道130中，但是增加下游晶圆弓的风险。但是如下面进一步描述，基于Ge的层120能够在缺陷区中被注入有离子126，以补偿来自缺陷124的应变，这帮助消除或减少下游晶圆弯曲。按照这种方式，所注入的离子126能够实现对相对厚的基于Ge的层120的使用——这帮助防止缺陷124传播到沟道130中——而不引起显著下游晶圆弓。因此，在各种实施例和用例中，基于Ge的层120的厚度能够被调谐，以实现防止缺陷124传播到沟道130中与降低下游晶圆弓的可能性之间的最佳平衡。
其他适当材料和厚度值/范围/阈值根据本公开将显而易见。还要注意，一般来说，本文针对基于Ge的层120所述的反递变是针对Y轴方向或者在Y轴的适当正/负之内（例如在15度之内）。换言之，反递变一般是针对例如基于Ge的层120的竖直厚度。
在一些实施例中，基于Ge的层120的顶部部分/顶面可具有相对低缺陷或位错密度，诸如每平方厘米小于1E9，这是如果不采用本文所述的反递变的Ge浓度和/或离子注入方案则将会在基于Ge的层的顶部部分/顶面形成的典型最小阈值缺陷/位错密度。在一些这类实施例中，基于Ge的层120的顶部部分/顶面可具有例如每平方厘米最多1E9、5E8、1E8、5E7、1E7、5E6、1E6、5E5、1E5、5E4或1E4的缺陷/位错密度。在一些实施例中，基于Ge的层120的顶部部分/顶面可基本上不包括缺陷或位错，因为它们可在到达那个顶部部分/顶面之前终止。要注意，当本文中引用基于Ge的层120的顶部部分/顶面或者表面/部分时，这种描述可涉及基于Ge的层120的最顶部表面（例如最远离Si衬底并且最靠近沟道材料层的表面）和/或基于Ge的层的顶部部分（例如基于Ge的层的顶部1、2、3、4、5、10、15或20%）。因此，对基于Ge的层120的顶部部分/顶面或顶面/顶部部分的引用可以表示基于Ge的层120的仅顶面、基于Ge的层120的仅顶部部分或者基于Ge的层120的顶面和顶部部分两者。还要注意，在一些情况下，缺陷/位错密度可包括螺纹位错密度。相应地，在一些实施例中，基于Ge的层120与Si衬底110的顶面之间的界面可能变得没那么明显或者基本上合并在一起（例如作为在那个界面所形成的缺陷的结果）。
在一些实施例中，基于Ge的层120可部分被包含在一个或多个晶体管装置的沟道区中。在其他实施例中，基于Ge的层120可完全在给定晶体管的沟道区下方，其中它例如被完全包含在子沟道或子鳍区中。在一些这类实施例中，基于Ge的层120能够用作从其中形成各种不同沟道材料层的模板或籽晶层，如下面将更详细描述。进一步，在一些这类实施例中，基于Ge的层120可相对于上覆沟道材料层130被相反类型掺杂以提供隧道二极管配置，以帮助减少或消除寄生泄漏（例如亚阈值泄漏）。例如，在一些实施例中，如果上覆沟道材料层130将被n型掺杂，则基于Ge的层120可特意被p型掺杂（例如掺杂浓度为每立方厘米至少1E16、5E16、1E17、5E17、1E18、5E18或1E19个原子），或反过来也是一样，其中如果上覆沟道材料层130将被p型掺杂，则基于Ge的层120可特意被n型掺杂（例如掺杂浓度为每立方厘米至少1E16、5E16、1E17、5E17、1E18、5E18或1E19个原子）。
通过在基于Ge的层120上形成沟道材料层130，图2的方法200在框206继续进行，由此形成图3C的示例所产生结构（所述结构可以或者可以不包括图3C所示的离子126，这取决于离子126是在形成沟道层130之前还是之后被注入）。在一些实施例中，沟道材料层130可使用任何适当过程被形成（206），诸如上述技术（例如CVD、PVD、ALD、VPE、MBE、LPE）和/或任何其他适当处理其中之一。在一些实施例中，沟道材料层130可包括任何适当半导体材料，例如，诸如单晶IV族和/或III-V族半导体材料。应回忆起，本文中对“IV族半导体材料”（或者“IV族材料”或一般来说的“IV”）的使用包括至少一个IV族元素（例如硅、锗、碳、锡），诸如硅（Si）、锗（Ge）、硅锗（SiGe）等等。还应回忆起，本文中对“III-V族半导体材料”（或者“III-V族材料”或者一般来说的“III-V”）的使用包括至少一个III族元素（例如铝、镓、铟）和至少一个V族元素（例如氮、磷、砷、锑、铋），诸如砷化镓（GaAs）、砷化铟镓（InGaAs）、砷化铟铝（InAlAs）、磷化镓（GaP）、锑化镓（GaSb）、磷化铟（InP）等等。要注意，例如，III族又可称作硼族或IUPAC族13，IV族又可称作碳族或IUPAC族14，以及V族又可称作氮族或IUPAC族15。
在一些实施例中，沟道材料层130可包括硅、锗、镓、砷、铟和铝的至少一个。在一些实施例中，沟道材料层130可以以例如每立方厘米1E16至1E22个原子的范围中的掺杂剂浓度被掺杂（例如掺杂有任何适当n型或p型掺杂剂）。例如，在IV族半导体材料的情况下，IV族材料可使用适当受体（例如硼）被p型掺杂或者使用适当施体（例如磷、砷）被n型掺杂。在另一个示例中，在III-V族半导体材料的情况下，III-V族材料可使用适当受体（例如铍、锌）被p型掺杂或者使用适当施体（例如硅）被n型掺杂。在其他实施例中，沟道材料层可以是本征/未掺杂的（或者标称未掺杂的，掺杂剂浓度小于每立方厘米1E16个原子），这取决于特定配置。进一步，在一些实施例中，牺牲沟道材料层可在处理的这个阶段被形成，其中牺牲沟道材料层以后可被移除，并且采用最终沟道材料层来替换。这种牺牲沟道材料层可用于其中例如形成多个沟道材料层的实施例中。要注意，虽然层130在本文中称作沟道材料层，但是使用本文所公开的技术所形成的晶体管沟道区也可包括基于Ge的层120和/或如基于本公开能够理解的其他层。
在一些实施例中，沟道材料层130可包括多层结构，所述多层结构包括两个或更多截然不同的层（所述层可以是或者可以不是组成上不同的）。在一些这类实施例中，可使用逐层外延生长方式（例如使用MBE过程）来形成沟道材料层，使得沟道材料层可以或者可以不看来像是在所述层内具有明显界面，这取决于特定配置和观察水平。在其中纳米线（或者纳米带或GAA）晶体管将要从沟道材料层来形成的实施例中，它可包括至少一个沟道层以及将被移除以释放沟道层的至少一个牺牲层，以能够实现形成那个纳米线晶体管，如本文将更详细描述（例如针对图4I）。例如，在示例实施例中，给定的沟道材料层可包括IV族和III-V族半导体材料的交替层，其中IV族或III-V族材料是牺牲的，以能够实现形成一个或多个纳米线（例如，其中牺牲材料随后诸如在替换栅处理期间被移除）。在一些实施例中，沟道材料层130可包括所述特征内的一个或多个材料的浓度的递变（例如增加和/或减少），例如，诸如半导体材料成分浓度的递变和/或掺杂剂浓度的递变。例如，递变可在外延生长（例如在Y轴方向上）层130的材料时发生。在一些实施例中，给定的沟道材料层130可包括例如20-500 nm的范围中（或者在20-50、20-100、20-200、20-300、20-400、50-100、50-200、50-300、50-400、50-500、100-250、100-400、100-500、200-400或200-500 nm的子范围中）的竖直厚度（在Y轴方向上的尺寸）和/或最多500、450、400、350、300、250、200、150、100或50 nm的最大竖直厚度。其他适当材料和厚度值/范围/阈值根据本公开将显而易见。
在一些实施例中，例如，多个不同沟道材料层可在基于Ge的层120的不同区域上被形成，诸如以用于CMOS应用。例如，第一沟道材料层可在基于Ge的层120的第一区域上形成以用于一个或多个p沟道晶体管装置（例如一个或多个PMOS装置），以及第二沟道材料层可在基于Ge的层120的第二区域上形成以用于一个或多个n沟道晶体管装置（例如一个或多个NMOS装置）。通过将基于Ge的层120选择成具有所期望的材料（例如所期望的Ge浓度以及与基于Ge的层120的顶面的Si、C和/或Sn合金化）并且实现期望的弛豫百分比，基于Ge的层120能够提供从其中生长多个不同沟道材料层的模板/籽晶层，使得用于p沟道晶体管的第一沟道材料可具有比模板表面相对更高的晶格常数或参数值以实现压缩应变，以及用于n沟道晶体管的第二沟道材料可具有比模板表面相对更低的晶格常数或参数值以实现拉伸应变。例如，在一些这类实施例中，第一沟道材料层可包括SiGe或Ge，使得基于Ge的层120相对于第一沟道材料层具有至少5、10、15、20、25、30、35或40%更少的Ge浓度原子百分比。进一步，在一些这类实施例中，第二沟道材料层可包括SiGe或Si，使得基于Ge的层120相对于第二沟道材料层具有至少5、10、15、20、25、30、35或40%更多的Ge浓度原子百分比。
一般来说，基于Ge的层120的顶面以及给定的沟道材料层130可具有0-100%的范围中的Ge浓度原子百分比的差。在采用多个不同的沟道材料层的一些实施例中，第一沟道材料层可包括IV族半导体材料（例如Si、SiGe、Ge等），以及第二沟道材料层可包括III-V族半导体材料（例如GaAs、InGaAs、InP等）。应回忆起，一般来说，给定的沟道材料层可包括单晶IV族半导体材料和/或III-V族半导体材料。例如，在珠状鳍晶体管配置中，沟道区可包括IV族半导体材料（例如用于更宽或更窄的部分）和III-V族半导体材料（例如用于更宽或更窄的部分的另一部分）两者。要注意，可根据需要使用任何适当技术（诸如掩蔽、沉积和移除所述掩蔽）来形成多个不同的沟道材料层，以形成任何数量的组成上不同的沟道材料层。要进一步注意，根据一些实施例，多个不同的沟道材料层的形成可包括在基于Ge的层120上所形成的2-5或更多组成上不同的层。在一些实施例中，给定的沟道材料层130可被应变到下覆的基于Ge的层120，使得沟道材料层的平面内晶格参数处于50、45、40、35、30、25、20、15、10或5%之内，或者与基于Ge的层120的顶面处/附近的平面内晶格参数基本上相同。进一步，根据一些实施例，应变可基本上扩展到沟道材料层130的顶面，使得沟道材料层130被完全应变。但是，在其他实施例中，给定的沟道材料层130可以是基本上弛豫的或者至少部分是弛豫的（例如在其材料晶格常数的50%之内）。在被采用的情况下，许多不同的沟道材料层配置和变化根据本公开将显而易见。
通过将离子126注入到弛豫的缓冲层120和/或衬底110的缺陷区124中（如在图3C的示例所产生结构中所示），图2的方法200在框207继续进行。例如，基于Ge的层120和/或衬底110能够在缺陷区中被注入有离子126，以补偿来自缺陷124的应变，这帮助消除或减少下游晶圆弯曲。按照这种方式，所注入的离子126能够实现对相对厚的基于Ge的层120的使用——这帮助防止基于Ge的层120中的缺陷124传播到沟道130中——而不引起下游晶圆弓。在一些实施例中，所注入的离子126可包括碳（C）、锡（Sn）、硼（B）、磷（P）和/或砷（As）以及其他示例的注入种类。
根据一些实施例，通过将沟道区材料图案化为鳍，图2的方法200在框208继续进行，以形成图3D的示例所产生结构。在一些实施例中，图案化208可使用任何适当技术被执行，诸如包括一个或多个掩蔽、图案化、光刻和/或蚀刻（例如湿式和/或干式蚀刻）过程，如基于本公开能够理解。例如，将被形成为鳍的图3C的结构的区域可被掩蔽掉，之后接着蚀刻处理，例如以形成图3D的鳍形状的结构的每个之间的沟槽135。要注意，用于形成鳍的蚀刻处理的深度可改变，并且这种蚀刻处理可称作浅沟槽凹槽（STR）蚀刻。例如，如图3D中所示，在这个示例实施例中，蚀刻处理导致沟槽135一直向下延伸到衬底110中，使得每个鳍包括从Si衬底110材料、基于Ge的层120材料和沟道材料层130材料的底部到顶部（在Y轴方向上）的叠层。但是，在其他实施例中，蚀刻处理可进一步向下移动（例如使得沟槽135可更深地延伸到衬底110中），或者蚀刻处理可以不向下延伸与它在图3D中那样远。例如，图3D’示出根据一些实施例、图3D的吹胀部分，示出备选图案化过程，其中蚀刻处理在到达衬底110/基于Ge的层120的界面之前停止。因此，可使用许多不同的蚀刻水平，如根据本公开将显而易见。
要注意，虽然图3D中的多层鳍形状结构（示出其中的四个）的每个为了便于说明而在这个示例结构中示为相对彼此具有相同的大小和形状，但是本公开并不是要局限于此。例如，在一些实施例中，鳍形状结构可被形成为具有可与下面更详细描述的最终期望鳍高度（AFh）和鳍宽度（Fw）对应（或者相同）的变化高度Fh和/或变化宽度Fw。例如，在一些实施例中，给定的Fw（在X轴方向上的尺寸）可例如在2-400 nm的范围中（或者在2-10、2-20、2-50、2-100、2-200、4-10、4-20、4-50、4-100、4-200、4-400、10-20、10-50、10-100、10-200、10-400、50-100、50-200、50-400或100-400 nm的子范围中）或者如根据本公开将显而易见的任何其他适当值或范围。进一步，在一些实施例中，给定的Fh（在Y轴方向上的尺寸）可例如在4-800 nm的范围中（或者在4-10、4-20、4-50、4-100、4-200、4-400、10-20、10-50、10-100、10-200、4-400、10-800、50-100、50-200、50-400、50-800、100-400、100-800或400-800 nm的子范围中）或者如根据本公开将显而易见的任何其他适当值或范围。在一些实施例中，鳍高度Fh可为至少25、50、75、100、125、150、175、200、300、400、500、600、700或800 nm高，或者大于如根据本公开将显而易见的任何其他适当阈值高度。在一些实施例中，鳍的高度与宽度比（Fh:Fw）可大于1，诸如大于1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9或10，或者大于任何其他适当阈值比率，如根据本公开将显而易见。
如先前所述，虽然图3D中的鳍示为具有相同的高度Fh和宽度Fw，但是鳍可被形成为具有变化高度Fh、变化宽度Fw、变化竖直起始点（在Y轴方向上的位置）、变化形状和/或如根据本公开将显而易见的（一个或多个）任何其他适当变化。此外，沟槽135可被形成为具有变化深度、变化宽度、变化竖直起始点（在Y轴方向上的位置）、变化形状和/或如根据本公开将显而易见的（一个或多个）任何其他适当变化。要注意，虽然为了便于说明而在图3D的示例结构中示出四个鳍，但是可形成任何数量的鳍，诸如一、二、三、五、十、数百、数千、数百万等等，如基于本公开能够理解。还要注意，鳍在图3D中为了便于说明而示为具有相对大于衬底110的其余部分的厚度（在Y轴方向上的尺寸）的高度。但是，在一些实施例中，鳍的高度（示为Fh）可例如比衬底110的其余部分的厚度相对要小得多（例如要小至少2-10倍）。
根据一些实施例，通过采用浅沟槽隔离（STI）材料140填充图3D的结构的鳍之间的沟槽135，图2的方法200在框210继续进行，由此形成图4E的示例所产生结构。这种处理能够包括沉积STI材料，并且然后可选地平面化/抛光所述结构（例如经由CMP），以例如形成图4E的示例结构。在一些实施例中，STI材料140的沉积可包括任何适当沉积技术，诸如本文所述的那些沉积技术（例如CVD、ALD、PVD）或者任何其他适当沉积过程。在一些实施例中，STI材料140（所述STI材料可称作STI层或STI区）可包括任何适当电绝缘体材料，诸如一个或多个电介质、氧化物（例如二氧化硅）和/或氮化物（例如氮化硅）材料。在一些实施例中，STI层140的材料可基于衬底110的材料来选择。例如，STI材料可基于Si衬底110的用途从二氧化硅或氮化硅中被选取，这里提供一些示例。
根据一些实施例，图2的方法200可包括用于过程202-210的备选的基于替换鳍的方式211，以得出图4E的结构。例如，图4A-E示出当执行备选的基于替换鳍的方式211时所形成的示例结构。要注意，针对过程202-210以及从其中所形成的图3A-D和图4E的结构的先前相关描述同样可适用于备选的基于替换鳍的过程211和图4A-E的结构。如基于本公开能够理解，基于替换鳍的方式包括从衬底来形成鳍，在那些鳍周围形成STI材料，凹进原生到衬底鳍以形成鳍形状沟槽，以及然后在鳍形状沟槽中形成替换鳍。形成图4A的结构的这种基于替换鳍的方式211能够包括提供如图4A中所示的衬底110。针对衬底110的先前相关描述在这里同样可适用。
基于替换鳍的方式211继续从衬底110来形成鳍112，以形成图4B的示例所产生结构。针对图3D的鳍的先前相关描述在这里同样可适用，除了图4B中的鳍112仅包括衬底110原生的材料。进一步，针对沟槽135的先前相关描述同样可适用于鳍112之间的沟槽115。方式211继续形成鳍112之间的STI材料140，以形成图4C的示例所产生结构。针对STI材料140的先前相关描述在这里同样可适用。方式211继续凹进鳍112，以形成图4D的示例所产生结构中的鳍形状沟槽。能够使用任何适当技术（诸如湿式和/或干式蚀刻处理）来执行凹进。通过在沟槽145中形成层120和130（例如经由沉积/外延生长技术），并且通过在层110和120的界面处或附近形成的缺陷124之中注入离子126，方式211继续进行，以得出图4E的示例所产生结构。针对层120和130以及所注入的离子126的先前相关描述在这里同样可适用，除了如与先前描述的覆盖沉积方式相比，在这个示例实施例中使用基于替换鳍的方式211来形成所述层。
不管覆盖沉积方式（例如使用过程202-210）还是基于替换鳍的方式（诸如以上所述的方式211）用来形成图4E的结构，根据一些实施例，图2的方法200能够继续进行到框212，所述框212包括可选地将STI材料140凹进到期望的水平，以形成图4F的示例所产生结构。要注意，在一些实施例中，凹进212是可选的，并且无需被执行，例如，诸如对于采用平面配置的晶体管。例如，在一些这类实施例中，可使用沟道材料层130的顶面来形成晶体管，如基于本公开能够理解。但是，在图4F的示例实施例中，STI材料140被凹进，以允许原始鳍的一部分在如所示的STI材料140的顶面上方渗出。在一些实施例中，凹进212在被执行处可包括任何适当技术，诸如使用一个或多个湿式和/或干式蚀刻过程（所述过程允许STI材料140相对于鳍材料将被有选择地凹进）和/或如根据本公开将显而易见的任何其他适当处理。
在图4F的示例实施例中，STI材料140被凹进，使得只有鳍的整个沟道材料层130部分处于STI材料140的顶面上方，如所示。因此，在这种示例情况下，STI材料140的顶部平面处于与基于Ge的层120和沟道材料层130之间的界面相同的水平。如基于本公开能够理解，在STI材料140的顶部平面/顶面上方渗出的鳍的那个部分可用于一个或多个晶体管的活性沟道区中，使得那些鳍部分可在本文中称作例如活性鳍部分。此外，从衬底110延伸并且在STI层140的顶部平面下方的鳍的剩余部分例如可称作子鳍或子沟道部分，因为那个结构将在至少一个IC取向上处于随后形成的晶体管装置的沟道区下方。图4F’示出根据一些实施例的示出备选STI材料140凹进位置的图4F的吹胀部分。如图4F’中所示，凹进导致STI材料140的顶面处于基于Ge的层120与沟道材料层130之间的界面下方，使得基于Ge的层120的顶部部分将会是活性鳍高度的一部分，如基于本公开能够理解。
一般来说，指示为AFh的活性鳍高度可例如在4-800 nm的范围中（例如在4-10、4-20、4-50、4-100、4-200、4-400、10-20、10-50、10-100、10-200、10-400、10-800、50-100、50-200、50-400、50-800、100-400、100-800或400-800 nm的子范围中）或者如根据本公开将显而易见的任何其他适当值或范围。在一些实施例中，活性鳍高度AFh可为至少25、50、75、100、125、150、175、200、300、400、500、600、700或800 nm高，或者大于如根据本公开将显而易见的任何其他适当阈值高度。针对鳍宽度Fw的先前相关描述同样可适用于活性鳍宽度（所述宽度也可指示为Fw，因为它没有变化）。如基于本公开能够理解，活性鳍高度是在衬底110上所形成的原始鳍中将被包含在晶体管沟道区中的部分，而作为那个活性鳍高度下方的部分的鳍的其余部分称作子鳍或子沟道部分。可形成许多不同的活性沟道区，如根据本公开将显而易见。
根据一些实施例，通过形成伪或最终栅叠层，图2的方法200在框214继续进行。如先前所述，后栅制作过程可利用伪栅叠层来允许替换栅处理，而先栅制作过程可在第一实例中形成最终栅叠层。从图4F的示例结构继续进行，在本文中主要在后栅晶体管制作流程的上下文中来描述所述处理，其中所述处理包括形成伪栅叠层，执行S/D处理，以及然后在S/D区已被处理之后形成最终栅叠层。在其他实施例中，可使用先栅过程流程来执行所述技术。在这类示例实施例中，伪栅叠层无需被形成，因为最终栅叠层能够在第一实例中被形成。但是，将使用后栅过程流程来描述连续处理的描述，以允许这种后栅流程（所述流程可包括附加处理）将被充分描述。不论如何，先栅或后栅过程流程的最终结构将包括最终栅叠层，如根据本公开将显而易见。在这个示例实施例中，根据一些实施例，所述处理包括在图4F的结构上形成伪栅叠层（所述叠层包括伪栅电介质152和伪栅电极154），由此形成图4G的示例所产生结构。应回忆起，伪栅叠层的形成是可选的，因为它无需在所有实施例中（诸如采用先栅过程流程的那些实施例）被执行。在这个示例实施例中，伪栅电介质152（例如伪氧化物材料）和伪栅电极154（例如伪多晶硅材料）可用于替换栅过程。要注意，伪栅叠层的任一侧上的一般称作栅隔离件（或者简单地称作隔离件）的侧壁隔离件150也被形成，并且这类隔离件150能够例如帮助确定沟道长度和/或帮助替换栅处理。
如基于本公开能够理解，伪栅叠层（和隔离件150）帮助定义每个鳍的沟道区和源/漏（S/D）区，其中沟道区处于伪栅叠层下方（因为它将位于最终栅叠层下方），以及S/D区处于沟道区的任一侧上并且与其相邻。要注意，在一些这类实施例中，因为在形成鳍状晶体管的上下文中描述IC结构，所以最终栅叠层也将与鳍的任一侧相邻，因为栅叠层将沿鳍状沟道区的三个壁驻留，和/或从STI材料140的一个区域到STI材料的另一个区域环绕活性鳍部分。伪栅叠层的形成可包括例如沉积伪栅介电材料152和伪栅电极材料154，图案化伪栅叠层，沉积栅隔离件材料150，以及执行隔离件蚀刻以形成图4G中所示的结构。隔离件150可包括任何适当材料，诸如任何适当的电绝缘体、电介质、氧化物（例如氧化硅）和/或氮化物（例如氮化硅）材料，如根据本公开将显而易见。要注意，在一些实施例中，硬掩模（未示出）可例如在伪栅叠层（所述伪栅叠层也可以或者可以不在隔离件150之上被形成）之上被形成，以在后续处理期间保护伪栅叠层。
根据一些实施例，通过执行源和漏（S/D）区处理，图2的方法200在框216继续进行，以形成图4H的示例所产生结构。在一些实施例中，S/D区160可使用任何适当技术被形成，例如，诸如掩蔽将被处理的S/D区外部的区域、从图4G的结构中蚀刻所暴露的鳍的至少一部分以及形成/沉积/生长S/D区160（例如，使用任何适当技术，诸如CVD、PVD、ALD、VPE、MBE、LPE）。但是，在一些实施例中，所暴露的鳍（所述鳍在图4G的实施例中包括沟道材料层130）无需被完全移除，它们而是可例如保留（至少部分）在最终S/D区中，并且被掺杂、注入和/或覆盖有最终S/D材料和/或具有被执行以将它们转换为适当最终S/D区的任何其他适当处理。例如，图4H’示出根据一些实施例的示出使用覆盖方案所形成的S/D区的图4H的吹胀部分。如图4H’中所示，最终S/D材料160’在那个S/D位置（所述位置包括沟道材料层130）中原始暴露的鳍上被形成。在图4H的示例实施例中，由于S/D区160的材料是替换材料，因此在下覆子鳍部分与S/D区160之间存在明显界面，如图4H中所示。在一些实施例中，S/D区160的一个或多个可具有例如包括两个或更多截然不同的层的多层结构。例如，在FFFET配置中，源区具有双层结构，所述双层结构包括例如两个相反掺杂的层（例如一个被n型掺杂以及另一个被p型掺杂）。在一些实施例中，S/D区160的一个或多个可包括递变（例如增加和/或减少）（一个或多个）区域的一些或全部中的一个或多个材料的含量/浓度。例如，在一些实施例中，可期望在给定的S/D区160被形成时增加递变，以在沟道区附近具有相对更低的掺杂浓度以及在对应S/D接触部附近具有相对更高的掺杂浓度。
在一些实施例中，可每次一个极性来形成S/D区160，诸如执行n型和p型S/D区的一个区域的处理，并且然后执行n型和p型S/D区的另一区域的处理。在一些实施例中，S/D区可包括任何适当材料，诸如单晶IV族和/或III-V族半导体材料和/或如根据本公开将显而易见的任何其他适当半导体材料。在一些实施例中，与给定的沟道区对应的S/D区可包括与给定的沟道区中包含的半导体材料相同族的半导体材料，使得如果给定的沟道区包括IV族半导体材料，则对应S/D区也可包括IV族半导体材料（无论是相同还是不同的IV材料）；但是本公开并不是要限制于此。在一些实施例中，S/D区可包括任何适当掺杂方案，诸如包括适当n型和/或p型掺杂剂（例如在每立方厘米1E16至1E22个原子的范围中的浓度中）。但是，在一些实施例中，至少一个S/D区160可以是例如未掺杂/本征或相对最低限度掺杂的，诸如包括小于每立方厘米1E16原子的掺杂剂浓度。
为了提供一些示例配置，在其中给定的沟道区的任一侧上的对应S/D区将被用于MOSFET装置的实施例中，S/D区可包括相同类型的掺杂剂（例如，其中两者均被p型掺杂或者两者均被n型掺杂）。具体来说，在一些实施例中，对于NMOS装置，所包含的S/D区包括被n型掺杂的半导体材料，以及对于PMOS装置，所包含的S/D区包括被p型掺杂的半导体材料。在一些实施例中，而对于TFET装置，给定的沟道区的S/D区可被相反掺杂，使得一个被p型掺杂，以及另一个被n型掺杂。要注意，为了便于说明和描述，所有S/D区被示为是相同的，并且通过标号160共同标识。但是，在一些实施例中，S/D区160可包括不同的材料、掺杂剂方案、形状、大小、对应沟道区（例如1、2、3或更多）和/或如基于本公开能够理解的任何其他适当差异。例如，图4H的S/D区160包括五边形或类似菱形形状（如在X-Y平面中所查看），而图4H’的S/D区160’包括圆形或弯曲的类似山坡形状（如在X-Y平面中所查看），这里提供几个示例。要进一步注意，图3A-D、图4A-J和图6中包含的IC结构的特征/层的加阴影或图案化只被提供以帮助视觉区分那些不同的IC特征/层。这种加阴影或图案化不是要按照任何方式限制本公开。许多晶体管S/D配置和修改根据本公开将显而易见。
在一些实施例中，例如，隔离材料的层（未示出）可被包含在S/D区160与弛豫的缓冲层120之间，这防止或减少源区与漏区160之间通过弛豫的缓冲层120或衬底110的泄漏。隔离材料能够包括：氧化物，诸如氧化铝（例如Al2O3）或氧化硅（例如SiO2）；氮化物（例如Si3N4）；低k电介质（例如多孔SiO2或者具有低于3.9的介电常数的材料）；氧氮化合物，诸如氧氮化铝（例如（AlN）x—（Al2O3）1-x）、氧氮化碳（—CNO）和/或另一个氧氮化合物（—NO）；和/或任何其他适当电绝缘材料。
根据一些实施例，通过执行最终栅叠层处理，图2的方法200在框218继续进行，以形成图4I的示例所产生结构。如图4I中所示，这个示例实施例中的处理包括在图4H的结构上沉积层间介电（ILD）材料170，之后接着展现伪栅叠层的可选平面化和/或抛光（例如CMP）。要注意，ILD材料170在图4H的示例结构中示为透明的，以允许下面的特征被看到（并且ILD材料170在这种小规模实际上可以是透明或半透明的）；但是，本公开并不是要局限于此。还要注意，ILD层170可包括多层结构，即使它示为单个层。要进一步注意，在一些情况下，ILD材料170和STI材料140可不包括如图4H中所示的明显界面，特别是在例如ILD层170和STI材料140包括相同介电材料的情况下。在一些实施例中，ILD层170可包括任何适当材料，例如，诸如一个或多个氧化物（例如氧化硅）、氮化物（例如氮化硅）、电介质和/或电绝缘材料。
在这个示例实施例中，栅叠层处理继续移除伪栅叠层（包括伪栅电极154和伪栅电介质152），以允许最终栅叠层被形成。应回忆起，在一些实施例中，可使用先栅制作流程（例如预先hi-k栅过程）来执行包括栅电介质182和栅电极184的最终栅叠层的形成。在这类实施例中，最终栅处理可例如在S/D处理之前已被执行。进一步，在这类实施例中，过程218无需被执行，因为最终栅叠层例如将会在框214已被形成。但是，在这个示例实施例中，使用后栅制作流程来形成栅叠层，所述后栅制作流程也可被认为是替换栅或替换金属栅（RMG）过程。在这种后栅处理中，所述过程可包括伪栅氧化物沉积、伪栅电极（例如poly-Si）沉积，并且可选地包括图案化硬掩模沉积，如先前所述。不管是采用先栅还是后栅处理，根据一些实施例，最终栅叠层能够包括如图4H中所示和本文所述的栅电介质182和栅电极184。
要注意，当伪栅被移除时，由伪栅所覆盖的先前形成的鳍的沟道区（在这个示例情况下其包括沟道材料层130）被暴露，以允许对鳍的那些沟道区的任何期望处理。对沟道区的这种处理可包括各种不同技术，诸如移除并且采用替换材料来替换沟道区，根据需要掺杂鳍的沟道区，将鳍形成为环栅（GAA）晶体管配置的一个或多个纳米线（或纳米带），将鳍形成为珠状鳍配置，清洁/抛光沟道区，和/或如根据本公开将显而易见的任何其他适当处理。例如，示出鳍状沟道区130和132（它们分别是最右边鳍状结构和右边第二个鳍状结构的沟道区），其中鳍状沟道区130包括沟道材料层（以及在其他实施例中可包括基于Ge的层120的至少一部分，诸如在图4F’的结构的情况下），以及第二鳍状沟道区132可包括任何其他适当配置。例如，在一些实施例中，第二鳍状沟道区132可包括第二沟道材料层，所述第二沟道材料层与第一沟道材料层130是组成上不同的，这里只提供一些示例。因此，并且如先前所述，根据示例实施例，鳍状沟道区130可用于n沟道或p沟道鳍状晶体管装置，而第二鳍状沟道区132可用于n沟道或p沟道鳍状晶体管装置的另一晶体管装置。进一步，在这种示例实施例中，鳍状沟道区130和132两者均例如可被包含在互补晶体管电路（例如CMOS电路）中。
其他非平面晶体管配置（即，除了可利用三栅或双栅方案的鳍状配置之外）也在图4I的示例结构中示出。例如，通过使用例如任何适当技术将那个位置的原始鳍状结构转换为所示的纳米线136，纳米线沟道区136可在伪栅叠层被移除并且沟道区被暴露之后已被形成。例如，原始鳍状沟道区可已经包含多层结构，其中层的一个或多个是牺牲的，以及选择性蚀刻处理被执行，以移除那些牺牲层并且释放纳米线136。如图4I中所示，纳米线沟道区136在这个示例情况下包括2个纳米线（或纳米带）。但是，使用本文所公开的技术所形成的纳米线（或纳米带或GAA）晶体管可包括任何数量的纳米线（或纳米带），诸如1、3、4、5、6、7、8、9、10或以上，这取决于所期望的配置。在一些实施例中，纳米线或纳米带可被认为是鳍形状的，其中栅叠层在GAA晶体管配置中环绕每个鳍形状的纳米线或纳米带。为了提供仍有的另一个示例非平面晶体管配置，珠状鳍沟道区134是鳍状沟道区与纳米线沟道区之间的混合体，其中可能已被完全移除以释放纳米线的牺牲材料（以灰色阴影所示）改为仅被部分移除，以形成所示的所产生珠状鳍结构134。这种珠状鳍沟道区结构可获益于例如增加的栅控制（例如与鳍状沟道区结构相比），同时还具有例如相对减少的寄生电容（例如与纳米线沟道区结构相比）。因此，能够使用本文所述的技术（包括平面和大量非平面配置）来采用许多不同的沟道区配置。
如基于本公开能够理解，在一些实施例中，沟道区可至少处于栅叠层下方。例如，在平面晶体管配置的情况下，沟道区可以正好在栅叠层下方。但是，在鳍状晶体管配置的情况下，沟道区可在栅叠层下方和之间，因为栅叠层可在鳍状结构的三个侧面上被形成（例如按照三栅方式），正如本领域已知。进一步，在纳米线（或者纳米带或GAA）晶体管配置的情况下，栅叠层可基本上（或者完全）包围沟道区中的每个纳米线/纳米带（例如环绕每个纳米线/纳米带的至少80、85、90或95%）。不论如何，在一些实施例中，晶体管的栅极可接近那个晶体管的沟道区。一般来说，在一些实施例中，沟道区可包括任何适当材料，例如，诸如单晶IV族和/或III-V族半导体材料。在一些实施例中，给定的晶体管的沟道区可被掺杂（例如掺杂有任何适当的n型和/或p型掺杂剂）或者是本征/未掺杂的，这取决于特定配置。要注意，S/D区160与给定的沟道区的任一侧相邻，如在图4I中能够看到。换言之，每个沟道区处于对应S/D区160之间。还要注意，使用本文所述的技术所形成的晶体管的配置/几何结构可例如主要基于那个晶体管的相应沟道区的形状/配置来描述。例如，纳米线（或者纳米带或GAA）晶体管可这样称呼，因为它在那个晶体管的沟道区中包括一个或多个纳米线（或纳米带），但是S/D区无需包括这种纳米线（或纳米带）形状。
继续进行图4I的示例结构，根据一些实施例，在伪栅已被移除并且任何期望沟道区处理已被执行之后，最终栅叠层能够被形成。在这个示例实施例中，最终栅叠层包括栅电介质182和栅电极184，如图4I中所示。栅电介质182可包括例如任何适当氧化物（诸如二氧化硅）、高k介电材料和/或如根据本公开将显而易见的任何其他适当材料。高k介电材料的示例包括例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌锌酸铅，这里只提供一些示例。在一些实施例中，退火过程可对栅电介质182执行，以改进它在高k介电材料被使用时的质量。栅电极184可包括广泛的材料，诸如多晶硅或各种适当金属或金属合金，例如，诸如铝（Al）、钨（W）、钛（Ti）、钽（Ta）、铜（Cu）、氮化钛（TiN）或氮化钽（TaN）。
在一些实施例中，栅电介质182和/或栅电极184可包括例如两个或更多材料层的多层结构。例如，在一些实施例中，多层栅电介质可用来例如提供从沟道区到栅电极的更渐进电过渡。在一些实施例中，栅电介质182和/或栅电极184可包括递变（例如增加和/或减少）（一个或多个）特征的至少一部分中的一个或多个材料的含量或浓度。在一些实施例中，一个或多个附加层也可存在于最终栅叠层中，例如，诸如一个或多个相对高或低功函数层和/或其他适当层。要注意，虽然栅电介质182在图4I的示例实施例中仅示为处于栅电极184下方，但是在其他实施例中，栅电介质182也可例如存在于栅电极184的一侧或两侧上，使得栅电介质182处于栅电极184与一个或两个隔离件150之间。许多不同栅叠层配置根据本公开将显而易见。
根据一些实施例，通过执行S/D接触部处理，图2的方法200在框220继续进行，以形成图4J的示例所产生结构。如图4J中所示，在这个示例实施例中，S/D接触部190被形成，以与S/D区域160的每个进行接触。在一些实施例中，可使用任何适当技术来形成S/D接触部190，诸如在ILD层170中在相应S/D区160之上形成接触沟槽，并且在所述沟槽中沉积金属或金属合金（或者其他适当导电材料）。在一些实施例中，S/D接触部190的形成可包括例如硅化、锗化、III-V化和/或退火过程。在一些实施例中，S/D接触部190可包括铝或钨，但是能够使用任何适当导电金属或合金，例如诸如银、镍铂或镍铝。在一些实施例中，S/D接触部190的一个或多个可包括例如电阻减少金属和接触插塞金属或者仅接触插塞。示例接触电阻减少金属包括例如镍、铝、钛、金、金锗、镍铂、镍铝和/或其他这类电阻减少金属或合金。示例接触插塞金属包括例如铝、铜、镍、铂、钛或钨或者其合金，但是可使用任何适当导电接触金属或合金。在一些实施例中，附加层可存在于S/D接触部190区域中，诸如粘合层（例如氮化钛）和/或衬垫或阻挡层（例如氮化钽），若期望这样的话。在一些实施例中，接触电阻减少层可存在于给定的S/D区160与其对应S/D接触部190之间，例如，诸如相对高掺杂（例如具有大于每立方厘米1E18、1E19、1E20、1E21或1E22原子的掺杂剂浓度）中介半导体材料层。在一些这类实施例中，接触电阻减少层可例如基于对应S/D区的所包含的材料和/或掺杂剂浓度来包括半导体材料和/或杂质掺杂剂。
根据一些实施例，通过根据需要完成一般集成电路（IC）处理，图2的方法200在框222继续进行。完成IC的这种附加处理可包括例如后端或后道工序（BEOL）处理，以形成一个或多个金属化层和/或互连被形成的晶体管装置。可执行任何其他适当处理，如根据本公开将显而易见。要注意，图2的方法200中的过程202-222为了便于描述而按照特定顺序示出。但是，根据一些实施例，过程的一个或多个可按照不同顺序来执行，或者可根本不执行（并且因此是可选的）。例如，过程212和218在一些实施例中可以是可选的，如先前所述。进一步，根据一些实施例，可备选地使用基于替换鳍的方式211来执行过程202-210。关于方法200和本文所述技术的许多变化根据本公开将显而易见。
图5示出根据本公开的一些实施例、沿图4J中的平面J-J所截取的示例截面图。图5的截面图被提供，以例如帮助示出图4J的结构的不同特征。因此，针对每个相似编号的特征的先前相关描述同样可适用于图5。但是要注意，图5中所示的特征的尺寸为了便于说明而在一些方面（相对于图4J的结构中的特征）可有所不同。还要注意，一些变化在结构之间发生，例如，诸如隔离件150和鳍状沟道区（所述鳍状沟道区在示例实施例中包括沟道材料层130）的形状。在一些实施例中，被指示为Lg的栅电极184的长度（例如在Z轴方向上的隔离件150之间的尺寸）可以是如基于本公开能够理解的任何适当长度。例如，在一些实施例中，栅长度可在3-100 nm的范围中（例如3-10、3-20、3-30、3-50、5-10、5-20、5-30、5-50、5-100、10-20、10-30、10-50、10-100、20-30、20-50、20-100或50-100 nm）中或者如根据本公开将显而易见的任何其他适当值或范围。在一些实施例中，栅长度可小于给定的阈值，诸如小于100、50、40、30、25、20、15、10、8或5 nm，或者小于如根据本公开将显而易见的任何其他适当阈值。例如，在一些实施例中，栅长度可与沟道长度相同或相似（例如，由于掺杂剂从S/D区到沟道区中的潜在扩散，和/或由于使用在栅叠层之下延伸的S/D区尖端，栅长度可大致比沟道长度更长，诸如要长1-20%），其也可以是如基于本公开也能够理解的任何适当长度。在一些实施例中，所述技术能够实现当缩放到这类低阈值（诸如亚50、亚40、亚30或亚20 nm阈值）时保持期望的装置性能，如基于本公开能够理解。
图6是根据一些实施例的透射电子显微镜（TEM）的示意图，示出包括Si衬底110、基于Ge的层120和沟道材料层130的层的示例叠层，以示出在衬底110/基于Ge的层120界面成核的缺陷124连同在缺陷124之中所注入的离子126。层的110/120/130叠层也例如在图3C中示出。如先前所述，在本文所述的层的IC叠层中，基于Ge的层120的弛豫（包括在基于Ge的层120的底部的反递变性质和/或相对高的Ge浓度）引起形成缺陷（例如位错和/或堆叠错误），所述缺陷主要被包含在基于Ge的层120内，而不是贯穿到层130。在一些情况下，缺陷124可从110/120界面传播到Si衬底110和/或传播到基于Ge的层120，使得缺陷可被认为例如处于Si衬底中和/或基于Ge的层120中。缺陷124可例如在Si衬底110与基于Ge的层120之间的界面处创建小角、裂隙、空隙、凹谷、材料分离和/或其他这类特征。因此，那个110/120界面可不是很明显的，而是可主要表现为它帮助创建的缺陷124。此外，为了补偿这些缺陷124所产生的应变，离子126被注入基于Ge的层120和/或衬底110的缺陷区124中，这帮助在下游处理期间防止或减少晶圆弓。因此，在一些实施例中，本文所述的技术可基于至少部分（或主要）在Si衬底110与基于Ge的层120之间的界面附近所捕集或包含的缺陷124的存在连同在那些缺陷124之中、遍及那些缺陷124和/或在那些缺陷124周围所注入的离子126的存在来识别。
在一些实施例中，基于Ge的层120的顶部部分/顶面可具有相对低缺陷或位错密度，诸如每平方厘米小于1E9，这是如果不采用层内的Ge浓度的反递变则将会在基于Ge的层120的顶部部分/顶面形成的典型最小阈值缺陷/位错密度。在一些这类实施例中，基于Ge的层120的顶部部分/顶面可具有例如每平方厘米最多1E9、5E8、1E8、5E7、1E7、5E6、1E6、5E5、1E5、5E4或1E4的缺陷/位错密度。在一些实施例中，基于Ge的层120的顶部部分/顶面可基本上不包括缺陷或位错，因为它们可在到达那个顶部部分/顶面之前终止。如基于本公开能够理解，本文所述的用于形成弛豫的基于Ge的层120的技术允许形成具有可以或者可以不应变的各种不同材料的大量不同的晶体管类型/配置/架构。进一步，在采用多个晶体管装置（例如CMOS电路）的一些实施例中，层120和130能够在多个晶体管装置之间完全相同或者层的一个或两者可以是不同的（例如NMOS装置与PMOS装置之间不同）。许多变化和配置根据本公开将显而易见。
示例系统
图7示出根据一些实施例、采用使用本文所公开的技术所形成的集成电路结构和/或晶体管装置所实现的计算系统700。如能够看到，计算系统700容纳母板702。母板702可包括多个组件，包括但不限于处理器704和至少一个通信芯片706，它们的每个能够在物理和电气上耦合到母板702或者以其他方式集成在其中。如将领会到，母板702可以是例如任何印刷电路板，无论是主板、安装在主板上的子板或者只是系统700的板等。
取决于其应用，计算系统700可包括一个或多个其他组件，所述组件可以或者可以不在物理和电气上耦合到母板702。这些其他组件可包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速计、陀螺仪、扬声器、照相机和大容量存储装置（诸如硬盘驱动器、致密盘（CD）、数字多功能盘（DVD）等）。计算系统700中包含的组件的任何组件可包括使用根据示例实施例的所公开技术所形成的一个或多个集成电路结构或装置。在一些实施例中，多个功能能够被集成到一个或多个芯片中（例如，例如要注意，通信芯片706能够是处理器704的部分或者以其他方式集成到处理器704中）。
通信芯片706能够实现用于向和从计算系统700传输数据的有线和/或无线通信。术语“无线”及其派生可用来描述可通过经由非固态介质使用调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。所述术语并不是暗示关联装置不包含任何导线，但是在一些实施例中它们可能不包含。通信芯片706可实现多种无线标准或协议的任何无线标准或协议，包括但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其派生以及表示为3G、4G、5G和以上的任何其他无线协议。计算系统700可包括多个通信芯片706。例如，第一通信芯片706可专用于短程无线通信（诸如Wi-Fi和蓝牙），以及第二通信芯片706可专用于长程无线通信（诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他）。
计算系统700的处理器704包括被封装在处理器704内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路模块，所述电路模块采用使用所公开技术所形成的一个或多个集成电路结构或装置来实现，如本文中多样地描述。术语“处理器”可表示处理例如来自寄存器和/或存储器的电子数据以将那个电子数据变换为可被存储在寄存器和/或存储器中的其他电子数据的任何装置或者装置的部分。
通信芯片706还可包括被封装在通信芯片706内的集成电路管芯。根据一些这类示例实施例，通信芯片的集成电路管芯包括使用如本文多样地描述的所公开技术所形成的一个或多个集成电路结构或装置。如根据本公开将领会到，要注意，多标准无线能力可直接被集成到处理器704中（例如，其中任何芯片706的功能性被集成到处理器704中而不是具有独立通信芯片）。要进一步注意，处理器704可以是具有这种无线能力的芯片组。简言之，能够使用任何数量的处理器704和/或通信芯片706。同样，任一个芯片或芯片组能够具有其中所集成的多个功能。
在各种实现中，计算系统700可以是膝上型电脑、上网本、笔记本电脑、智能电话、平板、个人数字助理（PDA）、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、数字录像机或者处理数据或者采用使用如本文多样地描述的所公开技术所形成的一个或多个集成电路结构或装置的任何其他电子装置或系统。要注意，对计算系统的引用意在包括配置用于计算或处理信息的计算装置、设备和其他结构。
示例实施例
下面提供本公开中通篇描述的技术的说明性示例。这些技术的实施例可包括以下所述示例的任一个或多个以及任何组合。在一些实施例中，在前面附图的一个或多个中提出的系统或组件的至少一个可配置成执行如以下示例所提出的一个或多个操作、技术、过程和/或方法。
示例1包括一种集成电路管芯，包括：衬底，包括硅；所述衬底上方的缓冲层，其中所述缓冲层在所述缓冲层和所述衬底的界面附近具有多个缺陷，并且其中所述缓冲层包括：第一半导体材料；以及多个离子，其中所述多个离子在所述多个缺陷之中被注入；所述缓冲层上方的源区；所述缓冲层上方的漏区；所述缓冲层上方并且在所述源区与所述漏区之间的沟道区，其中所述沟道区包括第二半导体材料；以及所述沟道区上方的栅结构。
示例2包括示例1的集成电路管芯，其中：缓冲层是弛豫的；以及沟道区是应变的。
示例3包括示例1-2的任何示例的集成电路管芯，其中：缓冲层相对于衬底具有弛豫的晶格常数；以及沟道区相对于缓冲层具有应变的晶格常数。
示例4包括示例1-3的任何示例的集成电路管芯，其中：沟道区相对于缓冲层是拉伸应变的；或者沟道区相对于缓冲层是压缩应变的。
示例5包括示例1-4的任何示例的集成电路管芯，其中：第一半导体材料包括第一IV族半导体材料；以及第二半导体材料包括第二IV族半导体材料。
示例6包括示例5的集成电路管芯，其中：第一IV族半导体材料包括硅和锗；以及第二IV族半导体材料包括硅、锗或锡。
示例7包括示例1-4的任何示例的集成电路管芯，其中：第一半导体材料包括第一III-V族半导体材料；以及第二半导体材料包括第二III-V族半导体材料。
示例8包括示例7的集成电路管芯，其中：第一III-V族半导体材料包括铟、镓、铝、砷或锑；以及第二III-V族半导体材料包括铟、镓、铝、砷或锑。
示例9包括示例1-8的任何示例的集成电路管芯，其中，多个离子的至少一些离子包括碳、锡、硼、磷或砷。
示例10包括示例1-9的任何示例的集成电路管芯，其中：缓冲层具有至少500纳米的厚度。
示例11包括示例1-10的任何示例的集成电路管芯，其中，沟道区是n型或p型掺杂其中之一，以及缓冲层相对于沟道区是n型或p型掺杂的另一种。
示例12包括一种集成电路，包括：衬底，包括硅；所述衬底上方的缓冲层，其中所述缓冲层在所述缓冲层和所述衬底的界面附近具有多个缺陷，并且其中所述缓冲层包括：第一半导体材料；以及多个离子，其中所述多个离子在所述多个缺陷之中被注入；以及所述缓冲层上方的多个晶体管，其中单独晶体管包括：源区；漏区；所述源区与所述漏区之间的沟道区，其中所述沟道区包括第二半导体材料；以及所述沟道区上方的栅结构。
示例13包括示例12的集成电路，其中：缓冲层是弛豫的；以及沟道区是应变的。
示例14包括示例12-13的任何示例的集成电路，其中，所述集成电路进一步包括互补金属氧化物半导体（CMOS）电路，其中所述CMOS电路包括多个晶体管，并且其中所述多个晶体管包括：n沟道晶体管，其中所述n沟道晶体管在对应沟道区中具有拉伸应变；以及p沟道晶体管，其中所述p沟道晶体管在对应沟道区中具有压缩应变。
示例15包括示例12-14的任何示例的集成电路，其中，第一半导体材料包括硅和锗。
示例16包括示例12-14的任何示例的集成电路，其中，第一半导体材料包括铟、镓、铝、砷或锑。
示例17包括示例12-16的任何示例的集成电路，其中，多个离子的至少一些离子包括碳、锡、硼、磷或砷。
示例18包括一种计算装置，包括：处理电路模块；存储器电路模块；以及通信电路模块；其中，所述处理电路模块、所述存储器电路模块或者所述通信电路模块包括集成电路，其中所述集成电路包括：衬底，包括硅；所述衬底上方的缓冲层，其中所述缓冲层在所述缓冲层和所述衬底的界面附近具有多个缺陷，并且其中所述缓冲层包括：第一半导体材料；以及多个离子，其中所述多个离子在所述多个缺陷之中被注入；以及所述缓冲层上方的一个或多个晶体管，其中单独晶体管包括：源区；漏区；所述源区与所述漏区之间的沟道区，其中所述沟道区包括第二半导体材料；以及所述沟道区上方的栅结构。
示例19包括示例18的计算装置，其中：缓冲层是弛豫的；以及沟道区是应变的。
示例20包括示例18-19的任何示例的计算装置，其中，第一半导体材料包括硅和锗。
示例21包括示例18-20的任何示例的计算装置，其中，多个离子的至少一些离子包括碳、锡、硼、磷或砷。
示例22包括一种形成集成电路的方法，包括：在衬底上方形成缓冲层，其中衬底包括硅，并且其中所述缓冲层包括：第一半导体材料；所述缓冲层和所述衬底的界面附近的多个缺陷；以及多个离子，其中所述多个离子在所述多个缺陷之中被注入；在所述缓冲层上方形成源区；在所述缓冲层上方形成漏区；在所述缓冲层上方并且在所述源区与所述漏区之间形成沟道区，其中所述沟道区包括第二半导体材料；以及在所述沟道区上方形成栅结构。
示例23包括示例22的方法，其中：形成相对于所述衬底具有弛豫的晶格常数的所述缓冲层；以及形成相对于所述缓冲层具有应变的晶格常数的所述沟道区。
示例24包括示例22-23的任何示例的方法，其中，第一半导体材料包括硅和锗。
示例25包括示例22-24的任何示例的方法，其中，多个离子的至少一些离子包括碳、锡、硼、磷或砷。
为了说明和描述的目的而呈现示例实施例的以上描述。它不是意在详尽的或者将本公开限制到所公开的确切形式。根据本公开，许多修改和变化是可能的。预期本公开的范围不受本详细描述而是受所附权利要求书所限制。要求保护本申请的优先权的将来提交申请可按照不同方式来要求保护所公开主题，并且可一般包括如本文中多样地公开或者以其他方式示范的一个或多个限制的任何集合。
本申请还公开了一组技术方案，如下：
技术方案1. 一种集成电路管芯，包括：
衬底，包括硅；
所述衬底上方的缓冲层，其中所述缓冲层在所述缓冲层和所述衬底的界面附近具有多个缺陷，并且其中所述缓冲层包括：
第一半导体材料；以及
多个离子，其中所述多个离子在所述多个缺陷之中被注入；
所述缓冲层上方的源区；
所述缓冲层上方的漏区；
所述缓冲层上方并且在所述源区与所述漏区之间的沟道区，其中所述沟道区包括第二半导体材料；以及
所述沟道区上方的栅结构。
技术方案2. 如技术方案1所述的集成电路管芯，其中：
所述缓冲层是弛豫的；以及
所述沟道区是应变的。
技术方案3. 如技术方案2所述的集成电路管芯，其中：
所述缓冲层相对于所述衬底具有弛豫的晶格常数；以及
所述沟道区相对于所述缓冲层具有应变的晶格常数。
技术方案4. 如技术方案3所述的集成电路管芯，其中：
所述沟道区相对于所述缓冲层是拉伸应变的；或者
所述沟道区相对于所述缓冲层是压缩应变的。
技术方案5. 如技术方案1所述的集成电路管芯，其中：
所述第一半导体材料包括第一IV族半导体材料；以及
所述第二半导体材料包括第二IV族半导体材料。
技术方案6. 如技术方案5所述的集成电路管芯，其中：
所述第一IV族半导体材料包括硅和锗；以及
所述第二IV族半导体材料包括硅、锗或锡。
技术方案7. 如技术方案1所述的集成电路管芯，其中：
所述第一半导体材料包括第一III-V族半导体材料；以及
所述第二半导体材料包括第二III-V族半导体材料。
技术方案8. 如技术方案7所述的集成电路管芯，其中：
所述第一III-V族半导体材料包括铟、镓、铝、砷或锑；以及
所述第二III-V族半导体材料包括铟、镓、铝、砷或锑。
技术方案9. 如技术方案1所述的集成电路管芯，其中，所述多个离子的至少一些离子包括碳、锡、硼、磷或砷。
技术方案10. 如技术方案1所述的集成电路管芯，其中，所述缓冲层具有至少500纳米的厚度。
技术方案11. 如技术方案1所述的集成电路管芯，其中，所述沟道区是n型或p型掺杂其中之一，以及所述缓冲层相对于所述沟道区是n型或p型掺杂的另一种。
技术方案12. 一种集成电路，包括：
衬底，包括硅；
所述衬底上方的缓冲层，其中所述缓冲层在所述缓冲层和所述衬底的界面附近具有多个缺陷，并且其中所述缓冲层包括：
第一半导体材料；以及
多个离子，其中所述多个离子在所述多个缺陷之中被注入；以及
所述缓冲层上方的多个晶体管，其中单独晶体管包括：
源区；
漏区；
所述源区与所述漏区之间的沟道区，其中所述沟道区包括第二半导体材料；以及
所述沟道区上方的栅结构。
技术方案13. 如技术方案12所述的集成电路，其中：
所述缓冲层是弛豫的；以及
所述沟道区是应变的。
技术方案14. 如技术方案12所述的集成电路，其中，所述集成电路进一步包括互补金属氧化物半导体（CMOS）电路，其中所述CMOS电路包括所述多个晶体管，并且其中所述多个晶体管包括：
n沟道晶体管，其中所述n沟道晶体管在所述对应沟道区中具有拉伸应变；以及
p沟道晶体管，其中所述p沟道晶体管在所述对应沟道区中具有压缩应变。
技术方案15. 如技术方案12所述的集成电路，其中，所述第一半导体材料包括硅和锗。
技术方案16. 如技术方案12所述的集成电路，其中，所述第一半导体材料包括铟、镓、铝、砷或锑。
技术方案17. 如技术方案12所述的集成电路，其中，所述多个离子的至少一些离子包括碳、锡、硼、磷或砷。
技术方案18. 一种计算装置，包括：
处理电路模块；
存储器电路模块；以及
通信电路模块；
其中所述处理电路模块、所述存储器电路模块或者所述通信电路模块包括集成电路，其中所述集成电路包括：
衬底，包括硅；
所述衬底上方的缓冲层，其中所述缓冲层在所述缓冲层和所述衬底的界面附近具有多个缺陷，并且其中所述缓冲层包括：
第一半导体材料；以及
多个离子，其中所述多个离子在所述多个缺陷之中被注入；以及
所述缓冲层上方的一个或多个晶体管，其中单独晶体管包括：
源区；
漏区；
所述源区与所述漏区之间的沟道区，其中所述沟道区包括第二半导体材料；以及
所述沟道区上方的栅结构。
技术方案19. 如技术方案18所述的计算装置，其中：
所述缓冲层是弛豫的；以及
所述沟道区是应变的。
技术方案20. 如技术方案18所述的计算装置，其中，所述第一半导体材料包括硅和锗。
技术方案21. 如技术方案18所述的计算装置，其中，所述多个离子的至少一些离子包括碳、锡、硼、磷或砷。
技术方案22. 一种形成集成电路的方法，包括：
在衬底上方形成缓冲层，其中所述衬底包括硅，并且其中所述缓冲层包括：
第一半导体材料；
所述缓冲层和所述衬底的界面附近的多个缺陷；以及
多个离子，其中所述多个离子在所述多个缺陷之中被注入；
在所述缓冲层上方形成源区；
在所述缓冲层上方形成漏区；
在所述缓冲层上方并且在所述源区与所述漏区之间形成沟道区，其中所述沟道区包括第二半导体材料；以及
在所述沟道区上方形成栅结构。
技术方案23. 如技术方案22所述的方法，其中：
形成相对于所述衬底具有弛豫的晶格常数的所述缓冲层；以及
形成相对于所述缓冲层具有应变的晶格常数的所述沟道区。
技术方案24. 如技术方案22所述的方法，其中，所述第一半导体材料包括硅和锗。
技术方案25. 如技术方案22所述的方法，其中，所述多个离子的至少一些离子包括碳、锡、硼、磷或砷。

Claims (25)

1.一种集成电路管芯，包括：
衬底，包括硅；
所述衬底上方的缓冲层，其中所述缓冲层在所述缓冲层和所述衬底的界面附近具有多个缺陷，并且其中所述缓冲层包括：
第一半导体材料；以及
多个离子，其中所述多个离子在所述多个缺陷之中被注入；
所述缓冲层上方的源区；
所述缓冲层上方的漏区；
所述缓冲层上方并且在所述源区与所述漏区之间的沟道区，其中所述沟道区包括第二半导体材料；以及
所述沟道区上方的栅结构。
2.如权利要求1所述的集成电路管芯，其中：
所述缓冲层是弛豫的；以及
所述沟道区是应变的。
3.如权利要求1所述的集成电路管芯，其中：
所述缓冲层相对于所述衬底具有弛豫的晶格常数；以及
所述沟道区相对于所述缓冲层具有应变的晶格常数。
4.如权利要求1所述的集成电路管芯，其中：
所述沟道区相对于所述缓冲层是拉伸应变的；或者
所述沟道区相对于所述缓冲层是压缩应变的。
5.如权利要求1-4的任一项所述的集成电路管芯，其中：
所述第一半导体材料包括第一IV族半导体材料；以及
所述第二半导体材料包括第二IV族半导体材料。
6.如权利要求5所述的集成电路管芯，其中：
所述第一IV族半导体材料包括硅和锗；以及
所述第二IV族半导体材料包括硅、锗或锡。
7.如权利要求1-4的任一项所述的集成电路管芯，其中：
所述第一半导体材料包括第一III-V族半导体材料；以及
所述第二半导体材料包括第二III-V族半导体材料。
8.如权利要求7所述的集成电路管芯，其中：
所述第一III-V族半导体材料包括铟、镓、铝、砷或锑；以及
所述第二III-V族半导体材料包括铟、镓、铝、砷或锑。
9.如权利要求1-4的任一项所述的集成电路管芯，其中，所述多个离子的至少一些离子包括碳、锡、硼、磷或砷。
10.如权利要求1-4的任一项所述的集成电路管芯，其中，所述缓冲层具有至少500纳米的厚度。
11.如权利要求1-4的任一项所述的集成电路管芯，其中，所述沟道区是n型或p型掺杂其中之一，以及所述缓冲层相对于所述沟道区是n型或p型掺杂的另一种。
12.一种集成电路，包括：
衬底，包括硅；
所述衬底上方的缓冲层，其中所述缓冲层在所述缓冲层和所述衬底的界面附近具有多个缺陷，并且其中所述缓冲层包括：
第一半导体材料；以及
多个离子，其中所述多个离子在所述多个缺陷之中被注入；以及
所述缓冲层上方的多个晶体管，其中单独晶体管包括：
源区；
漏区；
所述源区与所述漏区之间的沟道区，其中所述沟道区包括第二半导体材料；以及
所述沟道区上方的栅结构。
13.如权利要求12所述的集成电路，其中：
所述缓冲层是弛豫的；以及
所述沟道区是应变的。
14.如权利要求12所述的集成电路，其中，所述集成电路进一步包括互补金属氧化物半导体（CMOS）电路，其中所述CMOS电路包括所述多个晶体管，并且其中所述多个晶体管包括：
n沟道晶体管，其中所述n沟道晶体管在所述对应沟道区中具有拉伸应变；以及
p沟道晶体管，其中所述p沟道晶体管在所述对应沟道区中具有压缩应变。
15.如权利要求12-14中任一项所述的集成电路，其中，所述第一半导体材料包括硅和锗。
16.如权利要求12-14中任一项所述的集成电路，其中，所述第一半导体材料包括铟、镓、铝、砷或锑。
17.如权利要求12-14中任一项所述的集成电路，其中，所述多个离子的至少一些离子包括碳、锡、硼、磷或砷。
18.一种计算装置，包括：
处理电路模块；
存储器电路模块；以及
通信电路模块；
其中所述处理电路模块、所述存储器电路模块或者所述通信电路模块包括集成电路，其中所述集成电路包括：
衬底，包括硅；
所述衬底上方的缓冲层，其中所述缓冲层在所述缓冲层和所述衬底的界面附近具有多个缺陷，并且其中所述缓冲层包括：
第一半导体材料；以及
多个离子，其中所述多个离子在所述多个缺陷之中被注入；以及
所述缓冲层上方的一个或多个晶体管，其中单独晶体管包括：
源区；
漏区；
所述源区与所述漏区之间的沟道区，其中所述沟道区包括第二半导体材料；以及
所述沟道区上方的栅结构。
19.如权利要求18所述的计算装置，其中：
所述缓冲层是弛豫的；以及
所述沟道区是应变的。
20.如权利要求18-19中任一项所述的计算装置，其中，所述第一半导体材料包括硅和锗。
21.如权利要求18-19中任一项所述的计算装置，其中，所述多个离子的至少一些离子包括碳、锡、硼、磷或砷。
22.一种形成集成电路的方法，包括：
在衬底上方形成缓冲层，其中所述衬底包括硅，并且其中所述缓冲层包括：
第一半导体材料；
所述缓冲层和所述衬底的界面附近的多个缺陷；以及
多个离子，其中所述多个离子在所述多个缺陷之中被注入；
在所述缓冲层上方形成源区；
在所述缓冲层上方形成漏区；
在所述缓冲层上方并且在所述源区与所述漏区之间形成沟道区，其中所述沟道区包括第二半导体材料；以及
在所述沟道区上方形成栅结构。
23.如权利要求22所述的方法，其中：
形成相对于所述衬底具有弛豫的晶格常数的所述缓冲层；以及
形成相对于所述缓冲层具有应变的晶格常数的所述沟道区。
24.如权利要求22-23的任一项所述的方法，其中，所述第一半导体材料包括硅和锗。
25.如权利要求22-23的任一项所述的方法，其中，所述多个离子的至少一些离子包括碳、锡、硼、磷或砷。
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