TW201924054A - 用於鍺ｎｍｏｓ電晶體的源極／汲極擴散障壁 - Google Patents

用於鍺ｎｍｏｓ電晶體的源極／汲極擴散障壁 Download PDF

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傑克 卡瓦李耶羅
安拿 莫希
葛蘭 葛雷斯
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卡希克 強普納森
成承訓
西達哈斯 邱克賽
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Abstract

揭露了積體電路電晶體結構，其在製造期間將從鍺nMOS裝置的源極區域和汲極區域到相鄰的淺溝槽隔離(STI)區域中的n型摻雜物擴散(如磷或砷)降低。nMOS電晶體裝置可以包含至少75%原子百分比的鍺。在範例實施例中，該結構包含沉積在nMOS電晶體和STI區域之間的居間擴散障壁，以提供摻雜物擴散減少。在一些實施例中，擴散障壁可以包含具有5至50%原子百分比的碳濃度的二氧化矽。在一些實施例中，擴散障壁可以是使用化學氣相沉積(CVD)、原子層沉積(ALD)，或物理氣相沉積(PVD)技術來沉積，以實現在1至5奈米範圍內的擴散障壁厚度。

Description

用於鍺ＮＭＯＳ電晶體的源極／汲極擴散障壁
本發明係關於用於鍺NMOS電晶體的源極/汲極擴散障壁。
半導體裝置是利用諸如矽(Si)、鍺(Ge)和矽鍺(SiGe)的半導體材料的電子性質的電子部件。場效電晶體(FET)是一種半導體裝置，其包含三個端子：閘極、源極和汲極。FET使用由閘極施加的電場來控制電荷載子(例如，電子或電洞)從源極流到汲極流經的通道的導電性。在電荷載子是電子的情況下，將FET稱為n通道裝置，而在電荷載子是電洞的情況下，將FET稱為p通道裝置。用於Si、Ge和SiGe的標準摻雜物包含用於p型(受體)摻雜物的硼(B)和用於n型(施體)摻雜物的磷(P)或砷(As)。一些FET具有稱為本體或基板的第四個端子，其可以被用於偏置電晶體。此外，金屬氧化物半導體FET(MOSFET)在閘極和通道包含閘極介電質。MOSFET也可被稱為金屬絕緣體半導體FET(MISFET)或絕緣閘極FET(IGFET)。互補MOS (CMOS)結構使用p通道MOSFET(pMOS)和n通道MOSFET (nMOS)的組合，以實現邏輯閘和其它數位電路。
FinFET是建立在薄帶半導體材料(通常被稱為鰭)周圍的MOSFET電晶體。FinFET裝置的導電通道駐留在相鄰於閘極介電質的鰭的外部。具體而言，電流沿著/在鰭的兩個側壁(垂直於基板表面之側)之內以及沿著鰭的頂部(平行於基板表面之側)流動。因為這樣配置的導電通道基本上沿著鰭的三個不同外、平面區域駐留，這樣的FinFET設計有時被稱為三閘極電晶體。其它類型的FinFET配置也是可用的，如所謂的雙閘極FinFET，其中導電通道主要只沿著鰭的兩個側壁(而不沿著鰭的頂部)駐留。
及
揭露了積體電路電晶體結構，其在具有富含鍺的通道(例如，鍺濃度為75原子百分比或更高，高達100原子百分比)的nMOS裝置的製造期間將從源極區域和汲極區域到相鄰的淺溝槽隔離(STI)區域的n型摻雜物(如磷或砷)擴散減少。在範例實施例中，該結構包含沉積在nMOS電晶體和STI區域之間的居間擴散障壁，以提供摻雜物擴散減少。在一些實施例中，擴散障壁包含具有5至50%原子百分比的碳濃度的二氧化矽。在其它實施例中，擴散障壁包含氮化矽、氧化鉿和氧化鋁中的至少一者。在一些實施例中，擴散障壁係使用化學氣相沉積(CVD)、原子層沉積(ALD)，或物理氣相沉積(PVD)技術來沉積，以實現在1至5奈米範圍內的擴散障壁厚度。許多配置和程序流程將因本揭露而顯而易見。 整體概述
由於難以在電晶體的源極/汲極區域中保持相對高程度的n型摻雜物，因此製造富含Ge的nMOS電晶體通常是不實際的。這很大程度上歸因於Ge的實體特性，其中一般的n型摻雜物(如磷和砷)，在與半導體製造程序相關的高溫條件下，容易從富含Ge的源極/汲極區域擴散。例如，富含Ge的nMOS裝置易於使n型摻雜物從S/D區域溢出到將相鄰的電晶體分離並絕緣的隔離溝槽材料中。這種溢出在與半導體製造程序相關的高溫條件下特別有問題。由於金屬半導體介面處的高能障壁，所得電晶體裝置可能表現出不佳的S/D接觸電阻，這是由於摻雜物從Ge材料中擴散致使的低摻雜程度，而不能藉由穿隧來克服。這種高S/D接觸電阻會致使顯著的性能下降。當電晶體裝置按比例縮小以包含更小的關鍵尺寸(例如，使用低於30 nm或之後的技術)，從摻雜物擴散產生的這些問題進一步加劇。
因此，並且根據本揭露的許多實施例，如下面將更詳細描述的，提供了用於形成包含配置成將源極/汲極鰭結構與淺溝槽隔離(STI)區域分開的一或多個摻雜物擴散障壁的富含Ge的nMOS電晶體的技術。如可以基於本揭露理解的，引入一或多個摻雜物擴散障壁有助於抑制不希望的摻雜物(例如，P或As)擴散到相鄰的絕緣體或STI區域。摻雜物擴散障壁被配置成具有良好的表面電荷鈍化性質和改進的擴散電阻性質的絕緣體。在一些實施例中，擴散障壁(例如，與STI區域不同的絕緣材料層)可以包含具有5至50%原子百分比的碳濃度的二氧化矽(SiO2 )、氮化矽、氧化鉿或氧化鋁，雖然其它成分是可能的。
注意，如本文所用，「富含Ge」包含含有Ge的本體，其包含超過50%原子百分比的Ge，其中Ge或Si1-x Gex (x＞0.5)可以摻雜有任何合適的材料和/或與其它IV族元素(例如，高達2%原子百分比的碳和/或錫)合金化。例如，為了提供一些範例，在一些實施例中，富含Ge的材料可以是n型摻雜的，如Ge：As、Ge：P、SiGe：P(具有超過50%原子百分比的Ge)，或SiGe：As(具有超過50%原子百分比的Ge)。此外，在一些實施例中，富含Ge的材料可包含碳和/或錫的合金化，如Ge：C、GeSn、SiGe：C、SiGeSn、GeSn：C、SiGeSn：C。還要注意，在一些實施例中，富含Ge可包含Ge的不同臨限值濃度(按原子百分比計)，例如，如至少55、60、65、70、75、80、85、90或95%。例如，在一些應用、實施例中，電晶體的富含Ge的通道區域可能需要包含至少80%原子百分比的Ge或甚至純Ge通道，以例如實現所需的電荷載子遷移率。還需注意，在如本文所述的給定特徵中包含富含Ge的材料並不排除包含除了Ge的材料。例如，在一些實施例中，富含Ge的通道區域可以包含含有至少一個富含Ge的層和至少一個非富含Ge的層的多層結構。然而，在其它實施例中，富含Ge的特徵具有基本上貫穿整個特徵的富含Ge的材料。此外，富含Ge的通道區域可以包含在整個通道區域的至少一部分中對Ge濃度進行分級，使得該通道區域的一或多個部分可以包含小於50%原子百分比的Ge濃度，甚至可能根本不包含Ge含量。
此外，如本文所用，「IV族半導體材料」(或「IV族材料」，或通常「IV」)包含至少一種IV族元素(例如，矽、鍺、碳、錫)，諸如矽(Si)、鍺(Ge)、矽鍺(SiGe)等。注意，IV族元素的合金不應與這些元素的化合物混淆。因此，當碳與任何其它IV族元素合金化時，所得合金在本文中將表示為「X：C」，其中「X」是IV族元素或合金，而「：C」表示與碳合金化。例如，與碳合金化的矽在本文中可稱為Si：C(從而防止與碳化矽(SiC)混淆)、與碳合金化的矽鍺在本文中可稱為SiGe：C、與碳合金化的鍺在本文中可被稱為Ge：C(從而防止與碳化鍺(GeC)混淆)等等。還應注意，可以根據需要調整IV族合金中包含的元素的分子比或原子百分比。還需注意，這裡使用的「X：Z」表示摻雜關係，其中「X」是由「Z」摻雜的元素或合金，為了提供一些範例，如摻雜砷的矽鍺係由SiGe：As表示，或磷摻雜的矽鍺與碳形成合金由SiGe：C：P表示。通常，當提及如本文所述的IV族半導體材料時(例如，Si、SiGe、Ge、SiSn、SiGeSn、GeSn、Si：C、SiGe：C、Ge：C、SiSn：C、SiGeSn：C、GeSn：C)，除非另有說明，否則該IV族半導體材料具有單晶體(或單晶)結構，例如，如本文所述，可使用多晶體矽(或多晶矽)。
在一些實施例中，所述技術可用於使眾多的電晶體裝置受益。例如，在一些實施例中，可以使用這些技術來使如n通道MOSFET(nMOS)裝置的一或多個n通道電晶體裝置(其中電荷載子是電子)受益。在一些實施例中，本文描述的技術可用於使如CMOS電路的互補式電晶體電路受益，其中所述技術可用於使構成給定的CMOS電路所包含的n通道電晶體(例如，nMOS裝置)中的一或多個受益。此外，在一些實施例中，為了提供一些範例，本文描述的技術可用於使包含如平面和非平面配置的眾多的電晶體配置的電晶體受益，其中非平面配置可包含鰭式或FinFET配置(例如，雙閘極或三閘極)、環繞式閘極(GAA)配置(例如，奈米線或奈米帶)或其某些組合。可以受益於本文描述的技術的其它範例電晶體裝置包含例如少至單電子量子電晶體裝置。
如將進一步理解的，本文提供的包含一或多個摻雜物擴散障壁的富含Ge的nMOS電晶體，其被配置以將源極/汲極鰭結構與STI區域分離，也可以與具有沒有任何鍺的通道區域的其它電晶體裝置(如具有矽通道區域、砷化鎵通道區域、砷化銦通道區域、砷化鎵銦通道區域，或組成上不同的通道區域的某種組合的電晶體)混合在同一基板上。還需注意，一些通道區域可以是原生於基板(即，由基板形成的鰭)，而其它通道區域可以是在基板上磊晶地設置。
注意，如本文所使用的，表達「X包含A和B中的至少一個」是指X可以例如包含僅A、僅B，或A和B兩者。為此，除非明確說明，否則包含A和B中的至少一個的X不應被理解為需要A和B中之各者的X。例如，表達「X包含A和B」是指明確包含A和B兩者的X。此外，對於任何數量大於2的項目都是如此，其中那些項目「中的至少一個」包含在X中。例如，如本文所使用的，表達「X包含A、B和C中的至少一個」是指X可以僅包含A、僅包含B、僅包含C、僅包含A和B(而不包含C)、僅包含A和C(而不包含B)、僅包含B和C(而不包含A)，或包含A、B和C中之各者。即使A、B或C中的任何一個恰好包含多種類型或變化，也是如此。為此，除非明確說明，否則包含A、B和C中的至少一個的X不應被理解為需要A、B和C中之各者的X。例如，表達「X包含A、B和C」是指明確包含A、B和C中之各者的X。同樣地，表達「包含在A和B中的至少一個中的X」表示X可例如僅包含在A中、僅包含在B中，或包含在A和B兩者中。如將理解的，關於「X包含A和B中的至少一個」的上述討論在此同樣適用。
本文提供的技術和結構之使用可使用諸如下列工具來檢測：電子顯微鏡，包含掃描/透射電子顯微鏡(SEM/TEM)、掃描透射電子顯微鏡(STEM)、奈米束電子衍射(NBD或NBED)和反射電子顯微鏡(REM)；組成映射；X射線晶體學或衍射(XRD)；能量分散X射線光譜(EDS)；二次離子質譜(SIMS)；飛行時間SIMS(ToF-SIMS)；原子探針成像或斷層掃描；局部電極原子探針(LEAP)技術；3D斷層掃描；或高解析度物理或化學分析，僅列舉一些合適的範例分析工具。特別地，在一些實施例中，這樣的工具可指示包含含有如本文所述的一或多個摻雜物擴散障壁的至少一個富含Ge的nMOS電晶體的積體電路(IC)。例如，在一些這種實施例中，所述技術可以藉由觀察(例如，藉由SEM/TEM)來檢測具有碳的SiO2 係存在於將S/D區域與STI區域分開的摻雜物擴散障壁中。在一些實施例中，可以基於從其得到的益處來檢測本文中所述的技術和結構，如藉由觀察由於擴散到相鄰STI區域(由於採用本文中所述一或多個摻雜物擴散障壁(例如，相比於不採用本文中所述技術的富含Ge的nMOS電晶體))，而不呈現降低的摻雜物(例如，P或As)程度的富含Ge的nMOS源極/汲極鰭結構。因此，在一些實施例中，本文描述的技術可使得利用低於30 nm及之後的技術形成增強性能的富含Ge的電晶體裝置，也可以被檢測和測量。許多配置和變異將因本發明顯而易見。 方法與架構
圖1(1A和1B)顯示了根據本揭露的一些實施例的形成積體電路(IC)的方法100，該積體電路包含至少一個採用一或多個摻雜物擴散障壁的富含Ge的nMOS電晶體，具體地，有助於防止或抑制S/D摻雜物擴散到相鄰的隔離區域或所謂的STI區域的絕緣材料。圖2A至N顯示了根據一些實施例的在執行圖1的方法100時形成的範例IC結構。為了便於說明，本文主要在形成鰭式或FinFET電晶體配置(例如，三閘極電晶體配置)的情境中描繪和描述圖2A至N的結構。然而，在一些實施例中，可以使用所述技術來形成任何合適的幾何形狀或配置的電晶體，如可基於本揭露理解的。還要注意，主要在形成金屬氧化物半導體場效電晶體(MOSFET)的情境中描繪和描述技術和結構。然而，除非另有說明，否則本揭露不意於如此受限。還需注意，方法100包含主路徑，其顯示了可以根據一些實施例採用的後閘極電晶體製程。然而，在其它實施例中，可替代地採用先閘極流程，如本文將描述的(並且其以圖1中的可選的先閘極流程100’指示器顯示)。鑑於本揭露，許多變化和配置將是顯而易見的。
根據一些實施例，圖1的方法100(現在參見圖1A)包含在基板上圖案化102硬掩模，諸如在圖2A的基板200上圖案化硬掩模210a，以形成圖2B的範例結構210b。在一些實施例中，硬掩模210a可以使用如將因本揭露而顯而易見的任何合適的技術沉積或形成在基板200上。例如，硬掩模210a可以是使用化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、旋塗處理和/或任何其它合適的程序來毯式沉積或生長在基板200上，以在基板200上形成硬掩模210a。在一些情況下，在沉積硬掩模210a的材料之前，硬掩模210a將要被沉積的基板200的頂表面可被處理(例如，經由化學處理、熱處理等)。在基板200上被毯式形成之後，硬掩模210a接著可以使用任何合適的技術(諸如，一或多個微影和蝕刻程序)被圖案化，以產生結構210b。硬掩模210a可包含任何合適的材料，例如，諸如氧化物材料、氮化物材料，和/或任何其它合適的掩模材料。具體的氧化物和氮化物材料可包含氧化矽、氧化鈦、氧化鉿、氧化鋁、氮化矽和氮化鈦(僅舉幾個範例)。在一些情況下，硬掩模210a的材料可例如基於基板200的材料來選擇。
在一些實施例中，如將因本揭露而顯而易見的，基板200可以是：包含IV族半導體材料(例如，Si、Ge、SiGe)、III-V族半導體材料(例如，GaAs、GaAsSb、GaAsIn)和/或任何其它合適的材料的塊基板；絕緣體上X(XOI)結構，其中X是上述材料之一(例如，IV族和/或III-V族半導體材料)，並且絕緣體材料是氧化物材料或介電質材料或一些其它電絕緣材料，因此XOI結構包含兩個半導體層之間的電絕緣材料層；或者一些其它合適的多層結構，其中頂層包含前述半導體材料之一(例如，IV族和/或III-V族半導體材料)。本文中「IV族半導體材料」(或「IV族材料」或通常「IV」)的使用包含至少一種IV族元素(例如，矽、鍺、碳、錫)，如矽(Si)、鍺(Ge)、矽鍺(SiGe)等。本文中「III-V族半導體材料」(或「III-V族材料」或通常「III-V」)的使用包含至少一種III族元素(例如，鋁、鎵、銦)和至少一種V族元素(如氮、磷、砷、銻、鉍)，如砷化鎵(GaAs)、砷化銦鎵(InGaAs)、砷化鋁銦(InAlAs)、磷化鎵(GaP)、銻化鎵(GaSb)、磷化銦(InP)等。注意，例如，III族也可稱為硼族或IUPAC第13族、IV族也可稱為碳族或IUPAC第14族、V族也可稱為氮族或IUPAC第15族。在一些實施例中，基板200可以包含將要在一或多個電晶體的通道區域中使用的富含Ge的材料。
在一些實施例中，基板200可以摻雜有任何合適的n型和/或p型摻雜物。例如，在矽基板的情況下，為了提供一些範例情況，矽可以使用合適的受體(例如，硼)來進行p型摻雜，或者使用合適的施體(例如，磷、砷)來進行n型摻雜。然而，在一些實施例中，例如，基板200可以是未摻雜的/本徵的或相對最低程度地摻雜(如包含小於1E16原子/立方公分的摻雜物濃度)。在一些實施例中，如將因本揭露而顯而易見的，基板200可以包含由(100)、(110)或(111)的米勒指數或其等同物描述的表面晶體取向。儘管在此範例性實施例中為了便於說明，基板200被顯示為具有與後續結構中所示的其它層類似的厚度(在Y軸方向上的尺寸)，但是在一些情況下，基板200可以比其它層厚得多，例如，如具有50至950微米的厚度，或將因本揭露而顯而易見的任何其它合適的厚度。在一些實施例中，基板200取決於最終用途或目標應用可以用於一或多個其它IC裝置，如各種二極體(例如，發光二極體(LED)或雷射二極體)、各種電晶體(例如，MOSFET或TFET)、各種電容器(例如，MOSCAP)、各種微機電系統(MEMS)、各種奈米機電系統(NEMS)、各種射頻(RF)裝置、各種感測器或任何其它合適的半導體或IC裝置。因此，在一些實施例中，如將因本揭露而顯而易見的，本文描述的結構可以包含在系統單晶片(SoC)應用中。
根據一些實施例，圖1的方法100繼續執行104的淺溝槽凹陷(STR)蝕刻，以從基板200形成鰭202，從而形成在圖2C中所示的所得結構。在一些實施例中，用於形成溝槽215和鰭202的STR蝕刻104可包含任何合適的技術，例如，如各種掩模程序和濕式和/或乾式蝕刻程序。在一些情況下，STR蝕刻104可以原位執行/沒有空氣中斷，而在其它情況下，STR蝕刻104可以例如非原位執行。如可以基於本揭露理解的，溝槽215可以形成為具有變化的寬度(X軸方向上的尺寸)和深度(Y軸方向上的尺寸)。例如，可以執行多個硬掩模圖案化102和STR蝕刻104程序，以在鰭202之間的溝槽215中實現變化的深度。鰭202可以形成為具有變化的寬度Fw(X軸方向上的尺寸)和高度Fh(Y軸方向上的尺寸)。注意，儘管硬掩模結構210b仍然存在於圖2C的範例結構中，但是在某些情況下，不一定是這種情況，因為例如它們可能在STR蝕刻期間被消耗。還需注意，雖然鰭202本質上顯示為相對矩形(具有直邊和平頂)以便於描繪，但實際上，鰭可包含錐形輪廓，其中鰭的頂部比鰭的底部窄(如在垂直於鰭的橫截面中所觀察的)。此外，鰭的最頂部可以是圓形的，而不是平的。應理解許多其他現實世界的幾何形狀。
在一些實施例中，鰭寬度Fw(在水平或X軸方向上的尺寸)可以例如在2至400 nm的範圍內(或者在2至10、2至20、2至50、2至100、2至200、4至10、4至20、4至50、4至100、4至200、4至400、5至20、10至20、10至50、10至100、10至200、10至400、50至100、50至200、50至400、100至400 nm或任何其它子範圍的子範圍內)或根據本揭露將顯而易見的任何其它合適的值或範圍。在一些實施例中，鰭高度Fh(在垂直或Y軸方向上的尺寸)可以例如在4至800 nm的範圍內(或者在4至10、4至20、4至50、4至100、4至200、4至400、10至20、10至50、10至80、10至100、10至200、10至400、10至800、50至100、50至200、50至400、50至800、100至400、100至800、400至800 nm或任何其它子範圍的子範圍內)，或根據本揭露將顯而易見的任何其它合適的值或範圍。在一些實施例中，鰭高度Fh可以是至少10、25、35、50、75、100、125、150、175、200、300、400、500、600、700或800 nm高，或根據本揭露將顯而易見的任何其它所需高度。在一些實施例中，鰭的高寬比(Fh：Fw)可以大於1，如大於1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9或10，或者大於根據本揭露將顯而易見的任何其它合適的臨限值比率。注意，為了便於說明，在此範例結構中，溝槽215和鰭202各自顯示為具有基本上相同的尺寸和形狀。然而，本揭露不意於如此限制。例如，在一些實施例中，鰭202可以形成為具有變化的高度Fh、變化的寬度Fw、變化的起始點(或變化的起始高度)、變化的形狀和/或如將根據本揭露而顯而易見的任何其它合適的變化。此外，溝槽215可以形成為具有變化的深度、變化的寬度、變化的起始點(或變化的起始深度)、變化的形狀和/或如將根據本揭露而顯而易見的任何其它合適的變化。還應注意的是，雖然為了便於說明，在圖2C的範例結構中顯示四個鰭202，如可以基於本揭露理解的，可形成任意數量的鰭，如一個、兩個、三個、五個、十個、數百個、數千個、數百萬個等。
根據一些實施例，圖1的方法100繼續沉積106擴散障壁212，以形成圖2D的範例性所得結構。如下述，摻雜物擴散障壁212經配置以將源極/汲極鰭結構202與淺溝槽隔離(STI)區域220分離。如可以基於本揭露理解的，引入一或多種摻雜物擴散障壁有助於抑制(將隨後建立的)S/D區域的n型摻雜物或雜質(例如，P或As)的不所需的擴散進入相鄰的絕緣體或STI區域。摻雜物擴散障壁212被配置為具有良好的表面電荷鈍化性質和改進的擴散電阻性質的絕緣體。在一些實施例中，擴散障壁212包含具有5至50%原子百分比的碳濃度的SiO2 。在一些實施例中，擴散障壁212還可以或選擇性地包含氮化矽、氧化鉿或氧化鋁，雖然其它成分也是可能的。在更一般的意義上，擴散障壁212可以是抑制S/D摻雜物擴散到相鄰STI區域中的任何材料或成分，特別是在n型富含Ge的通道裝置的情境中。
擴散障壁材料212的沉積106可包含任何合適的沉積技術，如本文所述的那些(例如，CVD、ALD、PVD)，或任何其它合適的沉積程序。在一些實施例中，沉積的障壁層212的厚度可以例如是約在2nm(或在1至5nm的範圍內，雖然根據本揭露，其它合適的範圍將是顯而易見的)。
根據一些實施例，圖1的方法100繼續沉積108淺溝槽隔離(STI)材料220，以形成圖2E的範例性所得結構。STI材料220的沉積108可包含任何合適的沉積技術，如本文所述的那些(例如，CVD、ALD、PVD)，或任何其它合適的沉積程序。在一些實施例中，STI材料220(其可以被稱為STI層或STI結構)可以包含任何合適的電絕緣材料，諸如一或多種介電質、氧化物(例如，二氧化矽)和/或氮化物(例如，氮化矽)材料。在一些實施例中，可以基於基板200的材料來選擇STI層220的材料。例如，為了提供一些範例，在Si基板的情況下，STI材料可以選擇為二氧化矽或氮化矽。根據一些實施例，圖1的方法100進一步繼續將該結構平面化/研磨110，以形成圖2F的範例性所得結構。在形成STI材料220之後，執行的平坦化和/或研磨程序可以包含任何合適的技術，例如，如化學機械平坦化/研磨(CMP)程序。注意，在此範例性實施例中，藉由此平坦化來移除硬掩模210b。在其它實施例中，可以保留硬掩模210b。
圖1的方法100繼續進行將原生鰭材料202凹陷112。在要移除鰭202並用替代半導體材料替代的實施例中，(例如，將用於一或多個電晶體裝置的通道區域)，圖2F的結構實現了這種處理。例如，從圖2F的結構延續到圖2G的結構，可以使用選擇性蝕刻處理來凹陷或移除鰭202(例如，對於給定的蝕刻劑，鰭202的半導體材料被選擇性地移除STI層220的絕緣體材料，以在STI材料220之間形成鰭狀溝槽209，其中可以沉積/生長替代半導體材料(例如，使用任何合適的技術，如CVD、金屬有機CVD (MOCVD)、ALD、分子束磊晶(MBE)、PVD)。蝕刻的深度可以在一個實施例與下一個實施例之間變化。在所示的實施例中，留下原生鰭的一部分，以便提供可以在其上沉積替代鰭材料的基座或鰭根207。在其它實施例中，可以完全移除原生鰭，以便與基板200的頂表面齊平，以便不提供基座或鰭根，或者甚至在基板200的頂表面下方，以便提供倒置的基座或鰭根。
圖1的方法100繼續進行替代半導體鰭材料的沉積114。例如，圖2H顯示了根據一些實施例的凹陷和替代處理，以形成替代材料鰭230。替代鰭230(並且，一般地，所形成的任何替代鰭)可包含任何合適的半導體材料(例如，IV族和/或III-V族半導體材料)，但該些鰭中的至少一些將是將用於n型電晶體裝置的富含Ge的鰭。例如，為了提供一些範例，包含SiGe或Ge的替代鰭可以藉由在這種處理期間，移除原生矽鰭並將它們以SiGe或Ge材料來替代。此外，替代鰭230可以包含任何合適的n型或p型摻雜物，或者是未摻雜的或輕摻雜的。在一些實施例中，替代材料鰭(如圖2H的替代鰭230)可以使用替代處理來形成。例如，為了提供範例替代方案，在一些實施例中，可以藉由在基板上毯覆生長替代材料(例如，使用磊晶沉積處理)，並接著將替代材料圖案化到替代材料鰭中來形成替代材料鰭。注意，替代鰭230被顯示為具有圖案化/著色以僅幫助在視覺上識別該特徵。在任何這種情況下，如圖2H中大致所示，所得結構可以被平面化，以提供相對平坦的頂表面。
圖1的方法100繼續進行鰭之間的STI材料220的凹陷116，在根據一些實施例，如圖2I顯示，以使鰭230的至少一部分231從STI平面滲出，從而形成在圖2I顯示的所得範例結構。可以使用任何合適的技術來執行凹陷116，如使用允許STI材料220相對於鰭230的材料選擇性地凹陷的一或多個濕式和/或乾式蝕刻程序，和/或根據本揭露將顯而易見的任何其它合適的處理。如可以基於本揭露理解的，例如，鰭230的露出部分231可用於提供一或多個電晶體的通道區域，使得鰭部分231(在已經進行凹陷116之後，STI層220的頂部平面上方的鰭230的部分)在本文中可以被稱為通道部分。更具體地，在將隨後形成的閘極結構之下的鰭部分231通常被稱為通道部分，與將形成在通道部分的任一側的源極區域和汲極區域，使得通道係在源極和汲極區域之間。此外，在STI層220的頂平面下方的鰭230的部分被表示為部分232，其中這些部分可以例如被稱為子通道部分。
如在圖2I中所示，鰭230的部分231從STI層220的頂部平面上方滲出有表示為Fh的鰭高度，其可以是在4至800 nm的範圍內(例如，在4至10、4至20、4至50、4至100、4至200、4至400、10至20、10至50、10至80、10至100、10至200、10至400、10至800、50至100、50至200、50至400、50至800、100至400、100至800、400至800 nm的子範圍或一些其它子範圍內)，例如，或根據本揭露將顯而易見的任何其它合適的值或範圍。在一些具體實施例中，鰭高度Fh可以是至少10、25、35、50、75、100、125、150、175、200、300、400、500、600、700或800 nm高。還要注意，在採用平面電晶體配置的實施例中，例如，如圖2H所示，當電晶體可以使用半導體本體230的頂面來形成時，不需要執行凹陷程序116。
需要注意的是，所有的鰭在圖2I的範例實施例中被顯示為被替代；然而，本揭露不意於如此限制。在一些實施例中，如圖2J所示，僅可以替代子集(例如，使得一些替代鰭230可用於後續處理，而一些原生鰭202保留用於後續處理)。圖2J’以透視圖顯示了這一點。
此外，在一些實施例中，可依需要多次進行凹陷和替代程序以藉由掩蔽掉不被用於每個替代鰭子集處理的程序的區域，依需要形成替代鰭的盡可能多的子集。例如，這在圖2K中顯示，其中顯示了兩組不同的替代鰭230和240。在一些這種實施例中，可以為n通道電晶體形成替代鰭的第一子集(例如，其中選擇第一替代材料以增加電子遷移率)，並且可以為p通道電晶體形成替代鰭的第二子集(例如，其中選擇第二替代材料以增加電洞遷移率)。因此，例如，原生鰭202中的一些被移除並且用第一材料230(例如，富含Ge的材料)代替，而移除原生鰭202中的其它並用第二材料240(例如，III-V材料)代替。圖2K’以透視圖顯示了這一點。此外，在一些實施例中，可以形成多層替代鰭，以使得能夠在一或多個電晶體的通道區域中隨後形成奈米線或奈米帶，其中多層替代鰭中的一些層是犧牲性的並且意於藉由選擇性蝕刻(例如，在替代閘極處理期間)被移除。如將顯而易見的，可以使用許多這種鰭替代方案。
根據一些實施例，圖1的方法100(現在參照圖1B)繼續選擇性地形成118虛設閘極堆疊，以形成圖2L的範例所得結構。回想一下，在本文中方法100主要在後閘極電晶體製造程序流程的情境中描述，其中處理包含形成虛設閘極堆疊、執行S/D處理，接著在S/D區域已經被處理之後形成最終閘極堆疊。然而，在其它實施例中，可以使用先閘極程序流程來執行這些技術。在這種範例情況下，將不執行程序118(形成虛設閘極堆疊)，因此，程序118在一些實施例中(如採用先閘極程序流程的那些)可以是可選的。這反映在用於執行122最終閘極堆疊處理的替代位置，其在圖1中被顯示為可選的先閘極流程100’，其中執行122最終閘極堆疊處理在採用先閘極程序流程的實施例中，例如，將發生在方塊118的位置處。然而，方法100的描述將繼續使用後閘極程序流程，以允許充分描述這種流程(其通常包含額外的處理)。
繼續形成118虛設閘極堆疊，在此範例實施例中，這種虛設閘極堆疊(在採用時)可以包含虛設閘極介電質242和虛設閘極電極244，從而形成圖2L的範例性所得結構。在此範例實施例中，虛設閘極介電質242(例如，虛設氧化物材料)和虛設閘極電極244(例如，虛設多晶矽材料)可以用於替代閘極程序。注意，閘極間隔件250也在虛設閘極堆疊的任一側上形成，並且這種閘極間隔件250可以用來，例如，幫助確定通道長度和/或幫助替代閘極程序。如可以基於本揭露理解的，虛設閘極堆疊(和閘極間隔件250)可以幫助限定每個電晶體裝置的通道區域和源/汲極(S/D)區，其中通道區域係位於虛設閘極堆疊下方(因為它將位於最終閘極堆疊下方)，並且S/D區域係位於通道區域的兩側並與通道區域相鄰。注意，因為IC結構在形成鰭式電晶體的情境中描述，在採用鰭(例如，FinFET)配置的實施例中，最終閘極堆疊也將是相鄰於鰭的任一側，因為閘極堆疊將位於沿著鰭通道區域的頂部和相對的側壁。
虛設閘極堆疊的形成可以例如包含沉積虛設閘極介電質材料242和虛設閘極電極材料244、圖案化該虛設閘極堆疊、沉積閘極間隔件材料250，以及執行間隔件蝕刻，以形成圖2L所示的結構。閘極間隔件250可以包含任何合適的材料，如任何合適的電絕緣體、介電質、氧化物(例如，氧化矽)和/或氮化物(例如，氮化矽)材料，如將因本揭露而顯而易見的。注意，在一些實施例中，如前述，本文中描述的技術不需要包含形成虛設閘極堆疊，使得可以在第一實例中形成最終閘極堆疊。無論如何，最終結構將包含最終閘極堆疊，如將因本揭露而顯而易見的。還要注意，在一些實施例中，例如，可以在虛設閘極堆疊上形成硬掩模(其可以或者也可以不形成在閘極間隔件250上)，以在後續處理期間保護虛設閘極堆疊。硬掩模210的先前相關描述同樣適用於採用的這種硬掩模特徵。
根據一些實施例，圖1的方法100繼續執行120源極/汲極(S/D)區域處理，以形成圖2L’的範例所得結構。在此範例性實施例中，S/D區域處理120可包含蝕刻和替代程序，其中，替代鰭230的部分在S/D區域中藉由選擇性蝕刻的方式(或任何其它合適的蝕刻方案)被移除，接著磊晶沉積所需的S/D材料，從而形成塊S/D區域261、產生圖2L’的範例結構。在一些實施例中，S/D區域261可以使用任何合適的技術來形成，如本文所述的一或多種沉積程序(例如，CVD、ALD、PVD、MBE)，和/或根據本揭露將顯而易見的任何其它合適的程序。在一些這種實施例中，可以使用選擇性沉積程序來形成S/D區域261，例如，如可以基於本揭露理解的，使得特徵的材料僅僅或者顯著地僅從暴露的半導體材料生長(或僅生長在單晶結構中)。在其它實施例中，S/D區域261是鰭(202、230、240)的佈植摻雜部分。
需要注意的是，為了便於描述，S/D區域261在本文中被稱為這樣，但每一個S/D區域可以是源極區域或汲極區域，使得對應的S/D區域(在通道區域的另一側，因此，在虛設閘極堆疊的另一側)是源極區域和汲極區域中的另一個，從而形成源極區域和汲極區域對。舉例來說，如圖2L’所示，有四個通道區域和四個對應的S/D區域261對。
在一些實施例中，如將基於本揭露顯而易見的，S/D區域261可包含任何合適的半導體材料，諸如單晶IV族半導體材料。舉例來說，給定的S/D區域可以包含Si、Ge、Sn和C中的至少一者。在一些實施例中，給定的S/D區域可以包含或不包含n型和/或p型摻雜物(諸如，在本文中所述的方案之一者中)。在存在的情況下，摻雜物的含量可以是例如在1E17至5E22原子/立方公分範圍或更大的濃度。在一些實施例中，給定的S/D區域可以包含對特徵內的一或多種材料的濃度進行分級(例如，增加和/或減少)，例如，如半導體材料部件濃度的分級和/或摻雜物濃度的分級。例如，在一些這種實施例中，包含在給定S/D區域中的摻雜物濃度可以被分級，使得它在對應的通道區域附近較低並且在對應的S/D接點附近較高，這可以使用任何合適的處理來實現，為了提供範例，如調整反應物流程中的摻雜物的量(例如，在原位摻雜方案期間)。在一些實施例中，給定的S/D區域261可以包含含有至少兩個組成上不同的材料層的多層結構。例如，根據一些實施例，在費米場FET(FFFET)裝置的情況下，源極區域可以包含含有p型摻雜區和n型摻雜區的多層結構。在一些實施例中，給定的S/D區域261可以被升高，使得其延伸得高於對應的通道區域(例如，在垂直或Y軸方向上)。
在一些實施例中，如將因本揭露顯而易見的，S/D區域261可具有不同的形狀和配置(其取決於所使用的成形程序)。例如，在圖2L’的範例結構中，S/D區域包含三維菱形形狀，如圖所示，其中兩個頂面是刻面的(例如，具有{111}刻面)。根據一些實施例，可以形成其它範例結構，包含圓形的(或彎曲的)和無刻面的頂部，並且圓形的或彎曲的S/D區域可以在X軸方向上延伸經過下面的子鰭部分。如可以基於本揭露理解的，包含任何形狀(如S/D區域261的菱形形狀或圓形形狀)的S/D區域可受益於本文所述的技術。
在一些實施例中，對應的S/D區域對中的S/D區域中之一者(如虛設閘極堆疊的一側上的區域261)可以與該對中的其它S/D區域(如在虛設閘極堆疊的相對側上的區域261)分開處理，使得對應的S/D對可以包含不同的材料、摻雜物類型、摻雜物濃度、尺寸、形狀和/或任何其它合適的差異，如可以基於本揭露理解的。例如，在TFET裝置的情況下，為了提供範例情況，S/D區域中之一者可以包含n型摻雜半導體材料，而S/D區域中的另一個可以包含p型摻雜半導體材料，如此，n型S/D區域可以與p型S/D區域分開處理。可以使用任何合適的技術來實現單獨的處理，例如，諸如屏蔽掉將不被處理的S/D區域，以允許處理其它S/D區域，接著屏蔽掉其它S/D區域，以允許處理起初屏蔽掉的S/D區域。在一些實施例中，給定的S/D區域可以包含與對應/相鄰的通道區域相同或相似的材料成分(例如，在1%差異的範圍內)(如兩者都包含相同的富含Ge材料)。然而，在其它實施例中，例如，給定的S/D區域可以包含相對於對應/相鄰通道區域不同的材料成分(例如，至少有1、2、3、4、5或10%差異)。
根據一些實施例，圖1的方法100繼續執行122最終閘極堆疊處理，以形成圖2M的範例所得結構。如圖2M所示，此範例實施例中的處理包含在圖2L’的結構上沉積層間介電質(ILD)層270，接著平坦化和/或研磨(例如，CMP)以露出虛設閘極堆疊。注意，ILD層270可以包含多層結構，即使它被顯示為單層。還需注意，在一些情況下，ILD層270和STI材料220可以不包含如圖2M中所示的不同介面，特別是，在例如ILD層270和STI材料220包含相同的介電質材料(例如，兩者都包含二氧化矽)的情況下。通常，ILD層270可以包含任何所需的電絕緣體、介電質、氧化物(例如，氧化矽)，和/或氮化物(例如，氮化矽)材料，如將因本揭露顯而易見的。
在此範例實施例中，閘極堆疊處理繼續移除虛設閘極堆疊(包含虛設閘極244和虛設閘極介電質242)，以允許形成最終閘極堆疊。回想一下，在一些實施例中，可以使用先閘極流程來執行包含閘極介電質282和閘極電極284的最終閘極堆疊的形成。在這種實施例中，可以在方塊118處替代地執行最終閘極堆疊處理，而不是形成虛設閘極堆疊。然而，在此範例實施例中，使用後閘極流程(也稱為替代閘極或替代金屬閘極(RMG)程序)來形成最終閘極堆疊。如圖2M所示與在本文中描述的，無論是採用先閘極還是後閘極處理，最終閘極堆疊可以包含閘極介電質282和閘極電極284。
注意，當虛設閘極被移除時，鰭202的通道區域(或替代鰭230、240)(其為被虛設閘極堆疊覆蓋的鰭的一部分)被暴露，以允許那些通道區域的任何所需處理。給定通道區域的這種處理可以包含各種不同的技術，如利用替代材料來移除和替代通道區域、根據需要來摻雜通道區域、將通道區域形成為用於環繞式閘極(GAA)電晶體配置的一或多條奈米線(或奈米帶)、包覆通道區域、清潔/研磨通道區域，和/或如將因本揭露顯而易見的任何其它合適的處理。
在一些實施例中，電晶體裝置的給定通道區域可以包含單晶富含Ge的IV族半導體材料，如單晶Ge或具有超過50%原子百分比的Ge的單晶SiGe，和/或如將因本揭露顯而易見的任何其它合適的材料。通常，為了提供一些範例，給定的通道區域可以包含矽(Si)和鍺(Ge)中的至少一者。在一些實施例中，根據具體的配置，通道區域可以是輕摻雜的(例如，用任何合適的n型和/或p型摻雜物)或本徵/未摻雜(或標稱未摻雜，具有小於1E16原子/立方公分的摻雜濃度)。在一些實施例中，給定的通道區域可以包含對特徵內的一或多種材料的濃度進行分級(例如，增加和/或減少)，例如，如半導體材料部件濃度的分級和/或摻雜濃度的分級。在一些實施例中，給定的通道區域可以包含含有至少兩個成分上不同的材料層的多層結構。如可以基於本揭露理解的，在此範例實施例中，通道區域至少在閘極堆疊下方。例如，在鰭式電晶體配置的情況下，通道區域可以在閘極堆疊之下和之間，因為堆疊係形成在半導體本體或鰭的頂部和相對側上。然而，如果電晶體裝置被反轉並且結合到將是末端基板之物，則通道區域可以在閘極上方。因此，根據一些實施例，通常，閘極結構和通道區域可以包含鄰近關係，其中閘極結構靠近通道區域，使得它可以用電子的方式對通道區域施加控制。此外，在奈米線(或奈米帶或GAA)電晶體配置的情況下，閘極堆疊可以完全圍繞通道區域中的每條奈米線/奈米帶(或者至少基本上圍繞每條奈米線，如圍繞每條奈米線的至少70、80或者90%)。此外，在平面電晶體配置的情況下，閘極堆疊可以簡化為在通道區域之上。
注意，S/D區域261係相鄰於對應的通道區域的任一側，例如，如可在圖2M中看到的。還要注意的是，使用本文中所描述的技術形成的電晶體的配置/幾何形狀可主要基於該電晶體的各個通道區域的形狀。例如，奈米線(或奈米帶或GAA)電晶體可以被稱為這樣，因為它在該電晶體的通道區域中包含一或多條奈米線(或奈米帶)，並且因為(包含閘極的)閘極堆疊環繞(或者至少基本上纏繞)每條奈米線(或奈米帶)。然而，可以基於源極、通道和汲極區域的摻雜和/或操作方案來描述電晶體類型(例如，MOSFET、TFET、FFFET或其它合適類型)，因此可以使用那些對應的區域來，例如，確定給定電晶體的類型或分類。例如，MOSFET和TFET電晶體在結構上可以非常相似(或相同)，但是它們包含不同的摻雜方案(例如，針對p-p或n-n的MOSFET與針對p-n或n-p的TFET的源極-汲極摻雜方案)。
繼續進行122最終閘極堆疊處理，根據一些實施例，在虛設閘極已被移除並且已執行任何所需的通道區域處理之後，最終閘極堆疊可接著形成。在此範例實施例中，如圖2M所示，最終閘極堆疊包含閘極介電質282和閘極電極284。如將因本揭露顯而易見的，該閘極介電質282可包含任何合適的介電質(如二氧化矽，和/或高k介電質材料)。例如，提供一些範例，高k介電質材料的範例包含氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭和鈮酸鉛鋅。在一些實施例中，閘極介電質282可以包含一或多種矽酸鹽(例如，矽酸鈦、矽酸鎢、矽酸鈮和其它過渡金屬的矽酸鹽)。在一些實施例中，可以在閘極介電質282上執行退火程序以在使用高k介電質材料時改善其品質。閘極電極284可以包含多種材料，例如，如各種合適的金屬或金屬合金，如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)和其碳化物與氮化物。在一些實施例中，閘極介電質282和/或閘極電極284可例如包含兩個或更多個材料層的多層結構。例如，在一個實施例中，閘極介電質包含通道區域上的二氧化矽的第一層和第一層上的氧化鉿的第二層。該閘極電極可以例如包含金屬插塞以及一或多個功函數層、減阻層和/或障壁層。在一些實施例中，閘極介電質282和/或閘極電極284可以包含在特徵的至少一部分中的一或多種材料的含量/濃度進行分級(例如，增加和/或減少)。注意，儘管在圖2M的範例實施例中，閘極介電質282僅顯示在閘極電極284下方，但是在其它實施例中，例如，閘極介電質282也可以存在於閘極電極284的一側或兩側上，使得閘極介電質282(在橫截面輪廓中)是U形，也可以在閘極電極284和閘極間隔件250中的一者或兩者之間。許多不同的閘極堆疊配置將因本揭露而是顯而易見的。
根據一些實施例，圖1的方法100繼續執行124 S/D接點處理，以形成圖2M的範例所得結構。在此範例實施例中，如圖2M所示，S/D接點處理124首先包含在S/D區域261上方形成S/D接點溝槽290。在一些這種實施例中，接點溝槽290可以使用任何合適的技術來形成，例如，如圖所示，執行一或多個濕式和/或乾式蝕刻程序以移除ILD層270的部分，和/或將因本揭露而是顯而易見的任何其它合適的處理。這種蝕刻處理可以稱為S/D接點溝槽蝕刻處理，或簡稱為接點溝槽蝕刻處理。此外，在一些這種實施例中，例如，可以首先圖案化ILD，使得藉由接點溝槽蝕刻處理不被移除的區域被掩蔽。在一些實施例中，在執行接點溝槽蝕刻處理之前，可以在S/D區域261上形成一或多個蝕刻停止層，以幫助處理的可控性(例如，有助於阻止蝕刻以幫助防止以不想要的方式蝕刻S/D區域261的消耗材料)。在一些這種實施例中，蝕刻停止層可以包含與ILD材料270不同的絕緣體材料(例如，以提供相對蝕刻選擇性)和/或對接點溝槽蝕刻具有彈性的材料，如基於碳的蝕刻停止層(例如，具有在1至80%的範圍內的碳濃度)。
根據一些實施例，從圖2M的範例結構繼續接觸處理124包含在各自的S/D區域261上方形成S/D接點291。在圖2M的範例結構中，可以理解S/D接點291係電連接到S/D區域261，並且在一些情況下，它們也可以與那些S/D區域261實體接觸。在一些實施例中，S/D接點291可以使用任何合適的技術來形成，如在接點溝槽290中沉積金屬或金屬合金(或其它合適的導電材料)。在一些實施例中，S/D接點291的形成可以包含矽化、鍺化，和/或退火程序，例如，舉例而言，可以在形成塊接點金屬結構之前，執行這種處理以形成居間接觸層。在一些實施例中，S/D接點291可以包含鋁或鎢，但是可以使用任何合適的導電金屬或合金，例如，如銀、鎳-鉑或鎳-鋁。通常，在一些實施例中，S/D接點291中的一或多個可包含電阻減少金屬和接點插塞金屬，或僅包含例如接點插塞。範例性接觸電阻降低金屬例如包含鎳、鋁、鈦、鈷、鎳-鉑或鎳-鋁，和/或其它這種電阻減少金屬或合金。範例性接點插塞金屬例如包含鋁、銅、鎳、鉑、鈦或鎢或其合金，但是可以使用任何合適的導電接點金屬或合金。在一些實施例中，取決於特定配置，S/D接點291可採用低功函數金屬材料和/或高功函數金屬材料。在一些實施例中，如果需要，額外的層可以存在於S/D接點區域中，如黏著層(例如，氮化鈦)和/或襯墊或障壁層(例如，氮化鉭)。
圖2N顯示了根據實施例的在圖2L’的範例結構的3維(x,y,z)中的另一視圖。在此圖中顯示了基板200，擴散障壁212將源極/汲極鰭結構232、261與STI區域220分開。在先前技術中還顯示了閘極間隔件250。在例如磊晶S/D處理之後，顯示了pMOS 261a和nMOS 261b替代S/D材料。此外，在此範例性實施例中，顯示了S/D隔離壁295。
圖3顯示根據一些實施例的沿圖2M中的平面A-A的範例性橫截面圖。提供圖3的橫截面圖以幫助說明圖2M的結構的不同特徵。因此，關於每個類似編號的特徵的相關描述同樣適用於圖3。但是，請注意，為了便於說明，圖3中所示特徵的尺寸可能與圖2M中的特徵不同。還要注意的是，這些結構之間發生的一些變化，例如，如閘極間隔件250的形狀和鰭通道區域230的形狀。還要注意，圖3中所示的通道區域230不是原生於基板200；然而，在其它實施例中，通道區域(從而，通道區域的材料)可以是原生於基板200。此外，注意，圖3的結構中採用的特定S/D配置係與來自圖2M的S/D配置相同。為了便於圖2M和圖3之間的交叉參考，顯示了STI 220的垂直範圍(沿著Y軸)，儘管STI不存在於A-A平面中，而是如圖2M所示，存在於沿X軸的其它位置。
在一些實施例中，閘極電極284的長度(例如，在Z軸方向上間隔件250之間的尺寸)，其在圖3中被表示為Lg，其可以是將因本揭露而顯而易見的任何合適的長度。例如，在一些實施例中，閘極長度可以例如在3至100 nm或更大的範圍內(例如，3至10、3至20、3至30、3至50、5至10、5至20、5至30、5至50、5至100、10至20、10至30、10至50、10至100、20至30、20至50、20至100或50至100 nm)。在一些實施例中，閘極長度可小於給定臨限值，如小於100、50、45、40、35、30、25、20、15、10、8或5nm，或小於根據本揭露將顯而易見的一些其它合適的臨限值。在一些實施例中，如可基於本揭露理解的，所述技術使得能夠在縮放到諸如低於50、低於40、低於30或低於20 nm以及之後的臨限值時，維持所需的裝置性能。例如，本文中描述的各種技術可以減少短通道效應，從而增加有效通道長度(在Z軸方向上的S/D區域之間的尺寸)。此外，根據一些實施例，本文描述的技術可以允許閘極長度和有效通道長度相同或大約相同。例如，在一些這種實施例中，關於有效通道長度和閘極長度大致相同可以包含有效通道長度與閘極長度在1至10 nm內(例如，在1、2、3、4、5、6、7、8、9或10 nm內)或在1至10%內(例如，在1、2、3、4、5、6、7、8、9或10%內)不同(例如，更短)。因此，在一些這種實施例中，閘極長度可以接近有效通道長度，尤其是在本文所述的摻雜物擴散障壁技術基本上防止摻雜物擴散到通道區域中的情況下。
根據一些實施例，圖1的方法100根據需要繼續完成126的積體電路(IC)處理。這種完成IC的額外處理可以例如包含後端或後段(BEOL)處理以形成一或多個金屬化層和/或將在前端或前段(FEOL)處理期間形成的電晶體裝置互連。可以執行將因本揭露而顯而易見的任何其它合適的處理。注意，為了便於描述，以特定順序顯示了方法100的程序102至126。然而，程序102至126中的一或多個可以用不同的順序來執行或者可以根本不執行。例如，方塊118是在採用先閘極程序流程的實施例中不需要執行的可選程序。回想一下，這些技術可用於形成多種不同的電晶體類型和配置。雖然所述技術在本文中主要描繪和描述在採用一或多個摻雜物擴散障壁以將重摻雜源極/汲極結構從具有富含Ge的通道區域的給定nMOS電晶體的淺溝槽隔離(STI)區域分離的情境中，但是本發明並不限於此，因為在一些實施例中，所述技術可用於僅使給定通道區域的一側受益，而不使另一側受益。許多變化和配置將因本揭露而顯而易見的。 範例系統
圖4顯示根據本發明的一些實施例的利用使用本文所揭露技術形成的積體電路結構和/或電晶體裝置實現的計算系統1000。如圖所示，計算系統1000容納主機板1002。主機板1002可包括多個部件，包括但不限於處理器1004和至少一個通訊晶片1006，處理器1004和至少一個通訊晶片1006可以各被實體地和電性地耦接到主機板1002，或以其它方式整合於其中。如將理解的，主機板1002可以例如是任何印刷電路板，無論是主板、安裝在主板上的子板，或系統1000的唯一板等。
取決於其應用，計算系統1000可以包括可以或可以不被實體地和電性地耦接到主機板1002的一或多個其他部件。這些其他部件可以包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機和大容量儲存裝置(如硬碟、光碟(CD)、數位多功能光碟(DVD)等)。包含在計算系統1000中的任何元件可以包含根據範例實施例使用所揭露的技術形成的一或多個積體電路結構或裝置。在一些實施例中，多種功能可被整合到一或多個晶片(例如，舉例而言，請注意通訊晶片1006可以是處理器1004的部分或以其它方式整合到處理器1004)。
通訊晶片1006可以致使用於將資料往來計算系統1000傳送的無線通訊。用語「無線」及其衍生詞可以用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可藉由非固態媒體、藉由使用調變的電磁輻射來傳送資料。該用語不暗示相關的裝置不包含任何導線，儘管在一些實施例中它們可能沒有。通訊晶片1006可以實現任何數目的無線標準或協議，其包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽，其衍生物以及那些被指定為3G、4G、5G和之後的任何其它無線協定。計算系統1000可以包括複數個通訊晶片1006。例如，第一通訊晶片1006可專用於短範圍無線通訊(諸如Wi-Fi和藍芽)，並且第二通訊晶片1006可專用於長範圍無線通訊如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他。
計算系統1000的處理器1004包含封裝在處理器1004內的積體電路晶粒。在一些實施例中，處理器的積體電路晶粒包含利用使用如本文所描述的各種揭露技術形成的一或多個積體電路結構或裝置來實現的板載電路。用語「處理器」可以例如指處理來自暫存器和/或記憶體的電子資料，以將該電子資料轉換成可儲存在暫存器和/或記憶體中的其他電子資料的任何裝置或裝置的部分。
通訊晶片1006也可以包括封裝在通訊晶片1006內的積體電路晶粒。根據一些這種範例實施例，通訊晶片的積體電路晶粒包含使用如本文以各種方式所描述的揭露技術形成的一或多個積體電路結構或裝置。如將因本發明而理解的，請注意，多標準無線能力可以被直接整合到處理器1004(例如，其中任何晶片1006的功能被整合到處理器1004，而不是具有單獨的通訊晶片)。還需注意到，處理器1004可以是具有這種無線能力的晶片組。總之，可以使用任何數目的處理器1004和/或通訊晶片1006。同樣地，任何一個晶片或晶片組可以具有整合在其中的多種功能。
在各種實現中，計算系統1000可以是膝上型電腦、小筆電、筆記型電腦、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位錄影機或者處理資料或採用使用如本文所描述的各種揭露的技術形成的一或多個積體電路結構或裝置的任何其它電子裝置或系統。請注意，參照計算系統係意於包含配置成用於計算或處理資訊的計算裝置、設備和其它結構。 進一步的範例實施例
下面的範例關於進一步的實施例，其中無數的排列和配置將是顯而易見的。
範例1是一種積體電路(IC)，包含：包含至少75%原子百分比的鍺的半導體本體在該半導體本體上的閘極結構，該閘極結構包含閘極介電質和閘極電極；皆與該閘極結構相鄰的源極區域和汲極區域，使得該閘極結構係在該源極區域和該汲極區域之間，該源極區域和該汲極區域中的至少一者包含n型雜質；與該源極區域和該汲極區域中的該至少一者相鄰的淺溝槽隔離(STI)區域；以及在該源極區域和該汲極區域中的該至少一者與該STI區域之間的絕緣材料層，其中該絕緣材料層係與該STI區域不同。
範例2包含範例1的標的，其中該半導體本體還包含矽、銦、鎵、砷、銻和氮中的至少一者。
範例3包含範例1或2的標的，其中該半導體本體的該鍺濃度為98原子百分比以上。
範例4包含範例1至3中任一者的標的，其中該半導體本體還包含高達2%原子百分比的錫。
範例5包含範例1至4中任一者的標的，其中除了該n型雜質之外，該源極區域和該汲極區域與該半導體本體在成分上不同，該源極區域和該汲極區域包含矽和鍺中的至少一者。
範例6包含範例1至5中任一者的標的，其中除了該n型雜質之外，該源極區域和該汲極區域與該半導體本體在成分上不同，該源極區域和該汲極區域還包含矽、銦、鎵、砷、銻和氮中的至少一者。
範例7包含範例1至6中任一者的標的，其中該源極區域和該汲極區域還包含高達2%原子百分比的錫。
範例8包含範例1至7中任一者的標的，其中該絕緣材料層包含具有在5和50%之間的原子百分比的碳濃度的二氧化矽。
範例9包含範例1至8中任一者的標的，其中該絕緣材料層包含氮化矽。
範例10包含範例1至9中任一者的標的，其中該絕緣材料層包含氧化鉿。
範例11包含範例1至10中任一者的標的，其中該絕緣材料層包含氧化鋁。
範例12包含範例1至11中任一者的標的，其中該n型雜質是磷或砷。
範例13包含範例1至12中任一者的標的，其中該絕緣材料層的厚度係在1奈米至5奈米的範圍內，該厚度係該STI區域與該源極區域和該汲極區域中的該至少一者之間的距離。
範例14包含範例1至13中任一者的標的，其中該絕緣材料層還在該STI區域和該基板之間。
範例15包含範例1至14中任一者的標的，其中該絕緣材料層包含化學成分，其提供表面電荷鈍化和擴散電阻的性質。
範例16包含範例1至15中任一者的標的，其中該半導體本體係在鰭根上，而該絕緣材料層係在該鰭根的相對側壁以及該半導體本體的相對側壁上。
範例17包含範例1至16中任一者的標的，其中該源極區域和該汲極區域中的該至少一者係在該鰭根上，而該絕緣材料層係在該鰭根的相對側壁以及該源極區域和該汲極區域中的該至少一者的相對側壁上。
範例18包含範例1至17中任一者的標的，其中該鰭根是底層半導體基板的一部分。
範例19包含範例1至18中任一者的標的，其中該基板為矽，而該半導體本體還包含鍺、鎵、砷、銦、銻和氮中的至少一者。
範例20包含範例1至19中任一者的標的，其中該源極區域和該汲極區域中的該至少一者係在該絕緣材料層的最上表面之上延伸。
範例21包含範例1至20中任一者的標的，還包含在該源極區域和該汲極區域中的該至少一者的上部上的層間介電質(ILD)材料。
範例22包含範例1至21中任一者的標的，還包含在該ILD材料中且在該源極區域上的第一接觸結構，以及在該ILD材料中且在該汲極區域上的第二接觸結構。
範例23包含範例1至22中任一者的標的，其中該ILD材料在該絕緣材料層和該STI區域的該最上表面上。
範例24包含範例1至23中任一者的標的，其中該半導體本體是鰭。
範例25包含範例1至24中任一者的標的，其中該半導體本體包含一或多條奈米線。
範例26包含範例1至25中任一者的標的，其中該半導體本體包含一或多個奈米帶。
範例27包含範例1至26中任一者的標的，其中該閘極介電質和該閘極電極中的至少一者係在該絕緣材料層的最上表面上。
範例28包含範例1至27中任一者的標的，其中該閘極結構還包含在該源極區域和該閘極電極之間的第一閘極間隔件，以及在該汲極區域和該閘極電極之間的第二閘極間隔件。
範例29包含範例1至28中任一者的標的，其中該第一閘極間隔件與該第二閘極間隔件中的至少一者在該絕緣材料層的最上表面上。
範例30是包含範例1至29中任一者的IC的計算系統。
範例31是一種形成積體電路(IC)的方法，該方法包含：形成包含至少75%原子百分比的鍺的半導體本體；形成在該半導體本體上的閘極結構，該閘極結構包含閘極介電質和閘極電極；形成皆與該閘極結構相鄰的源極區域和汲極區域，使得該閘極結構係在該源極區域和該汲極區域之間，該源極區域和該汲極區域中的至少一者包含n型雜質；形成與該源極區域和該汲極區域中的該至少一者相鄰的淺溝槽隔離(STI)區域；以及形成在該源極區域和該汲極區域中的該至少一者與該STI區域之間的絕緣材料層，其中該絕緣材料層係與該STI區域不同。
範例32包含範例31的標的，其中該半導體本體還包含矽、銦、鎵、砷、銻和氮中的至少一者。
範例33包含範例31或32的標的，其中該半導體本體的該鍺濃度為98原子百分比以上。
範例34包含範例31至33中任一者的標的，其中該半導體本體還包含高達2%原子百分比的錫。
範例35包含範例31至34中任一者的標的，其中除了該n型雜質之外，該源極區域和該汲極區域與該半導體本體在成分上不同，該源極區域和該汲極區域包含矽和鍺中的至少一者。
範例36包含範例31至35中任一者的標的，其中除了該n型雜質之外，該源極區域和該汲極區域與該半導體本體在成分上不同，該源極區域和該汲極區域還包含矽、銦、鎵、砷、銻和氮中的至少一者。
範例37包含範例31至36中任一者的標的，其中該源極區域和該汲極區域還包含高達2%原子百分比的錫。
範例38包含範例31至37中任一者的標的，其中該絕緣材料層包含具有在5和50%之間的原子百分比的碳濃度的二氧化矽。
範例39包含範例31至38中任一者的標的，其中該絕緣材料層包含氮化矽。
範例40包含範例31至39中任一者的標的，其中該絕緣材料層包含氧化鉿。
範例41包含範例31至40中任一者的標的，其中該絕緣材料層包含氧化鋁。
範例42包含範例31至41中任一者的標的，其中該n型雜質是磷或砷。
範例43包含範例31至42中任一者的標的，其中該絕緣材料層的厚度係在1奈米至5奈米的範圍內，該厚度係該STI區域與該源極區域和該汲極區域中的該至少一者之間的距離。
範例44包含範例31至43中任一者的標的，其中該絕緣材料層還在該STI區域和該基板之間。
範例45包含範例31至44中任一者的標的，其中該絕緣材料層包含化學成分，其提供表面電荷鈍化和擴散電阻的性質。
範例46包含範例31至45中任一者的標的，其中該半導體本體係在鰭根上，而該絕緣材料層係在該鰭根的相對側壁以及該半導體本體的相對側壁上。
範例47包含範例31至46中任一者的標的，其中該源極區域和該汲極區域中的該至少一者係在該鰭根上，而該絕緣材料層係在該鰭根的相對側壁以及該源極區域和該汲極區域中的該至少一者的相對側壁上。
範例48包含範例31至47中任一者的標的，其中該鰭根是底層半導體基板的一部分。
範例49包含範例31至48中任一者的標的，其中該基板為矽，而該半導體本體還包含鍺、鎵、砷、銦、銻和氮中的至少一者。
範例50包含範例31至49中任一者的標的，其中該源極區域和該汲極區域中的該至少一者係在該絕緣材料層的最上表面之上延伸。
範例51包含範例31至50中任一者的標的，還包含在該源極區域和該汲極區域中的該至少一者的上部上的層間介電質(ILD)材料。
範例52包含範例31至51中任一者的標的，還包含在該ILD材料中且在該源極區域上的第一接觸結構，以及在該ILD材料中且在該汲極區域上的第二接觸結構。
範例53包含範例31至52中任一者的標的，其中該ILD材料在該絕緣材料層和該STI區域的該最上表面上。
範例54包含範例31至53中任一者的標的，其中該半導體本體是鰭。
範例55包含範例31至54中任一者的標的，其中該半導體本體包含一或多條奈米線。
範例56包含範例31至55中任一者的標的，其中該半導體本體包含一或多個奈米帶。
範例57包含範例31至56中任一者的標的，其中該閘極介電質和該閘極電極中的至少一者係在該絕緣材料層的最上表面上。
範例58包含範例31至57中任一者的標的，其中該閘極結構還包含在該源極區域和該閘極電極之間的第一閘極間隔件，以及在該汲極區域和該閘極電極之間的第二閘極間隔件。
範例59包含範例31至58中任一者的標的，其中該第一閘極間隔件與該第二閘極間隔件中的至少一者在該絕緣材料層的最上表面上。
範例60包含範例31至59中任一者的標的，還包含使用化學氣相沉積(CVD)、原子層沉積(ALD)或物理氣相沉積(PVD)技術中之一者來沉積該絕緣材料層。
在本文中已經採用的用語和表達被用作描述而不是限制的用語，並且在使用這些用語和表達中，沒有意圖排除所示和所描述的特徵的任何等同物(或其部分)，並且理解在申請專利範圍的範圍內可以進行各種修改。因此，申請專利範圍意於涵蓋所有這些等同物。本文中已經描述了各種特徵、態樣和實施例。如將因本揭露而理解的，特徵、態樣和實施例易於彼此組合以及變化和修改。因此，本揭露應被視為包含這種組合、變化和修改。用意在於使本揭露的範圍不受此詳細描述的限制，而是受所附申請專利範圍的限制。對於本申請案請求優先權的將來提交的申請案可以用不同的方式請求保護所揭露的申請標的，並且通常可以包含本文中不同地揭露或展示的任何一或多個要件的集合。
100‧‧‧方法
102-126‧‧‧程序
100’‧‧‧可選的先閘極流程
200‧‧‧基板
202‧‧‧鰭
207‧‧‧鰭根
209‧‧‧鰭狀溝槽
210a‧‧‧硬掩模
210b‧‧‧結構
212‧‧‧擴散障壁
215‧‧‧溝槽
220‧‧‧淺溝槽隔離(STI)區域
230‧‧‧替代鰭
231‧‧‧部分
232‧‧‧源極/汲極鰭結構
240‧‧‧替代鰭
242‧‧‧虛設閘極介電質
244‧‧‧虛設閘極電極
250‧‧‧閘極間隔件
261‧‧‧S/D區域
261a‧‧‧p-MOS
261b‧‧‧n-MOS
270‧‧‧層間介電質(ILD)層
282‧‧‧閘極介電質
284‧‧‧閘極電極
290‧‧‧S/D接點溝槽
291‧‧‧S/D接點
295‧‧‧S/D隔離壁
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
所請求保護的申請標的之實施例的特徵和優點將隨著以下詳細描述的進行並且參考圖式(其中相同的符號表示相同的部分)而變得顯而易見。
圖1A至1B顯示了根據本揭露的一些實施例的一種形成包含用一或多個摻雜物擴散障壁(具體而言，為了幫助防止源極/汲極(S/D)摻雜物擴散到周圍的淺溝槽隔離(STI)材料中)的至少一個富含鍺(Ge)的nMOS電晶體的積體電路(IC)的方法。
圖2A至2N顯示了根據一些實施例的當執行圖1A至1B的方法時，形成範例性IC結構。
圖3顯示了根據一些實施例的沿著圖2M中的平面A-A的範例性橫截面圖。
圖4顯示了根據本揭露的一些實施例的以使用本文揭露的技術形成的積體電路結構和/或電晶體裝置實現的計算系統。
藉由閱讀以下的詳細描述，結合本文所描述的圖式，將更容易理解現有實施例的這些和其它特徵。在圖式中，各圖中顯示的每個相同或幾乎相同的部件可以由相同的符號表示。為了清楚起見，並非每個部件都可以標註在每個圖式中。此外，如將理解的，圖式不一定按比例繪製或意於將所描述的實施例限制於所示的具體組態。例如，雖然一些圖式通常指示直線、直角和光滑表面，所揭露技術的實際實現可以具有不完美的直線和直角，並且鑑於製造程序的現實世界限制，一些特徵可能具有表面形貌或不平滑。更進一步地，在圖式中的一些特徵可以包含圖案化和/或陰影填充，這主要是提供來幫助在視覺上區分不同的特徵。簡而言之，圖式僅提供來顯示範例結構。
儘管以下詳細描述將參考說明性實施例來進行，但是許多其替代、修改和變化將因本揭露而是顯而易見的。

Claims (25)

  1. 一種積體電路(IC)，包含： 　　包含至少75%原子百分比的鍺的半導體本體； 　　在該半導體本體上的閘極結構，該閘極結構包含閘極介電質和閘極電極； 　　皆與該閘極結構相鄰的源極區域和汲極區域，使得該閘極結構係在該源極區域和該汲極區域之間，該源極區域和該汲極區域中的至少一者包含n型雜質； 　　與該源極區域和該汲極區域中的該至少一者相鄰的淺溝槽隔離(STI)區域；以及 　　在該源極區域和該汲極區域中的該至少一者與該STI區域之間的絕緣材料層，其中該絕緣材料層係與該STI區域不同。
  2. 如申請專利範圍第1項的IC，其中該半導體本體還包含矽、銦、鎵、砷、銻和氮中的至少一者。
  3. 如申請專利範圍第1項的IC，其中該半導體本體的該鍺濃度為98原子百分比以上。
  4. 如申請專利範圍第1項的IC，其中該半導體本體還包含高達2%原子百分比的錫。
  5. 如申請專利範圍第1項的IC，其中該源極區域和該汲極區域還包含高達2%原子百分比的錫。
  6. 如申請專利範圍第1項的IC，其中該絕緣材料層包含具有在5和50%之間的原子百分比的碳濃度的二氧化矽。
  7. 如申請專利範圍第1項的IC，其中該絕緣材料層的厚度係在1奈米至5奈米的範圍內，該厚度係該STI區域與該源極區域和該汲極區域中的該至少一者之間的距離。
  8. 如申請專利範圍第1項的IC，其中該絕緣材料層還在該STI區域和該基板之間。
  9. 如申請專利範圍第1至8項中任一項的IC，其中除了該n型雜質之外，該源極區域和該汲極區域與該半導體本體在成分上不同，該源極區域和該汲極區域包含矽和鍺中的至少一者。
  10. 如申請專利範圍第1至8項中任一項的IC，其中除了該n型雜質之外，該源極區域和該汲極區域與該半導體本體在成分上不同，該源極區域和該汲極區域還包含矽、銦、鎵、砷、銻和氮中的至少一者。
  11. 如申請專利範圍第1至8項中任一項的IC，其中該絕緣材料層包含氮化矽。
  12. 如申請專利範圍第1至8項中任一項的IC，其中該絕緣材料層包含氧化鉿。
  13. 如申請專利範圍第1至8項中任一項的IC，其中該絕緣材料層包含氧化鋁。
  14. 如申請專利範圍第1至8項中任一項的IC，其中該n型雜質是磷或砷。
  15. 如申請專利範圍第1至8項中任一項的IC，其中該半導體本體係在鰭根上，而該絕緣材料層係在該鰭根的相對側壁以及該半導體本體的相對側壁上。
  16. 如申請專利範圍第15項的IC，其中該源極區域和該汲極區域中的該至少一者係在該鰭根上，而該絕緣材料層係在該鰭根的相對側壁以及該源極區域和該汲極區域中的該至少一者的相對側壁上。
  17. 如申請專利範圍第1至8項中任一項的IC，其中該源極區域和該汲極區域中的該至少一者係在該絕緣材料層的最上表面之上延伸。
  18. 如申請專利範圍第17項的IC，還包含在該源極區域和該汲極區域中的該至少一者的上部上的層間介電質(ILD)材料，而該ILD材料係在該絕緣材料層和該STI區域的該最上表面上。
  19. 如申請專利範圍第1至8項中任一項的IC，其中該閘極介電質和該閘極電極中的至少一者係在該絕緣材料層的最上表面上。
  20. 如申請專利範圍第1至8項中任一項的IC，其中該閘極結構還包含在該源極區域和該閘極電極之間的第一閘極間隔件，以及在該汲極區域和該閘極電極之間的第二閘極間隔件，而該第一閘極間隔件與該第二閘極間隔件中的至少一者係在該絕緣材料層的最上表面上。
  21. 一種計算系統，包含如申請專利範圍第1至20項中任一項的IC。
  22. 一種形成積體電路(IC)的方法，該方法包含： 　　形成包含至少75%原子百分比的鍺的半導體本體； 　　形成在該半導體本體上的閘極結構，該閘極結構包含閘極介電質和閘極電極； 　　形成皆與該閘極結構相鄰的源極區域和汲極區域，使得該閘極結構係在該源極區域和該汲極區域之間，該源極區域和該汲極區域中的至少一者包含n型雜質； 　　形成與該源極區域和該汲極區域中的該至少一者相鄰的淺溝槽隔離(STI)區域；以及 　　形成在該源極區域和該汲極區域中的該至少一者與該STI區域之間的絕緣材料層，其中該絕緣材料層係與該STI區域不同。
  23. 如申請專利範圍第22項的方法，其中該絕緣材料層包含具有在5和50%之間的原子百分比的碳濃度的二氧化矽。
  24. 如申請專利範圍第22項的方法，其中該半導體本體的該鍺濃度為98原子百分比以上。
  25. 如申請專利範圍第22至24項中任一項的方法，其中該絕緣材料層的厚度係在1奈米至5奈米的範圍內，該厚度係該STI區域與該源極區域和該汲極區域中的該至少一者之間的距離。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017007829T5 (de) 2017-09-26 2020-04-16 Intel Corporation Source/drain-diffusionsbarriere für germanium-nmos-transistoren
US10903413B2 (en) 2018-06-20 2021-01-26 Equal!.Labs Inc. Semiconductor process optimized for quantum structures
US10793431B2 (en) 2018-06-20 2020-10-06 equal1.labs Inc. Semiconductor controlled quantum annealing interaction gate
CN113035941B (zh) * 2021-02-26 2022-12-13 中国科学院微电子研究所 一种gaafet器件的沟道结构及其制备方法
WO2022204212A2 (en) * 2021-03-25 2022-09-29 Applied Materials, Inc. Micro-led displays to reduce subpixel crosstalk and methods of manufacture

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326837A (ja) * 1997-03-25 1998-12-08 Toshiba Corp 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法
TW200933811A (en) 2008-01-29 2009-08-01 United Microelectronics Corp Shallow trench isolation and method of fabricating the same
US8354694B2 (en) * 2010-08-13 2013-01-15 International Business Machines Corporation CMOS transistors with stressed high mobility channels
US8367498B2 (en) 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
JP6013685B2 (ja) 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
US8603881B1 (en) * 2012-09-20 2013-12-10 International Business Machines Corporation Raised trench metal semiconductor alloy formation
US20140374838A1 (en) * 2013-06-21 2014-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Nitride Liners and Methods of Forming the Same
US9136330B2 (en) * 2013-07-22 2015-09-15 GlobalFoundries, Inc. Shallow trench isolation
US9219116B2 (en) * 2014-01-15 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
WO2015147833A1 (en) 2014-03-27 2015-10-01 Intel Corporation Germanium tin channel transistors
US9577100B2 (en) * 2014-06-16 2017-02-21 Globalfoundries Inc. FinFET and nanowire semiconductor devices with suspended channel regions and gate structures surrounding the suspended channel regions
US9589812B2 (en) 2014-11-06 2017-03-07 Fuji Xerox Co., Ltd. Fabrication method of semiconductor piece
US9543417B2 (en) * 2014-11-07 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. High mobility devices and methods of forming same
US10269968B2 (en) 2015-06-03 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
US10685884B2 (en) * 2017-07-31 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including a Fin-FET and method of manufacturing the same
DE112017007829T5 (de) 2017-09-26 2020-04-16 Intel Corporation Source/drain-diffusionsbarriere für germanium-nmos-transistoren
US10559504B2 (en) * 2018-02-20 2020-02-11 International Business Machines Corporation High mobility semiconductor fins on insulator

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Publication number Publication date
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US11699756B2 (en) 2023-07-11
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