JP2022019659A - 多層マスク層及びその形成方法 - Google Patents

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▲うぇん▼儒 陳
Wen-Ju Chen
忠廷 柯
Chung-Ting Ko
雅嵐 張
ya lan Zhang
亭綱 陳
Ting Gang Chen
泰鈞 ▲黄▼
Tai-Chun Huang
志安 徐
Zhi An Xu
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Abstract

【課題】エピタキシャルソース／ドレイン領域の形成の際に、他の箇所に形成されるノジュールの数及び大きさを低減する半導体装置及びその製造方法を提供する。【解決手段】ナノＦＥＴの製造は、基板５０上に複層積層体６４を形成する工程と、複層積層体６４の一部をエッチングして第１の凹部８６を形成する工程と、複層積層体６４上に多層ｐマスク層２００を形成する工程と、多層ｐマスク層２００に対して第１の熱処理を行う工程と、多層ｐマスク層２００をエッチングして凹部８６を露出させる工程と、第１の凹部８６に第１の半導体材料によりエピタキシャルソース・ドレイン領域９２を形成する工程と、多層ｐマスク層２００を除去する工程と、を含む。【選択図】図１５Ｂ

Description

本願は、２０２０年７月１６日に出願された米国仮出願番号６３／０５２、６０４の権利を請求し、その内容をここに組み込む。
半導体装置は、例えば、パーソナルコンピュータ、携帯電話、デジタルカメラ、その他の電子機器など、様々な電子用途に使用されている。半導体装置は、典型的には、半導体基板上に絶縁層や誘電体層、導電層、半導体層を順次積層し、リソグラフィー技術を用いて各種材料層をパターニングして回路部品や素子を形成することにより作製される。
半導体産業は、最小加工寸法を絶えずに減少させることで、各種電子部品（例えば、トランジスタ、ダイオード、抵抗、コンデンサ等）の集積度を向上させ続け、より多くの部品を所定の領域に集積することが可能となる。しかし、最小加工寸法が小さくなると、それに対応すべき更なる問題が生じる。
本発明の態様は、添付の図面を参照して、以下の詳細な説明から最適に理解されるべきである。なお、業界での標準的な実用に応じて、様々な特徴は一定の縮尺で絵描かれていないことに留意すべきである。実際には、説明を明確にするために、各構成要素の寸法を任意に増減させることができる。
ナノ構造電界効果トランジスタ（ｎＡｎｏ ＦＥＴ）の一例を立体視した図である。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。 いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
以下の開示は、本発明の異なる特徴を実現するための様々な異なる実施の形態、実施例を提供する。以下、本発明を簡略化するために具体的な構成例を説明する。もちろん、これらは一例に過ぎず、これらに限定されるものではない。例えば、以下の説明において、第２の特徴にまたは第２の特徴の上に第１の特徴を形成するとは、第１の特徴と第２の特徴とが直接接して形成されている態様を含んでもよいし、第１の特徴と第２の特徴とが直接接していなくてもよいように、第１の特徴と第２の特徴との間に付加的な特徴が形成されている態様を含んでもよい。また、本開示は、各実施例において、参照符号を繰り返してもよい。この繰り返しは、説明を簡単にするためのものであり、記載された各種の実施形態及び／又は構成との関係を示すものではない。
また、本明細書では、説明の便宜上、「下」、「下」、「上」、「上」等の空間的な相対的な用語を用いて、図に示すように、ある要素又は特徴と他の要素又は特徴との関係を説明する場合がある。なお、空間的な相対的な用語とは、図に示した向きの他、使用時や動作時における機器の向きも含むものとする。装置は他の方向（９０度回転等）で位置決めされてもよく、本明細書で使用した空間的な相対的な記述子も同様に対応的に解釈されることができる。
種々の実施形態によれば、ナノＦＥＴからなるダイ（ｄｉｅ）の形成方法が提供される。この方法は、半導体層の積層体を形成する工程と、これらの積層体をエッチングして、エピタキシャルソース・ドレイン領域を形成する工程とを含む。また、Ｐ型トランジスタ専用のダイの領域をマスクして、Ｎ型トランジスタ専用のダイの領域内にパターンを形成または加工してもよい。同様に、Ｎ型トランジスタ専用のダイの領域をマスクして、Ｐ型トランジスタ専用のダイの領域内にパターンを形成または加工してもよい。このように各種マスク層を形成して処理して、他の工程の効率を向上させるとともに、その後の各種マスク層の除去を容易にすることができる。そして、積層された半導体層上にゲート構造を形成してトランジスタ構造を形成してもよい。また、トランジスタ構造の一方の側に表面配線構造が形成され、トランジスタ構造の他方の側に裏面配線構造が形成されていてもよい。しかしながら、ナノＦＥＴに代えて、あるいは、ナノＦＥＴと組み合わせて、他の種類のトランジスタ（例えば、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）、プレーナ型トランジスタ等）を備えるダイにも、種々の実施例を適用することができる。
図１は、ナノＦＥＴ（例えば、ナノワイヤＦＥＴ、ナノシートＦＥＴ等）を立体視した例を示している。ナノＦＥＴは、基板５０（例えば、半導体基板）上のフィン６６上に、ナノＦＥＴのチャネル領域として機能するナノ構造体５５（例えば、ナノシート、ナノワイヤ等）を備えている。ナノ構造体５５は、ｐ型ナノ構造体、ｎ型ナノ構造体、又はこれらの組み合わせを含んでいてもよい。シャロートレンチアイソレーションＳＴＩ（ＳｈＡｌｌｏｗＴｒｅｎＣｈＩｓｏｌＡｔｉｏｎ）領域６８は、隣り合うフィン６６の間に配置されており、フィン６６は、隣り合うＳＴＩ領域６８の間から上方に突出していてもよい。なお、ここでは、ＳＴＩ領域６８を基板５０とは別体として説明し、図示しているが、基板とは、半導体基板単体であってもよいし、半導体基板と素子分離領域との組み合わせであってもよい。また、フィンＳ６６の底部は、基板５０と連続した１つの材料で示されているが、フィンＳ６６の底部および／または基板５０は、単一の材料で構成されていてもよいし、複数の材料で構成されていてもよい。ここで、フィン６６とは、隣り合うＳＴＩ領域６８の間に延在する部分をいう。
ゲート誘電体層１００は、フィン６６の上面上であって、ナノ構造体５５の上面、側壁及び底面に沿って形成されている。ゲート電極１０２は、ゲート誘電体層１００上に形成されている。ゲート誘電体層１００およびゲート電極１０２の両側のフィンＳ６６上には、エピタキシャルソース・ドレイン領域９２が配置されている。
図１は、後の図で用いられる基準断面をさらに示している。また、断面Ａ-Ａ’は、ゲート電極１０２の長手軸に沿っており、例えば、ナノＦＥＴのエピタキシャルソース／ドレイン領域９２の間の電流方向に垂直な方向である。断面Ｂ-Ｂ’は、断面Ａ-Ａ’に対して垂直であり、かつ、ナノＦＥＴのフィン６６の長手軸に平行であり、例えば、ナノＦＥＴのエピタキシャルソース／ドレイン領域９２の間の電流方向の方向である。断面Ｃ-Ｃ’は、断面Ａ-Ａ’に対して平行であり、かつ、ナノＦＥＴのエピタキシャルソース・ドレイン領域を貫通している。以降の図では、便宜上、これらの基準断面を参照する。
本文の実施例は、ゲートラストプロセスを用いて形成されたナノＦＥＴについた説明で検討される。他の実施例では、ゲートファーストプロセスが用いられてもよい。また、プレーナ型ＦＥＴやフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）等のプレーナ型デバイスにも適用可能である。
図２～図４５Ｃは、いくつかの実施例に係るナノＦＥＴの製造の中間段階の断面図である。図２～図５、図６Ａ、図２１Ａ、図２２Ａ、図２３Ａ、図２４Ａ、図２５Ａ、図２６Ａ、図２７Ａ、図２８Ａには、図１に示す基準断面Ａ-Ａ’が示されている。図６Ｂ、７Ｂ、８Ｂ、９Ｂ、１０Ｂ、１１Ｂ、１１Ｃ、１２Ｂ、１３Ｂ、１３Ｃ、１４Ｂ、１５Ｂ、１６Ｂ、１７Ｂ、１７Ｄ、１８Ｂ、１９Ｂ、２０Ｂ、２０Ｄ、２１Ｂ、２２Ｂ、２３Ｂ、２４Ｂ、２５Ｂ、２６Ｂ、２７Ｂ、２８Ｂ、２９Ｂ、３０Ｂ、３１Ｂ、３１Ｃ、３１Ｄ、３２Ｂ、３３Ｂ、３４Ｂ、３５Ｂ、３５Ｄ、３５Ｅ、３６Ｂ、３７Ｂには、図１に示す基準断面Ｂ-Ｂ’が示されている。図７Ａ、８Ａ、９Ａ、１０Ａ、１１Ａ、１２Ａ、１３Ａ、１４Ａ、１５Ａ、１５Ｃ、１６Ａ、１６Ｃ、１７Ａ、１７Ｃ、１８Ａ、１８Ｃ、１９Ａ、１９Ｃ、２０Ａ、２０Ｃ、２１Ｃ、２６Ｃ、２７Ｃ、２９Ａ、３０Ａ、３１Ａ、３２Ａ、３３Ａ、３３Ｃ、３４Ａ、３４Ｃ、３５Ａ、３５Ｃ、３６Ａ、３６Ｃ、３７Ａ、３７Ｃには、図１に示す基準断面Ｃ-Ｃ’が示されている。
図２では、基板５０が設けられている。基板５０は、バルク半導体、ＳＯＩ（ＳｅｍｉＣｏｎＤｕＣｔｏｒ～ｏｎ～ＩｎｓｕｌＡｔｏｒ）基板等の半導体基板であり、ドーピング（例えば、ｐ型、ｎ型のドーパント）されていてもよいし、アンドープであってもよい。基板５０は、シリコンウェハ等のウェハであってもよい。一般に、ＳＯＩ基板は、絶縁体層上に形成された半導体材料の層である。絶縁体層は、例えば、ＢＯＸ（ＢｕｒｉｅＤＯｘｉＤｅ）層、シリコン酸化層等であってもよい。絶縁体層は、基板、典型的にはシリコンやガラス基板上に設けられる。また、多層基板や傾斜基板等の他の基板を用いてもよい。基板５０の半導体材料としては、炭化珪素、ガリウム砒素、ガリウム燐、インジウム燐、インジウム砒素及び／又はインジウムアンチモンを含む化合物半導体、シリコンゲルマニウム、ガリウム砒素燐、アルミニウムインジウム砒素、アルミニウムガリウム砒素、ガリウムインジウム砒素、ガリウムインジウム燐及び／又はガリウムインジウム燐を含む合金半導体と、シリコン、ゲルマニウム、又はこれらの組み合わせを用いることができる。
基板５０は、ｎ型領域５０ｎとｐ型領域５０ｐとを有し、ｎ型領域５０ｎは、ｎ型ナノＦＥＴ等のｎＭＯＳトランジスタ等のｎ型素子を形成するためのものであり、ｐ型領域５０ｐは、ｐ型ナノＦＥＴ等のｐＭＯＳトランジスタ等のｐ型素子を形成するためのものである。ｎ型領域５０ｎとｐ型領域５０ｐとは、物理的に分離されていてもよいし（分周器２０）、任意の数の素子特性（例えば、他の能動素子、ドープ領域、分離構造など）を有していてもよい。ｎ型領域５０ｎとｐ型領域５０ｐとの間には、１つのｎ型領域５０ｎと１つのｐ型領域５０ｐとが配置されていてもよいが、ｎ型領域５０ｎとｐ型領域５０ｐとの数は任意である。
また、図２では、基板５０上に複層積層体６４が形成されている。複層積層体６４は、第１の半導体層５１Ａ～Ｃ（総称して第１の半導体層５１と称する）と、第２の半導体層５３Ａ～Ｃ（総称して第２の半導体層５３と称する）との交互層に含む。なお、説明の便宜上、以下に詳述するように、第２の半導体層５３を除去し、第１の半導体層５１をパターニングして、ｐ型領域５０ｐにナノＦｅＳｉＮのチャネル領域を形成する。また、第１の半導体層５１を除去し、第２の半導体層５３をパターニングして、ｎ型領域５０ｎのナノＦｅＳｉＮのチャネル領域を形成してもよいが、一部の実施形態では、第１の半導体層５１を除去し、第２の半導体層５３をパターニングして、ｎ型領域５０ｎのナノＦＥＴのチャネル領域を形成してもよい。また、第２の半導体層５３を除去し、第１の半導体層５１をパターニングして、ｐ型領域５０ｐのナノＦＥＴのチャネル領域を形成してもよく、他の実施形態では、第１の半導体層５１を除去し、第２の半導体層５３をパターニングしてｎ型領域５０Ｎとｐ型領域５０Ｐの両方にナノＦＥＴのチャネル領域を形成してもよい。他の実施形態では、第２の半導体層５３を除去し、第１の半導体層５１をパターニングして、ｎ型領域５０ｎ及びｐ型領域５０ｐの両方に非ＦＥＴのチャネル領域を形成してもよい。
複層積層体６４は、説明の便宜上、第１の半導体層５１及び第２の半導体層５３をそれぞれ３層ずつ含むものとして図示されている。幾つかの実施形態において、複層積層体６４は、任意の数の第１の半導体層５１及び第２の半導体層５３を含んでも良い。複層積層体６４の各層は、ＣＶＤ（ＣｈｅｍｉＣＡｌ ＶＡｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、化学気相蒸着）、ＡＬＤ（ＡｔｏｍｉＣＬＡｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、原子層堆積法）、ＨＶＰＥ（ＶＡｐｏｒ ＰｈＡｓｅ ＥｐｉｔＡｘｙ、ハライド気相成長法）、ＭＢＥ（ＭｏｌｅＣｕｌＡｒ ＢｅＡｍ ＥｐｉｔＡｘｙ、分子線結晶成長法）等のプロセスを用いてエピタキシャル成長させることができる。種々の実施形態において、第１の半導体層５１は、シリコンゲルマニウム等のｐ型ナノＦＥＴに適した第１の半導体材料で形成され、第２の半導体層５３は、シリコン、シリコンカーボン等のｎ型ナノＦＥＴに適した第２の半導体材料で形成されてもよい。複層積層体６４は、例示的に、ｐ型のナノＦＥＴＳＳに適した最下層の半導体層を有するものとして図示されている。なお、複層積層体６４は、最下層がｎ型ナノＦＥＴに適した半導体層となるように形成されていてもよい。
第１の半導体材料と第２の半導体材料とは、互いにエッチング選択比の高い材料であってもよい。このように、ｎ型領域５０ｎにおいて、第２の半導体材料の第２の半導体層５３を大きく除去することなく、第１の半導体材料の第１の半導体層５１を除去することができ、第２の半導体層５３をパターニングしてｎ型電界効果トランジスタ（ＮＳＦＥＴ）のチャネル領域を形成することができる。同様に、ｐ型領域５０ｐの第１の半導体材料の第１の半導体層５１を大きく除去することなく、第２の半導体材料の第２の半導体層５３を除去することにより、第１の半導体層５１をパターニングしてｐ型ｎＳＦＥＴのチャネル領域を形成することができる。
図３に示すように、基板５０にはフィン６６が形成され、複層積層体６４にはナノ構造体５５が形成されている。ナノ構造体５５及びフィン６６は、複層積層体６４及び基板５０にトレンチをエッチングすることにより、複層積層体６４及び基板５０に形成されてもよい。エッチングは、反応性イオンエッチング（ＲＩＥ：ＲｅＡＣｔｉｖｅＩｏｎ ＥｔＣｈｉｎｇ）、中性ビームエッチング（ＮＢＥ：ＮｅｕｔｒＡｌ ＢｅＡｍＥｔＣｈ）等の任意の許容可能なエッチングプロセス、またはこれらの組み合わせであってもよい。エッチングは異方性であってもよい。複層積層体６４をエッチングしてナノ構造体５５を形成することにより、第１の半導体層５１から第１のナノ構造体５２Ａ～Ｃ（総称して第１のナノ構造体５２と称する）を形成し、第２の半導体層５３から第２のナノ構造体５４Ａ～Ｃ（総称して第２のナノ構造体５４と称する）を形成することができる。また、第１のナノ構造体５２及び第２のナノ構造体５４をまとめて、ナノ構造体５５と称する場合がある。
フィン６６およびナノ構造体５５は、任意の適切な方法でパターニングされてもよい。例えば、フィン６６及びナノ構造体５５は、ダブルパターニング又はマルチパターニングを含む１以上のフォトリソグラフィ工程を用いてパターニングされてもよい。一般に、ダブルパターニング法やマルチパターニング法は、フォトリソグラフィ法とセルフアライン法とを組み合わせることで、例えば、１回の直接フォトリソグラフィ法よりもピッチの小さいパターンを作成することができる。例えば、一実施形態においては、基板上に犠牲層を形成し、フォトリソグラフィ工程を用いて犠牲層をパターニングする。パターニングされた犠牲層に沿ってスペーサを自己整合的に形成する。その後、犠牲層を除去し、残ったスペーサを用いてフィン６６をパターニングしてもよい。
図３では、説明の便宜上、ｎ型領域５０ｎとｐ型領域５０ｐのフィン６６の幅を略等しくして示している。ｎ型領域５０ｎにおけるフィン６６の幅は、ｐ型領域５０ｐにおけるフィン６６の幅よりも大きくてもよいし、小さくてもよい。また、フィン６６及びナノ構造体５５は、全体に亘って一定の幅を有するように図示されているが、他の実施形態においては、フィン６６及び／又はナノ構造体５５の幅が基板５０に近づくにつれて連続的に大きくなるように、フィン６６及び／又はナノ構造体５５の側壁がテーパ状に形成されていてもよい。このような実施形態において、各ナノ構造体５５は、異なる幅を有し、台形状であってもよい。
図４では、フィン６６に隣接してＳＴＩ（ＳｈＡｌｌｏｗＴｒｅｎＣｈＩｓｏｌＡｔｉｏｎ）領域６８が形成されている。ＳＴＩ領域６８は、基板５０、フィン６６、及びナノ構造体５５上、並びに隣接するフィン６６間に絶縁材料を堆積させることにより形成することができる。絶縁材料は、酸化シリコン等の酸化物であってもよいし、窒化物であってもよいし、これらの組み合わせであってもよく、高密度プラズマＣＶＤ（ＨＤＰ-ＣＶＤ）法、流動性ＣＶＤ（ＦＣＶＤ）法等であってもよいし、これらの組み合わせであってもよい。他の絶縁材料は、どのような方法で形成されたものであってもよい。本実施形態では、絶縁材料は、ＦＣＶＤ法により形成された酸化シリコンである。絶縁材料を形成した後にアニール処理を行ってもよい。一実施形態においては、余剰の絶縁材料がナノ構造体５５を覆うように、絶縁材料が形成される。絶縁材料は単層であるが、複数層であってもよい。例えば、いくつかの実施形態においては、まず、基板５０、フィン６６及びナノ構造体５５の表面に沿ってライナー（別途図示せず）を形成してもよい。その後、ライナー上に上述したようなフィル材を形成してもよい。
次に、絶縁材料の除去処理を行い、ナノ構造体５５上の余分な絶縁材料を除去する。また、ＣＭＰ（ＣｈｅｍｉＣＡｌＭｅＣｈＡｎｉＣＡｌＰｏｌｉｓｈｉｎｇ）等の平坦化処理、エッチバック処理、あるいはこれらの組み合わせ等を利用してもよい。平坦化工程は、平坦化工程が完了した後に、ナノ構造体５５及び絶縁材料の上面が面一となるようにナノ構造体５５を露出させる工程である。
その後、絶縁材料を凹ませてＳＴＩ領域６８を形成する。絶縁材料は、領域５０Ｎ及び領域５０Ｐのフィン６６の上部が、隣り合うＳＴＩ領域６８の間から突出するように窪んでいる。また、ＳＴＩ領域６８の上面は、図示するように平坦面であってもよいし、凸面であってもよいし、凹面（ディッシング等）であってもよいし、これらの組み合わせであってもよい。ＳＴＩ領域６８の上面は、適宜のエッチングにより、平坦、凸、及び／又は、凹状に形成されてもよい。ＳＴＩ領域６８は、例えば、絶縁材料の材料に対して選択的なエッチング（例えば、フィン６６及びナノ構造体５５の材料よりも速い速度で絶縁材料の材料をエッチング）を用いてリセスしてもよい。例えば、ＤＨＦ（希フッ酸）を用いた酸化物の除去を用いてもよい。
図２～図４で説明した工程は、フィン６６及びナノ構造体５５の形成方法の一例に過ぎない。フィン６６及び／又はナノ構造体５５は、マスク及びエピタキシャル成長法を用いて形成されてもよい。例えば、基板５０の上面に誘電体層を形成し、この誘電体層を介してトレンチをエッチングしてその下の基板５０を露出させることができる。トレンチ内にエピタキシャル構造をエピタキシャル成長させ、エピタキシャル構造が誘電体層から突出するように誘電体層を後退させてフィン６６及び／又はナノ構造体５５を形成することができる。エピタキシャル構造は、上述した第１の半導体材料及び第２の半導体材料のような交互半導体材料を含んでいてもよい。また、エピタキシャル構造をエピタキシャル成長させる場合には、成長時にＩｎ-ｓｉｔｕドーピングを行ってもよいが、Ｉｎ-ｓｉｔｕドーピングとインプラドーピングを併用してもよい。
また、第１の半導体層５１（および第１のナノ構造体５２）と第２の半導体層５３（および第２のナノ構造体５４）とは、ｐ型領域５０ｐとｎ型領域５０ｎとで同一の材料で構成されているが、これに限定されるものではない。このように、第１の半導体層５１及び第２の半導体層５３の一方又は両方は、ｐ形領域５０ｐ及びｎ形領域５０ｎにおいて、異なる材料であってもよいし、異なる順序で形成されていてもよい。
また、図４において、フィン６６、ナノ構造体５５（後の図では別途図示せず）、及び／又はＳＴＩ領域６８には、適宜のウェル（別途図示せず）が形成されていてもよい。なお、ウェルの種類が異なる実施形態では、ｎ型領域５０ｎとｐ型領域５０ｐとの注入工程を、フォトレジスト等のマスク（図示せず）を用いて異なる工程で行ってもよい。例えば、ｎ型領域５０ｎ及びｐ型領域５０ｐのフィン６６及びＳＴＩ領域６８上にフォトレジストを形成し、このフォトレジストをパターニングしてｐ型領域５０ｐを露出させる。フォトレジストは、１つ以上のスピンオンまたはデポジション技術を用いて形成することができ、許容可能なフォトリソグラフィ技術を用いてパターニングすることができる。また、フォトレジストは、ｎ型不純物がｎ型領域５０Ｎに注入されるのを実質的に防止するマスクとして作用することができ、ｎ型不純物は、約１０１３原子／Ｃｍ３～約１０１４原子／Ｃｍ３の範囲の濃度まで領域内に注入されたリン、ヒ素、アンチモン等であってもよい。
ｐ型領域５０Ｐの注入の後、または注入の前に、ｐ型領域５０Ｐおよびｎ型領域５０Ｎにおいて、フィン６６、ナノ構造体５５、およびフィン６６上にフォトレジストまたは他のマスク（別個に図示されていない）が形成される。そして、フォトレジストをパターニングしてｎ型領域５０Ｎを露出させる。フォトレジストは、１つ以上のスピンオンまたは堆積技術を用いて形成することができ、許容可能なフォトリソグラフィ技術を用いてパターニングすることができる。フォトレジストをパターニングされると、ｎ型領域５０Ｎにｐ型不純物注入を行うことができる。また、フォトレジストは、ｐ型不純物がｐ型領域５０Ｐに注入されるのを実質的に防止するマスクとして作用することができ、ｐ型不純物は、約１０１３原子／Ｃｍ３～約１０１４原子／Ｃｍ３の範囲の濃度で領域に注入されたホウ素、フッ化ホウ素、インジウム等であってもよい。注入後、フォトレジストは、許容可能なアッシングプロセスなどによって除去されてもよい。
ｎ型領域５０ｎ及びｐ型領域５０ｐの注入後、注入ダメージを修復し、注入されたｐ型及び／又はｎ型不純物を活性化するために、アニールを行ってもよい。また、いくつかの実施形態では、エピタキシャルフィンの成長材料は、成長中にインサイチュでドープされることがあり、これは注入を避けることができるが、インサイチュおよびインプラントドープを併用することができる。
図５において、フィン６６及び／又はナノ構造体５５上には、ダミー誘電体層７０が形成されている。ダミー誘電体層７０は、例えば、シリコン酸化物、シリコン窒化物、又はこれらの組み合わせ等であってもよく、許容される手法に従って堆積又は熱成長されてもよい。ダミー誘電体層７０上にはダミーゲート層７２が形成され、ダミーゲート層７２上にはマスク層７４が形成されている。ダミーゲート層７２は、ダミー誘電体層７０上に堆積された後、ＣＭＰ等により平坦化されてもよい。ダミーゲート層７２は、導電性または非導電性の材料であればよく、アモルファスシリコン、多結晶シリコン（ポリシリコン）、多結晶シリコンゲルマニウム（ポリＳｉＧｅ）、金属窒化物、金属シリサイド、金属酸化物、および金属からなる群から選択することができる。ダミーゲート層７２は、選択された材料を堆積するための物理的気相成長法（ＰＶＤ）、ＣＶＤ法、スパッタ堆積、または選択された材料を堆積する他に技術により堆積することができ、ダミーゲート層７２は、分離領域のエッチングからのエッチング選択性が高い他の材料で形成することができる。マスク層７４は、例えば、窒化シリコン、酸窒化シリコンなどを含むことができる。ｎ型領域５０Ｎとｐ型領域５０Ｐとの間には、単一のダミーゲート層７２と単一のマスク層７４とが形成されており、なお、例示的な目的のために、ダミー誘電体層７０がフィン６６とナノ構造体５５のみを覆って示されている。いくつかの実施形態では、ダミー誘電体層７０がＳＴＩ領域６８を覆うようにダミー誘電体層７０を堆積することができる。ダミー誘電体層７０がダミーゲート層７２とＳＴＩ領域６８との間に延在するようにする。
図６Ａ～図２０Ｄは、実施例のデバイスの製造における各種追加工程を示している。図６Ａ及び図６Ｂにおいて、マスク層７４（図５参照）は、許容されるフォトリソグラフィ技術及びエッチング技術を用いてパターニングされ、マスク７８が形成されてもよい。そして、マスク７８のパターンをダミーゲート層７２及びダミー誘電体層７０に転写することにより、それぞれダミーゲート７６及びダミーゲート絶縁層７１を形成することができる。ダミーゲート７６は、フィン６６のチャネル領域を覆っている。マスク７８のパターンは、各ダミーゲート７６を隣接するダミーゲート７６から物理的に分離するために用いられてもよい。また、ダミーゲート７６は、フィン６６の長手方向と略直交する長手方向を有していてもよい。
図７Ａ及び図７Ｂにおいて、図６Ａ及び図６Ｂに示す構造上に、それぞれ第１のスペーサ層８０及び第２のスペーサ層８２が形成されている。続いて、第１のスペーサ層８０及び第２のスペーサ層８２をパターニングし、自己整合的なソース／ドレイン領域を形成するためのスペーサとして機能させる。図７Ａ及び図７Ｂにおいて、第１のスペーサ層８０は、ＳＴＩ領域６８の上面、フィン６６、ナノ構造体５５及びマスク７８の上面及び側壁、並びにダミーゲート７６及びダミーゲート誘電体７１の側壁に形成されている。第２のスペーサ層８２は、第１のスペーサ層８０の上に堆積される。第１のスペーサ層８０は、熱酸化等の手法を用いて、酸化シリコン、窒化シリコン、酸窒化シリコン等で形成してもよいし、ＣＶＤ、ＡＬＤ等で堆積してもよい。第２のスペーサ層８２は、酸化シリコン、窒化シリコン、酸窒化シリコン等、第１のスペーサ層８０の材料とエッチングレートが異なる材料で形成されてもよく、ＣＶＤ、ＡＬＤ等により堆積してもよい。
第１のスペーサ層８０を形成した後、第２のスペーサ層８２を形成する前に、ＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅＤ ＳｏｕｒＣｅ／ＤｒＡｉｎ）領域（図示せず）の注入を行ってもよい。なお、デバイスの種類が異なる実施例において、図４で説明したインプラントと同様に、ｎ型領域５０ｎ上にフォトレジスト等のマスクを形成して、ｐ型領域５０Ｐを露出させ、ｐ型領域５０Ｐにおいて、フィン６６及びｐ型領域５０ｐ内のナノ構造体５５に適切な種類（例えば、ｐ型）の不純物を注入する。その後、マスクを除去してもよい。続いて、ｐ型領域５０ｐ上にフォトレジスト等のマスクを形成して、ｎ型領域５０ｎを露出させ、ｎ型領域５０ｎにおいて、フィン６６及びナノ構造体５５に適切な種類の不純物（例えば、ｎ型）を注入する。その後、マスクを除去してもよい。ｎ型不純物は、前述したｎ型不純物であってもよく、ｐ型不純物は、前述したｐ型不純物であってもよい。低濃度ソース／ドレイン領域の不純物濃度は、１ｘ１０１５Ａｔｏｍｓ／Ｃｍ３～１ｘ１０１９Ａｔｏｍｓ／Ｃｍ３程度であってもよい。また、注入ダメージの修復や注入された不純物の活性化のためにアニールを用いてもよい。
図８Ａ及びＢにおいて、第１のスペーサ層８０及び第２のスペーサ層８２をエッチングして、第１のスペーサ８１及び第２のスペーサ８３を形成する。詳細は後述するが、第１のスペーサ８１および第２のスペーサ８３は、後に形成されるソース・ドレイン領域を自己整合させるとともに、後の加工時にフィン６６および／またはナノ構造体５５の側壁を保護するように作用する。第１のスペーサ層８０及び第２のスペーサ層８２のエッチングは、例えば、等方性エッチング（例えば、ウェットエッチング）や異方性エッチング（例えば、ドライエッチング）等の適宜のエッチング方法を用いて行うことができる。幾つかの実施形態では、第２のスペーサ層８２の材料は、第１のスペーサ層８０の材料とエッチングレートが異なり、第２のスペーサ層８２をパターニングする際に第１のスペーサ層８０がエッチングストップ層として機能し、第１のスペーサ層８０をパターニングする際に第２のスペーサ層８２がマスクとして機能する。例えば、図８Ａに示すように、第１のスペーサ層８０をエッチストップ層とし、第２のスペーサ層８２の残りの部分を第２のスペーサ８３とする異方性エッチング法を用いて、第２のスペーサ層８２をエッチングした後、第１のスペーサ層８０の露出部分をエッチングしながら、第２のスペーサ８３をマスクとして、図８Ａに示すように、第１のスペーサ８１を形成してもよい。なお、図８Ｂでは特に図示していないが、エッチング工程（例えば異方性エッチング工程）を行っても、マスク７８の上部から第１のスペーサ層８０及び第２のスペーサ層８２を除去し、ダミーゲート７６及びマスク７８の側面から第２のスペーサ層８２を除去してもよい。
図８Ａに示すように、第１のスペーサ８１及び第２のスペーサ８３は、フィン６６及び／又はナノ構造体５５の側壁に配置されている。図８Ｂに示すように、第１のスペーサ８１及び第２のスペーサ８３の一部は、マスク７８、ダミーゲート７６及びダミーゲート誘電体７１上に隣接して残存していてもよい。なお、特に図示しないが、マスク７８、ダミーゲート７６及びダミーゲート電極７１の上に隣接する第１のスペーサ層８０の上から第２のスペーサ層８２を除去し、マスク７８の上から第１のスペーサ層８０を除去してもよい。
上記実施の形態では、スペーサおよびＬＤＤ領域を形成する工程の概要を説明した。その他の処理やシーケンスが用いられてもよい。例えば、スペーサの数を少なくしてもよいし、スペーサを追加してもよいし、第１のスペーサ８１をパターニングしてから第２のスペーサ層８２を形成してもよいし、スペーサを追加して形成して除去してもよい。また、ｎ型デバイスとｐ型デバイスとは、異なる構造及び工程を用いて形成されてもよい。
図９Ａ及びＢにおいて、フィン６６、ナノ構造体５５及び基板５０には、第１の凹部８６が形成されている。続いて、第１の凹部８６内に、エピタキシャルソース・ドレイン領域を形成する。第１の凹部８６は、第１のナノ構造体５２及び第２のナノ構造体５４を貫通し、基板５０の内部にまで延びていてもよい。図９Ａに示すように、ＳＴＩ領域６８の上面は、第１の凹部８６の底面と面一であってもよい。種々の実施形態において、第１の凹部８６の底面がＳＴＩ領域６８の上面よりも下方に位置するように、フィン６６をエッチングしてもよい。第１の凹部８６は、例えば、ＲＩＥ、ＮＢＥ等の異方性エッチング法を用いて、フィン６６、ナノ構造体５５及び基板５０をエッチングすることにより形成することができる。第１のスペーサ８１、第２のスペーサ８３及びマスク７８は、第１の凹部８６を形成するためのエッチング工程において、フィン６６、ナノ構造体５５及び基板５０の一部をマスクする。ナノ構造体５５及び／又はフィン６６の各層のエッチングには、１回のエッチング処理を用いてもよいし、複数回のエッチング処理を用いてもよい。なお、第１の凹部８６が所望の深さに達した後に、タイミングを合わせてエッチングを行って、第１の凹部８６のエッチングを停止させてもよい。
図１０Ａ及びＢでにおいて、ｎ型領域５０Ｎにおいて複層積層体６４中の第１の半導体材料で形成された層（例えば、第１のナノ構造５２）の側壁が第１の凹部８６により露出された部分をエッチングして側壁凹部８８を形成し、かつｐ型領域５０Ｐにおいて複層積層体６４中の第２の半導体材料で形成された層（例えば、第２のナノ構造５４）の側壁が第１の凹部８６により露出された部分をエッチングして側壁凹部８８を形成する。図１０Ｂにおいて第１のナノ構造５２及び第２のナノ構造５４の側壁凹部８８における側壁はストレートに示されるが、これらの側壁は凹状又は凸であってもよい。等方性エッチングプロセスを用いて側壁をエッチングすることができ、例えば、ウェットエッチング等である。マスク（図示せず）を用いてｐ型領域５０Ｐを保護することができ、同時に第１の半導体材料に対して選択性を有するエッチング剤を用いて第１のナノ構造５２をエッチングすることにより、ｎ型領域５０Ｎにおいて、第２のナノ構造５４及び基板５０は相対的にエッチングされない（第１のナノ構造５２に比べて）ことを保持する。同様に、マスク（図示せず）を用いてｎ型領域５０Ｎを保護することができ、同時に第２の半導体材料に対して選択性のエッチング剤を用いて第２のナノ構造５４をエッチングすることにより、ｐ型領域５０Ｐにおいて、第１のナノ構造５２と基板５０は相対的にエッチングされない（第２のナノ構造５４に比べて）ことを保持する。ここで第１のナノ構造５２が例えばＳｉＧｅを含みかつ第２のナノ構造５４が例えばＳｉ又はＳｉＣを含む実施例において、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）、水酸化アンモニウム（ＮＨ４ＯＨ）等を利用するドライエッチングプロセスを用いてｎ型領域５０Ｎにおける第１のナノ構造５２の側壁をエッチングすることができ、かつフッ化水素、別のフッ素系エッチング剤などを利用する湿式法又はドライエッチングプロセスを用いてｐ型領域５０Ｐにおける第２のナノ構造５４の側壁をエッチングする。
図１１Ａ～Ｂにおいて、側壁凹部８８には、第１の内部スペーサ９０が形成されている。第１の内部スペーサ９０は、図１０Ａ及び図１０Ｂに示す構造上に、内部スペーサ層（図示せず）を堆積することにより形成することができる。第１の内部スペーサ９０は、その後に形成されるソース／ドレイン領域とゲート構造との間の分離機能を果たす。詳細は後述するが、第１のリセス８６内には、ソース／ドレイン領域が形成され、ｎ型領域５０ｎ内の第１のナノ構造体５２及びｐ型領域５０ｐ内の第２のナノ構造体５４は、対応するゲート構造に置き換えられる。
内部スペーサ層は、ＣＶＤ法、ＡＬＤ法等のコンフォーマル堆積法により堆積してもよい。内部スペーサ層としては、窒化シリコン、酸窒化シリコン等の材料を用いることができるが、ｋ値が３．５未満の低誘電率（Ｌｏｗ-ｋ）材料等を用いることができる。そして、内部スペーサ層を異方性エッチングして、第１の内部スペーサ９０を形成してもよい。第１の内部スペーサ９０は、ゲート構造を形成する際のエッチング工程等の後のエッチング工程により、後に形成されるソース／ドレイン領域（例えば、後述するエピタキシャル型ソース／ドレイン領域９２）がダメージを受けることを防止するために用いられてもよい。なお、第１の内部スペーサ９０の外側の側壁は、ｎ型領域５０ｎにおける第２のナノ構造体５４の側壁と面一であり、ｐ型領域５０ｐにおける第１のナノ構造体５２の側壁と面一であるが、第１の内部スペーサ９０の外側の側壁は、第２のナノ構造体５４及び／又は第１のナノ構造体５２の側壁からはみ出していてもよいし、凹んでいてもよい。
図１２～図１９において、第１の凹部８６内には、エピタキシャルソース／ドレイン領域９２が形成されている。特に、図１２Ａ～図１５Ｄは、ｎ型領域５０ｎにエピタキシャルソース・ドレイン領域９２を形成することを示し、図１６Ａ～図１９Ｃは、ｐ型領域５０ｐにエピタキシャルソース・ドレイン領域９２を形成することを示す。いくつかの実施形態では、エピタキシャルソース・ドレイン領域９２は、ｎ型領域５０ｎ内の第２のナノ構造体５４およびｐ型領域５０ｐ内の第１のナノ構造体５２に応力を作用させることができ、性能を向上させることができる。図示するように、第１の凹部８６内には、隣接するエピタキシャルソース・ドレイン領域９２の間にダミーゲート７６が配置されるように、エピタキシャルソース・ドレイン領域９２が形成されている。第１のスペーサ８１は、エピタキシャルソース・ドレイン領域９２とダミーゲート７６とを分離するためのものであり、第１の内部スペーサ９０は、エピタキシャルソース・ドレイン領域９２とナノＦＥＴのゲートとがショートしないように、エピタキシャルソース・ドレイン領域９２とナノ構造体５５とを適切な横方向距離だけ分離するためのものである。
詳細は後述するが、図１２～図１４において、ｐ型領域５０ｐ上には、多層のｐマスク層２００が形成され、パターニングされて残存している。図１５Ａ～図１５Ｃでは、ｎ型領域５０ｎにおいて、エピタキシャルソース／ドレイン領域９２が支配的に成長している。図１６Ａ～図１８Ｃにおいて、多層ｐマスク層２００を除去し、構造上に多層ｎマスク層３００を形成し、ｎ型領域５０ｎ上に多層ｎマスク層３００を残すようにパターニングする。図１９Ａ～図１９Ｃでは、エピタキシャルソース・ドレイン領域９２は、主にｐ型領域５０ｐに成長している。
図１２Ａ～図１２Ｂを参照して、構造体（例えば、ｎ型領域５０ｎおよびｐ型領域５０ｐ）上に、第１のｐマスク層２０４が形成される。第１のｐマスク層２０４は、ｎ型領域５０ｎ（例えば、ｎＭＯＳ領域）の第１の凹部８６にｎ型のエピタキシャルソースドレイン領域９２を形成する際に、ｐ型領域５０ｐを保護する。第１のｐマスク層２０４は、ＡＬＤ法、ＣＶＤ法、エピタキシャル成長法、積層法等のコンフォーマル堆積法により堆積することができる。第１のｐマスク層２０４は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化チタン（ＴｉＯｘ）、酸化亜鉛、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、炭化ケイ素等の金属酸化物等の材料を用いることができる。第１のｐマスク層２０４として金属酸化物を用いることにより、第１の凹部８６などのパターンの臨界寸法が非常に小さい場合であっても、第１のｐマスク層２０４（およびそれに対応する、後の図に示すような薄い多層のｐマスク層２００）を薄くすることができ、完全な被覆性を持たせて基板を保護することができるという利点がある。堆積後、第１のｐマスク層２０４の露出面は、実質的に平滑であり、実質的にまたは全面が非晶質であってもよい。例えば、第１のｐマスク層２０４は、厚さＴ１（図１３Ｃ参照）が０．１ｎｍ以上１０ｎｍ以下、密度が１．２ｇ／Ｃｍ３以上４ｇ／Ｃｍ３以下、表面粗さが０．０５ｎｍ以上５ｎｍ以下となるように堆積することが好ましい。
図１３Ａ～Ｃに示すように、第１のｐマスク層２０４の上に第２のｐマスク層２０８を形成し、積層構造の多層ｐマスク層２００を一括して形成する。第２のｐマスク層２０８は、ｎ型領域５０ｎの第１の凹部８６にｎ型エピタキシャルソースドレイン領域９２を形成する際に、ｐ型領域５０ｐをさらに保護する。また、第２のｐマスク層２０８は、第２のｐマスク層２０８の露出面にエピタキシャル材料が成長しにくく、ノジュールが少ないため、後の工程でのエピタキシャル成長時に露出面解凍選択性が得られる（図１５Ａ～Ｃ参照）。また、ｎ型領域５０ｎにエピタキシャルソースドレイン領域９２を形成した後に、第２のｐマスク層２０８上へのエピタキシャル成長を少なくすることで、第１のｐマスク層２０４及び第２のｐマスク層２０８（図１６Ａ～Ｃ参照）をより効率的に除去することができる。
第２のｐマスク層２０８は、第１のｐマスク層２０４上に、ＣＶＤ法、ＡＬＤ法、積層法、エピタキシャル成長法等により形成することができる。第２のｐマスク層２０８は、窒化シリコン、酸化シリコン、酸窒化シリコン等を用いることができる。第２のｐマスク層２０８は、厚さＴ２が０．５ｎｍ～１０ｎｍ程度となるように形成することができる。
第２のｐマスク層２０８を堆積し、第１のｐマスク層２０４上に窒化シリコンを形成してもよい。窒化シリコン（ＳｉＮｘ）は、ｘが０．８～１．６程度となるように形成することができる。前駆体ガスとしては、例えば、同化性（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、ＳｉＨ２Ｉ２、ＳｉＣｌ４等のシリコン前駆体や、窒素（Ｎ２）、アンモニア（ＮＨ３）、これらの任意の組み合わせ及びプラズマ等の窒素前駆体を用いることができる。例えば、シリコン前駆体を２０ｓＣＣｍ～１０００ｓＣＣｍの流量で流し、窒素前駆体を２０ｓＣＣｍ～２ｓｌｍの流量で流してもよい。また、５０～６５０℃程度の温度で堆積してもよく、０．５～１０Ｔｏｒｒ程度の圧力で堆積してもよい。
他の実施形態では、第２のｐマスク層２０８を堆積して、第１のｐマスク層２０４上に酸窒化シリコンを形成してもよい。酸窒化シリコン（ＳｉＯｘＮｙ）は、ｘが０．８～２、ｙが０．８～１．６となるように形成することができる。前駆体ガスとしては、例えば、シラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、ＳｉＨ２Ｉ２、ＳｉＣｌ４等のシリコン前駆体、酸素（Ｏ２）、オゾン（Ｏ３）、過酸化水素（Ｈ２Ｏ２）、これらの任意の組み合わせ及びプラズマ等の酸素前駆体、窒素（Ｎ２）、アンモニア（ＮＨ３）、これらの任意の組み合わせ及びプラズマ等の窒素前駆体が挙げられる。例えば、シリコン前駆体を２０ｓＣＣｍ以上１０００ｓＣＣｍ以下の流量で流し、酸素前駆体を２０ｓＣＣｍ～２ｓｌｍの流量で流し、窒素前駆体を２０ＳＣＣｍ～２ｓｌｍの流量で流してもよい。また、堆積は、５０～６５０℃程度の温度で、０．５～１０Ｔｏｒｒ程度の圧力で行ってもよい。
また、第２のｐマスク層２０８を堆積して、第１のｐマスク層２０４上に酸化シリコンを形成してもよい。酸化シリコン（ＳｉＯｘ）は、ｘが０．８～２程度となるように形成することができる。前駆体ガスとしては、例えば、シラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、ＳｉＨ２Ｉ２、ＳｉＣｌ４等のシリコン前駆体や、酸素（Ｏ２）、オゾン（Ｏ３）、過酸化水素（Ｈ２Ｏ２）等の酸素前駆体や、これらの任意の組み合わせやプラズマ等を用いることができる。例えば、シリコン前駆体を２０ｓＣＣｍ～１０００ｓＣＣｍの流量で流し、酸素前駆体を２０ｓＣＣｍ～２ｓｌｍの流量で流してもよい。また、堆積は、５０～６５０℃程度の温度で、０．５～１０Ｔｏｒｒ程度の圧力で行ってもよい。
なお、第２のｐマスク層２０８を堆積を改質して、窒化シリコンの単層などの非常に薄い層を形成してもよい。例えば、ＣＶＤ法を用いて、短時間および／または低流量で処理を完了させてもよい。例えば、１秒～１２０秒程度の間にＣＶＤ処理を行ってもよい。また、シリコン前駆体を２０ｓＣＣｍ以上１０００ｓＣＣｍ以下の流量で流し、窒素前駆体を２０ｓＣＣｍ以上２ｓｌｍ以下の流量で流してもよい。あるいは、ＡＬＤ法を用いて、各前駆体の１パルスのみでプロセスを完了させてもよい。いずれにしても、第２のｐマスク層２０８の形成は、第１のｐマスク層の表面処理、例えば、窒化シリコン表面処理として説明することができる。
図１４Ａ～Ｂを参照して、第２のｐマスク層２０８を形成した後、ｎ型領域５０ｎから多層ｐマスク層２００を除去する。多層ｐマスク層２００上にハードマスク等のフォトレジスト（図示せず）を形成し、パターニングしてｎ型領域５０ｎに多層ｐマスク層２００を露出させた後、等方性エッチング処理（例えば、ウェットエッチング処理）や異方性エッチング処理（例えば、ドライエッチング処理）等の適宜のエッチング処理を用いて多層ｐマスク層２００をエッチングしてもよい。その後、等方性エッチング処理や異方性エッチング処理等の適宜の処理により、フォトレジストを除去してもよい。他の実施形態では、上記のいずれかの工程により、多層ｐマスク層２００上にフォトレジストを形成することなく、ｎ型領域５０ｎにおいて多層ｐマスク層２００を除去する。
図１５Ａ～図１５Ｃを参照して、ｎ型領域５０ｎの第１の凹部８６内に、エピタキシャルソース／ドレイン領域９２がエピタキシャル成長され、多層ｐマスク層２００上（例えば、第２のｐマスク層２０８上）にエピタキシャル材料のノジュール９２Ｎが形成されてもよい。エピタキシャルソース／ドレイン領域９２は、ｎ型ナノＦＥＴに特有の材料を含んでいてもよい。例えば、第２のナノ構造体５４がシリコンである場合、エピタキシャルソース／ドレイン領域９２は、シリコン、炭化シリコン、リンがドープされた炭化シリコン、リンがドープされたシリコンなど、第２のナノ構造体５４に引っ張り歪みを与える材料を含んでいてもよい。エピタキシャルソース／ドレイン領域９２は、ナノ構造体５５の上面から隆起した表面を有していてもよいし、ファセットを有していてもよい。
上述したように、第２のｐマスク層２０８上にノジュール９２Ｎ（例えば、少量のエピタキシー）が成長してもよい。しかし、第２のｐマスク層２０８の露出面の化学組成および／または粗さは、第１のｐマスク層２０４の直上など、他の箇所に形成されるノジュール９２Ｎの数および大きさを低減する。ノジュール９２Ｎの数及び大きさを低減することにより、エピタキシャルソース／ドレイン領域９２の形成の制御をより大きくすることができ、後の工程での多層ｐマスク層２００（及びノジュール９２Ｎ）の除去をより向上させることができる。図示するように、各エピタキシャルソース／ドレイン領域９２は、１つの連続した材料となるように形成され、ノジュール９２Ｎは、不連続なクラスターまたはノジュールとして形成される。
上記の低濃度ソース／ドレイン領域の形成方法と同様に、エピタキシャル型ソース／ドレイン領域９２、第１のナノ構造体５２、第２のナノ構造体５４、及び／又は基板５０に不純物を注入してソース／ドレイン領域を形成した後、アニールを行ってもよい。ソース・ドレイン領域の不純物濃度は、１ｘ１０１９Ａｔｏｍｓ／Ｃｍ３～１ｘ１０２１Ａｔｏｍｓ／Ｃｍ３程度であってもよい。ソース／ドレイン領域用のｎ型不純物は、前述した不純物のいずれであってもよい。なお、多層ｐマスク層２００がｐ型領域５０ｐを保護したまま、ｎ型不純物を注入してもよい。いくつかの実施形態では、エピタキシャルソース・ドレイン領域９２が成長期間にＩｎ-ｓｉｔｕドーピングされてもよい。
エピタキシャルソース・ドレイン領域９２を形成するためのエピタキシー工程の結果、エピタキシャルソース・ドレイン領域９２の上面は、ナノ構造体５５の側壁よりも横方向外側に広がるファセットを有する。いくつかの実施形態では、これらのファセットは、図１５Ａに示すように、同一のＮＳＦＥＴの隣接するエピタキシャルソース／ドレイン領域９２を合流させる。他の実施形態では、図１５Ｃに示すように、エピタキシャル工程が終了した後に、隣接するエピタキシャルソース・ドレイン領域９２が分離されたままである。図１５Ａ及び図１５Ｃに示す実施形態において、ＳＴＩ領域６８の上面に第１のスペーサ８１を形成し、エピタキシャル成長を阻止してもよい。他の幾つかの実施形態では、第１のスペーサ８１は、ナノ構造体５５の側壁の一部をさらに覆っていてもよい。他の幾つかの実施形態では、第１のスペーサ８１を形成する際のスペーサエッチを調整してスペーサ材料を除去し、エピタキシャル成長領域をＳＴＩ領域６８の表面まで延在させてもよい。
エピタキシャルソース／ドレイン領域９２は、１層以上の半導体材料層を含んでいてもよい。例えば、エピタキシャルソース・ドレイン領域９２は、第１の半導体材料層９２Ａと、第２の半導体材料層９２Ｂと、第３の半導体材料層９２Ｃとを有していてもよい。なお、エピタキシャルソース・ドレイン領域９２の半導体材料層の層数は任意である。第１の半導体材料層９２Ａ、第２の半導体材料層９２Ｂ及び第３の半導体材料層９２Ｃのそれぞれは、異なる半導体材料で形成され、異なるドーパント濃度にドープされてもよい。幾つかの実施形態では、第１の半導体材料層９２Ａのドーパント濃度は、第２の半導体材料層９２Ｂよりも低く、第３の半導体材料層９２Ｃよりも高くてもよい。また、エピタキシャルソース・ドレイン領域９２が３層の半導体材料層からなる場合には、第１の半導体材料層９２Ａを堆積し、第１の半導体材料層９２Ａ上に第２の半導体材料層９２Ｂを堆積し、第２の半導体材料層９２Ｂ上に第３の半導体材料層９２Ｃを堆積してもよい。
図１６Ａ～図１９Ｃにおいて、ｐ型領域５０ｐから多層ｐマスク層２００及びノジュール９２Ｎを除去し、ｐ型領域５０ｐ（例えば、ｐＭＯＳ領域）のエピタキシャルソース・ドレイン領域９２を、上記のように、ｎ型領域５０ｎのエピタキシャルソース・ドレイン領域９２と同様に形成してもよい。
図１６Ａ～図１６Ｃを参照して、ｐ型領域５０ｐから多層ｐマスク層２００およびノジュール９２Ｎを除去してもよい。例えば、多層ｐマスク層２００およびノジュール９２Ｎは、硫酸（Ｈ２ＳＯ４）、フッ化水素（ＨＦ）、塩化水素（ＨＣｌ）、アンモニア（ＮＨ３＋Ｈ２Ｏ）等のエッチング液、または、これらの任意の組み合わせ、または、任意の適切なエッチング液により、ウェットまたはドライエッチングを除去してもよい。ノジュール９２Ｎ（第２のｐマスク層２０８の露出面に起因する）のサイズ及び数が低減されることにより、上述した工程による多層ｐマスク層２００及びノジュール９２Ｎの除去効率が向上する。
その後、構造体（例えば、ｎ形領域５０ｎ及びｐ形領域５０ｐ）上に、多層マスク層３００を形成してもよい。多層ｎマスク層３００は、ｐ型領域５０ｐ（例えば、ｐＭＯＳ領域）の第１の凹部８６にｐ型エピタキシャルソースドレイン領域９２を形成する際に、ｎ型領域５０ｎを保護する。多層ｎマスク層３００は、多層ｐマスク層２００と同様の方法、材料、仕様で形成することができる。
図１６Ａ～図１６Ｃを参照して、多層ｎマスク層３００の第１のｎマスク層３０４は、図１２Ａ～図１２Ｂで説明した第１のｐマスク層２０４と同様の方法および材料および仕様を用いて形成することができ、同様の効果を得ることができる。また、図１７Ａ～Ｄに示すように、第１のｎマスク層３０４上に、上述した第２のｐマスク層２０８と同様の方法で第２のｎマスク層３０８を形成してもよい。図１８Ａ～図１８Ｃを参照して、第２のｎマスク層３０８を形成した後、図１４Ａ～図１４Ｂで説明した多層ｐマスク層２００を除去する方法および材料と同様の方法および材料を用いて、ｐ型領域５０ｐから多層ｎマスク層３００を除去してもよい。
図１９Ａ～Ｃに示すように、ｐ型領域５０ｐの第１の凹部８６内にエピタキシャルソース・ドレイン領域９２をエピタキシャル成長させ、ｎ型領域５０ｎの第１の凹部８６内のエピタキシャルソース・ドレイン領域９２と、多層ｐマスク層２００上のエピタキシャル材料のノジュール９２Ｎとについて、図１５Ａ～Ｃに示すように、エピタキシャル材料のノジュール９２Ｎを、積層ｎマスク層３００上に、同様の方法および材料および仕様で形成してもよい。例えば、第１のナノ構造体５２がシリコンゲルマニウムである場合、エピタキシャルソースドレイン領域９２は、シリコンゲルマニウム、ゲルマニウム、ゲルマニウム錫など、第１のナノ構造体５２に圧縮歪を与える材料を含んでいてもよい。また、エピタキシャルソース・ドレイン領域９２は、複層積層体６４の表面から隆起した表面を有していてもよいし、ファセットを有していてもよい。
図２０Ａ～Ｄに示すように、ｎ型領域５０ｎから多層ｎマスク層３００及びノジュール９２Ｎを除去してもよい。例えば、多層ｎマスク層３００およびノジュール９２Ｎは、硫酸（Ｈ２ＳＯ４）、フッ化水素（ＨＦ）、塩化水素（ＨＣｌ）、アンモニア（ＮＨ３＋Ｈ２Ｏ）等のエッチング液、または、これらの任意の組み合わせ、または、任意の適切なエッチング液により、ウェットまたはドライエッチングを除去してもよい。ノジュール９２Ｎの大きさ及び数が（第２のｎマスク層３０８の露出面に起因して）低減されることにより、上記工程による多層ｎマスク層３００及びノジュール９２Ｎの除去効率が向上する。図２０Ｃは、例えば、図１５Ｃに関連するｎ型領域５０ｎ内において、エピタキシー工程が終了した後に、エピタキシャルソース・ドレイン領域９２が分離されたままの態様を示している。
図１０Ｂ～図２０Ｂでは、第１の内部スペーサ９０の外側の側壁が直線状に描かれているが、図２０Ｄにおいて、第１の内部スペーサ９０の外側の側壁は、凹状であってもよいし、凸状であってもよい。一例として、図２０Ａに示すように、ｎ型領域５０ｎにおいて、第１のナノ構造体５２の側壁が凹であり、第１の内部スペーサ９０の外側の側壁が凹であり、第１の内部スペーサが第２のナノ構造体５４の側壁よりも凹である実施形態を示す。ｎ型領域５０ｎに関して例示したように、エピタキシャルソース・ドレイン領域９２は、第１の内部スペーサ９０に接して形成され、第２のナノ構造体５４の側壁を越えて延在していてもよい。また、ｐ型領域５０ｐにおいて、第２のナノ構造体５４の側壁が凹部であり、第１の内部スペーサ９０の外側の側壁が凹部であり、第１の内部スペーサが第１のナノ構造体５２の側壁よりも凹んでいる態様を例示したが、ｐ型領域５０ｐにおいて、第１の内部スペーサ９０に接して形成され、第２のナノ構造体５４の側壁を越えて延在していてもよい。
図２１Ａ～図２１Ｃにおいて、図６Ａ及び図２０Ａ～図２０Ｄに示す構造上に、第１の層間絶縁膜（ＩＬＤ）９６を堆積する（図７Ａ～図２０Ｄの工程は、図６Ａに示す断面を変更しない）。第１のＩＬＤ９６は、誘電体材料で形成され、例えば、ＣＶＤ法、プラズマＣＶＤ法（ＰＥＣＶＤ法）、ＦＣＶＤ法等により堆積することができる。誘電体材料には、ホスホシリケートガラス（ＰＳＧ）、ホウシリケートガラス（ＢＳＧ）、ボロンドープホスホシリケートガラス（ＢＰＳＧ）、アンドープシリケートガラス（ＵＳＧ）などがあります。任意の許容可能なプロセスによって形成された他の絶縁材料を使用することができる。いくつかの実施形態では、コンタクトエッチング停止層（ＣＥＳＬ）９５は、第１ＩＬＤ９６とエピタキシャルソース／ドレイン領域９２、マスク７８および第１スペーサ８１との間に配置され、ＣＥＳＬ９５は、上に重なる第１ＩＬＤ９６の材料と異なるエッチングレートを有する窒化ケイ素、酸化ケイ素、酸窒化ケイ素などの誘電体材料を含むことができる。
図２２Ａ～Ｂにおいて、第１のＩＬＤ９６の上面をダミーゲート７６又はマスク７８の上面で平坦化するために、ＣＭＰ等の平坦化処理を行ってもよい。また、ダミーゲート７６上のマスク７８、及びマスク７８の側壁に沿った第１のスペーサ８１の一部を除去してもよい。平坦化処理後、ダミーゲート７６、第１のスペーサ８１及び第１のＩＬＤ９６の上面は、プロセスばらつきの範囲内で平坦化される。これにより、ダミーゲート７６の上面が第１のＩＬＤ９６から露出する。マスク７８が残存している場合には、平坦化処理により、第１のＩＬＤ９６の上面と、マスク７８の上面および第１のスペーサ８１とが平坦化される。
図２３Ａ及び図２３Ｂにおいて、ダミーゲート７６及びマスク７８が存在する場合には、１回以上のエッチング工程で除去され、第２の凹部９８が形成される。また、第２の凹部９８内のダミー絶縁層６０も除去される。ダミーゲート７６及びダミー絶縁層６０は、異方性ドライエッチングにより除去される。例えば、エッチング工程は、第１のＩＬＤ９６や第１のスペーサ８１よりも速い速度でダミーゲート７６を選択的にエッチングする反応ガスを用いたドライエッチング工程を含んでいてもよい。第２の凹部９８は、後に形成されるナノＦＥＴにおいてチャネル領域となるナノ構造体５５の一部を露出させる。ナノ構造体５５のチャネル領域となる部分は、隣接するエピタキシャルソース／ドレイン領域９２の間に配置されている。このとき、ダミー絶縁層６０は、ダミーゲート７６をエッチングする際のエッチストップ層として用いることができる。そして、ダミーゲート７６を除去した後に、ダミー絶縁層６０を除去してもよい。
図２４Ａ及び図２４Ｂにおいて、ｎ形領域５０ｎの第１のナノ構造体５２及びｐ形領域５０ｐの第２のナノ構造体５４が除去されて、第２の凹部９８を延在させる。第１のナノ構造体５２は、ｐ型領域５０ｐ上にマスク（図示せず）を形成し、第１のナノ構造体５２の材料に選択的なエッチング液を用いてウェットエッチング等の等方性エッチング処理を行うことにより除去することができ、第２のナノ構造体５４、基板５０、ＳＴＩ領域６８は、第１のナノ構造体５２と比較して相対的にエッチングされない。第１のナノ構造体５２が、例えば、ＳｉＧｅを含み、第２のナノ構造体５４Ａ～５４Ｃが、例えば、Ｓｉ又はＳｉＣを含む実施形態においては、ｎ型領域５０ｎにおいて、第１のナノ構造体５２を除去するために、水酸化テトラメチルアンモニウム（ＴＭＡＨ）又は水酸化アンモニウム（ＮＨ４ＯＨ）等を用いてもよい。
ｐ型領域５０ｐの第２のナノ構造体５４は、ｎ型領域５０ｎ上にマスク（図示せず）を形成し、第２のナノ構造体５４の材料に対して選択的なエッチング液を用いてウェットエッチング等の等方性エッチング処理を行うことにより除去され、第２のナノ構造体５４に比べて、第１のナノ構造体５２、基板５０、ＳＴＩ領域６８は相対的にエッチングされない。第２のナノ構造体５４が、例えば、ＳｉＧｅを含み、第１のナノ構造体５２が、例えば、Ｓｉ又はＳｉＣを含む実施形態においては、フッ化水素、その他のフッ素系のエッチング剤等を用いて、ｐ型領域５０ｐの第２のナノ構造体５４を除去してもよい。
図２５Ａ及び２５Ｂにおいて、ゲートを置換するためにゲート誘電体１００及びゲート電極１０２が形成されている。ゲート誘電体１００は、第２の凹部９８内にコンフォーマルに堆積される。ｎ型領域５０ｎでは、基板５０の上面及び側壁、並びに、第２のナノ構造体５４の上面、側壁及び底面にゲート誘電体層１００が形成され、ｐ型領域５０ｐでは、基板５０の上面及び側壁、並びに、第１のナノ構造体５２の上面、側壁及び底面にゲート誘電体層１００が形成されてもよい。ゲート誘電体１００は、第１のＩＬＤ９６、ＣＥＳＬ９５、第１のスペーサ８１及びＳＴＩ領域６８の上面に堆積されてもよい。
いくつかの実施形態によれば、ゲート誘電体層１００は、酸化物、金属酸化物など、またはそれらの組み合わせなどである１つまたは複数の誘電体層を含む。例えば、ゲート誘電体は、シリコン酸化膜と、シリコン酸化膜上の金属酸化膜とから構成されていてもよい。幾つかの実施形態では、ゲート誘電体層１００は、高誘電体材料を含み、これらの実施形態では、ゲート誘電体層１００は、ｋ値が７．０よりも大きく、ハフニウム、アルミニウム、ジルコニウム、ランタン、マンガン、バリウム、チタン、鉛及びこれらの組み合わせの金属酸化物又はシリケートを含んでいてもよい。ゲート誘電体１００の形成方法としては、分子線堆積法（ＭＢＤ）、ＡＬＤ法、ＰＥＣＶＤ法等が挙げられる。
ゲート電極１０２は、ゲート誘電体１００上に堆積され、第２の凹部９８の残りの部分を埋め込む。ゲート電極１０２は、窒化チタン、酸化チタン、窒化タンタル、炭化タンタル、コバルト、ルテニウム、アルミニウム、タングステン、またはこれらの組み合わせ、またはこれらの多層などの金属含有材料を含んでいてもよい。例えば、図２５Ａ及び図２５Ｂでは、単層のゲート電極１０２を示しているが、ゲート電極１０２は、任意の層数のライナー層、任意の層数の仕事関数調整層、及びフィル材を備えていてもよい。ゲート電極１０２を構成する層の任意の組み合わせは、ｎ型領域５０ｎおいては、隣り合う第２のナノ構造体５４の間及び第２のナノ構造体５４Ａと基板５０との間に堆積されてもよいし、ｐ型領域５０ｐにおいては、隣り合う第１のナノ構造体５２の間に堆積されてもよい。
ｎ型領域５０ｎ及びｐ型領域５０ｐにおけるゲート誘電体層１００の形成と、各領域におけるゲート誘電体層１００の形成と、各領域におけるゲート電極１０２の形成と、が同時に行われ、各領域におけるゲート電極１０２の形成が同時に行われてもよい。また、各領域のゲート誘電体層１００を別々の工程で形成してもよく、ゲート誘電体層１００を異なる材料及び／又は異なる層数で形成してもよく、各領域のゲート電極１０２を別々の工程で形成してもよく、ゲート電極１０２を異なる材料及び／又は異なる層数で形成してもよい。また、異なる工程を用いる場合には、マスク工程を種々変更して適切な領域をマスクして露光してもよい。
第２の凹部９８を充填した後、ＣＭＰ等の平坦化処理を行い、第１のＩＬＤ９６の上面上の余剰部分のゲート誘電体１００及びゲート電極１０２の材料を除去してもよい。このようにして、ゲート電極１０２及びゲート誘電体１００の材料の残りの部分が、形成されたナノＦＥＴの置換ゲート構造となる。ゲート電極１０２及びゲート誘電体１００を総称して「ゲート構造」と呼ぶことがある。
図２６Ａ～図２６Ｃに示すように、ゲート構造（ゲート誘電体１００及びその上のゲート電極１０２を含む）をリセスすることにより、ゲート構造の直上及び第１のスペーサ８１の対向部間にリセスを形成する。この凹部に、窒化シリコン、酸窒化シリコン等の誘電体材料からなるゲートマスク１０４を１層以上充填し、平坦化処理を行うことにより、第１のＩＬＤ９６上に延在する余分な誘電体材料を除去する。続いて、形成されたゲートコンタクト（図２７Ａ～２８Ｃを組み合わせて後述するゲートコンタクト１１４など）がゲートマスク１０４を貫通して凹状ゲート電極１０２の上面に接触する。
さらに図２６Ａ～Ｃに示すように、第１のＩＬＤ９６上およびゲートマスク１０４上に、第２のＩＬＤ１０６を堆積する。いくつかの実施形態では、第２のＩＬＤ１０６は、ＦＣＶＤによって形成された流動性膜である。第２のＩＬＤ１０６は、例えば、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＵＳＧ等の誘電体材料で形成され、ＣＶＤ、ＰＥＣＶＤ等の任意の方法で堆積することができる。
図２７Ａ～Ｃに示すように、第２のＩＬＤ１０６、第１のＩＬＤ９６、ＣＥＳＬ９５及びゲートマスク１０４をエッチングして、エピタキシャルソース／ドレイン領域９２及び／又はゲート構造の表面を露出させる第３の凹部１０８を形成する。第３の凹部１０８は、ＲＩＥ、ＮＢＥ等の異方性エッチングプロセスを用いたエッチングにより形成することができる。第３の凹部１０８は、第２のＩＬＤ１０６および第１のＩＬＤ９６を介して第１のエッチング工程でエッチングされ、ゲートマスク１０４を介して第２のエッチング工程でエッチングされ、その後、ＣＥＳＬ９５を介して第３のエッチング工程でエッチングされてもよい。第１のエッチング工程および第２のエッチング工程により、第２のＩＬＤ１０６上にフォトレジスト等のマスクを形成し、パターニングすることにより、第２のＩＬＤ１０６の一部をマスクしてもよい。本実施形態では、エッチング工程がオーバーエッチングされるため、第３の凹部１０８は、エピタキシャルソース・ドレイン領域９２及び／又はゲート構造内にまで延びており、第３の凹部１０８の底部は、エピタキシャルソース・ドレイン領域９２及び／又はゲート構造よりも下側（基板側）に位置している。また、図２７Ｂでは、第３の凹部１０８は、エピタキシャルソース・ドレイン領域９２とゲート構造とを同一の断面で露出させているが、種々の実施形態において、エピタキシャルソース・ドレイン領域９２とゲート構造とを異なる断面で露出させることにより、その後に形成されるコンタクト同士がショートするおそれを低減することができる。第３の凹部１０８を形成した後、エピタキシャルソース・ドレイン領域９２上にシリサイド領域１１０を形成する。シリサイド領域１１０は、例えば、下地のエピタキシャルソースドレイン領域９２の半導体材料（例えば、シリコン、シリコンゲルマニウム、ゲルマニウム）と反応してシリサイドまたはジャーマニド領域を形成する金属（図示せず）を、エピタキシャルソースドレイン領域９２の露出部分に堆積した後、熱アニール処理を行ってシリサイド領域１１０を形成することにより形成される。その後、堆積した金属の未反応部分を、例えばエッチング処理により除去する。シリサイド領域１１０をシリサイド領域と呼ぶが、シリサイド領域１１０は、ジャーマニド領域であってもよいし、シリコンジャーマニド領域（例えば、シリサイドとジャーマニドとからなる領域）であってもよい。一実施形態では、シリサイド領域１１０は、ＴｉＳｉを含み、約２ｎｍ～約１０ｎｍの範囲の厚さを有している。
次に、図２８Ａ～図２８Ｃに示すように、第３の凹部１０８内にコンタクト１１２、１１４（コンタクトプラグともいう）を形成する。コンタクト１１２、１１４は、バリア層、拡散層、充填材などの層を１層以上有していてもよい。例えば、コンタクト１１２及び１１４は、バリア層と導電材料（図示せず）とを含み、下地の導電性材料（図示した実施形態では、ゲート電極１０２及び／又はシリサイド領域１１０）と電気的に接続されている。コンタクト１１４は、ゲート構造（例えば、ゲート電極１０２）に電気的に接続され、ゲートコンタクトと呼ばれてもよいし、コンタクト１１２は、シリサイド領域１１０に電気的に接続され、ソース／ドレインコンタクトと呼ばれてもよい。バリア層は、チタン、窒化チタン、タンタル、窒化タンタル等を含んでいてもよい。導電性材料１１８としては、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等を用いることができる。なお、第２のＩＬＤ１０６の表面から余分な材料を除去するために、ＣＭＰ等の平坦化処理を行ってもよい。
図２８Ａ～図２８Ｃでは、各エピタキシャルソース・ドレイン領域９２に達するコンタクト１１２を示しているが、一部のエピタキシャルソース・ドレイン領域９２からコンタクト１１２を省略してもよい。例えば、特に図示しないが、１つ以上のエピタキシャルソース／ドレイン領域９２の裏面から導電性部材（例えば、パワーレール）を後付けしてもよい。これらの特定のエピタキシャルソース／ドレイン領域９２については、ソース／ドレインコンタクト１１２を省略してもよいし、上層の導電線と電気的に接続されていないダミーコンタクト（図示せず）であってもよい。
図２９Ａ～図３７Ｃにおいて、多層ｐマスク層２００は、図１１Ａ～図１１Ｂに示した構造の図２９Ａ～図２９Ｂの他の方法で形成されてもよい。例えば、第１のｐマスク層２０４を形成し、上部を改質して第２のｐマスク層２０８を形成することにより、多層ｐマスク層２００を形成してもよい。また、多層ｎマスク層３００も同様に形成することができる。いずれの場合においても、以下に詳述する方法は、多層ｐマスク層２００および多層ｎマスク層３００について上述した効果と同様の効果を奏する。
図３０Ａ～図３０Ｂにおいて、第１のｐマスク層２０４は、ｎ型領域５０ｎ及びｐ型領域５０ｐの構造上に形成されていてもよい。第１のｐマスク層２０４（例えば、酸化アルミニウム）は、図１２Ａ～図１２Ｂを組み合わせて前述したいずれかの方法を用いて形成することができる。
上述したように、第１のｐマスク層２０４を形成した後、第１のｐマスク層２０４の露出面は実質的に平滑であり、第１のｐマスク層２０４の表面は実質的に非晶質であってもよい。また、第１のｐマスク層２０４は、厚さＴ１（図３１Ｃ～３１Ｄ参照）が０．１ｎｍ～１０００ｎｍ、密度が１．２ｇ／Ｃｍ３～４ｇ／Ｃｍ３、表面粗さが０．０５ｎｍ～５ｎｍとなるように堆積することができる。
図３１Ａ～図３１Ｄにおいて、第２のｐマスク層２０８は、第１のｐマスク層２０４上に他の層を堆積するのではなく、第１のｐマスク層２０４の上部を改質することにより形成されてもよい。以下で詳しく説明するいくつかの実施形態（図３１Ａ～３１Ｃを参照）では、改質は、第１のｐマスク層２０４の処理２１０を含むことができる。より詳細に後述する他の実施形態（図３１Ａ、３１Ｂ及び３１Ｄを参照）では、改質は、第１のｐマスク層２０４のドーパント注入２２０を含むことができる。
具体的には、図３１Ａ～図３１Ｃに示すように、第２のｐマスク層２０８を形成する処理２１０は、イオン処理（例えば、プラズマ処理）であってもよいし、アソーク処理であってもよい。例えば、プラズマ処理の場合、プラズマ前駆体はプラズマイオンに変換され、第１のｐマスク層２０４上を流れる。ソーク処理の場合には、第１のｐマスク層２０４上に前駆体ガスを流す。いずれの場合も、プラズマイオンまたは前駆体ガスは、第１のｐマスク層２０４の露出面と反応してもよい。プラズマイオンや前駆体ガスは、第１のｐマスク層２０４にさらに拡散及び／又は反応し、図３１Ｃに示すように、第２のｐマスク層２０８の全体に不純物２１２の濃度勾配（例えば、直線的な勾配）が生じることがある。処理２１０は、さらに第１のｐマスク層２０４に変化してもよい。例えば、第１のｐマスク層２０４は、処理２１０に続いて、密度が増加または減少してもよいし、厚さｔ２が増加または減少してもよい。このようにして形成された第２のｐマスク層２０８は、第１のｐマスク層２０４の一部または全部の上に形成され、拡散して第１のｐマスク層２０４の上部を第２のｐマスク層２０８の一部に変換する。
図３１Ｃは、図３１Ｂの領域２０２を拡大して示している。なお、図示された領域２０２は、多層ｐマスク層２００のうち、構造体上に配置された多層ｐマスク層２００の一部または全部を代表して示している。このように、不純物２１２が第２のｐマスク層２０８を介して濃度勾配（例えば、線形勾配）を有するように処理２１０を行ってもよい（例えば、第２のｐマスク層の一部が第１のｐマスク層２０４の上部であってもよい）。例えば、第２のｐマスク層２０８の最上層の領域の方が不純物２１２の総濃度が高く、第２のｐマスク層２０８の最下層の領域又はバルクの領域（例えば、最上層の領域よりも第１のｐマスク層２０４に近い領域又は近い領域）の方が不純物２１２の総濃度が低くてもよい。場合によっては、第１のｐマスク層２０４と第２のｐマスク層２０８との間に区別できない境界があってもよい。例えば、処理２１０に続いて、第１のｐマスク層２０４の厚さＴ２を０．５ｎｍ～８ｎｍ程度とし、第２のｐマスク層２０８の厚さＴ３を０．５ｎｍ～８ｎｍ程度とすることができる。種々の実施形態において、厚さＴ２と厚さＴ３との和は、厚さＴ１程度であってもよいし、厚さＴ１未満であってもよいし、厚さＴ１より大きくてもよい。また、第２のｐマスク層２０８は、密度が１．２ｇ／Ｃｍ３～４ｇ／Ｃｍ３、表面粗さが０．０５ｎｍ～５ｎｍであってもよい。
第２のｐマスク層２０８は、第１のｐマスク層２０４上に窒素ガスから生成される副イオンを流した窒素を処理２１０に用いることにより形成される。例えば、２０ｓＣＣｍ～２ｓｌｍ程度の流量で窒素イオンを流してもよい。処理２１０は、５０～１２００℃程度の温度で、０．５Ｔｏｒｒ～１００Ｔｏｒｒ程度の圧力で行うことができる。このように、第２のｐマスク層２０８は、上部の窒素濃度が約１ｘ１０１５Ａｔｏｍｓ／Ｃｍ３～約１ｘ１０２２Ａｔｏｍｓ／Ｃｍ３であり、バルク部の窒素濃度が約１ｘ１０１０Ａｔｏｍｓ／Ｃｍ３～約１ｘ１０１７Ａｔｏｍｓ／Ｃｍ３であってもよい。
または、第１のｐマスク層２０４上にアンモニアからなるイオンを流すアンモニアを用いた第２のｐマスク層２０８を形成する。アンモニアイオンは、第１のｐマスク層２０４に実質的に拡散しないことが好ましい。これにより、第２のｐマスク層２０８は、第１のｐマスク層２０４の露出面に結合した-ＮＨ２官能基の単層で構成することができる。この第１のｐマスク層２０４の表面における結合の変化は、多くの場合、第１のｐマスク層２０４内の-ＮＨ２官能基近傍の他の結合に影響を及ぼし、厚さＴ２が厚さＴ１と異なる場合がある。例えば、アンモニアイオンは、２０ｓＣＣｍ～２ｓｌｍ程度の流量で流すことができる。処理２１０は、約５０～約６５０℃の温度で、約０．５Ｔｏｒｒ～約１００Ｔｏｒｒの圧力で行うことができる。このように、第２のｐマスク層２０８は、上部の窒素濃度（アンモニア反応および結合からの）が約１ｘ１０１５Ａｔｏｍｓ／Ｃｍ３～約１ｘ１０２２Ａｔｏｍｓ／Ｃｍ３であり、バルク部の窒素濃度が約１ｘ１０１０Ａｔｏｍｓ／Ｃｍ３～約１ｘ１０１７Ａｔｏｍｓ／Ｃｍ３であってもよい。
アンモニアを用いた処理２１０を用いた異なる実施形態では、アンモニアイオンが第１のｐマスク層２０４に拡散する。例えば、アンモニアイオンは、２０ｓＣＣｍ～２ｓｌｍ程度の流量で流すことができる。処理２１０は、５０～１２００℃程度の温度で、０．５Ｔｏｒｒ～１００Ｔｏｒｒ程度の圧力で行うことができる。このように、第２のｐマスク層２０８は、上部の窒素濃度（アンモニア反応および結合からの）が約１ｘ１０１５Ａｔｏｍｓ／Ｃｍ３～約１ｘ１０２２Ａｔｏｍｓ／Ｃｍ３であり、バルク部の窒素濃度が約１ｘ１０１０Ａｔｏｍｓ／Ｃｍ３～約１ｘ１０１７Ａｔｏｍｓ／Ｃｍ３であってもよい。
さらに他の実施形態では、シリコンを用いた処理２１０を用いて第２のｐマスク層２０８を形成し、シリコン前駆体を第１のｐマスク層２０４上に流す（例えば、ソーク処理）。シリコン前駆体は、シラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、ジヨードシラン（ＳｉＨ２Ｉ２）、ＳｉＨ２Ｉ２、ＳｉＣｌ４等を含んでいてもよく、これらの任意の組み合わせを含んでいてもよい。例えば、２０ｓＣＣｍ～１０００ｓＣＣｍの流量でシリコン前駆体を流してもよい。処理２１０は、例えば、５０～６５０℃程度の温度で、０．５Ｔｏｒｒ～１０Ｔｏｒｒ程度の圧力で行うことができる。このように、第２のｐマスク層２０８は、上部のシリコン濃度が約１ｘ１０１５Ａｔｏｍｓ／Ｃｍ３～約１ｘ１０２２Ａｔｏｍｓ／Ｃｍ３であり、バルク部のシリコン濃度が約１ｘ１０１０Ａｔｏｍｓ／Ｃｍ３～約１ｘ１０１７Ａｔｏｍｓ／Ｃｍ３であってもよい。
処理２１０を用いて第２のｐマスク層２０８の形成する代わりに、３１Ａ、１Ｂおよび３１Ｄは、第１のｐマスク層２０４でドーパント２２２を利用してエクスサイチュドーピングする場合、ドーパント注入２２０を使用して、第２のｐマスク層２０８を形成することを示している。ドーパント２２２は、第１のｐマスク層２０４の露出した表面（例えば、上面）に衝突し、その下の所定の深さに達するように注入されることができ、その結果、図３１Ｄに示すように、第２のｐマスク層２０８全体にわたってドーパント２２２の実質的に一貫した濃度が得られる。ドーパント注入２２０は、さらに、第１のｐマスク層２０４に変化をもたらすことができる。例えば、第１のｐマスク層２０４は、ドーパント注入２２０後、増加または減少する密度および／または増加または減少する厚さＴ２を有することができる。得られた第２のｐマスク層２０８は、第１のｐマスク層２０４の一部または全部の上に形成され、第１のｐマスク層２０４の上部を第２のｐマスク層２０８の一部に変換する。
本実施形態において、ドーパント注入２２０は、第２のｐマスク層２０８を貫通してドーパント２２２の濃度が実質的に均一となるように（例えば、第２のｐマスク層の一部が第１のｐマスク層２０４の上部となるように）行われてもよい。すなわち、第２のｐマスク層２０８の全体の厚さＴ２は、同じ濃度のドーパント２２２（例えば、ドーパント２２２の元素）を含んでいてもよい。例えば、処理２１０に続いて、第１のｐマスク層２０４の厚さＴ２を０．５ｎｍ～８ｎｍ程度とし、第２のｐマスク層２０８の厚さＴ３を０．５ｎｍ～８ｎｍ程度とすることができる。種々の実施形態において、厚さＴ２と厚さＴ３との和は、厚さＴ１程度であってもよいし、厚さＴ１未満であってもよいし、厚さＴ１より大きくてもよい。また、第２のｐマスク層２０８は、密度が１．２ｇ／Ｃｍ３～４ｇ／Ｃｍ３であり、表面粗さが０．５ｎｍ～５ｎｍであることが好ましい。
窒化シリコン系ドーパントのドーパント注入２２０を用いて第２のｐマスク層２０８を形成することにより、第１のｐマスク層２０４の上面に高エネルギーでシリコンイオン及び窒素イオンを注入する。例えば、シリコンイオンを１ｅＶ～１０ｅＶ程度のエネルギーで注入し、窒素イオンを１ｅＶ～１０ｅＶ程度のエネルギーで注入してもよい。注入２２０のシリコンイオン注入及び窒素イオン注入は、任意の順序で行ってもよいし、同時に行ってもよい。ドーパント注入２２０は、約５０度の温度で、約１×１０―９Ｔｏｒｒ～約１×１０―５Ｔｏｒｒの圧力で約５００度の間に行うことができる。第２のｐマスク層２０８は、シリコン濃度が約１ｘ１０１５Ａｔｏｍｓ／Ｃｍ３～約１ｘ１０２２Ａｔｏｍｓ／Ｃｍ３であり、窒素濃度が約１ｘ１０１５Ａｔｏｍｓ／Ｃｍ３～約１ｘ１０２２Ａｔｏｍｓ／Ｃｍ３であってもよい。
または、シリコンゲルマニウムのドーパント注入２２０を用いて、シリコンイオンおよびゲルマニウムイオンを第１のｐマスク層２０４の上面に高エネルギーで注入することにより、第２のｐマスク層２０８を形成する。例えば、シリコンイオンを１ｅＶ～１０ｅＶ程度のエネルギーで注入し、ゲルマニウムイオンを１ｅＶ～１０ｅＶ程度のエネルギーで注入してもよい。シリコンイオン注入とゲルマニウムイオン注入は、任意の順序で行ってもよいし、同時に行ってもよい。ドーパント注入２２０は、約５０度の温度で、約１×１０―９Ｔｏｒｒ～約１×１０―５Ｔｏｒｒの圧力で約５００度の間に行うことができる。第２のｐマスク層２０８は、シリコン濃度が約１ｘ１０１７Ａｔｏｍｓ／Ｃｍ３～約１ｘ１０２２Ａｔｏｍｓ／Ｃｍ３であり、ゲルマニウム濃度が約１ｘ１０１７Ａｔｏｍｓ／Ｃｍ３～約１ｘ１０２２Ａｔｏｍｓ／Ｃｍ３であってもよい。
他の実施形態では、第２のｐマスク層２０８は、ゲルマニウムイオンのみを第１のｐマスク層２０４の上面に高エネルギーで注入するゲルマニウムドーパント注入２２０を用いて形成される。ゲルマニウムイオンは、例えば、１ｅＶ～１０ｅＶ程度のエネルギーで注入することができる。ドーパント注入２２０は、約５０度の温度で、約１×１０―９Ｔｏｒｒ～約１×１０―６の圧力で約５００度の間に行うことができる。第２のｐマスク層２０８のゲルマニウム濃度は、１ｘ１０１７Ａｔｏｍｓ／Ｃｍ３～約１ｘ１０２２Ａｔｏｍｓ／Ｃｍ３程度とすることができる。
図３２Ａ～図３２Ｂでは、図１４Ａ～図１４Ｂで説明したように、ｎ型領域５０ｎから多層ｐマスク層２００が除去されている。図３３Ａ～図３３Ｃでは、図１５Ａ～図１５Ｃで説明したように、ｎ型領域５０ｎ上にソース・ドレインエピタキシャル領域９２が形成され、ｐ型領域５０ｐ内の多層ｐマスク層２００上にノジュール９２Ｎが形成されている。図３４Ａ～図３４Ｃでは、、図１６Ａ～図１６Ｃで説明したように、ｐ型領域５０ｐから多層ｐマスク層２００及びノジュール９２Ｎが除去されｎ型領域５０ｎ及びｐ型領域５０ｐの構造上に第１のｎマスク層３０４（例えば、酸化アルミニウム）が形成されている。
第１のｎマスク層３０４を形成した後、第１のｎマスク層３０４の露出面は、実質的に平滑であり、実質的に又は全体が非晶質であってもよい。例えば、第１のｎマスク層３０４は、厚さＴ４（図３５Ｄ～図３５Ｅ参照）が０．５ｎｍ～１０ｎｍ、密度が１．２ｇ／Ｃｍ３～４ｇ／Ｃｍ３、表面粗さが０．５ｎｍ～５ｎｍとなるように堆積することが好ましい。
図３５Ａ～図３５Ｅにおいて、第２のｎマスク層３０８は、第１のｎマスク層３０４を、図３１Ａ～図３１Ｄの第２のｐマスク層２０８の形成（例えば、処理２１０、またはドーパント注入２２０）と同様の方法、材料、仕様に変更することにより形成することができる。
例えば、図３５Ａ～図３５Ｄを参照して、いくつかの実施形態によると、第２のｎマスク層３０８は、上述したように、第１のｎマスク層３０４上に、イオン処理（例えば、プラズマ処理）やソーク処理などの処理３１０を用いて形成されてもよい。上述したように、プラズマイオンや前駆体ガスは第１のｎマスク層３０４に拡散して反応し、図３５Ｄに示すような不純物３１２の濃度勾配が生じる場合がある。
あるいは、図３５Ａ～Ｃおよび図３５Ｅに示すように、第１のｎマスク層３０４上にドーパント注入３２０を用いて第２のｎマスク層３０８を形成してもよい。また、上述したように、第１のｎマスク層３０４にドーパント３２２が高エネルギーで導入されることにより、図３５Ｅに示すように、ドーパント３２２の濃度がほぼ一定となる。
図３６Ａ～図３６Ｃにおいて、図１８Ａ～図１８Ｃで説明したように、ｐ型領域５０ｐから多層ｎマスク層３００を除去する。図３７Ａ～図３７Ｃでは、図１９Ａ～図１９Ｃで説明したように、ｐ型領域５０ｐ上にソース・ドレインエピタキシャル領域９２が形成され、ｎ型領域５０ｎ内の多層ｎマスク層３００上にノジュール９２Ｎが形成されている。また、図２０Ａ～図２０Ｄに示すように、ｎ型領域５０ｎから多層ｎマスク層３００及びノジュール９２Ｎを除去する。以上のようにして、図２１～図２８に示すように、半導体装置の製造を進めることができる。
なお、多層ｎマスク層３００の形成には、上述した多層ｐマスク層２００の形成方法のいずれを用いてもよい。多層ｎマスク層３００を形成する工程は、多層ｐマスク層２００を形成する工程と同一または同様の工程であってもよいし、異なる工程であってもよい。また、多層のｎマスク層３００（及びｐ型領域５０ｐのエピタキシャルソース／ドレイン領域９２）は、多層のｐマスク層２００（及びｎ型領域５０ｎのエピタキシャルソース／ドレイン領域９２）を形成する前に形成してもよいことは、当業者には理解されるところである。
上述したように、多層ｐマスク層２００は、第１のｐマスク層２０４（例えば、ＡＬＤ法、ＣＶＤ法）と第２のｐマスク層２０８（例えば、ＣＶＤ法、積層法）とで使用される異なる堆積工程で形成されてもよい。あるいは、第１のｐマスク層２０４を形成した後、第１のｐマスク層２０４の上部を、例えば、プラズマ処理やソーク処理などの処理やドーパント注入などを用いて改質することにより、多層のｐマスク層２００を形成してもよい。また、多層ｎマスク層３００は、多層ｐマスク層２００と同じ方法で形成してもよいし、異なる方法で形成してもよい。
例えば、多層ｐマスク層２００は、第１のｐマスク層２０４と第２のｐマスク層２０８とで使用される異なる堆積工程で形成され、多層ｎマスク層３００は、第１のｎマスク層３０４をエクスサイチュドーピングすることで形成されてもよい。他の実施形態では、多層ｐマスク層２００は、第１のｐマスク層２０４をエクスサイチュドーピングして形成し、多層ｎマスク層３００は、第１のｎマスク層３０４と第２のｎマスク層３０８とで使用される異なる堆積工程で形成してもよい。
実施形態によれば、効果が得られる。例えば、ここに開示される実施形態によれば、エピタキシャルソース・ドレイン領域９２の形成における歩留まり及び有効性を向上させることができる。特に、金属酸化物からなる第１のマスク層（例えば、第１のｐマスク層２０４および第１のｎマスク層３０４）を形成することにより、技術の進展に伴って微細化しつつある限界寸法を超えて完全な保護層を形成するマスク層を薄くすることができる。また、第１のマスク層の上に第２のマスク層（例えば、第２のｐマスク層２０８、第２のｎマスク層３０８）を形成することにより、上述したように、第２のマスク層を、誘電体及び／又は所定の半導体材料を用いた堆積又は処理により形成することができる。まず、第２のマスク層を形成することにより、第１のマスク層の平滑な露出面を所定の化学組成の粗な露出面に変換して状態利益を得ることができる。このようにして露出した多層ｐマスク層２００および多層ｎマスク層３００の表面は、第１のｐマスク層２０４および第１のｎマスク層３０４のみの表面と比較して、エピタキシャルソース・ドレイン領域９２を形成する際のエピタキシャル成長の選択性が低い。次に、エピタキシャル成長の選択比が低いほど、エピタキシャル成長に伴うエピタキシャルエッチング工程の回数や時間を最小限に抑えることで、線幅制御性を向上させることができる。最後に、多層マスク層上へのエピタキシャル成長が抑制されることにより、マスク層上に配置された大きなエピタキシャル材料のノジュール９２Ｎや多数のエピタキシャル材料のノジュール９２Ｎに阻害されることなく、より容易に（例えば、等方性のウェットエッチングにより）多層マスク層を除去することができる。
基板上に半導体層を形成する工程と、前記半導体層の一部をエッチングして第１の凹部及び第２の凹部を形成する工程と、前記半導体層の上に第１のマスク層を形成する工程と、前記第１のマスク層の上に第１のマスク層を形成する工程と、前記第２のマスク層を形成した後、前記第１のマスク層の一部の上に前記第２のマスク層を形成する工程と、前記第１のマスク層をエッチングして前記半導体層を露出させる工程と、前記第１の凹部に第１の半導体材料を形成する工程と、前記第１のマスク層を除去する工程と、を含む方法。別の実施形態では、第１のマスク層は、酸化アルミニウムを含む。別の実施形態では、第２のマスク層を形成する工程は、第１のマスク層上に新たな材料層を堆積する工程を含む。別の実施形態では、第２のマスク層を形成する工程は、第１のマスク層を第１の薬液で改質して、第１のマスク層の上部を第２のマスク層に変換する工程を含む。別の実施形態では、第１のマスク層を改質した後、第２のマスク層は、第１の薬液の元素の濃度勾配を含む。別の実施形態では、第１のマスク層を改質した後、第２のマスク層の全体の厚さは、第１の薬液の元素の濃度が同じである。別の実施形態では、半導体層上に第２のマスク層を形成する工程と、第２のマスク層をエッチングして半導体層を露出させる工程と、第２の凹部内に第２の半導体材料を形成する工程と、をさらに含む。別の実施形態では、第１のマスク層を形成する工程は、原子層堆積法により第１のマスク層を堆積する工程を含む。別の実施形態では、第２のマスク層を形成する工程は、第１のマスク層にドーパントを注入する工程を含む。
第１の基板上に半導体層を形成する工程と、前記半導体層をエッチングして、第１の領域に第１の凹部を形成し、第２の領域に第２の凹部を形成する工程と、前記第１の領域及び前記第２の領域上に第１のマスク層の第１の部分を堆積する工程と、前記第１のマスク層の前記第１の部分上に第２のマスク層を形成する工程と、前記第２の領域上から前記第１のマスク層及び前記第２のマスク層を除去する工程と、前記第２の凹部内に第１のエピタキシャルソースドレイン領域を形成する工程と、前記第１のマスク層の残部及び前記第２のマスク層の残部を除去する工程と、前記第１の領域及び前記第２の領域上に第３のマスク層の第１の部分を堆積する工程と、前記第３のマスク層の前記第１の部分上に第４のマスク層を形成する工程と、前記第１の領域上から前記第３のマスク層及び前記第４のマスク層を除去する工程と、前記第１の凹部内に第２のエピタキシャルソースドレイン領域を形成する工程と、前記第３のマスク層の残部及び前記第４のマスク層の残部を除去する工程と、前記半導体層上にゲート構造を形成する工程と、を有する。本発明の好ましい態様は、前記第１のマスク層の前記第１の部分上に、前記第１のマスク層の前記第２の部分を形成する工程をさらに含み、前記第２のマスク層を形成する工程は、前記第１のマスク層の前記第２の部分を前記第２のマスク層に変換する工程を含むことを特徴とする。別の実施形態では、第１のマスク層の第２の部分を第２のマスク層に変換した後、第２のマスク層は、不純物の濃度勾配を直線状に含む。別の実施形態では、第１のマスク層の第２の部分を第２のマスク層に変換した後、第２のマスク層は、全体に亘って同じ濃度を含む。別の実施形態においては、第１のマスク層は、金属酸化物を含み、第２のマスク層は、シリコン、ゲルマニウムおよび窒素のうちの少なくとも１つを含む。
一実施形態において、基板上に、第１の厚さを有する第１のマスク層を堆積する工程と、前記第１のマスク層上に、前記第２のマスク層を形成した後、前記第１の厚さとは異なる第２の厚さを有し、前記第２のマスク層を第３の厚さとする第２のマスク層を形成する工程と、前記第１のマスク層及び前記第２のマスク層を異方性エッチングして前記基板の一部を露出させる工程と、前記第２のマスク層上に、第１の半導体材料及び前記基板の一部上に、第２の半導体材料を成長させる工程と、前記第１のマスク層及び前記第２のマスク層を等方性エッチングして除去する工程と、を含む方法。別の実施形態においては、第１の半導体材料は不連続なノジュールを含み、第２の半導体材料は連続している。別の実施形態においては、第２の厚さと第３の厚さとの和は、第１の厚さよりも大きい。別の実施形態においては、第２の厚さと第３の厚さとの和は、第１の厚さと同程度である。別の実施形態では、第２のマスク層を形成する工程は、第１のマスク層の上部を処理する工程を含む。別の実施形態では、第２のマスク層を形成する工程は、露出した第１のマスク層の上面に官能基を付与する工程を含む。
上述したいくつかの実施形態の概要は、当業者が本開示の態様をよりよく理解するために詳細に説明したものである。当業者であれば、本明細書に記載された実施形態と同様の目的を達成するために、他の工程や構造を設計、変更すること、および／または同一の効果を達成することは容易であることを理解されるべきである。当業者であれば、これらと均等な構成については、本発明の趣旨及び範囲から逸脱することなく、種々の変更、置換及び変更を加えることが可能であることを認識すべきである。

Claims (20)

  1. 基板上に半導体層を形成する工程と、
    前記半導体層の一部をエッチングして第１の凹部及び第２の凹部を形成する工程と、
    半導体層上に第１のタイプのマスク層を形成する工程と、
    前記第１のタイプのマスク層をエッチングして半導体層を露出させる工程と、
    前記第１の凹部に第１の半導体材料を形成する工程と、
    前記第１のタイプのマスク層を除去する工程と、
    を含み、
    半導体層上に第１のタイプのマスク層を形成する工程は、
    半導体層上に第１のマスク層を形成する工程と、
    第２のマスク層を形成する工程とを含み、
    前記第２のマスク層を形成した後、前記第２のマスク層を前記第１のマスク層の一部の上に位置させる方法。
  2. 前記第１のマスク層は、酸化アルミニウムを含むことを特徴とする請求項１に記載の方法。
  3. 前記第２のマスク層を形成する工程は、前記第１のマスク層上に新たな材料層を堆積する工程を含む請求項１に記載の方法。
  4. 前記第２のマスク層を形成する工程は、前記第１のマスク層を第１の化学物質で修飾することにより、前記第１のマスク層の上部を前記第２のマスク層に変換する工程を含む、請求項１に記載の方法。
  5. 前記第１のマスク層を改質した後、前記第１の化学物質の元素は、前記第２のマスク層において濃度勾配を有することを特徴とする請求項４に記載の方法。
  6. 前記第１のマスク層を改質した後、前記第１の化学物質の元素は、前記第２のマスク層の全体の厚さにおいて濃度が同じであることを特徴とする請求項４に記載の方法。
  7. 半導体層上に第２のマスク層を形成する工程と、
    前記第２のマスク層をエッチングして半導体層を露出させる工程と、
    前記第２の凹部内に第２の半導体材料を形成する工程と、
    をさらに含む請求項１に記載の方法。
  8. 前記第１のマスク層を形成する工程は、原子層堆積法により前記第１のマスク層を堆積する工程を含む請求項１に記載の方法。
  9. 前記第２のマスク層を形成する工程は、前記第１のマスク層に対してドーパント注入を行う工程を含む請求項１に記載の方法。
  10. 第１の基板上に半導体層を形成する工程と、
    前記半導体層をエッチングして、第１の領域に第１の凹部を形成し、第２の領域に第２の凹部を形成し、
    前記第１の領域及び前記第２の領域の上に、第１のマスク層の第１の部分を堆積させる工程と、
    前記第１のマスク層の前記第１の部分に第２のマスク層を形成する工程と、
    前記第２の領域から前記第１のマスク層および前記第２のマスク層を除去する工程と、
    前記第２の凹部内に第１のエピタキシャルソース・ドレイン領域を形成する工程と、
    前記第１のマスク層の残部および前記第２のマスク層の残部を除去する工程と、
    前記第１の領域及び前記第２の領域の上に、第３のマスク層の第１の部分を堆積する工程と、
    前記第３のマスク層の前記第１の部分に第４のマスク層を形成する工程と、
    前記第１の領域から前記第３のマスク層および前記第４のマスク層を除去する工程と、
    前記第１の凹部内に第２のエピタキシャルソース・ドレイン領域を形成する工程と、
    前記第３のマスク層の残部および前記第４のマスク層の残部を除去する工程と、
    前記半導体層上にゲート構造を形成する工程と、
    を含む方法。
  11. 前記第１のマスク層の前記第１の部分に前記第１のマスク層の第２の部分を形成する工程をさらに含み、
    前記第２のマスク層を形成する工程は、前記第１のマスク層の前記第２の部分を前記第２のマスク層に変換する工程を含む、
    請求項１０に記載の方法。
  12. 前記第１のマスク層の前記第２の部分を前記第２のマスク層に変換した後、前記第２のマスク層に含まれる不純物は線状の濃度勾配を有する、
    請求項１１に記載の方法。
  13. 前記第１のマスク層の前記第２の部分を前記第２のマスク層に変換した後、前記第２のマスク層は、全体に亘って同じ濃度を有する請求項１１に記載の方法。
  14. 前記第１のマスク層は、金属酸化物を含み、
    前記第２のマスク層はシリコン、ゲルマニウムおよび窒素のうちの１種または２種以上を含む、請求項１０に記載の方法。
  15. 基板上に第１の厚さを有する第１のマスク層を堆積する工程と、
    前記第１のマスク層上に第２のマスク層を形成する工程であって、前記第２のマスク層を形成した後、前記第１のマスク層の厚さが前記第１の厚さとは異なる第２の厚さになり、前記第２のマスク層が第３の厚さを有する工程と、
    前記第１のマスク層および前記第２のマスク層をエッチングして前記基材の一部を露出させる工程と、
    前記第２のマスク層上に第１の半導体材料を成長させ、前記基板の一部上に第２の半導体材料を成長させる工程と、
    前記第１のマスク層及び前記第２のマスク層をエッチングして除去する工程と、を含む方法。
  16. 前記第１の半導体材料は不連続なノジュールを含み、前記第２の半導体材料は連続していることを含む請求項１５に記載の方法。
  17. 前記第２の厚さと前記第３の厚さとの和は、前記第１の厚さよりも大きい請求項１５に記載の方法。
  18. 前記第２の厚さと前記第３の厚さとの和は、前記第１の厚さと同程度である請求項１５に記載の方法。
  19. 前記第２のマスク層を形成する工程は、前記第１のマスク層の上部を処理する工程を含む、請求項１５に記載の方法。
  20. 前記第２のマスク層を形成する工程は、前記第１のマスク層の露出した上面に官能基を付着させる工程である請求項１５に記載の方法。

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Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0154670B1 (en) * 1978-06-14 1991-05-08 Fujitsu Limited Process for producing a semiconductor device having insulating film
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9093555B2 (en) * 2013-07-25 2015-07-28 Texas Instruments Incorporated Method of CMOS manufacturing utilizing multi-layer epitaxial hardmask films for improved EPI profile
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
EP3127162B1 (en) * 2014-03-27 2021-01-20 Intel Corporation Germanium tin channel transistors
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
CN107924944B (zh) * 2015-09-11 2021-03-30 英特尔公司 磷化铝铟子鳍状物锗沟道晶体管
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10468412B2 (en) * 2016-06-28 2019-11-05 International Business Machines Corporation Formation of a semiconductor device with selective nitride grown on conductor
US10050107B1 (en) * 2017-02-13 2018-08-14 International Business Machines Corporation Nanosheet transistors on bulk material
US10008583B1 (en) 2017-05-08 2018-06-26 Samsung Electronics Co., Ltd. Gate-all-around nanosheet field-effect transistors and methods of manufacturing the same
WO2019055271A1 (en) * 2017-09-15 2019-03-21 Glo Ab OPTICAL EXTENSION IMPROVEMENT OF LIGHT-EMITTING DIODE SUB-PIXELS
US11398476B2 (en) * 2018-05-16 2022-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with hybrid fins
US11342411B2 (en) 2018-06-29 2022-05-24 Intel Corporation Cavity spacer for nanowire transistors
CN110729245A (zh) 2018-07-16 2020-01-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US11430892B2 (en) * 2019-05-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacers for gate-all-around transistors
US11430891B2 (en) * 2019-09-16 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all around structure with additional silicon layer and method for forming the same

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