TWI832437B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TWI832437B
TWI832437B TW111135436A TW111135436A TWI832437B TW I832437 B TWI832437 B TW I832437B TW 111135436 A TW111135436 A TW 111135436A TW 111135436 A TW111135436 A TW 111135436A TW I832437 B TWI832437 B TW I832437B
Authority
TW
Taiwan
Prior art keywords
layer
gate dielectric
metal
thickness
oxide
Prior art date
Application number
TW111135436A
Other languages
English (en)
Other versions
TW202322397A (zh
Inventor
李欣樺
李達元
林揆倫
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202322397A publication Critical patent/TW202322397A/zh
Application granted granted Critical
Publication of TWI832437B publication Critical patent/TWI832437B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一種半導體裝置。半導體裝置包括：介面層，設置在通道區上方；閘極介電結構，設置在通道區上方；以及閘極電極，設置在閘極介電結構上方。閘極介電結構包括：第一金屬的氧化物的第一層，設置在介面層上方；以及第二金屬的氧化物或矽酸鹽的第二層，設置在第一層上方。第一層具有第一厚度，第二層具有第二厚度，第二厚度至少比第一厚度大三倍。第一金屬的氧化物的氧面密度大於第二金屬的氧化物的氧面密度。

Description

半導體裝置及其形成方法
本發明實施例係有關於一種半導體裝置以及其形成方法，且特別關於一種包括多層閘極介電結構的半導體裝置以及其形成方法。
半導體裝置被使用在各式各樣的電子應用中，例如，個人電腦、手機、數位相機以及其他電子設備。半導體裝置通常藉由依序地在半導體基板上沉積絕緣層或介電層、導電層以及半導體材料層，並利用微影圖案化各種材料層以在其上形成電路組件以及元件。
半導體產業藉由不斷減小最小部件尺寸來持續提升各種電子組件（例如，電晶體、二極體、電阻、電容等）的整合密度，這允許將更多的組件整合到給定的區域中。然而，隨著最小部件尺寸的減小，出現額外的問題需被解決。
本發明一些實施例提供一種半導體裝置，包括：介面層，設置在通道區上方；閘極介電結構，包括：第一金屬的氧化物的第一層，在介面層上方，其中第一層具有第一厚度；以及第二金屬的氧化物或矽酸鹽的第二層，在第一層上方，其中第二層具有第二厚度，第二厚度至少比第一厚度大三倍，其中第一金屬的氧化物的氧面密度（oxygen areal density）大於第二金屬的氧化物的氧面密度；以及閘極電極，設置在閘極介電結構上方。
本發明另一些實施例提供一種半導體裝置，包括：介面層，設置在通道區上方，其中介面層包括半導體的氧化物；閘極介電結構，設置在介面層上方，其中閘極介電結構具有第一電容等效厚度（capacitance equivalent thickness, CET）並且包括：第一層，包括一至三層單層，其中一至三層單層包括第一金屬的氧化物，其中第一金屬選自鋁、鋅、鎵或鉿；以及第二金屬的氧化物或矽酸鹽的第二層，設置在第一層上方，其中第二層具有第二電容等效厚度，其中第一電容等效厚度與第二電容等效厚度之間的差異係0.04奈米至0.29奈米；以及閘極電極，設置在閘極介電結構上方。
本發明又一些實施例提供一種形成半導體裝置的方法，包括：在基板上方形成通道區；藉由第一原子層沉積在通道區上方形成第一閘極介電層，其中第一閘極介電層包括第一金屬的氧化物；在第一閘極介電層上方形成第二閘極介電層，其中第二閘極介電層包括第二金屬的氧化物或矽酸鹽，其中第一閘極介電層的氧面密度大於第二閘極介電層的氧面密度，其中第二閘極介電層的厚度大於第一閘極介電層的厚度；以及在第二閘極介電層上方形成閘極電極。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，元件的尺寸不限於所揭露的範圍或數值，而是可以取決於製程條件及/或裝置的期望特性。此外，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此處可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
如以下更詳細討論，本揭露說明的一些實施例提供一種包括閘極介電結構的半導體裝置及其形成方法。閘極介電結構可以包括相對較薄的第一介電層，第一介電層可以在閘極介電結構中產生偶極，以調整半導體裝置的臨界電壓（Vt）。閘極介電結構還可以包括設置在第一介電層上方的第二介電層。在一些實施例中，第二介電層具有高介電常數特性且相對較厚，使得閘極介電結構可以具有與第二介電層相似的高介電常數特性。
以下一些實施例討論包括奈米結構場效電晶體的晶粒。然而，各種實施例可以應用於包括其他類型的電晶體（例如，鰭式場效電晶體（fin field-effect transistors, FinFETs）、平面電晶體等）以替代奈米結構場效電晶體或與奈米結構場效電晶體組合的晶粒。
根據本揭露的一些實施例，第1圖繪示示例的奈米結構場效電晶體（例如，奈米線場效電晶體、奈米片場效電晶體、全繞式閘極場效電晶體、多橋接通道場效電晶體、奈米帶場效電晶體等）的三維視圖。奈米結構場效電晶體包括在基板50（例如，半導體基板）上的鰭片66上方的奈米結構55（例如，奈米片、奈米線等），其中奈米結構55作為奈米結構場效電晶體的通道區。奈米結構55可以包括p型奈米結構、n型奈米結構或其組合。淺溝槽隔離（shallow trench isolation, STI）區68設置在相鄰的鰭片66之間，鰭片66可以從相鄰的淺溝槽隔離區68上方以及從相鄰的淺溝槽隔離區68之間突出。雖然將淺溝槽隔離區68描述/繪示為與基板50分離，但如本揭露中所使用，術語「基板」可以是指單獨的半導體基板或與隔離區結合的半導體基板。此外，雖然鰭片66的底部與基板50被示為單一的連續材料，但是鰭片66的底部及/或基板50可以包括單一個材料或複數個材料。在本揭露中，鰭片66是指在相鄰的淺溝槽隔離區68之間延伸的部分。
閘極介電結構102設置在鰭片66的頂表面之上，並且沿著奈米結構55的頂表面、側壁和底表面設置。閘極電極108在閘極電介質結構102上方。磊晶源極/汲極區92設置在閘極介電結構102和閘極電極108的相對側上的鰭片66上方。
第1圖進一步繪示在後續圖式中所使用的參考剖面。剖面A-A’沿著閘極電極108的縱軸，並且，例如，在垂直於奈米場效電晶體的磊晶源極/汲極區92之間的電流方向的方向上。剖面B-B’垂直於剖面A-A’，並平行於奈米場效電晶體的鰭片66的縱軸，並且，例如，在奈米場效電晶體的磊晶源極/汲極區92之間的電流流動的方向上。剖面C-C’平行於剖面A-A’，並延伸穿過奈米場效電晶體的源極/汲極區。為了清楚起見，後續圖式參考這些參考剖面。
本揭露討論的一些實施例是討論使用閘極後製（gate-last）製程形成奈米結構場效電晶體的內容。在其他實施例中，也可以使用閘極先製（gate-first）製程。此外，一些實施例涵蓋在平面裝置中使用的方面，例如平面場效電晶體或鰭式場效電晶體（FinFETs）。
根據本揭露的一些實施例，第2至24C圖係在製造奈米結構場效電晶體的中間階段的剖面圖。第2至5、6A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A以及24A圖繪示第1圖所示的參考剖面A-A’。第6B、7B、8B、9B、10B、11B、11C、12B、12D、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B以及24B圖繪示第1圖所示的參考剖面B-B’。第7A、8A、9A、10A、11A、12A、12C、13C、21C、22C、23C以及24C圖繪示第1圖所示的參考剖面C-C’。
在第2圖中，提供基板50。基板50可以是半導體基板，例如，塊體半導體、絕緣體上半導體（semiconductor-on-insulator, SOI）基板等，基板可以摻雜（例如，用p型摻質或n型摻質）或不摻雜。基板50可以是晶圓，例如矽晶圓。一般來說，絕緣體上半導體基板是在絕緣層上形成的半導體材料層。絕緣層可以是，例如埋入式氧化物（buried oxide, BOX）層、氧化矽層等。絕緣層通常設置在基板上，例如矽基板或玻璃基板上。也可以使用其他基板，例如多層基板或梯度基板。在一些實施例中，基板50的半導體材料可以包括矽、鍺；化合物半導體，包括碳化矽（SiC）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）及/或銻化銦（InSb）；合金半導體，包括矽鍺（SiGe）、磷化砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）及/或磷化砷化鎵銦（GaInAsP）；或其組合。
基板50具有n型區域50N及p型區域50P。n型區域50N可以用於形成n型裝置，例如n型金屬氧化物半導體（NMOS）電晶體（例如，n型奈米結構場效電晶體）。p型區域50P可以用於形成p型裝置，例如p型金屬氧化物半導體（PMOS）電晶體（例如，p型奈米結構場效電晶體）。n型區域50N可以與p型區域50P物理分離（如分隔線20所示），並且可以在n型區域50N與p型區域50P之間設置任意數量的裝置部件（例如，其他主動裝置、摻雜區、隔離結構等）。雖然示出一個n型區域50N和一個p型區域50P，但是可以提供任意數量的n型區域50N和p型區域50P。
進一步在第2圖中，在基板50上方形成多層堆疊64。多層堆疊64包括第一半導體層51A-C（一同稱為第一半導體層51）和第二半導體層53A-C（一同稱為第二半導體層53）的交替層。為了說明的目的並如以下更詳細討論，將去除第二半導體層53，並且將第一半導體層51圖案化以在p型區域50P中形成奈米結構場效電晶體的通道區。此外，第一半導體層51將被去除，並且第二半導體層53將被圖案化以在n型區域50N中形成奈米結構場效電晶體的通道區。然而，在一些實施例中，可以去除第一半導體層51，並且可以圖案化第二半導體層53以在p型區域50P中形成奈米結構場效電晶體的通道區，以及可以去除第二半導體層53，並且可以圖案化第一半導體層51以在n型區域50N中形成奈米結構場效電晶體的通道區。
在又一些實施例中，可以去除第一半導體層51，並且可以圖案化第二半導體層53以在n型區域50N和p型區域50P兩者中形成奈米結構場效電晶體的通道區。在其他實施例中，可以去除第二半導體層53，並且可以圖案化第一半導體層51以在n型區域50N和p型區域50P兩者中形成奈米結構場效電晶體的通道區。在這樣的實施例中，n型區域50N和p型區域50P兩者中的通道區可以具有相同的材料組成（例如，矽或其他半導體材料）並且同時形成。第24A、24B以及24C圖繪示由上述實施例產生的結構，其中p型區域50P和n型區域50N兩者中的通道區包括例如矽。
為了說明的目的，多層堆疊64被示為包括第一半導體層51和第二半導體層53各自三層。在一些實施例中，多層堆疊64可以包括任意數量的第一半導體層51和第二半導體層53。多層堆疊64的每一層可以使用製程磊晶成長，例如化學氣相沉積（chemical vapor deposition, CVD）、原子層沉積（atomic layer deposition, ALD）、氣相磊晶（vapor phase epitaxy, VPE）、分子束磊晶（molecular beam epitaxy, MBE）等。在各種實施例中，第一半導體層51可以由適用於p型奈米結構場效電晶體的第一半導體材料形成，例如矽鍺等，並且第二半導體層53可以由適用於n型奈米結構場效電晶體的第二半導體材料形成，例如矽、矽碳等。為了說明的目的，多層堆疊64被示為具有適用於p型奈米結構場效電晶體的最底部半導體層。在一些實施例中，可以形成多層堆疊64，使得最底層是適用於n型奈米結構場效電晶體的半導體層。
第一半導體材料和第二半導體材料可以是彼此具有高蝕刻選擇性的材料。如此，在n型區域50N中，可以去除第一半導體材料的第一半導體層51，而不會顯著地去除的第二半導體材料的第二半導體層53，從而允許第二半導體層53被圖案化以形成n型奈米片場效電晶體（nanosheet FETs, NSFETs）的通道區。相似地，在p型區域50P中，可以去除第二半導體材料的第二半導體層53，而不會顯著地去除的第一半導體材料的第一半導體層51，從而允許第一半導體層51被圖案化以形成p型奈米片場效電晶體的通道區。
現在參考第3圖，根據一些實施例，鰭片66形成在基板50中，並且奈米結構55形成在多層堆疊64中。在一些實施例中，奈米結構55和鰭片66可以通過在多層堆疊64和基板50中蝕刻溝槽而分別形成在多層堆疊64和基板50中。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch, RIE）、中性束蝕刻（neutral beam etch, NBE）等或其組合。蝕刻可以為非等向性蝕刻。通過蝕刻多層堆疊64形成奈米結構55可以進一步從第一半導體層51定義第一奈米結構52A-C（一同稱為第一奈米結構52），並且從第二半導體層53定義第二奈米結構54A-C（一同稱為第二奈米結構54）。第一奈米結構52和第二奈米結構54可以進一步一同稱為奈米結構55。
鰭片66以及奈米結構55可以通過任何合適的方法圖案化。例如，可以使用一種或多種微影製程以圖案化鰭片66以及奈米結構55，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案或多重圖案製程將微影製程結合自對準製程，允許創建圖案，例如，其節距（pitch）比使用單一直接微影製程可獲得的節距還小。例如，在一個實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物以圖案化鰭片66。在其他實施例中，n型區域50N和p型區域50P中的通道區可以同時形成，並且具有相同的材料組成，例如矽、矽鍺或其他半導體材料。第24A、24B以及24C圖繪示由這樣的實施例產生的結構，其中p型區域50P和n型區域50N兩者中的通道區包括例如矽。
為了說明的目的，第3圖繪示n型區域50N和p型區域50P中的鰭片66具有大抵（substantially）相等的寬度。在一些實施例中，n型區域50N中的鰭片66的寬度可以大於或小於p型區域50P中的鰭片66的寬度。此外，雖然鰭片66和奈米結構55各自被示為具有完全一致的寬度，在其他實施例中，鰭片66及/或奈米結構55可以具有錐形的側壁，使得鰭片66及/或奈米結構55各自的寬度在朝向基板50的方向上連續地增加。在這樣的實施例中，每個奈米結構55可以具有不同的寬度並且為梯形。
在第4圖中，淺溝槽隔離區68相鄰鰭片66形成。淺溝槽隔離區68可以通過在基板50、鰭片66和奈米結構55上方以及在相鄰鰭片66之間沉積絕緣材料形成。絕緣材料可以是氧化物，例如氧化矽、氮化物等或其組合，可以通過高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式化學氣相沉積（flowable CVD, FCVD）等或其組合形成。可以使用通過任何可接受的製程形成的其他絕緣材料。在所示的實施例中，絕緣材料是通過流動式化學氣相沉積製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在一個實施例中，絕緣材料被形成為過量的絕緣材料以覆蓋奈米結構55。雖然絕緣材料被示為單層，但是一些實施例可以使用多層。例如，在一些實施例中，可以首先沿著基板50、鰭片66和奈米結構55的表面形成襯層（未單獨示出）。之後，可以在襯層上方形成填充材料，例如以上討論的材料。
去除製程被應用於絕緣材料以去除奈米結構55上方過量的絕緣材料。在一些實施例中，可以利用平坦化製程，例如化學機械研磨（chemical mechanical polish, CMP）、回蝕製程、其組合等。平坦化製程露出奈米結構55，使得在平坦化製程完成之後，奈米結構55以及絕緣材料的頂表面是水平的。
絕緣材料隨後被凹蝕以形成淺溝槽隔離區68。絕緣材料被凹蝕，使得在n型區域50N以及型區域50P中的鰭片66的上部從鄰近的淺溝槽隔離區68之間突出。此外，淺溝槽隔離區68的頂表面可以具有如圖所示的平坦表面、凸（convex）表面、凹（concave）表面（例如，碟形（dishing）表面）或其組合。淺溝槽隔離區68的頂表面可以通過適當的蝕刻形成為平坦的、凸的及/或凹的頂表面。淺溝槽隔離區68可以使用可接受的蝕刻製程來凹蝕，例如對絕緣材料的材料具有選擇性的蝕刻製程（例如，以比蝕刻鰭片66以及奈米結構55的材料更快的速率蝕刻絕緣材料的蝕刻製程）。例如，可以使用例如稀釋氫氟酸（dilute hydrofluoric, dHF）的化學氧化物去除。
以上關於第2至4圖描述的製程僅是可以如何形成鰭片66和奈米結構55的一個示例。在一些實施例中，鰭片66及/或奈米結構55可以使用遮罩和磊晶成長製程形成。例如，可以在基板50的頂表面上形成介電層，並且可以蝕刻穿過介電層的溝槽以暴露下方的基板50。磊晶結構可以在溝槽中磊晶成長，並且可以凹蝕介電層，使得磊晶結構從介電層突出以形成鰭片66及/或奈米結構55。磊晶結構可以包括上述交替的半導體材料，例如第一半導體材料和第二半導體材料。在磊晶成長磊晶結構的一些實施例中，磊晶成長的材料可以在成長期間被原位摻雜，其可省去之前和之後的佈植，雖然如此，原位和佈植摻雜亦可以一起使用。
此外，僅出於說明目的，第一半導體層51（以及所得的第一奈米結構52）和第二半導體層53（以及所得的第二奈米結構54）在本揭露中被繪示和討論為在p型區域50P和n型區域50N中包括相同的材料。因此，在一些實施例中，第一半導體層51和第二半導體層53中的一者或兩者可以是不同的材料或以不同的順序形成在p型區域50P和n型區域50N中。
進一步在第4圖中，可以在鰭片66、奈米結構55及/或淺溝槽隔離區68中形成適當的阱（未示出）。在具有不同阱類型的實施例中，可以使用光阻或其他遮罩（未單獨示出）以實現用於n型區域50N和p型區域50P的不同佈植步驟。例如，可以在n型區域50N和p型區域50P中的鰭片66和淺溝槽隔離區68上方形成光阻。圖案化光阻以露出p型區域50P。可以通過使用旋塗技術形成光阻，並且可以使用可接受的微影技術對光阻進行圖案化。一旦圖案化光阻，就可以在p型區域50P中執行n型摻質佈植，並且光阻可以用作遮罩以大抵防止n型摻質被佈植到n型區域50N中。n型摻質可以是佈植到其區域中的磷、砷、銻等，其濃度可以為大約10 13原子/cm 3至約10 14原子/cm 3。在佈植之後，例如通過可接受的灰化製程去除光阻。
在佈植p型區域50P之後或之前，在p型區域50P和n型區域50N中的鰭片66、奈米結構55和淺溝槽隔離區68上方形成光阻或其他遮罩（未單獨示出）。圖案化光阻以露出n型區域50N。可以通過使用旋塗技術形成光阻，並且可以使用可接受的微影技術對光阻進行圖案化。一旦圖案化光阻，就可以在n型區域50N中進行p型摻質佈植，並且光阻可以用作遮罩以大抵防止p型摻質被佈植到p型區域50P中。p型摻質可以是佈植到其區域中的硼、氟化硼、銦等。其濃度可以為大約10 13原子/cm 3至約10 14原子/cm 3之間。在佈植之後，例如通過可接受的灰化製程去除光阻。
在n型區域50N和p型區域50P的佈植之後，可以執行退火以活化佈植的p型及/或n型摻質。在一些實施例中，磊晶鰭片的成長材料可以在成長期間被原位摻雜，其可以避免佈植，雖然原位摻雜及佈植摻雜可以一起使用。
在第5圖中，虛設介電層70形成在鰭片66及/或奈米結構55上。虛設介電層70可以是例如氧化矽、氮化矽、其組合等，並且可以通過可接受的技術沉積或熱成長。在虛設介電層70上方形成虛設閘極層72，並且在虛設閘極層72上方形成遮罩層74。虛設閘極層72可以沉積在虛設介電層70上方，之後例如通過化學機械研磨平坦化。遮罩層74可以沉積在虛設閘極層72上方。虛設閘極層72可以是導電材料或非導電材料，並且可以選自包括非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物及金屬的群組。可以通過物理氣相沉積（physical vapor deposition, PVD）、化學氣相沉積、濺射沉積或用於沉積所選材料的其他技術以沉積虛設閘極層72。虛設閘極層72可以由對隔離區的蝕刻具有高蝕刻選擇性的其他材料形成。遮罩層74可以包括例如氮化矽、氮氧化矽等。在其示例中，形成單一虛設閘極層72及單一遮罩層74跨越n型區域50N及p型區域50P。應注意的是，僅為了的說明目的，示出的虛設介電層70僅覆蓋鰭片66及奈米結構55。在一些實施例中，可以沉積虛設介電層70，使虛設介電層70覆蓋淺溝槽隔離區68，並使虛設介電層70在虛設閘極層72以及淺溝槽隔離區68之間延伸。
第6A至21C圖示出製造一些實施例裝置的各種額外的步驟。第6A、7A、8A、9A、10A、11A、12A、12C、13A、13C、14A、15A以及21C圖示出n型區域50N或p型區域50P中的部件。在第6A和6B圖中，可以使用可接受的微影和蝕刻技術對遮罩層74（參考第5圖）進行圖案化以形成遮罩78。之後可以將遮罩78的圖案轉移到虛設閘極層72和虛設介電層70以分別形成虛設閘極76和虛設閘極介電質71。虛設閘極76覆蓋鰭片66的相應通道區。遮罩78的圖案可以用於將各個虛設閘極76與相鄰的虛設閘極76物理分離。虛設閘極76也可以具有縱向大抵垂直於各個鰭片66的縱向。
在第7A和7B圖中，第一間隔物層80和第二間隔物層82分別形成在第6A和6B圖所示的結構之上。隨後將圖案化第一間隔物層80和第二間隔物層82以作為用於形成自對準源極/汲極區的間隔物。在第7A和7B圖中，第一間隔物層80形成在淺溝槽隔離區68的頂表面；鰭片66、奈米結構55和遮罩78的頂表面和側壁；以及虛設閘極76和虛設閘極介電質71的側壁上。第二間隔物層82沉積在第一間隔物層80之上。第一間隔物層80可以由氧化矽、氮化矽、氧氮化矽等形成，並使用例如熱氧化的技術或通過化學氣相沉積、原子層沉積等沉積。第二間隔物層82可以由具有與第一間隔物層80的材料不同的蝕刻速率的材料形成，例如氧化矽、氮化矽、氮氧化矽等，並且可以通過化學氣相沉積、原子層沉積等沉積。
在形成第一間隔物層80之後以及在形成第二間隔物層82之前，可以執行用於輕摻雜的源極/汲極（lightly doped regions, LDD）區（未單獨示出）的佈植。在具有不同裝置類型的實施例中，相似於以上於第4圖所討論的佈植，可以在n型區域50N上方形成遮罩，例如光阻，同時露出p型區域50P，並且可以將合適類型（例如，p型）的雜質佈植至p型區域50P中露出的鰭片66以及奈米結構55中。之後可以去除遮罩。隨後，可以在p型區域50P上方形成遮罩，例如光阻，同時露出n型區域50N，並且可以將合適類型（例如，n型）的雜質佈植到n型區域50N中露出的鰭片66以及奈米結構55中。之後可以去除遮罩。n型雜質可以是先前討論的任何n型雜質，並且p型雜質可以是先前討論的任何p型雜質。輕摻雜的源極/汲極區可以具有大約1x10 15原子/cm 3至大約1x10 19原子/cm 3的雜質濃度。退火可以用於修復佈植損壞並活化佈植的雜質。
在第8A和8B圖中，第一間隔物層80和第二間隔物層82被蝕刻以形成第一間隔物81和第二間隔物83。如將於以下更詳細討論，第一間隔物81和第二間隔物83用於自對準隨後形成的源極/汲極區，以及在後續製程期間保護鰭片66及/或奈米結構55的側壁。可以使用合適的蝕刻製程蝕刻第一間隔物層80和第二間隔物層82，例如等向性蝕刻製程（例如，濕式蝕刻製程）、非等向性蝕刻製程（例如，乾式蝕刻製程）等。在一些實施例中，第二間隔物層82的材料具有與第一間隔物層80的材料不同的蝕刻速率，使得在圖案化第二間隔物層82時，第一間隔物層80可以作為蝕刻停止層，以及使得在圖案化第一間隔物層80時，第二間隔物層82可以作為遮罩。例如，可以使用非等向性蝕刻製程蝕刻第二間隔物層82，其中第一間隔物層80作為蝕刻停止層，其中第二間隔物層82的剩餘部分形成第二間隔物83，如第8A圖所示。之後，第二間隔物83作為遮罩，同時蝕刻第一間隔物層80的暴露部分，從而形成第一間隔物81，如第8A圖所示。
如第8A圖所示，第一間隔物81和第二間隔物83設置在鰭片66及/或奈米結構55的側壁上。如第8B圖所示，在一些實施例中，可以從相鄰遮罩78、虛設閘極76和虛設閘極介電質71的第一間隔物層80上方去除第二間隔物層82，並且第一間隔物81設置在遮罩78、虛設閘極76和虛設閘極介電質71的側壁上。在其他實施例中，第二間隔物層82的部分可以保留在相鄰遮罩78、虛設閘極76和虛設閘極介電質71的第一間隔物層80上方。
應當注意的是，以上揭露一般形成間隔物和LDD區的製程。可以使用其他製程和順序。例如，可以使用更少或額外的間隔物，可以使用不同順序的步驟（例如，可以在沉積第二間隔物層82之前圖案化第一間隔物81），可以形成和去除額外的間隔物及/或相似步驟。此外，可以使用不同的結構和步驟形成n型和p型裝置。
根據一些實施例，在第9A和9B圖中，第一凹槽86形成在鰭片66、奈米結構55和基板50中。隨後將在第一凹槽86中形成磊晶源極/汲極區。第一凹槽86可以延伸穿過第一奈米結構52和第二奈米結構54，並且進入基板50中。如第9A圖所示，淺溝槽隔離區68的頂表面可以與第一凹槽86的底表面齊平。在各種實施例中，可以蝕刻鰭片66，使得第一凹槽86的底表面設置在淺溝槽隔離區68的頂表面下方。可以通過使用非等向性蝕刻製程，例如反應離子蝕刻、中性束蝕刻等蝕刻鰭片66、奈米結構55和基板50以形成第一凹槽86。在用於形成第一凹槽86的蝕刻製程期間，第一間隔物81、第二間隔物83和遮罩78遮蔽鰭片66、奈米結構55和基板50的部分。單個蝕刻製程或多個蝕刻製程可以用於蝕刻奈米結構55及/或鰭片66的各別層。定時蝕刻製程可以用於在第一凹槽86達到期望深度之後停止第一凹槽86的蝕刻。
在第10A和10B圖中，在n型區域50N中，蝕刻由第一凹槽86暴露由第一半導體材料（例如，第一奈米結構52）形成的多層堆疊64的層的側壁部分以形成側壁凹槽88，以及在p型區域50P中，蝕刻由第一凹槽86暴露由第二半導體材料（例如，第二奈米結構54）形成的多層堆疊64的層的側壁部分以形成側壁凹槽88。雖然側壁凹槽88中的第一奈米結構52和第二奈米結構54的側壁在第10B圖中被示為筆直的，但是側壁可以是凹的或凸的。可以使用等向性蝕刻製程以蝕刻側壁，例如濕式蝕刻等。可以使用遮罩（未示出）保護p型區域50P，同時對第一半導體材料具有選擇性的蝕刻劑用於蝕刻第一奈米結構52，使得在n型區域50N中相較於第一奈米結構52，第二奈米結構54和基板50保持相對未蝕刻。相似地，可以使用遮罩（未示出）保護n型區域50N，同時對第二半導體材料具有選擇性的蝕刻劑用於蝕刻第二奈米結構54，使得在p型區域50P中相較於第二奈米結構54，第一奈米結構52和基板50保持相對未蝕刻。在第一奈米結構52包括例如SiGe，並且第二奈米結構54包括例如Si或SiC的實施例中，可以使用具有四甲基氫氧化銨（tetramethylammonium hydroxide, TMAH）、氫氧化銨（NH 4OH）等的乾式蝕刻製程蝕刻n型區域50N中的第一奈米結構52的側壁，並且可以使用具有氟化氫、其他氟基蝕刻劑等的濕式或乾式蝕刻製程蝕刻p型區域50P中的第二奈米結構54的側壁。
在第11A至11C圖中，第一內間隔物90形成在側壁凹槽88中。第一內間隔物90可以通過在第10A和10B圖所示的結構上沉積內間隔物層（未單獨示出）以形成。第一內間隔物90作為隨後形成的源極/汲極區和閘極結構之間的隔離部件。如以下將更詳細討論，源極/汲極區將形成在第一凹槽86中，而n型區域50N中的第一奈米結構52和p型區域50P中的第二奈米結構54將被替換為對應的閘極結構。
可以通過順應（conformal）沉積製程，例如化學氣相沉積、原子層沉積等沉積內間隔物層。內間隔物層可以包括材料，例如氮化矽或氮氧化矽，儘管可以使用任何合適的材料，例如具有小於大約3.5的介電常數值的低介電常數（low-k）材料。之後可以非等向性地蝕刻內間隔物層以形成第一內間隔物90。雖然第一內間隔物90的外側壁被示為與n型區域50N中的第二奈米結構54的側壁齊平，並且與p型區域50P中的第一奈米結構52的側壁齊平，但是第一內間隔物90的外側壁可以分別延伸超過第二奈米結構54及/或第一奈米結構52的側壁或從第二奈米結構54及/或第一奈米結構52的側壁凹陷。
此外，雖然第一內間隔物90的外側壁在第11B圖中被示為筆直的，但是第一內間隔物90的外側壁可以是凹入的或凸出的。作為示例，第11C圖示出第一奈米結構52的側壁是凹入的，第一內間隔物90的外側壁是凹入的，並且第一內間隔物從n型區域50N中的第二奈米結構54的側壁凹陷。也示出第二奈米結構54的側壁是凹入的，第一內間隔物90的外側壁是凹入的，並且第一內間隔物從p型區域50P中的第一奈米結構52的側壁凹陷的實施例。可以通過非等向性蝕刻製程，例如反應離子蝕刻、中性束蝕刻等蝕刻內間隔物層。第一內間隔物90可以用於防止後續蝕刻製程（例如用於形成閘極結構的蝕刻製程）對隨後形成的源極/汲極區（例如磊晶源極/汲極區92，以下參考第12A至12C圖討論）造成損壞。
在第12A至12C圖中，磊晶源極/汲極區92形成在第一凹槽86中。磊晶源極/汲極區92可以對n型區域50N中的第二奈米結構54和p型區域50P中的第一奈米結構52施加應力，從而提高性能。如第12B圖所示，在第一凹槽86中形成磊晶源極/汲極區92，使得各別虛設閘極76設置在磊晶源極/汲極區92的各別相鄰對之間。在一些實施例中，第一間隔物81用於將磊晶源極/汲極區92與虛設閘極76分開適當的橫向距離，並且第一內間隔物90用於將磊晶源極/汲極區92與奈米結構55分開適當的橫向距離，因此磊晶源極/汲極區92不會使隨後形成的奈米結構場效電晶體的閘極短路。
可以藉由遮蔽p型區域50P，例如，p型金屬氧化物半導體區，在n型區域50N中，例如，n型金屬氧化物半導體區，形成磊晶源極/汲極區92。之後，在n型區域50N中的第一凹槽86中磊晶成長磊晶源極/汲極區92。磊晶源極/汲極區92可以包括適合於n型奈米結構場效電晶體的任何可接受的材料。例如，如果第二奈米結構54是矽，磊晶源極/汲極區92可以包括對第二奈米結構54施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽等。磊晶源極/汲極區92可以具有從奈米結構55的各個上表面升起的表面，並且可以具有刻面（facets）。
可以藉由遮蔽n型區域50N，例如，n型金屬氧化物半導體區，在p型區域50P中，例如，p型金屬氧化物半導體區，形成磊晶源極/汲極區92。之後，在p型區域50P中的第一凹槽86中磊晶成長磊晶源極/汲極區92。磊晶源極/汲極區92可以包括適合於p型奈米結構場效電晶體的任何可接受的材料。例如，如果第一奈米結構52是矽，磊晶源極/汲極區92可以包括對第一奈米結構52施加壓縮應變的材料，例如矽鍺、硼摻雜的矽鍺、鍺、鍺錫等。磊晶源極/汲極區92可以具有從多層堆疊64的各個表面升起的表面，並且可以具有刻面。
磊晶源極/汲極區92、第一奈米結構52、第二奈米結構54及/或基板50可以佈植摻質，以形成源極/汲極區，相似於以上討論的形成輕摻雜源極/汲極區的製程，接著退火製程。源極/汲極區的雜質濃度可以為大約1x10 19cm -3至大約1x10 21cm -3。源極/汲極區的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區92可以在成長期間原位摻雜。
作為用於在n型區域50N和p型區域50P中形成磊晶源極/汲極區92的磊晶製程，磊晶源極/汲極區92的上表面具有刻面，其刻面橫向向外擴展超過奈米結構55的側壁。在一些實施例中，這些刻面使同一奈米片場效電晶體相鄰的磊晶源極/汲極區92合併，如第12A圖所示。在其他實施例中，如第12C圖所示，在磊晶製程完成之後，相鄰的磊晶源極/汲極區92保持分離。在第12A和12C圖所示的實施例中，第一間隔物81可以形成至淺溝槽隔離區68的頂表面，從而阻擋磊晶成長。在一些其他實施例中，第一間隔物81可以覆蓋奈米結構55的部分側壁，進一步阻擋磊晶成長。在一些其他實施例中，可以調整用於形成第一間隔物81的間隔物蝕刻以去除間隔物材料，以允許磊晶成長的區域延伸至淺溝槽隔離區68的表面。
磊晶源極/汲極區92可以包括一個或多個半導體材料層。例如，磊晶源極/汲極區92可以包括第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C。任何數量的半導體材料層可以用於磊晶源極/汲極區92。第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C可以各別由不同的半導體材料形成，並且可以摻雜至不同的摻質濃度。在一些實施例中，第一半導體材料層92A可以具有小於第二半導體材料層92B並且大於第三半導體材料層92C的摻質濃度。在磊晶源極/汲極區92包括三個半導體材料層的實施例中，第一半導體材料層92A可以被沉積，第二半導體材料層92B可以被沉積在第一半導體材料層92A上方，並且第三半導體材料層92C可以被沉積在第二半導體材料層92B上方。
第12D圖示出一個實施例，n型區域50N中的第一奈米結構52的側壁和p型區域50P中的第二奈米結構54的側壁是凹入的，第一內間隔物90的外側壁是凹入的，並且第一內間隔物90分別從第二奈米結構54和第一奈米結構52的側壁凹陷。如第12D圖所示，磊晶源極/汲極區92可以形成為與第一內間隔物90接觸，並且可以延伸超過n型區域50N中的第二奈米結構54的側壁以及超過p型區域50P中的第一奈米結構52的側壁。
在第13A至13C圖中，第一層間介電質（interlayer dielectric, ILD）96分別沉積在第6A、12B以及12A圖所示的結構上（第7A-12D圖的製程不改變第6A圖所示的剖面）。第一層間介電質96可以由介電材料形成，並且可以通過例如化學氣相沉積、電漿輔助化學氣相沉積（plasma-enhanced CVD, PECVD）或流動式化學氣相沉積的任何合適的方法沉積。介電材料可包括磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、摻硼磷矽酸鹽玻璃（boron-doped phosphosilicate glass, BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass, USG）等。可以使用通過任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層（contact etch stop layer, CESL）94設置在第一層間介電質96與磊晶源極/汲極區92、遮罩78以及第一間隔物81之間。接觸蝕刻停止層94可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，其蝕刻速率與上覆的第一層間介電質96的材料的蝕刻速率不同。
在第14A和14B圖中，可以執行例如化學機械研磨的平坦化製程以使第一層間介電質96的頂表面與虛設閘極76或遮罩78的頂表面齊平。平坦化製程也可以去除虛設閘極76上的遮罩78，以及沿著遮罩78側壁的第一間隔物81的部分。在平坦化製程之後，虛設閘極76、第一間隔物81以及第一層間介電質96的頂表面在製程變化範圍內齊平。因此，虛設閘極76的頂表面通過第一層間介電質96露出。在一些實施例中，可以保留遮罩78，在這種情況下，平坦化製程使第一層間介電質96的頂表面與遮罩78的頂表面和第一間隔物81齊平。
在第15以及15B圖中，在一個或多個蝕刻步驟中去除虛設閘極76以及遮罩78（若存在），從而形成第二凹槽98。在第二凹槽98中的部分虛設閘極介電質71也可以被去除。在一些實施例中，通過非等向性乾式蝕刻製程去除虛設閘極76以及虛設閘極介電質71。例如，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，其以比第一層間介電質96或第一間隔物81更快的速率選擇性地蝕刻虛設閘極76。每個第二凹槽98暴露及/或覆蓋奈米結構55的部分，奈米結構55在隨後完成的奈米結構場效電晶體中作為通道區。作為通道區的奈米結構55的部分設置在相鄰的磊晶源極/汲極區92對之間。在去除期間，當蝕刻虛設閘極76時，虛設閘極介電質71可以用作蝕刻停止層。之後可以在去除虛設閘極76之後去除虛設閘極介電質71。
在第16A和16B圖中，去除n型區域50N中的第一奈米結構52和p型區域50P中的第二奈米結構54，使得開口99形成在n型區域50N中的第一奈米結構52及/或鰭片66之間，以及p型區域50P中的第二奈米結構54之間。可以通過在p型區域50P上方形成遮罩（未示出），並執行等向性蝕刻製程，例如濕式蝕刻等去除第一奈米結構52，其使用對第一奈米結構52的材料具有選擇性的蝕刻劑，而相較於第一奈米結構52，第二奈米結構54、基板50、淺溝槽隔離區68保持相對未蝕刻。在第一奈米結構52包括例如SiGe，並且第二奈米結構54A-54C包括例如Si或SiC的實施例中，四甲基氫氧化銨（TMAH）、氫氧化銨（NH 4OH）等可以用於去除n型區域50N中的第一奈米結構52。
p型區域50P中的第二奈米結構54可以通過在n型區域50N上方形成遮罩（未示出），並使用對第二奈米結構54的材料具有選擇性的蝕刻劑進行等向性蝕刻製程，例如濕式蝕刻等去除，而相較於第二奈米結構54，第一奈米結構52、基板50、淺溝槽隔離區68保持相對未蝕刻。在第二奈米結構54包括例如SiGe，並且第一奈米結構52包括例如Si或SiC的實施例中，氟化氫、其他氟基蝕刻劑等可以用於去除p型區域50P中的第二奈米結構54。
在其他實施例中，n型區域50N和p型區域50P中的通道區可以同時形成，例如通過去除n型區域50N和p型區域50P兩者的第一奈米結構52，或通過去除n型區域50N和p型區域50P兩者的第二奈米結構54。在這樣的實施例中，n型奈米片場效電晶體和p型奈米片場效電晶體的通道區可以具有相同的材料組成，例如矽、矽鍺等。第24A、24B以及24C圖示出由這樣的實施例產生的結構，其中p型區域50P和n型區域50N兩者的通道區由第二奈米結構54提供，並且包括例如矽。
接續，在第二凹槽98和開口99中形成替換閘極。在第17A和17B圖中，根據一些實施例，在第一奈米結構52、第二奈米結構54和鰭片66的暴露表面上方形成介面層100。介面層100可以包括氧化矽並且可以在其表面上包括末端羥基。介面層100可以具有大約10埃至大約30埃的厚度。在一些實施例中，介面層100的厚度可以是第一介電層104的厚度的至少五倍。在一些實施例中，介面層100的厚度可以是第二介電層106的厚度的大約0.6至大約2倍（參考以下第19A和19B圖）。在一些實施例中，使用例如SPM（H 2SO 4和H 2O 2的混合物）、SC1（NH 4OH和H 2O 2的混合物）或臭氧-去離子水（O 3和去離子水的混合物）的氧化劑執行化學氧化以氧化第一奈米結構52、第二奈米結構54和鰭片66的外部。在一些實施例中，為了形成介面層100，通過在含氧源中處理（例如，浸泡）第一奈米結構52、第二奈米結構54和鰭片66來執行熱氧化，作為示例，其中含氧源包括例如N 2O、O 2、N 2O和H 2的混合物或O 2和H 2的混合物。熱氧化可以在大約500℃至大約1000℃的溫度進行。應當注意，在所示實施例中，介面層100是通過將第一奈米結構52、第二奈米結構54和鰭片66的外部部分氧化成氧化物而形成，因此，介面層100選擇性地形成在第一奈米結構52、第二奈米結構54和鰭片66的暴露表面上，而不形成在其他表面上，例如第一內間隔物90的側壁和第一間隔物81的側壁。
接續，參考第18A-19B圖，根據一些實施例，在第二凹槽98和開口99中形成閘極介電結構102（參考第19A-19B圖）。如以下更詳細討論，閘極介電結構102可以包括多層。例如，閘極介電結構102可以具有第一介電層104和第二介電層106，其中第一介電層104可以表現出比第二介電層106更高的氧面密度（oxygen areal density）。可以在整體閘極介電結構中（例如，在介面層100和第一介電層104之間）產生偶極，用於調整奈米結構場效電晶體的臨界電壓（Vt）。在一些實施例中，第二介電層106具有較小的電容等效厚度（capacitance equivalent thickness, CET）和相對較厚的物理厚度。電容等效厚度是對二氧化矽層的電容的比較（例如，達到1奈米二氧化矽的特定電容耦合所需的層厚度）。因此，閘極介電結構102可以允許調整臨界電壓（Vt），同時不會顯著增加閘極介電結構102的電容等效厚度。
在一些實施例中，閘極介電結構102可以具有大於大約7.0的介電常數。在n型區域50N中，閘極介電結構102可以形成在鰭片66的頂表面和側壁之上以及第二奈米結構54的頂表面、側壁和底表面之上（例如，包繞（wrapping around）相應的第二奈米結構54），並且在p型區域50P中，閘極介電結構102可以形成在鰭片66的側壁之上以及第一奈米結構52的頂表面、側壁和底表面之上（例如，包繞相應的第一奈米結構52）。閘極介電結構102也可以沉積在第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和淺溝槽隔離區68的頂表面之上。
首先參考第18A-18B圖，形成閘極介電結構102的第一介電層104。在一些實施例中，第一介電層104是設置在（例如，接合至）介面層100之上的一層至三層的第一金屬氧化物單層（例如，由一至三個原子層沉積循環形成）。第一金屬氧化物可以是第一金屬的氧化物。第一金屬可以選自其氧化物的面氧密度大於第二介電層106中的第二金屬氧化物的面氧密度的金屬（參考以下第19A和19B圖）。第一金屬氧化物較大的氧面密度可以產生偶極，以在介面層100和第一介電層104之間的介面附近以及介面處的正平帶電壓V fb位移（positive flat-band voltage （V fb） shifting），從而減少p型金屬氧化物半導體裝置的V fb滾降（roll-off）問題。在一些實施例中，第一金屬選自鋁、鋅、鎵、鉿或適用於在電晶體的閘極介電結構中產生偶極的其他金屬元素。
閘極介電結構102的第一介電層104可以通過第25圖所示的原子層沉積製程200形成。在一些實施例中，可以在原子層沉積製程200開始之前執行一些準備步驟（未示出），例如沖洗製程腔室或穩定製程腔室或基板的溫度。原子層沉積製程200可以在步驟S21開始，其中第一金屬前驅物被脈衝到製程腔室，使得介面層100（包括其表面上的末端羥基）暴露於第一金屬前驅物。在一些實施例中，第一金屬前驅物包括三甲基鋁（TMA）、三氯化鋁、二甲基鋅、二乙基鋅、三甲基鎵、三乙基鎵、四氯化鉿（HfCl 4）、Hf(NO 3) 4、Hf[N(CH 3) 2]4、Hf[N(C 2H 5) 2]4、Hf[N(CH 3)(C 2H 5)] 4或其組合。在一些實施例中，第一金屬前驅物由承載氣體攜帶以脈衝進入製程腔室，流速為大約300sccm至大約1000sccm。承載氣體可以包括N 2、Ar、He、其他惰性氣體或其組合。在一些實施例中，第一金屬前驅物在被脈衝進入製程腔室之前可以具有大約30℃至大約80℃的溫度以維持適當的蒸氣壓。
在一些實施例中，在步驟S21期間，第一金屬前驅物的單層通過配體交換被吸附到介面層100的表面上。在第一金屬前驅物是TMA的一些實施例中，TMA與介面層100的末端羥基反應，使得TMA的鋁原子與介面層100的氧原子接合，並形成沉積在介面層100上的單層(例如Al(CH 3) 2)和CH 4的副產物。在一些實施例中，當執行步驟S21時，將基板50（例如，奈米結構場效電晶體）加熱至大約200℃至大約400℃以促進配體交換反應。步驟S21可以執行超過大約0.1秒以提供足夠的第一金屬前驅物以通過介面層100的表面上的自限反應被吸附，例如，產生第一金屬前驅物飽和表面。此外，步驟21可以執行少於5秒以避免大部分第一金屬前驅物在表面飽和後從介面層100的表面脫離（desorbed）。
接續，根據一些實施例，在步驟S22中，將惰性氣體脈衝至製程腔室以沖洗製程腔室，例如沖洗第一金屬前驅物的未反應殘留物和在步驟S21中產生的任何副產物。惰性氣體可以包括Ar、N 2、He、其他惰性氣體或其組合。 步驟S22可以執行約1秒至約10秒。
根據一些實施例，在步驟S23中，氧源被脈衝至製程腔室。氧源可以與吸附在介面層100上的第一金屬前驅物反應，從而形成金屬氧化物的單層，例如上述示例中的氧化鋁。例如，第一金屬前驅物的剩餘配體將被氧原子和末端羥基取代。在一些實施例中，氧源包括水、過氧化氫、醇、氧氣、臭氧或其組合。在一些實施例中，當執行步驟S23時，基板50被加熱至約200℃至約400℃。步驟S23可以執行約0.1秒至約10秒。接續，執行步驟S24，根據一些實施例，將惰性氣體脈衝至製程腔室以沖洗製程腔室，例如沖洗氧源和在步驟S23中產生的任何副產物。
在一些實施例中，步驟S21至步驟S24構成一個循環202，循環202可以進行一至多次，例如一至三次，以形成第一介電層104。在一些實施例中，閘極介電結構102的第一介電層104具有小於約4埃的厚度。在一些實施例中，閘極介電結構102的第一介電層104僅為第一金屬氧化物的單層且可以具有約1.2埃的厚度。
現在參考第19A-19B圖，在第一介電層104上方形成第二介電層106，其中第一介電層104和第二介電層一同稱為閘極介電結構102。在一些實施例中，第二介電層106可以是相對厚的高介電常數材料。例如，第二介電層106可以是第二金屬的氧化物或矽酸鹽。第二金屬可以不同於第一金屬並且可以選自第二金屬的氧化物具有比第一金屬氧化物的電容等效厚度更小的電容等效厚度的金屬元素。例如，第二金屬可以選自鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、釔或其組合。例如，在第一金屬是鋁的所示實施例中，第二金屬可以是鉿，或者在第一金屬是鉿的所示實施例中，第二金屬可以是鑭。 在一些實施例中，第二介電層106具有約10埃至約20埃的厚度。在一些實施例中，第二介電層106的厚度約為第一介電層104的厚度的三至六倍。因此，閘極介電結構102可以表現出相似於相對厚的第二介電層106並且不受相對薄的第一介電層104顯著影響的高介電常數特性。在一些實施例中，第二介電層106具有約0.24奈米至約0.36奈米的電容等效厚度，並且閘極介電結構102可具有約0.28奈米至約0.53奈米的電容等效厚度。在一些實施例中，第二介電層106的電容等效厚度和閘極介電結構102的電容等效厚度可以具有在大約0.04奈米至大約0.29奈米的差異。
在一些實施例中，第二介電層106可以通過原子層沉積形成。在一些實施例中，第二介電層106可以由化學氣相沉積、電漿輔助化學氣相沉積等形成，取決於製造需求，例如成本或產量的考量。在一些實施例中，第二介電層106由原子層沉積製程300形成（參考第26圖）。原子層沉積製程300可用於在同一製程腔室中形成第二介電層106，如同用於通過原子層沉積製程200形成第一介電層104的製程腔室，而無需從製程腔室移除基板50（例如，奈米結構場效電晶體）或插入任何其他製備步驟。例如，在執行步驟S24之後，執行步驟S31，其中將第二金屬前驅物脈衝至製程腔室中。在一些實施例中，第二金屬前驅物通過配體交換（例如，與第一介電層104的末端羥基反應）吸附到第一介電層104的表面上。在一些實施例中，第二金屬前驅物包括HfCl 4、Hf(NO 3) 4、Hf[N(CH 3) 2] 4、Hf[N(C 2H 5) 2] 4、Hf[N(CH 3)(C 2H 5)] 4、四（乙基甲基氨基）鋯（tetrakis（ethylmethylamino）zirconium, TEMAZ）、三（N,N’-二異丙基甲脒）鑭（III）、Mg(CpEt) 2、Ba(tBu 3Cp) 2、TiCl 4、Pb(Et) 4、YCp 3、其組合等。例如，在第二金屬前驅物是HfCl 4的一些實施例中，HfCl 4與第一介電層104的末端羥基反應，使得HfCl 4的鉿原子與第一介電層104的末端羥基的氧原子接合並形成沉積在介面層100上的單層（例如，HfCl 4）和HCl的副產物。在一些實施例中，將基板50（例如，奈米結構場效電晶體）加熱至約200℃至約400℃以促進配體交換反應。步驟S31可以執行超過約0.1秒，以提供足夠的第二金屬前驅物以通過自限反應吸附在第一介電層104的表面上，例如，產生第二金屬前驅物飽和表面。步驟S31的執行時間可小於5秒，以避免第二金屬前驅物在第一介電層104表面飽和後脫離表面。
接續，執行步驟S32。根據一些實施例，將惰性氣體脈衝至製程腔室以沖洗製程腔室，例如沖洗未反應剩餘的第二金屬前驅物以及在步驟S31中產生的任何副產物。在一些實施例中，步驟S32可以使用與步驟S22相同的製程或參數。根據一些實施例，在步驟S33中，氧源被脈衝至製程腔室。氧源可以與吸附在第一介電層104上的第二金屬前驅物反應，從而形成第二金屬氧化物的單層，例如上述示例中的HfO 2。例如，第二金屬前驅物的剩餘配體將被氧原子或羥基取代。在一些實施例中，氧源可包括水、過氧化氫、醇、氧氣、臭氧或其組合。在一些實施例中，在步驟S33中，將基板50加熱至大約200℃至大約400℃。步驟S33可以執行大約0.1秒至大約10秒。接續，根據一些實施例，執行S34，其中將惰性氣體脈衝至製程腔室以沖洗製程腔室，例如沖洗剩餘的氧源和在步驟S33中產生的任何副產物。在一些實施例中，步驟S34可以使用與步驟S24相同的製程或參數。步驟S31至S34可以構成原子層沉積製程300的一個循環302，並且可以重複6至30個循環，直到達到第二介電層的期望厚度。
根據一些實施例，第20A以及20B圖示出分別沉積在閘極介電結構102上方的閘極電極108。閘極電極108可以包括含金屬的材料，例如氮化鈦（TiN）、氧化鈦（TiO）、氮化鉭（TaN）、碳化鉭（TaC）、鈷（Co）、釕（Ru）、鋁（Al）、鎢（W）、其組合或其多層膜。例如，雖然在第20A以及20B圖中示出單層閘極電極108，但是閘極電極108可以包括任意數量的襯層、任意數量的功函數調整層以及填充材料。構成閘極電極108的層的任何組合可以沉積在n型區域50N中在相鄰的第二奈米結構54之間以及在第二奈米結構54A和基板50之間，並且可以沉積在p型區域50P中在相鄰的第一奈米結構52之間。
在填充第二凹槽98之後，可以執行例如化學機械研磨的平坦化製程以去除多餘部分的閘極介電結構102以及閘極電極108，其多餘部分在第一層間介電質96的頂表面上方。閘極電極108以及閘極介電結構102的材料的剩餘部分因此形成所得奈米結構場效電晶體的替換閘極。閘極電極108、閘極介電結構102以及介面層100可以一同稱為「閘極結構」。
在第21A-21C圖中，凹蝕閘極結構（包括閘極介電結構102和對應的上覆閘極電極108），使得在閘極結構正上方和第一間隔物81的相對部分之間形成凹槽。將包含一層或多層介電材料（例如氮化矽、氮氧化矽等）的閘極遮罩110填充在凹槽中，隨後進行平坦化製程以去除在第一層間介電質96上方延伸的介電材料的多餘部分。隨後形成的閘極接觸件（例如以下關於第23A和23B圖討論的接觸件120）穿過閘極遮罩110以接觸凹蝕的閘極電極108的頂表面。
如第21A-21C圖進一步所示，第二層間介電質112沉積在第一層間介電質96上方和閘極遮罩110上方。在一些實施例中，第二層間介電質112為通過流動式化學氣相沉積形成的可流動膜。在一些實施例中，第二層間介電質112由例如磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃等的介電材料形成，並且可以通過例如化學氣相沉積、電漿輔助化學氣相沉積等的任何適當方法沉積。
在第22A-22C圖中，第二層間介電質112、第一層間介電質96、接觸蝕刻停止層94和閘極遮罩110被蝕刻以形成暴露磊晶源極/汲極區92及/或閘極結構的表面的第三凹槽114。第三凹槽114可以通過使用非等向性蝕刻製程，例如反應離子蝕刻、中性束蝕刻等形成。在一些實施例中，第三凹槽114可以使用第一蝕刻製程蝕刻穿過第二層間介電質112和第一層間介電質96；可以使用第二蝕刻製程蝕刻穿過閘極遮罩110；以及可以使用第三蝕刻製程蝕刻穿過接觸蝕刻停止層94。可以在第二層間介電質112上方形成和圖案化遮罩（例如，光阻）以從第一蝕刻製程和第二蝕刻製程遮蔽第二層間介電質112的部分。在一些實施例中，蝕刻製程可能會過度蝕刻，因此，第三凹槽114延伸至磊晶源極/汲極區92及/或閘極結構中，並且第三凹槽114的底部可以與磊晶源極/汲極區92及/或閘極結構齊平（例如，在同一水平面上，或與基板的距離相同）或低於磊晶源極/汲極區92及/或閘極結構（例如，更靠近基板）。雖然第22B圖將第三凹槽114顯示為在同一剖面中暴露磊晶源極/汲極區92和閘極結構，但是在各種實施例中，磊晶源極/汲極區92和閘極結構可以在不同的剖面中暴露，從而降低隨後形成的接觸件短路的風險。在形成第三凹槽114之後，在磊晶源極/汲極區92上方形成矽化物區116。在一些實施例中，形成矽化物區116首先通過沉積能夠與下方的磊晶源極/汲極區92的半導體材料（例如，矽、矽鍺、鍺）反應的金屬（未示出）以在磊晶源極/汲極區92的暴露部分上形成矽化物區或鍺化物區，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火（refractory）金屬、稀土金屬或其合金，之後進行熱退火製程以形成矽化物區116。之後例如通過蝕刻製程去除沉積金屬的未反應部分。雖然矽化物區116被稱為矽化物區，但是矽化物區116也可以是鍺化物區或鍺化矽區（例如，包括矽化物和鍺化物的區域）。在一個實施例中，矽化物區116包括TiSi，並且具有大約2奈米至大約10奈米的厚度。
接續，在第23A-23C圖中，在第三凹槽114中形成接觸件118和120（也可以稱為接觸插塞）。接觸件118和120可以各自包括一個或多個層，例如阻障層、擴散層以及填充材料。例如，在一些實施例中，接觸件118和120各自包括阻障層和導電材料，並且電性耦合至下方的導電部件（例如，所示實施例中的閘極電極108及/或矽化物區116）。接觸件120電性耦合至閘極電極108並且可以被稱為閘極接觸件，接觸件118電性耦合至矽化物區116並且可以被稱為源極/汲極接觸件。阻障層可以包括鈦、氮化鈦、鉭、氮化鉭等。 導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行例如化學機械研磨的平坦化製程以從第二層間介電質112的表面去除多餘的材料。
根據一些替代實施例，第24A-24C圖示出裝置的剖面圖。第24A圖繪示第1圖所示的參考剖面A-A’。第24B圖繪示第1圖所示的參考剖面B-B’。第24C圖繪示第1圖所示的參考剖面C-C’。 在第24A-24C圖中，相同的附圖標記表示通過與第23A-23C的結構相同的製程形成的相同元件。然而，在第24A-24C圖中，n型區域50N以及p型區域50P中的通道區包括相同的材料。例如，包括矽的第二奈米結構54為p型區域50P中的p型奈米片場效電晶體和n型區域50N中的n型奈米片場效電晶體提供通道區。形成第24A-C圖的結構可以例如通過同時從p型區域50P和n型區域50N兩者去除第一奈米結構52；在p型區域50P中的第二奈米結構54周圍沉積閘極介電結構102和閘極電極108（例如，適用於p型奈米片場效電晶體的閘極電極）；以及在n型區域50N中的第二奈米結構54周圍沉積閘極介電結構102和閘極電極108（例如，適用於n型奈米片場效電晶體的閘極電極）。在這樣的實施例中，如上所述，相較於p型區域50P，n型區域50N中的磊晶源極/汲極區92的材料可以不同。
出於說明的目的，上述實施例在n型區域50N和p型區域50P兩者中形成第一介電層104。在一些實施例中，第一介電層104可以僅形成在n型區域50N和p型區域50P之一中。例如，第27A-29B圖示出在中間製造階段的奈米結構場效電晶體的替代實施例的剖面圖，其中第一介電層104僅形成在p型區域50P中。在這樣的實施例中，p型區域50P中的閘極介電結構102包括第一介電層104和第二介電層106，並且n型區域50N中的第二閘極結構由第二介電層106形成。在這些實施例中，與第1-26圖所示的前述實施例中相同的部件以相同的附圖標記表示。第27A、28A以及29A圖繪示第1圖所示的參考剖面A-A’。第27B、28B以及29B圖繪示第1圖所示的參考剖面B-B’。
在一些實施例中，提供如第17A以及17B圖所示的奈米結構場效電晶體，並且如第27A以及27B圖所示，形成遮罩240以覆蓋n型區域50N並暴露p型區域50P。例如，可以在n型區域50N以及p型區域50P中的介面層100上方形成光阻，並且圖案化以形成遮罩240。可以使用一種或多種可接受的微影技術對光阻進行圖案化。
在第28A和28B圖中，根據一些實施例，第一介電層104僅在p型區域50P中沉積在介面層100之上，因為n型區域50N被遮罩240覆蓋。在形成第一介電層104之後，可以通過任何合適的製程例如灰化或剝離去除遮罩240。接續，執行相似於第19A-24C圖所示的製程，並形成第29A和29B圖所示的所得奈米結構場效電晶體。包括第一介電層104和第二介電層106的閘極介電結構102可以形成在p型區域50P中。由第二介電層106形成的閘極介電結構可以形成在n型區域50N中。n型區域50N中的第二介電層106可以與介面層100直接接觸。
根據本揭露的各種實施例，提供一種包括多層閘極介電結構的半導體裝置及其形成方法。閘極介電結構可以包括第一介電層，第一介電層可以在閘極介電結構中產生偶極以調整半導體裝置的平帶電壓。閘極介電結構還可以包括設置在第一介電層上方的第二介電層，其中第二介電層可以是相對厚的高介電常數材料。在一些實施例中，第二介電層的厚度是第一介電層的厚度的至少三倍。因此，閘極介電結構的高介電常數特性可與第二介電層的高介電常數特性相似，且閘極介電結構的電容等效厚度不受第一介電層的顯著影響。因此，提供了可以允許調整奈米結構場效電晶體的臨界電壓同時維持期望的高介電常數特性的閘極介電結構。
根據一些實施例，本揭露提供一種半導體裝置，包括：介面層，設置在通道區上方；閘極介電結構，包括：第一金屬的氧化物的第一層，在介面層上方，其中第一層具有第一厚度；以及第二金屬的氧化物或矽酸鹽的第二層，在第一層上方，其中第二層具有第二厚度，第二厚度至少比第一厚度大三倍，其中第一金屬的氧化物的氧面密度（oxygen areal density）大於第二金屬的氧化物的氧面密度；以及閘極電極，設置在閘極介電結構上方。
在一些實施例中，介面層包括氧化物，並且至少一部分的第一金屬的第一層接合至介面層。
在一些實施例中，至少一部分的第二金屬接合至第一層。
在一些實施例中，第一層具有小於4埃（Å）的厚度。
在一些實施例中，第一金屬選自鋁、鋅、鎵或鉿。
在一些實施例中，第二金屬包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、釔或其組合。
在一些實施例中，閘極介電結構具有0.28奈米至0.53奈米的電容等效厚度（capacitance equivalent thickness）。
在一些實施例中，介面層的厚度至少係第一層的第一厚度的五倍。
根據另一些實施例，本揭露提供一種半導體裝置，包括：介面層，設置在通道區上方，其中介面層包括半導體的氧化物；閘極介電結構，設置在介面層上方，其中閘極介電結構具有第一電容等效厚度（capacitance equivalent thickness, CET）並且包括：第一層，包括一至三層單層，其中一至三層單層包括第一金屬的氧化物，其中第一金屬選自鋁、鋅、鎵或鉿；以及第二金屬的氧化物或矽酸鹽的第二層，設置在第一層上方，其中第二層具有第二電容等效厚度，其中第一電容等效厚度與第二電容等效厚度之間的差異係0.04奈米至0.29奈米；以及閘極電極，設置在閘極介電結構上方。
在另一些實施例中，第一金屬的氧化物的氧面密度大於第二金屬的氧化物的氧面密度。
在另一些實施例中，第二金屬包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、釔或其組合。
在另一些實施例中，介面層的厚度至少係第一層的厚度的五倍。
根據又一些實施例，本揭露提供一種形成半導體裝置的方法，包括：在基板上方形成通道區；藉由第一原子層沉積在通道區上方形成第一閘極介電層，其中第一閘極介電層包括第一金屬的氧化物；在第一閘極介電層上方形成第二閘極介電層，其中第二閘極介電層包括第二金屬的氧化物或矽酸鹽，其中第一閘極介電層的氧面密度大於第二閘極介電層的氧面密度，其中第二閘極介電層的厚度大於第一閘極介電層的厚度；以及在第二閘極介電層上方形成閘極電極。
在又一些實施例中，第一原子層沉積包括金屬前驅物的一至三個脈衝，其中金屬前驅物的每個脈衝的持續時間係0.1秒至5秒。
在又一些實施例中，第一原子層沉積僅包括金屬前驅物的一個脈衝。
在又一些實施例中，金屬前驅物包括三甲基鋁、三氯化鋁、二甲基鋅、二乙基鋅、三甲基鎵、三乙基鎵、四氯化鉿、Hf(NO 3) 4、Hf[N(CH 3) 2] 4、Hf[N(C 2H 5) 2] 4、Hf[N(CH 3)(C 2H 5)] 4或其組合。
在又一些實施例中，第一原子層沉積包括以承載氣體引入金屬前驅物，其中承載氣體包括N 2、Ar、He或其組合，其中承載氣體的流速係100sccm至300sccm。
在又一些實施例中，藉由第二原子層沉積形成第二閘極介電層。
在又一些實施例中，第一原子層沉積在製程腔室中執行，其中第二原子層沉積在第一原子層沉積之後在製程腔室中執行，而在第一原子層沉積與第二原子層沉積之間的期間未將基板從製程腔室移除。
在又一些實施例中，更包括在通道區上方形成介面層，其中第一閘極介電層形成在介面層上方，其中介面層包括末端羥基。
以上概述數個實施例之特徵，以使所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明實施例的精神與範圍，且可在不違背本發明實施例之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
20:分隔線 50:基板 51:半導體層 52:奈米結構 53:半導體層 54:奈米結構 55:奈米結構 64:堆疊 66:鰭片 68:淺溝槽隔離區 70:虛設介電層 71:虛設閘極介電質 72:虛設閘極層 74:遮罩層 76:虛設閘極 78:遮罩 80:間隔物層 81:間隔物 82:間隔物層 83:間隔物 86:凹槽 88:凹槽 90:內間隔物 92:源極/汲極區 96:層間介電質 98:凹槽 99:開口 100:介面層 102:閘極介電結構 104:介電層 106:介電層 108:閘極電極 110:遮罩 112:層間介電質 114:凹槽 116:矽化物區 118:接觸件 120:接觸件 200:製程 202:循環 240:遮罩 300:製程 302:循環 50N:區域 50P:區域 51A:半導體層 51B:半導體層 51C:半導體層 52A:奈米結構 52B:奈米結構 52C:奈米結構 53A:半導體層 53B:半導體層 53C:半導體層 54A:奈米結構 54B:奈米結構 54C:奈米結構 92A:半導體材料層 92B:半導體材料層 92C:半導體材料層 A-A’:剖面 B-B’:剖面 C-C’:剖面 S21:步驟 S22:步驟 S23:步驟 S24:步驟 S31:步驟 S32:步驟 S33:步驟 S34:步驟
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 根據本揭露的一些實施例，第1圖繪示示例的奈米結構場效電晶體（nano-FET）的三維視圖。 根據本揭露的一些實施例，第2、3、4、5、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、11C、12A、12B、12C、12D、13A、13B、13C、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、21C、22A、22B、22C、23A、23B以及23C圖係在製造奈米結構場效電晶體的中間階段的剖面圖。 根據本揭露的一些實施例，第24A、24B以及24C圖係奈米結構場效電晶體的剖面圖。 根據本揭露的一些實施例，第25以及26圖係用於形成閘極介電層的原子層製程的流程圖。 根據本揭露的一些實施例，第27A、27B、28A、28B、29A以及29B圖係在製造奈米結構場效電晶體的中間階段的剖面圖。
50:基板
55:奈米結構
66:鰭片
68:淺溝槽隔離區
92:源極/汲極區
102:閘極介電結構
108:閘極電極
A-A’:剖面
B-B’:剖面
C-C’:剖面

Claims (14)

  1. 一種半導體裝置，包括：一介面層，設置在一通道區上方；一閘極介電結構，包括：一第一金屬的一氧化物的一第一層，在該介面層上方，其中該第一層具有一第一厚度；以及一第二金屬的一氧化物或矽酸鹽的一第二層，在該第一層上方，其中該第二層具有一第二厚度，該第二厚度至少比該第一厚度大三倍，其中該第一金屬的該氧化物的氧面密度(oxygen areal density)大於該第二金屬的該氧化物的氧面密度，其中該介面層的厚度係該第二層的該第二厚度的大約0.6至大約2倍；以及一閘極電極，設置在該閘極介電結構上方。
  2. 如請求項1所述之半導體裝置，其中該介面層包括一氧化物，並且至少一部分的該第一金屬的該第一層接合至該介面層。
  3. 如請求項1所述之半導體裝置，其中至少一部分的該第二金屬接合至該第一層。
  4. 如請求項1至3中任一項所述之半導體裝置，其中該第一層具有小於4埃(Å)的厚度。
  5. 如請求項1至3中任一項所述之半導體裝置，其中該第一金屬選自鋁、鋅、鎵或鉿。
  6. 如請求項1至3中任一項所述之半導體裝置，其中該第二金屬包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、釔或其組合。
  7. 如請求項1至3中任一項所述之半導體裝置，其中該閘極介電 結構具有0.28奈米至0.53奈米的電容等效厚度(capacitance equivalent thickness)。
  8. 如請求項1至3中任一項所述之半導體裝置，其中該介面層的厚度至少係該第一層的該第一厚度的五倍。
  9. 一種半導體裝置，包括：一介面層，設置在一通道區上方，其中該介面層包括一半導體的一氧化物；一閘極介電結構，設置在該介面層上方，其中該閘極介電結構具有一第一電容等效厚度(capacitance equivalent thickness,CET)並且包括：一第一層，包括一至三層單層，其中該一至三層單層包括一第一金屬的一氧化物，其中該第一金屬選自鋁、鋅、鎵或鉿；以及一第二金屬的一氧化物或矽酸鹽的一第二層，設置在該第一層上方，其中該第二層具有一第二電容等效厚度，其中該第一電容等效厚度與該第二電容等效厚度之間的差異係0.04奈米至0.29奈米；以及一閘極電極，設置在該閘極介電結構上方。
  10. 一種形成半導體裝置的方法，包括：在一基板上方形成一通道區；藉由一第一原子層沉積在該通道區上方形成一第一閘極介電層，其中該第一閘極介電層包括一第一金屬的一氧化物；在該第一閘極介電層上方形成一第二閘極介電層，其中該第二閘極介電層包括一第二金屬的一氧化物或矽酸鹽，其中該第一閘極介電層的氧面密度大於該第二閘極介電層的氧面密度，其中該第二閘極介電層的厚度大於該第一閘極介電層的厚度，其中藉由一第二原子層沉積形成該第二閘極介電層，其中該第一原子層沉積在一製程腔室中執行，其中該第二原子層沉積在該第一原子層沉積 之後在該製程腔室中執行，而在該第一原子層沉積與該第二原子層沉積之間的期間未將該基板從該製程腔室移除；以及在該第二閘極介電層上方形成一閘極電極。
  11. 如請求項10所述之形成半導體裝置的方法，其中該第一原子層沉積包括一金屬前驅物的一至三個脈衝，其中該金屬前驅物的每個脈衝的持續時間係0.1秒至5秒。
  12. 如請求項11所述之形成半導體裝置的方法，其中該第一原子層沉積僅包括該金屬前驅物的一個脈衝。
  13. 如請求項11所述之形成半導體裝置的方法，其中該金屬前驅物包括三甲基鋁、三氯化鋁、二甲基鋅、二乙基鋅、三甲基鎵、三乙基鎵、四氯化鉿、Hf(NO3)4、Hf[N(CH3)2]4、Hf[N(C2H5)2]4、Hf[N(CH3)(C2H5)]4或其組合。
  14. 如請求項11所述之形成半導體裝置的方法，其中該第一原子層沉積包括以一承載氣體引入該金屬前驅物，其中該承載氣體包括N2、Ar、He或其組合，其中該承載氣體的流速係100sccm至300sccm。
TW111135436A 2021-11-22 2022-09-20 半導體裝置及其形成方法 TWI832437B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163264391P 2021-11-22 2021-11-22
US63/264,391 2021-11-22
US17/713,014 2022-04-04
US17/713,014 US20230163191A1 (en) 2021-11-22 2022-04-04 Semiconductor Device and Method of Forming the Same

Publications (2)

Publication Number Publication Date
TW202322397A TW202322397A (zh) 2023-06-01
TWI832437B true TWI832437B (zh) 2024-02-11

Family

ID=85522814

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111135436A TWI832437B (zh) 2021-11-22 2022-09-20 半導體裝置及其形成方法

Country Status (3)

Country Link
US (1) US20230163191A1 (zh)
CN (1) CN115832046A (zh)
TW (1) TWI832437B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020182831A1 (en) * 2001-06-04 2002-12-05 Masakatsu Tsuchiaki Semiconductor device and method of manufacturing the same
US20070057335A1 (en) * 2005-09-13 2007-03-15 Yoshinori Tsuchiya Semiconductor device
TW201338046A (zh) * 2012-03-02 2013-09-16 Univ Chang Gung 一種形成具有穩定臨限電壓之電晶體的方法
TW201341298A (zh) * 2011-12-23 2013-10-16 Intel Corp 具有環繞接觸點的奈米線結構
US20150104933A1 (en) * 2013-10-16 2015-04-16 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for annealing semiconductor device structures using microwave radiation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020182831A1 (en) * 2001-06-04 2002-12-05 Masakatsu Tsuchiaki Semiconductor device and method of manufacturing the same
US20070057335A1 (en) * 2005-09-13 2007-03-15 Yoshinori Tsuchiya Semiconductor device
TW201341298A (zh) * 2011-12-23 2013-10-16 Intel Corp 具有環繞接觸點的奈米線結構
TW201338046A (zh) * 2012-03-02 2013-09-16 Univ Chang Gung 一種形成具有穩定臨限電壓之電晶體的方法
US20150104933A1 (en) * 2013-10-16 2015-04-16 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for annealing semiconductor device structures using microwave radiation

Also Published As

Publication number Publication date
CN115832046A (zh) 2023-03-21
US20230163191A1 (en) 2023-05-25
TW202322397A (zh) 2023-06-01

Similar Documents

Publication Publication Date Title
TWI725588B (zh) 半導體裝置的形成方法及半導體裝置
US10734227B2 (en) Semiconductor device and method
TWI828962B (zh) 半導體裝置及其形成方法
TW202117814A (zh) 半導體裝置及其形成方法
TWI807431B (zh) 半導體結構及其製造方法
US20240170536A1 (en) Semiconductor device and method
KR102556751B1 (ko) 반도체 디바이스 및 방법
US20230261051A1 (en) Transistor Gate Structures and Methods of Forming the Same
TWI805260B (zh) 半導體裝置及其製造方法
TWI832135B (zh) 半導體裝置的形成方法
TWI815159B (zh) 半導體裝置、電晶體及形成半導體裝置的方法
TWI780799B (zh) 半導體裝置及其製造方法
TWI821658B (zh) 半導體裝置及其形成方法
TWI832437B (zh) 半導體裝置及其形成方法
KR20210141312A (ko) 반도체 디바이스 및 방법
CN113851425A (zh) 形成半导体元件的方法
TWI825835B (zh) 半導體元件及其形成方法
TWI844100B (zh) 半導體裝置的形成方法
TWI760052B (zh) 形成閘電極的方法、半導體裝置及製造半導體裝置的方法
TWI815623B (zh) 奈米結構場效電晶體裝置及其形成方法
TWI773319B (zh) 半導體裝置及其形成方法
TWI832320B (zh) 形成具有接觸特徵之半導體裝置的方法
TW202307966A (zh) 半導體裝置和製造方法
CN113488387A (zh) 多层掩模层及其形成方法