TWI832135B - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法 Download PDF

Info

Publication number
TWI832135B
TWI832135B TW111100865A TW111100865A TWI832135B TW I832135 B TWI832135 B TW I832135B TW 111100865 A TW111100865 A TW 111100865A TW 111100865 A TW111100865 A TW 111100865A TW I832135 B TWI832135 B TW I832135B
Authority
TW
Taiwan
Prior art keywords
photoresist
layer
etching
sidewalls
forming
Prior art date
Application number
TW111100865A
Other languages
English (en)
Other versions
TW202234477A (zh
Inventor
林頌恩
王俊堯
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202234477A publication Critical patent/TW202234477A/zh
Application granted granted Critical
Publication of TWI832135B publication Critical patent/TWI832135B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

本文揭露了半導體裝置的形成方法。根據本揭露，示例性的半導體裝置的形成方法，包括：在目標層上方形成光阻；執行電漿加強沉積製程，電漿加強沉積製程在光阻的側壁上沉積間隔層時，蝕刻光阻的側壁；圖案化間隔層以在光阻的側壁上形成多個間隔物；以及使用間隔物和光阻作為組合蝕刻遮罩，蝕刻目標層。

Description

半導體裝置的形成方法
本發明實施例是關於半導體技術，特別是關於以組合蝕刻遮罩形成半導體裝置的方法。
半導體裝置用於各種電子應用，例如個人電腦、手機、數位相機和其他電子設備。製造半導體裝置通常通過在半導體基板上依序沉積絕緣或介電層、導電層和半導體材料層，並圖案化各種材料層使用微影，以在其上形成電路部件和元件。
半導體工業通過不斷減少最小部件尺寸以持續提高各種電子元件（例如電晶體、二極體、電阻、電容等）的積體密度（integration density），而允許將更多元件整合到一給定的面積中。然而，隨著減少最小部件的尺寸，出現了其他應該解決的問題。
本發明實施例提供一種半導體裝置的形成方法，包括：在目標層上方形成光阻；執行電漿加強沉積製程，電漿加強沉積製程在光阻的側壁上沉積間隔層時，蝕刻光阻的側壁；圖案化間隔層以在光阻的側壁上形成多個間隔物；以及使用間隔物和光阻作為組合蝕刻遮罩，蝕刻目標層。
本發明實施例提供一種半導體裝置的形成方法，包括：在半導體基板上方形成光阻；藉由蝕刻光阻的側壁，降低光阻的側壁的粗糙度；在蝕刻光阻的側壁時，在光阻的側壁上方沉積氧化層；蝕刻氧化層以在光阻的側壁上形成多個間隔物；以及藉由使用間隔物和光阻作為組合蝕刻遮罩，在半導體基板中蝕刻多個溝槽以形成通道區。
本發明實施例提供一種半導體裝置的形成方法，包括：在基板上方形成光阻；執行原子層沉積循環（atomic layer deposition cycle, ALD cycle），包括：在原子層沉積循環的第一脈衝中，將光阻暴露於含矽前驅物；在原子層沉積循環的第二脈衝中，將光阻暴露於含氧前驅物，含氧前驅物和含矽前驅物反應，以在光阻的側壁上沉積間隔材料；在原子層沉積循環的第二脈衝期間，從含氧前驅物產生電漿，電漿蝕刻光阻的側壁；以及重複多次原子層沉積循環。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據各個實施例，形成用於圖案化下方部件的光阻和間隔層。圖案化光阻，並在圖案化光阻的側壁上沉積間隔層。間隔層的沉積是通過具有蝕刻特性和沉積特性的電漿增強沉積製程。具體而言，電漿增強沉積製程蝕刻光阻的側壁以降低其粗糙度，同時也在上述蝕刻的側壁上沉積間隔層的材料。因此可以形成具有光滑側壁的蝕刻遮罩，以降低使用上述蝕刻遮罩圖案化下方部件的線寬粗糙度。
第1-4圖根據一些實施例，繪示出用於圖案化基板中的部件的製程。圖案化製程可以用於圖案化基板中任何類型的部件。舉例來說，圖案化製程可以用於圖案化鰭片、奈米結構、閘極結構、互連等。圖案化製程包括圖案化在基板20上方的光阻24（參見第1圖），接著在光阻24的側壁上形成間隔層26（參見第2圖）。沉積間隔層26的材料藉由具有蝕刻特性和沉積特性的電漿增強沉積製程28（參見第2圖）。具體而言，電漿增強沉積製程28沉積間隔層26的材料在光阻24的側壁時，蝕刻光阻24的側壁，以降低其粗糙度。可以圖案化間隔層26以形成間隔物30（參見第3圖），並且使用間隔物30和光阻24作為組合蝕刻遮罩34，蝕刻基板20以形成圖案化部件36（參見第4圖）。降低光阻24的側壁的粗糙度並在蝕刻的光阻24的側壁上沉積間隔層26形成具有光滑側壁的蝕刻遮罩34，這降低圖案化部件36的線寬粗糙度。因此可以提高製造良率。
在第1圖中，一或多個遮罩層22形成在基板20上，並且形成光阻24在遮罩層22上。隨後將更詳細描述，基板20可以是任何類型的目標層，例如半導體基板、導電層、介電層等。遮罩層 22 是可選的，且包含其可以幫助減少使用光阻24 圖案化下方部件的尺寸。
在示例的實施例中，遮罩層22為多層結構，包括下遮罩層22A和上遮罩層22B。下遮罩層22A由相對於基板20具有高蝕刻選擇性的材料形成。舉例來說，下遮罩層22A可以由包括金屬（例如氮化鈦、鈦、氮化鉭、鉭、摻雜金屬的碳化物（例如碳化鎢）等）及/或類金屬（metalloid）（例如氮化矽、氮化硼、碳化矽等）形成，可以形成通過沉積製程，例如化學氣相沉積（chemical vapor deposition, CVD）、原子層沉積（ALD）等。上遮罩層22B由相對於下遮罩層22A具有高蝕刻選擇性的材料形成。舉例來說，上遮罩層22B可以由氧化矽形成，例如未摻雜四乙氧基矽烷（tetraethylorthosilicate, TEOS）氧化物或硼磷矽酸鹽四乙氧基矽烷（borophosphosilicate tetraethylorthosilicate，BPTEOS）氧化物，可以形成通過沉積製程，例如化學氣相沉積（CVD）、原子層沉積（ALD）等。可以使用其他可接受的材料形成通過任何可接受的製程。在一些實施例中，使用單一遮罩層22。
光阻24可以為任何可接受的光阻，包括光敏材料，例如單層光阻、雙層光阻、三層光阻等。在一些實施例中，光阻24為三層光阻，包括底層（例如底部抗反射塗層（BARC）層）、中間層（例如氮化物、氧化物、氮氧化物等），以及頂層（例如感光材料）。所使用的光阻類型可以取決於用於圖案化光阻24的微影技術。形成光阻24的層可以通過旋轉塗佈、沉積製程例如化學氣相沉積（CVD）、其組合等。
圖案化光阻24使用可接受的微影技術，以在光阻 24 中形成開口。可以圖案化光阻24藉由暴露光阻24的感光材料於圖案化能量源（例如圖案化光源），以具有圖案的開口，以引起化學反應，從而引起暴露於圖案化能量源的光阻24的那些部分的物理變化。在光阻24包括多層的實施例中（例如光阻24為雙層光阻、三層光阻等），光阻24的頂層（例如光敏材料）暴露於圖案化能量源。接著可以顯影光阻24藉由施加顯影劑到曝光的光阻，以利用物理變化，並且根據所需的圖案選擇性地去除光阻24的曝光部分或光阻24未曝光的部分。
在一些實施例中，圖案化光阻24使用下一代微影技術，例如極紫外線（extreme ultraviolet, EUV）微影、深紫外線（deep ultraviolet, DUV）微影、X射線微影、軟X射線（soft X-ray, SX）微影、離子束投影微影、電子束投影微影等。使用下一代微影技術可以允許圖案化下方部件通過單一圖案化微影製程，避免使用多重圖案化微影製程並降低製造複雜性/成本。
使用下一代微影技術允許圖案化光阻24為具有小尺寸的部件。舉例來說，圖案化光阻24通過單一圖案化製程後，光阻24部件的平均寬度W 1可以在5nm至100nm的範圍。因此可以提高部件密度。然而，當通過單一圖案化微影製程圖案化光阻24時，光阻24的感光材料中的聚合物聚集會導致光阻24的側壁變得粗糙。舉例來說，通過單一圖案化微影製程圖案化光阻24後，光阻24的側壁的線寬粗糙度R 1可以在3nm至8nm的範圍。如隨後將更詳細地描述，蝕刻光阻24以降低其側壁的粗糙度。在本文中，光阻24的「側壁」是指垂直於基板20的主表面的光阻24的表面。
在第2圖中，形成間隔層26在光阻24的圖案化部件的頂面和側壁上。在光阻24包括多層的實施例中（例如光阻24為雙層光阻、三層等），形成間隔層26在光阻24的頂層（例如感光材料）的頂面和側壁上。間隔層26由間隔材料形成，其對於基板20具有高蝕刻選擇性。舉例來說，間隔層26可以由例如氧化矽、四乙氧基矽烷（TEOS）氧化物等形成，可以沉積通過順應沉積製程，例如原子層沉積（ALD）、電漿增強原子層沉積（PEALD）、化學氣相沉積（CVD）、電漿增強化學氣相沉積（PECVD）等。
在一些實施例中，間隔層26為通過電漿增強沉積製程28，例如電漿增強原子層沉積（PEALD）形成的氧化層。舉例來說，間隔層26可以由氧化矽形成。用於形成間隔層26的電漿體增強沉積製程28具有蝕刻特性和沉積特性。具體來說，電漿增強沉積製程28在沉積間隔層26的材料時，蝕刻光阻24的側壁。
電漿增強沉積製程28的蝕刻特性，降低光阻24側壁的粗糙度。舉例來說，在通過電漿增強沉積製程28蝕刻光阻24之後，光阻24的側壁可以具有線寬粗糙度R 2在1.5 nm 至 4 nm 的範圍。線寬粗糙度R 2小於線寬粗糙度R 1。舉例來說，線寬粗糙度R 2可以為線寬粗糙度R 1的30%至80%。電漿增強沉積製程28的蝕刻特性也減少光阻24的尺寸。舉例來說，在通過電漿增強沉積製程28蝕刻光阻24之後，光阻24的部件可以具有平均寬度W 2在 15 nm 至 80 nm的範圍。寬度W 2小於寬度W 1。舉例來說，寬度W 2可以為寬度W 1的30%至80%。
電漿增強沉積製程28的沉積特性在光阻 24 的頂面和側壁上形成間隔層 26 的材料。沉積間隔層 26 到足夠的厚度（與蝕刻的光阻24結合）以允許間隔層26的側壁是光滑的。舉例來說，可以沉積間隔層26的厚度T 1在0.5nm至8nm的範圍，且間隔層26的側壁可以具有線寬粗糙度R 3在1.5nm至2.8nm的範圍。線寬粗糙度R 3小於線寬粗糙度R 2。舉例來說，線寬粗糙度R 3可以比線寬粗糙度R 2小30%至90%。如隨後更詳細地描述，間隔層26和光阻24將作為組合蝕刻遮罩，以圖案化下方的部件，且形成具有光滑側壁的間隔層26允許組合蝕刻遮罩的側壁是光滑的。因此可以提高製造良率。此外，形成間隔層26足夠的厚度允許彌補蝕刻光阻24造成的損失。用於圖案化下方部件的組合蝕刻遮罩的部件因此可以具有足夠的尺寸。
執行電漿增強沉積製程28通過放置基板20在沉積室中，並且將不同的來源前驅物（source precursor）循環分配到沉積室中。在每個原子層沉積循環（ALD cycle）的至少一部分期間產生電漿。來源前驅物包括第一前驅物和第二前驅物。第一前驅物和第二前驅物是任何可接受的前驅物，可以反應以沉積間隔層26的材料，且第二前驅物也可以作為用於產生電漿的離子源的前驅物。舉例來說，當間隔層26由氧化矽形成時，第一前驅物可以為含矽前驅物且第二前驅物可以為含氧前驅物。用於沉積氧化矽的可接受的含矽前驅物包括二元矽氫化合物（binary silicon-hydrogen compound silanes），例如矽烷（SiH 4）、乙矽烷（Si 2H 6）等。用於沉積氧化矽和產生電漿的可接受的含氧前驅物包括氧氣（O 2）、臭氧（O 3）等。可以使用其他可接受的前驅物。
執行原子層沉積循環（ALD cycle）的第一脈衝通過將第一前驅物（例如含矽前驅物）分配到沉積室中，使得光阻24暴露於第一前驅物。在低溫下執行第一脈衝。在一些實施例中，在低於 120°C 的溫度下執行第一脈衝，例如溫度在室溫（例如約 20°C）至 120°C 的範圍，舉例來說，保持沉積室在這樣的溫度。執行第一脈衝可以在壓力在1Torr至5Torr的範圍，舉例來說，保持沉積室在這樣的壓力。執行第一脈衝的時間可以在1分鐘至5分鐘的範圍，舉例來說，通過將第一前驅物保留在沉積室中這樣的時間。然後將第一前驅物從沉積室中清除，例如通過任何可接受的真空製程及/或通過將惰性氣體流入沉積室。
執行原子層沉積循環（ALD cycle）的第二脈衝通過將第二前驅物（例如含氧前驅物）分配到沉積室中，使得光阻24暴露於第二前驅物。在低溫下執行第二脈衝。在一些實施例中，在低於 120°C 的溫度下執行第二脈衝，例如溫度在室溫（例如約 20°C）至 120°C 的範圍，舉例來說，保持沉積室在這樣的溫度。執行第二脈衝可以在壓力在1Torr至5Torr的範圍，舉例來說，保持沉積室在這樣的壓力。執行第二脈衝的時間可以在1分鐘至5分鐘的範圍，舉例來說，通過將第二前驅物保持在沉積室中這樣的時間。然後將第二前驅物從沉積室中清除，例如通過任何可接受的真空製程及/或通過將惰性氣體流入沉積室。
在原子層沉積循環（ALD cycle）的第二個脈衝期間，在沉積室中產生等電漿。產生電漿增加第二前驅物與第一前驅物的反應，進而允許在（先前描述的）低溫下執行第二脈衝。在低溫下的製程可以避免損壞光阻24。產生電漿也可以蝕刻光阻24的材料。具體來說，在電漿產生期間，第二前驅物為執行對光阻24有選擇性（例如以比蝕刻光阻24下方的材料（例如遮罩22）更快的速率選擇性地蝕刻光阻24的材料）的蝕刻的氣體。
在原子層沉積循環（ALD cycle）的第二脈衝期間，可以產生電漿通過使氣體源流入沉積室並使用電漿產生器將氣體源激發到電漿狀態。氣體源包括第二前驅物，並且可以包括載氣（例如氫氣、氦氣、氖氣、氬氣、氪氣、氙氣、氡氣等）。氣體源流入沉積室的流速可以在0L/min至6L/min的範圍。電漿產生器可以是電容耦合電漿（capacitively coupled plasma, CCP） 產生器、電感耦合電漿（inductively coupled plasma, ICP） 產生器、遠程電漿產生器等。產生射頻功率（radio-frequency power）通過電漿產生器以將氣體源激發到電漿狀態。在原子層沉積循環（ALD cycle）的第二個脈衝期間，電漿產生功率的脈衝在低功率和高功率之間。電漿產生功率的脈衝頻率可以在 40 kHz 至 60 MHz 的範圍。電漿產生功率的高功率可以在15瓦至800瓦的範圍。執行電漿產成在小於 15 瓦的功率（在本文所述的其他沉積參數下）可能不足以將氣體源活化為電漿。執行電漿產成在超過 800 瓦的功率（在本文所述的其他沉積參數下）可能會損壞光阻 24。
每個原子層沉積循環（ALD cycle）以原子層（有時稱為單層）沉積間隔層26材料。當間隔層26由氧化矽形成時，每個單層可以具有1Å的厚度。重複多次原子層沉積循環（ALD cycle）直到沉積間隔層26的材料到期望的厚度（如先前所描述）。舉例來說，可以重複原子層沉積循環（ALD cycle） 1 到 500 次。
在第3圖中，圖案化間隔層 26 以形成間隔層 30。執行合適的蝕刻製程以去除間隔層 26 的水平部分。蝕刻製程以比蝕刻光阻24和間隔層26的垂直部分更快的速率選擇性地蝕刻間隔層 26 的水平部分。舉例來說，當間隔層26由氧化矽形成時，蝕刻製程可以是非等向性乾蝕刻，使用鹵素基（halogen-based）的蝕刻劑，包括氟（F）、氯（Cl）、溴（Br）等。在蝕刻製程之後，間隔物30包括剩餘的間隔層26的垂直部分。在形成間隔物30之後，保留光阻24。
間隔物30和光阻24一起形成組合蝕刻遮罩34。因為間隔層26的側壁是光滑的，所以間隔物30的外側壁也是光滑的。間隔物30的外側壁也是組合蝕刻遮罩34的外側壁。因此，組合蝕刻遮罩34的外側壁也是光滑的，並且可以具有與間隔層26相同的線寬粗糙度。使用組合蝕刻遮罩34圖案化下方部件因此可以具有平滑的側壁。
如前所述，形成間隔層26足夠的厚度以允許補償蝕刻光阻24造成的損失。組合蝕刻遮罩34的部件的平均寬度W 3可以在15nm至 80 nm的範圍。寬度W 3大於寬度W 2。舉例來說，寬度W 3可以比寬度W 2大30%至80%。
在第4圖中，使用間隔物 30 和光阻 24 作為組合蝕刻遮罩 34 蝕刻基板 20 以形成圖案化部件 36。上述蝕刻轉移組合蝕刻遮罩 34（例如間隔物 30 和光阻24）的圖案到基板20，且可以包括任何可接受的蝕刻技術。蝕刻製程可以是非等向性的。可以在蝕刻基板20的過程中去除間隔物30和光阻24，或者可以在隨後通過任何合適的清潔製程去除間隔物30和光阻24。由於組合蝕刻遮罩34的外側壁是光滑的，因此圖案化部件36也具有光滑的側壁。
在形成遮罩層 22 的實施例中，蝕刻基板 20 包括將組合蝕刻遮罩 34 的圖案轉移到遮罩層 22 以形成遮罩 32，然後將遮罩32的圖案轉移到基板20上。蝕刻製程可以包括一或多個對遮罩層22具有選擇性的蝕刻步驟（例如，以比蝕刻基板20的材料更快的速率選擇性地蝕刻遮罩層22的材料）。舉例來說，當遮罩層22為多層結構時，可以進行第一蝕刻步驟以圖案化上遮罩層22B，並且可以進行第二蝕刻步驟以圖案化下遮罩層22A。在遮罩層22由金屬或氮化物形成的實施例中，遮罩32可以稱為硬遮罩。使用遮罩32作為蝕刻遮罩圖案化基板20。
儘管第3-4圖繪示出分開的蝕刻製程，但其可以是相同的蝕刻製程的步驟。舉例來說，在形成間隔層26之後（參見第2圖），可以執行單一連續蝕刻步驟以圖案化基板20。在這樣的連續蝕刻步驟期間，暫時地形成間隔層30（參見第3圖），且執行連續蝕刻步驟直到形成圖案化部件36（參見第4圖）。舉例來說，如果連續蝕刻步驟是非等向性的，可以以比蝕刻間隔層26的垂直部分更快的速率蝕刻間隔層26的水平部分，而暫時地形成間隔層30。
一些實施例考慮了關於第1-4圖描述的圖案化製程的變化。舉例來說，可以省略遮罩層22，使得組合蝕刻遮罩34用於直接圖案化基板20。根據設計需求，可以使用更少或額外的間隔物及/或遮罩層。
如前所述，關於第1-4圖描述的圖案化製程可以用於在基板中圖案化任何類型的部件。在一些實施例中，使用圖案化製程以圖案化用於電晶體的部件。實施例是在特定的脈絡下進行描述，例如包括奈米結構場效應電晶體（nano-FET）的晶粒。然而，各個實施例可以應用於晶粒包括其他類型的電晶體（例如鰭式場效應電晶體（finFET）、平面式電晶體等）代替或與奈米結構場效應電晶體（nano-FET）組合。
第5圖根據一些實施例繪示出奈米結構場效應電晶體（nano-FET）（例如奈米線場效應電晶體（nanowire field-effect transistor, NWFET）、奈米片場效應電晶體（nanosheet field-effect transistor, NSFET）等）的一示例。第5圖是三維視圖，其中為了清楚說明省略奈米結構場效應電晶體的一些部件。奈米結構場效應電晶體可以是奈米片場效應電晶體（NSFET）、奈米線場效應電晶體（NWFET）、全繞式閘極場效應電晶體（gate-all-around field-effect transistor, GAAFET）等。
奈米結構場效應電晶體（nano-FET）包括在基板50（例如半導體基板）上的鰭片62之上的奈米結構66（例如奈米片、奈米線等），其中奈米結構66作為奈米結構場效應電晶體的通道區。奈米結構66可以包括p型奈米結構、n型奈米結構或其組合。隔離區 70，例如淺溝槽隔離 （shallow trench isolation, STI） 區，設置在鄰近的鰭片 62 之間，可以從鄰近的隔離區 70之間突出到隔離區 70的上方。雖然隔離區 70 描述/圖示為與基板 50 分離，如本文所使用，術語「基板」可以指單獨的半導體基板或半導體基板和隔離區的組合。此外，雖然鰭片62的底部示為與基板50是單一、連續的材料，但鰭片62的底部及/或基板50可以包括單一或多種材料。在本文中，鰭片62指的是在鄰近隔離區70之上和之間延伸的部分。
閘極介電質 122 位於鰭片 62 的頂面上方並且沿著奈米結構 66 的頂面、側壁和底面。閘極電極 124 位於閘極介電質 122 上方。磊晶源極/汲極區 98 設置在閘極介電質122和閘極電極124的兩側的鰭片62上。形成層間介電質（inter-layer dielectric, ILD）104在磊晶源極/汲極區98上。可選地形成接觸蝕刻停止層（contact etch stop layer, CESL）102在層間介電質（ILD）104和磊晶源極/汲極區 98之間。形成源極/汲極接觸件（隨後描述）穿過接觸蝕刻停止層（CESL）102和層間介電質（ILD）104到磊晶源極/汲極區98。可以在各種奈米結構66和鰭片62之間共享磊晶源極/汲極區。舉例來說，鄰近的磊晶源極/汲極區98可以電性連接，例如通過合併（coalescing）磊晶源極/汲極區 98，或通過相同的源極/汲極接觸件耦合磊晶源極/汲極區 98。
第5圖進一步繪示出在後面的圖式中使用的參考剖面。剖面A-A'的方向沿著閘極電極124的縱軸並且在例如垂直於奈米結構場效應電晶體（nano-FET）的磊晶源極/汲極區 98之間的電流流動方向的方向上。剖面B-B'的方向沿著鰭62的縱軸並且沿著例如奈米結構場效應電晶體的磊晶源極/汲極區 98之間的電流流動方向。剖面C-C'平行於剖面A-A'並且延伸穿過奈米結構場效應電晶體的磊晶源極/汲極區 98。為清楚起見，隨後的圖式參考這些參考剖面。
本文討論的一些實施例是使用後閘極製程形成奈米結構場效應電晶體（nano-FET）的脈絡下進行討論。在其他實施例中，可以使用先閘極製程。此外，一些實施例考慮在使用平面裝置的面向，例如平面場效應電晶體或鰭式場效應電晶體（finFET）。 舉例來說，鰭式場效應電晶體（finFET）可以包括基板上的鰭片，鰭片作為鰭式場效應電晶體（finFET）的通道區。類似地，平面場效應電晶體可以包括基板，其中基板的部分作為平面場效應電晶體的通道區。
第6-20B圖根據一些實施例，繪示出製造奈米結構場效應電晶體（nano-FET）的中間階段的視圖。第6、7、8、9和10圖示出類似第5圖的三維視圖的三維視圖。第11A、12A、13A、14A、15A、16A、17A、18A、19A和20A圖繪示出第5圖所示的參考剖面 AA'。第11B、12B、13B、14B、15B、16B、17B、18B、19B 和 20B 圖繪示出第5圖所示的參考剖面 BB'。第13C 和 13D 圖繪示出第5圖所示的參考剖面CC'。
在第6圖中，提供用於形成奈米結構場效應電晶體（nano-FET）的基板50。基板50可以是半導體基板，例如主體半導體（bulk semiconductor）、絕緣體上半導體（semiconductor-on-insulator, SOI）基板等，可以摻雜（例如具有p型或n型雜質）或未摻雜。基板50可以是晶片，例如矽晶片。一般來說，絕緣體上半導體（SOI）基板是形成在絕緣體層上的一層半導體材料。絕緣體層可以是例如埋設絕緣層（buried oxide layer, BOX）、氧化矽層等。絕緣體層設置在基板上，通常為矽或玻璃基板。也可以使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可以包括矽;鍺;化合物半導體包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體包括矽鍺、磷化鎵砷、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦（gallium indium arsenide phosphide）；上述的組合等。
基板50具有n型區50N和p型區50P。 n型區50N可以用於形成n型裝置，例如NMOS電晶體，例如n型奈米結構場效應電晶體（nano-FET），且p型區50P可以用於形成p型裝置，例如PMOS電晶體，例如p型奈米結構場效應電晶體（nano-FET）。n型區50N可以與p型區50P實體分開（未分別示出），並且可以設置任何數量的裝置部件（例如其他主動裝置、摻雜區、隔離結構等）在n型區50N和p型區50P之間。儘管圖示一個n型區50N和一個p型區50P，可以提供任意數量的n型區50N和p型區50P。
基板50可以輕摻雜p型或n型雜質。可以在基板50的上部執行抗擊穿（anti-punch through, APT）佈植以形成抗擊穿（APT）區。在抗擊穿（APT）佈植期間，可以在基板50中佈植雜質。雜質可以具有與隨後將在n型區50N和p型區50P中的每個形成的源極/汲極區的導電類型相反的導電類型。抗擊穿（APT）區可以在奈米結構場效應電晶體（nano-FET）中的源極/汲極區下方延伸。抗擊穿（APT）區可以用來減少從源極/汲極區到基板50的漏電流。在一些實施例中，抗擊穿（APT）區中的摻雜濃度可以在10 18cm -3至10 19cm -3的範圍。
在基板 50 上形成多層堆疊 52。多層堆疊 52 包括交替的第一半導體層 54 和第二半導體層 56。第一半導體層 54 由第一半導體材料形成，且第二半導體層 56 由第二半導體材料形成。 半導體材料可以分別選自基板50的候選半導體材料。在所繪示的實施例中，多層堆疊52包括每個三層的第一半導體層54和第二半導體層56。應該理解的是，多層堆疊52可以包括任意數量的第一半導體層54和第二半導體層56。
在所繪示的實施例中，並且如隨後更詳細地描述，去除第一半導體層54並且圖案化第二半導體層56以在n型區50N和p型區50P形成用於奈米結構場效應電晶體（nano-FET）的通道區。第一半導體層54為犧牲層（或虛設層），在後續製程中將被移除以露出第二半導體層56的頂面和底面。第一半導體層54的第一半導體材料相對於第二半導體層56具有高蝕刻選擇性，例如矽鍺。第二半導體層56的第二半導體材料是適用於n型和p型裝置的材料，例如矽。
在另一實施例中（未單獨示出），圖案化第一半導體層54以在一區域（例如p型區50P）中形成用於奈米結構場效應電晶體（nano-FET）的通道區，並且圖案化第二半導體層56以在另一區域（例如n型區50N）中形成用於奈米結構場效應電晶體（nano-FET）的通道區。第一半導體層54的第一半導體材料可以是適合p型裝置的材料，例如矽鍺（例如Si xGe 1-x，其中x可以在0到1的範圍）、純鍺、III-V族化合物半導體、II-VI族化合物半導體等。第二半導體層56的第二半導體材料可以是適用於n型裝置的材料，例如矽、碳化矽、III-V族化合物半導體、II-VI族化合物半導體等。第一半導體材料和第二半導體材料相對於彼此可以具有高蝕刻選擇性，可以在不去除n型區50N中的第二半導體層56的情況下去除第一半導體層54，並且可以在不去除p型區50P中的第一半導體層54的情況下去除第二半導體層56。
多層堆疊52的每一層可以成長通過例如氣相磊晶（vapor phase epitaxy, VPE）或分子束磊晶（molecular beam epitaxy, MBE）的製程，可以沉積通過例如化學氣相沉積（CVD）、原子層沉積（ALD）等。每層可以具有小的厚度，例如厚度在5nm至30nm的範圍。在一些實施例中，形成一些層（例如第二半導體層56）為比其他層（例如第一半導體層54）薄。舉例來說，在第一半導體層 54 是犧牲層（或虛設層）並且圖案化第二半導體層 56以在 n 型區 50N 和 p 型區50P中形成用於奈米結構場效應電晶體（nano-FET）的通道區的實施例中，第一半導體層54可以具有第一厚度且第二半導體層56可以具有第二厚度，第二厚度比第一厚度小30％到60％。形成第二半導體層56為更小的厚度允許以更大的密度形成通道區。
在第7圖中，在基板50和多層堆疊52中圖案化溝槽以形成鰭片62、第一奈米結構64和第二奈米結構66。鰭片62是在基板50中圖案化的半導體條。第一奈米結構64和第二奈米結構66分別包括第一半導體層54和第二半導體層56的剩餘部分。圖案化溝槽可以通過任何可接受的蝕刻製程，例如反應式離子蝕刻（reactive ion etching, RIE）、中性束蝕刻（neutral beam etch, NBE）等或其組合。蝕刻可以是非等向性的。
圖案化鰭片62和奈米結構64、66可以通過任何合適的方法。舉例來說，圖案化鰭片62和奈米結構64、66可以使用一或多種微影製程，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合微影和自對準製程，以允許創建具有例如比使用單一直接微影製程可獲得的間距更小的間距的圖案。 舉例來說，在一實施例中，形成犧牲層在基板上方並對其圖案化使用微影製程。形成間隔物使用自對準製程在圖案化的犧牲層旁邊。接著去除犧牲層，隨後剩餘的間隔物可以作為遮罩以圖案化鰭片62和奈米結構64、66。在一些實施例中，可以保留遮罩（或其他層）在奈米結構64、66上。
第1-4圖描述的圖案化製程可以用於圖案化基板50和多層堆疊52中的溝槽。舉例來說，如第22-25圖所示，可以形成遮罩層22及/或光阻24（參見第22圖）在多層堆疊52上。可以形成間隔層26（參見第23圖）在光阻24的圖案化部件的頂面和側壁上通過電漿增強沉積製程28（參見第23圖），上述電漿增強沉積製程28也使得光阻24的側壁平滑。可以形成間隔物30（參見第24圖）在光阻24的側壁上通過圖案化間隔層26。然後可以使用間隔物30和光阻24作為組合蝕刻遮罩34（參見第25圖）蝕刻多層堆疊52以分別形成鰭片62和奈米結構64、66。因此可以減小鰭片62和奈米結構64、66的線寬粗糙度。
鰭片62和奈米結構64、66可以各自具有寬度在8nm至40nm的範圍。在所繪示的實施例中，鰭片62和奈米結構64、66在n型區50N和p型區50P中具有大致相同的寬度。在另一實施例中，一區域（例如n型區50N）中的鰭片62和奈米結構64、66比另一區域（例如p型區50P）中的鰭片62和奈米結構64、66更寬或更窄。
在第8圖中，形成淺溝槽隔離（STI）區 70在基板 50 上方和鄰近的鰭片 62 之間。淺溝槽隔離（STI）區 70 設置在鰭片 62 的至少一部分周圍，使得奈米結構 64、66 的至少一部分從鄰近的淺溝槽隔離（STI）區 70 之間突出。在所繪示的實施例中，淺溝槽隔離（STI）區 70 的頂面與鰭片 62 的頂面共面（在製程變異範圍內）。在一些實施例中，淺溝槽隔離（STI）區 70 的頂面高於或低於鰭片62的頂面。淺溝槽隔離（STI）區70分開鄰近裝置的部件。
可以形成淺溝槽隔離（STI）區70通過任何合適的方法。舉例來說，可以形成絕緣材料在基板 50 和奈米結構 64、66 上方以及鄰近鰭片62 之間。絕緣材料可以是氧化物，例如氧化矽，氮化物，例如氮化矽等，或者其組合，可以形成通過化學氣相沉積（CVD）製程，例如高密度電漿化學氣相沉積（HDP-CVD）、流動式化學氣相沉積（flowable chemical vapor deposition, FCVD）等，或其組合。可以使用其他絕緣材料通過任何可接受的製程形成。在一些實施例中，絕緣材料為通過流動式化學氣相沉積（FCVD）形成的氧化矽。一形成絕緣材料，就可以執行退火製程。在一實施例中，形成絕緣材料使得過量的絕緣材料覆蓋奈米結構64、66。雖然每個淺溝槽隔離（STI）區70圖示為單層，但一些實施例可以使用多層。舉例來說，在一些實施例中，可以首先沿著基板50、鰭片62和奈米結構64、66的表面形成襯層（未單獨示出）。此後，可以在襯層上形成填充材料，例如之前所描述。
接著對絕緣材料應用去除製程以去除奈米結構 64、66 上多餘的絕緣材料。在一些實施例中，可以使用平坦化製程例如化學機械拋光（chemical mechanical polish, CMP）、回蝕製程、其組合等。在遮罩保留在奈米結構64、66上的實施例中，平坦化製程可以露出遮罩或去除遮罩。在平坦化製程之後，絕緣材料和遮罩（如果存在）或奈米結構64、66的頂面共面（在製程變異範圍內）。因此，遮罩（如果存在）或奈米結構64、66的頂面通過絕緣材料露出。在所繪示的實施例中，沒有保留遮罩在奈米結構64、66上。然後凹蝕絕緣材料以形成淺溝槽隔離（STI）區70。凹蝕絕緣材料使得奈米結構64、66的至少一部分從鄰近絕緣材料的部分之間突出。此外，淺溝槽隔離（STI）區70的頂面可以具有如圖所示的平坦表面、凸面、凹面（例如碟形）或其組合。可以形成淺溝槽隔離（STI）區70的頂面為平坦的、凸的及/或凹的通過適當的蝕刻。可以使用任何可接受的蝕刻製程凹蝕絕緣材料，例如對絕緣材料的材料有選擇性的製程（例如，以比蝕刻鰭片62和奈米結構 64、66的材料更快的速率選擇性地蝕刻淺溝槽隔離（STI）區70的絕緣材料的製程）。舉例來說，可以執行氧化物去除使用稀氫氟酸（dHF）酸。
先前所描述的製程僅為可以形成鰭片62和奈米結構64、66的一示例。在一些實施例中，形成鰭片62及/或奈米結構64、66可以使用遮罩和磊晶成長製程。舉例來說，可以形成介電層在基板50的頂表面上，並且可以蝕刻溝槽穿過介電層以露出下方的基板50。可以使用關於第1-4圖描述的圖案化製程在介電層中圖案化溝槽。可以在溝槽中磊晶成長磊晶結構，並且可以凹蝕介電層，使得磊晶結構從介電層突出以形成鰭片62及/或奈米結構64、66。磊晶結構可以包括先前描述的交替的半導體材料，例如第一半導體材料和第二半導體材料。在磊晶成長磊晶結構的一些實施例中，磊晶成長的材料可以在成長期間原位摻雜，這可以避免之前及/或隨後的佈植，儘管原位摻雜和佈植摻雜可以一起使用。
此外，可以在奈米結構64、66、鰭片62及/或基板50中形成適當的井（未單獨示出）。井可以具有與每個隨後形成在n型區50N和p型區50P中的源極/汲極區的導電類型相反的導電類型。在一些實施例中，在n型區50N中形成p型井，並且在p型區50P中形成n型井。在一些實施例中，形成p型井或n型井在n型區50N和p型區50P兩者中。
在具有不同類型的井的實施例中，實現n型區50N和p型區50P的不同佈植步驟可以使用例如光阻的遮罩（未單獨示出）。舉例來說，可以在鰭片62、奈米結構64、66和n型區50N中的淺溝槽隔離（STI）區70上方形成光阻。圖案化光阻以露出p型區50P。可以形成光阻通過使用旋轉塗布技術並且可以對其圖案化使用可接受的微影術。一圖案化光阻，在p型區50P中執行n型雜質佈植，且光阻可以作為遮罩以大致上防止n型雜質佈植到n型區50N中。n型雜質可以是磷、砷、銻等，佈植到該區的濃度在10 13cm -3至10 14cm -3的範圍。在佈植之後，可以去除光阻，例如通過任何可接受的灰化製程。
在佈植 p 型區 50P 之後或之前，在 p型區 50P 中的鰭片 62、奈米結構 64、66 和 淺溝槽隔離（STI）區 70 上方形成遮罩例如光阻（未單獨示出）。圖案化光阻以露出n型區50N。可以形成光阻通過使用旋轉塗布技術並且可以對其圖案化使用可接受的微影技術進行。一旦光阻被圖案化，就可以在n型區50N中進行p型雜質佈植，並且光阻可以作為遮罩，大致上防止p型雜質佈植到p型區50P中。佈植到上述區域的p型雜質可以是硼、氟化硼、銦等，其濃度在10 13cm -3至10 14cm -3的範圍。在佈植之後，可以去除光阻，例如通過任何可接受的灰化製程。
在n型區50N和p型區50P的佈植之後，可以進行退火以修復佈植損傷並活化佈植的p型及/或n型雜質。在以磊晶成長用於鰭片62及/或奈米結構64、66的磊晶結構的一些實施例中，成長的材料可以在成長期間原位摻雜，這可以避免佈植，儘管可以一起使用原位摻雜和佈植摻雜。
在第9圖中，形成虛設介電層72在鰭片62和奈米結構64、66上。虛設介電層72可以由介電材料形成，例如氧化矽、氮化矽、其組合等，且可以沉積或熱成長根據可接受的技術。形成虛設閘極層74在虛設介電層72上方，且形成遮罩層76在虛設閘極層74上方。可以沉積虛設閘極層74在虛設介電層72上方，然後平坦化例如通過化學機械拋光（CMP）。可以沉積遮罩層76在虛設閘極層74上方。虛設閘極層74可以由導電或非導電材料形成，例如非晶矽、多晶矽、多晶矽鍺（poly-SiGe）、金屬、金屬氮化物、金屬矽化物、金屬氧化物等，可以沉積通過物理氣相沉積（physical vapor deposition, PVD）、化學氣相沉積（CVD）等。虛設閘極層74可以由相對於絕緣材料（例如淺溝槽隔離（STI）區70及/或虛設介電層72）的蝕刻具有高蝕刻選擇性的材料形成。遮罩層76可以由介電材料形成，例如氮化矽、氮氧化矽等。在此示例中，形成單一虛設閘極層74和單一遮罩層76跨越n型區50N和p型區50P。在所繪示的實施例中，虛設介電層72覆蓋鰭片62、奈米結構64、66和淺溝槽隔離（STI）區70，使得虛設介電層72在淺溝槽隔離（STI）區70上方和虛設閘極層74與淺溝槽隔離（STI）區70之間延伸。在另一實施例中，虛設介電層72僅覆蓋鰭片62和奈米結構64、66。
在第10圖中，圖案化遮罩層76形成遮罩86使用可接受的微影和蝕刻技術。接著通過任何可接受的蝕刻技術將遮罩86的圖案轉移到虛設閘極層74以形成虛設閘極84。可選地通過任何可接受的蝕刻技術將遮罩86的圖案進一步轉移到虛設介電層72以形成虛設介電質82。虛設閘極84覆蓋奈米結構64、66的部分將在後續製程中露出以形成通道區。具體來說，虛設閘極84沿著將被圖案化以形成通道區68的奈米結構66的部分延伸。遮罩86的圖案可以用於實體分離鄰近的虛設閘極84。虛設閘極84還可以具有長度方向（lengthwise direction）大致上垂直於（在製程變異內）鰭片62的長度方向。可以在圖案化之後可選地去除遮罩86，例如通過任何可接受的蝕刻技術。
第1-4圖描述的圖案化製程可以用於圖案化虛設介電層72及/或虛設閘極層74。舉例來說，如第26-29圖所示，可以形成遮罩層22及/或光阻24（參見第26圖）在虛設閘極層74上。遮罩層22可以作為遮罩層76。可以形成間隔層26（參見第27圖）在光阻 24的圖案化的部件的頂部和側壁通過電漿增強沉積製程 28 （參見第27圖），上述製程也使光阻24 的側壁平滑。可以形成間隔物 30 （參見第28圖）在光阻24的側壁通過圖案化間隔層26。接著可以使用間隔層30和光阻24作為組合蝕刻遮罩34（參見第29圖）蝕刻虛設介電層72及/或虛設閘極層74以分別形成虛設介電質82和虛設閘極84。因此可以降低虛設介電質82和虛設閘極84的線寬粗糙度。
第11A-20B圖繪示出製造實施例裝置的各種額外的步驟。第11A-20B圖繪示出n型區50N和p型區50P中的任一部件。舉例來說，圖示的結構可以適用於n型區50N和p型區50P。n型區50N和p型區50P的結構的差異（如果有的話），描述於本文與所附圖式。
在第11A和11B圖中，形成閘極間隔物90在奈米結構64、66上方、在遮罩86（如果存在）、虛設閘極84和虛設介電質82的露出側壁上。可以形成閘極間隔物90通過順應沉積一或多種介電材料並且隨後蝕刻介電材料。可接受的介電材料可以包括氧化矽、氮化矽、氮氧化矽、氮碳氧化矽等，可以形成通過順應沉積製程，例如化學氣相沉積（CVD）、電漿增強化學氣相沉積（PECVD）、原子層沉積（ALD）、電漿增強原子層沉積（PEALD）等。可以使用其他絕緣材料形成通過任何可接受的製程。在所繪示的實施例中，每個閘極間隔物90包括多層，例如第一間隔層90A和第二間隔層90B。在一些實施例中，第一間隔層90A和第二間隔層90B由氮碳氧化矽（例如SiO xN yC l-xy，其中x和y在0到1的範圍）形成，第一間隔層90A由與第二間隔層90B類似或不同的氮碳氧化矽成分形成。可以執行任何可接受的蝕刻製程，例如乾蝕刻、濕蝕刻等或其組合，以圖案化介電材料。蝕刻可以是非等向性的。介電材料在蝕刻時具有殘留在虛設閘極84的側壁上的部分（以形成閘極間隔物90）。如隨後更詳細地描述，介電材料在蝕刻時也可以殘留在鰭片62及/或奈米結構64、66的側壁上的部分（因此形成鰭片間隔物92，參見第13C和13D圖）。在蝕刻之後，鰭片間隔物92及/或閘極間隔物90可以具有直側壁（如圖所示）或可以具有彎曲側壁（未單獨示出）。
此外，可以執行佈植以形成輕摻雜源極/汲極（lightly doped source/drain, LDD）區（未單獨示出）。在具有不同裝置類型的實施例中，類似於先前描述用於井的佈植，可以在n型區50N上方形成遮罩例如光阻（未單獨示出），而露出p型區50P，並且可以將適當類型的雜質（例如p型）佈植到在p型區50P中露出的鰭片62及/或奈米結構64、66。接著可以去除遮罩。隨後，在p型區50P上方形成遮罩例如光阻（未單獨示出），而露出n型區50N，並且可以將適當類型的雜質（例如n型）佈植到在n型區50N中露出的鰭片62及/或奈米結構64、66。接著可以去除遮罩。n型雜質可以是之前描述的任何n型雜質，並且p型雜質可以是之前描述的任何p型雜質。在佈植期間，閘極84保持覆蓋通道區68，使得通道區68保持大致上沒有佈植雜質而形成輕摻雜源極/汲極（LDD）區。輕摻雜源極/汲極（LDD）區可以具有雜質濃度在10 15cm -3至10 19cm -3的範圍。可以使用退火於修復佈植損傷並活化佈植的雜質。
應該注意的是，前述的揭露概括地描述形成間隔物和輕摻雜源極/汲極（LDD）區的製程。可以使用其他製程和順序。舉例來說，可以使用更少或額外的間隔物，可以使用不同的步驟順序，可以形成和去除額外的間隔物及/或類似的製程。此外，可以使用不同的結構和步驟形成n型裝置和p型裝置。
在第12A 和 12B 圖中，形成源極/汲極凹槽 94在奈米結構 64、66 中。在所繪示的實施例中，源極/汲極凹槽 94 延伸穿過奈米結構 64、66 並且進入鰭片 62。源極/汲極凹槽 94也可以延伸到基板50中。在各個實施例中，源極/汲極凹槽94可以在不蝕刻基板50的情況下延伸到基板50的頂面；可以蝕刻鰭片62，使得源極/汲極凹槽 94的底面設置在淺溝槽隔離（STI）區70的頂面之下；或類似的設置。可以形成源極/汲極凹槽94通過蝕刻奈米結構64、66使用非等向性蝕刻製程例如反應式離子蝕刻（RIE）、中性束蝕刻（NBE）等。在用於形成源極/汲極凹槽 94 的蝕刻製程期間，閘極間隔物 90 和虛設閘極 84 共同遮蔽部分鰭片 62 及/或奈米結構 64、66。可以蝕刻每個奈米結構64、66使用單一蝕刻製程，或者可以蝕刻奈米結構64、66使用多次蝕刻製程。可以使用定時蝕刻（timed etch）以在源極/汲極凹槽 94達到期望深度之後，停止源極/汲極凹槽 94的蝕刻。
可選地，形成內部間隔物96在第一奈米結構64的剩餘部分的側壁上，例如由源極/汲極凹槽 94露出的那些側壁上。如隨後更詳細地描述，隨後形成源極/汲極區在源極/汲極凹槽 94中，第一奈米結構64隨後被相應的閘極結構取代。內部間隔物96作為隔離部件在隨後形成的源極/汲極區和隨後形成的閘極結構之間。此外，內部間隔物96可以用於防止隨後形成的源極/汲極區免於後續蝕刻製程的損壞，例如用於隨後去除第一奈米結構64的蝕刻製程。
作為形成內部間隔物96的示例，極/汲極凹槽 94可以橫向擴展。具體來說，可以凹蝕源極/汲極94露出的第一奈米結構64的側壁的部分。儘管第一奈米結構64的側壁圖示為直的，但側壁可以是凹的或凸的。可以凹蝕側壁通過任何可接受的蝕刻製程，例如對第一奈米結構64的材料有選擇性的製程（例如以比蝕刻第二奈米結構66的材料更快的速率選擇性蝕刻第一奈米結構64的材料）。蝕刻可以是非等向性的。舉例來說，當第二奈米結構66由矽形成並且第一奈米結構64由矽鍺形成時，蝕刻製程可以為濕蝕刻，使用四甲基氫氧化銨（tetramethylammonium hydroxide, TMAH）、氫氧化銨（NH 4OH）等。在另一實施例中，蝕刻製程可以為乾蝕刻，使用氟基氣體例如氟化氫（HF）氣體。在一些實施例中，可以連續執行相同的蝕刻製程以形成源極/汲極凹槽 94且凹蝕第一奈米結構64的側壁。然後可以形成內部間隔物96通過順形成應絕緣材料並隨後蝕刻絕緣材料。絕緣材料可以為氮化矽或氮氧化矽，儘管可以使用任何合適的材料，例如低介電常數（low-k）介電材料（例如k值小於約3.5的介電材料）。沉積絕緣材料可以通過順應沉積製程例如原子層沉積（ALD）、化學氣相沉積（CVD）等。蝕刻絕緣材料可以是非等向性的。舉例來說，蝕刻製程可以是乾蝕刻例如反應式離子蝕刻（RIE）、中性束蝕刻（NBE）。儘管內部間隔物96的外側壁圖示為與閘極間隔物90的側壁齊平，但內部間隔物96的外側壁可以延伸超過閘極間隔物90的側壁或凹陷於閘極間隔物90的側壁。換句話來說，內部間隔物96可以部分填充、完全填充或溢出（overfill）側壁凹槽。此外，儘管內部間隔物96的側壁圖示為直的，但內部間隔物96的側壁可以是凹的或凸的。
在第13A和13B圖中，形成磊晶源極/汲極區98在源極/汲極凹槽94中。形成磊晶源極/汲極區98在源極/汲極凹槽94中，使得每個虛設閘極84（和對應的通道區68）設置在對應的磊晶源極/汲極區98的鄰近對（adjacent pair）之間。在一些實施例中，使用閘極間隔物90和內部間隔物96將磊晶源極/汲極區98分別與虛設閘極 84和第一奈米結構64以適當的橫向距離分開，使得磊晶源極/汲極區98不會與隨後形成所得的奈米結構場效應電晶體（nano-FET）的閘極短路。可以選擇磊晶源極/汲極區98的材料以在各個通道區68中施加應力，以提高性能。
可以形成n型區50N中的磊晶源極/汲極區98通過遮蔽p型區50P。接著，磊晶成長n型區50N中的磊晶源極/汲極區98在n型區50N中的源極/汲極凹槽94中。磊晶源極/汲極區98可以包括適用於n型裝置的任何可接受的材料。舉例來說，n型區50N中的磊晶源極/汲極區98可以包括在通道區68上施加拉伸應變的材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽等。n型區50N中的磊晶源極/汲極區98可以稱為「n型源極/汲極區」。n型區50N中的磊晶源極/汲極區98可以具有從鰭片62和奈米結構64、66的相應表面抬升的表面，並且可以具有刻面（facet）。
可以形成p型區50P中的磊晶源極/汲極區98通過遮蔽n型區50N。接著磊晶成長p型區50P中的磊晶源極/汲極區98在p型區50P中的源極/汲極凹槽94中。磊晶源極/汲極區98可以包括適用於p型裝置的任何可接受的材料。舉例來說，p型區50P中的磊晶源極/汲極區98可以包括在通道區68上施加壓縮應變的材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫等。p型區50P中的磊晶源極/汲極區98可以稱為「p型源極/汲極區」。p型區50P中的磊晶源極/汲極區98可以具有從鰭片62和奈米結構64、66的相應表面抬升的表面，並且可以具有刻面（facet）。
可以以雜質佈植磊晶源極/汲極區98、奈米結構64、66極/或鰭片62以形成源極/汲極區，類似於先前描述用於形成輕摻雜源極/汲極（LDD）區的製程，接著進行退火。源極/汲極區可以具有雜質濃度在10 19cm -3至10 21cm -3的範圍。用於源極/汲極區的n型及/或p型雜質可以是先前描述的任何雜質。在一些實施例中，可以在成長期間原位摻雜磊晶源極/汲極區98。
作為用於形成磊晶源極/汲極區98的磊晶製程的結果，磊晶源極/汲極區的上表面具有刻面（facet），上述刻面橫向向外延伸超過鰭片 62 和奈米結構 64、66 的側壁。在一些實施例中，這些刻面導致鄰近的磊晶源極/汲極區98合併（merge），如第13C圖所示。在一些實施例中，在完成磊晶製程之後，鄰近的磊晶源極/汲極區98保持分離，如第13D圖所示。在所繪示的實施例中，調整用於形成閘極間隔物 90 的蝕刻以使得鰭片間隔物 92也形成在鰭片 62 及/或奈米結構 64、66 的側壁上。形成鰭片間隔物 92 以覆蓋部分鰭片62的側壁及/或在淺溝槽隔離（STI）區70上方延伸的奈米結構64、66，以阻止磊晶成長。在另一實施例中，調整用於形成閘極間隔物90的蝕刻以不形成鰭片間隔物，以允許磊晶源極/汲極區98延伸至淺溝槽隔離（STI）區70的表面。
磊晶源極/汲極區98可以包括一或多層半導體材料層。舉例來說，磊晶源極/汲極區98可以各自包括襯層 98A、主體層 98B 和修整層（finishing layer）98C（或概括來說，第一半導體材料層、第二半導體材料層和第三半導體材料層）。任何數目的半導體材料層可以用於磊晶源極/汲極區98。每個襯層 98A、主體層98B和修整層98C可以由不同的半導體材料形成，且可以摻雜為不同的雜質濃度。在一些實施例中，襯層98A可以具有比主體層98B更低的雜質濃度，且修整層98C可以具有比襯層98A更高的雜質濃度和比主體層98B更低的雜質濃度。在磊晶源極/汲極區98包括三個半導體材料層的實施例中，可以成長襯層98A在源極/汲極凹槽94中，可以成長主體層98B在襯層98A上，且可以成長修整層98C在主體層98B上。
在第14A-14B圖中，沉積第一層間介電質（ILD）104在磊晶源極/汲極區98、閘極間隔物 90、遮罩 86 （如果存在） 或虛設閘極 84 上方。第一層間介電質（ILD）104 可以由介電材料形成，可以沉積通過任何合適的方法，例如化學氣相沉積 （CVD）、電漿增強化學氣相沉積（PECVD）、流動式化學氣相沉積（FCVD）等。可接受的介電材料可包括磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽玻璃（borosilicate glass, BSG）、硼磷矽玻璃（borophosphosilicate glass, BPSG）、未摻雜矽酸玻璃（un-doped silicate glass, USG）等。可以使用其他絕緣材料通過任何可接受的製程形成。
在一些實施例中，形成接觸蝕刻停止層（CESL）102在第一層間介電質（ILD）104和磊晶源極/汲極區98、閘極間隔物90和遮罩86（如果存在）或虛設閘極84之間。接觸蝕刻停止層（CESL）102可以由介電材料形成例如氮化矽、氧化矽、氮氧化矽等，相對於第一層間介電質（ILD）104的蝕刻具有高蝕刻選擇性。可以形成接觸蝕刻停止層（CESL）102通過任何合適的方法，例如化學氣相沉積（CVD）、原子層沉積（ALD）等。
在第15A-15B圖中，執行去除製程以將第一層間介電質（ILD）104的頂面與遮罩86（如果存在）或虛設閘極84的頂面齊平。在一些實施例中，可以使用平坦化製程例如化學機械拋光（CMP）、回蝕製程、其組合等。平坦化製程還可以去除虛設閘極84上的遮罩86，以及沿著遮罩86的側壁的閘極間隔物90的部分。在平坦化製程之後，閘極間隔物90的頂面、第一層間介電質（ILD）104、接觸蝕刻停止層（CESL）102和遮罩86（如果存在）或虛設閘極84是共面的（在製程變異範圍內）。因此，遮罩86（如果存在）或虛設閘極84的頂面通過第一層間介電質（ILD）104露出。在所示實施例中，保留遮罩86，並且平坦化製程將第一層間介電質（ILD）104的頂面與遮罩86的頂面齊平。
在第16A-16B圖中，在蝕刻製程中去除遮罩86（如果存在）和虛設閘極84，以形成凹槽106。也去除凹槽106中的虛設介電質82的部分。在一些實施例中，去除虛設閘極84通過非等向性乾蝕刻製程。舉例來說，蝕刻製程可以包括乾蝕刻製程，使用反應氣體，以比蝕刻第一層間介電質（ILD）104或閘極間隔物90更快的速率選擇性地蝕刻虛設閘極84。在去除期間，當蝕刻虛設閘極84時，虛設介電質82可以作為蝕刻停止層。然後去除虛設介電質82。 每個凹槽 106 露出及/或覆蓋通道區 68的部分。第二奈米結構 66 作為通道區 68 的部分設置在對應的磊晶源極/汲極區98的鄰近對（adjacent pair）之間。
然後去除第一奈米結構 64 的剩餘部分以擴大凹槽 106，以在第二奈米結構 66 之間的區域 50I 中形成開口 108。去除第一奈米結構 64 的剩餘部分可以通過任何可接受的蝕刻製程以比蝕刻第二奈米結構66的材料更快的速率選擇性地蝕刻第一奈米結構64的材料。上述蝕刻可以是非等向性的。舉例來說，當第一奈米結構64由矽鍺形成且第二奈米結構66由矽形成時，蝕刻製程可以為濕蝕刻，使用四甲基氫氧化銨（TMAH）、氫氧化銨（NH 4OH）等。在一些實施例中，執行修整製程（trim process）（未單獨示出）以減少第二奈米結構66露出部分的厚度。
在第17A-17B圖中，形成閘極介電層112在凹槽106中。形成閘極電極層114在閘極介電層112上。閘極介電層112和閘極電極層114為替代閘極的層，且每個層包繞第二奈米結構66的所有（例如四個面）側面。因此，形成閘極介電層112和閘極電極層114在第二奈米結構66之間的開口108中。
設置閘極介電層112在鰭片62的側壁及/或頂面上；在第二奈米結構66的頂面、側壁和底面上；以及在閘極間隔物90的側壁上。也可以形成閘極介電層112在第一層間介電質（ILD）104和閘極間隔物90的頂面上。閘極介電層112可以包括氧化物，例如氧化矽或金屬氧化物；矽酸鹽，例如金屬矽酸鹽；其組合；其多層等。閘極介電層112可以包括高介電常數（high-k）介電材料（例如k值大於約7.0的介電材料），例如金屬氧化物或矽酸鹽包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合。儘管第17A-17B圖繪示出單層閘極介電層112，但閘極介電層112可以包括任意數量的界面層和任意數量的主體層。
閘極電極層114可以包括含金屬材料，例如氮化鈦、氧化鈦、鎢、鈷、釕、鋁、其組合、其多層等。儘管第17A-17B圖繪示出單層閘極電極層114，但閘極電極層114可以包括任意數量的功函數調整層（work function tuning layer）、任意數量的阻擋層、任意數量的膠層和填充材料。
n型區50N和p型區50P中的閘極介電層112的形成可以同時發生，使得每個區域中的閘極介電層112由相同的材料形成，並且可以同時形成閘極電極層114，使得每個區域中的閘極電極層114由相同的材料形成。在一些實施例中，每個區域中的閘極介電層112可以通過不同的製程形成，使得閘極介電層112可以是不同的材料及/或具有不同的層，及/或每個區域中的閘極電極層114可以通過不同的製程形成，使得閘極電極層114可以是不同的材料及/或具有不同的層。當使用不同的製程時，可以使用各種遮蔽步驟以遮蔽和露出適當的區域。
在第18A-18B圖中，執行去除製程以去除閘極介電層112和閘極電極層114的材料的多餘部分，上述多餘部分位於第一層間介電質（ILD）104和閘極件隔物90的頂面上方，以形成閘極介電質122和閘極電極124。在一些實施例中，可以使用平坦化製程例如化學機械拋光（CMP）、回蝕製程、其組合等。閘極介電層112在平坦化時具有殘留在凹槽106中的部分（以形成閘極介電層122）。閘極電極層114在平坦化時具有殘留在凹槽106中的部分（以形成閘極電極124）。閘極件隔物90的頂面、接觸蝕刻停止層（CESL）102、第一層間介電質（ILD）104、閘極極介電質122和閘極電極124共平面（在製程變異範圍內）。閘極介電質122和閘極電極124形成所得奈米結構場效應電晶體（nano-FET）的替代閘極（有時稱為「金屬閘極」）。每對相應的閘極介電質 122 和閘極電極 124 可以統稱為「閘極結構」。每個閘極結構各自沿著第二奈米結構66的通道區68的頂面、側壁和底面延伸。
在第19A-19B圖中，沉積第二層間介電質（ILD）134在閘極間隔物90、接觸蝕刻停止層（CESL）102、第一層間介電質（ILD）104、閘極介電質122和閘極電極124上。在一些實施例中，第二層間介電質（ILD）134為通過流動式化學氣相沉積（FCVD）方法形成的可流動的薄膜。在一些實施例中，第二層間介電質（ILD）134由介電材料形成，例如磷矽酸鹽玻璃（PSG）、硼矽玻璃（BSG）、硼磷矽玻璃（BPSG）、未摻雜矽酸玻璃（USG）等，可以沉積通過任何合適的方法，例如化學氣相沉積（CVD）、電漿增強化學氣相沉積（PECVD）等。
在一些實施例中，形成蝕刻停止層（ESL）132在第二層間介電質（ILD）134和閘極間隔物90、接觸蝕刻停止層（CESL）102、第一層間介電質（ILD）104、閘極介電質122和閘極電極124之間。蝕刻停止層（etch stop layer, ESL）132可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，具有來自第二層間介電質（ILD）134的蝕刻的高蝕刻選擇性。
在第20A-20B圖中，形成閘極接觸件142和源極/汲極接觸件144以分別接觸閘極電極124和磊晶源極/汲極區98。閘極接觸件142實體且電性耦合到閘極電極124。源極/汲極接觸件144實體且電性耦合到磊晶源極/汲極區98。
作為形成閘極接觸件142和源極/汲極接觸件144的一示例，形成閘極接觸件142的開口穿過第二層間介電質（ILD）134和蝕刻停止層（ESL）132，形成源極/汲極接觸件144的開口穿過第二層間介電質（ILD）134、蝕刻停止層（ESL）132、第一層間介電質（ILD）104和接觸蝕刻停止層（CESL）102。可以形成開口使用可接受的微影和蝕刻技術。在開口中形成襯層（未單獨示出），例如擴散阻擋層、黏合層、其類似物以及導電材料。襯層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行平坦化製程例如CMP以從第二層間介電質（ILD）134的表面去除多餘的材料。剩餘的襯層和導電材料形成開口中的閘極接觸件142和源極/汲極接觸件144。閘極接觸件142和源極/汲極接觸件144可以在不同的製程中形成，或者可以在相同的製程中形成。儘管示例為形成在相同的剖面中，但應當理解的是，每個閘極接觸件142和源極/汲極接觸件144中可以形成在不同的剖面中，這可以避免接觸件的短路。
可選地，形成金屬-半導體合金區146在磊晶源極/汲極區98和源極/汲極接觸件144之間的界面。金屬-半導體合金區146可以為由金屬矽化物（例如矽化鈦、矽化鈷、矽化鎳等）形成的矽化物區、由金屬鍺化物（例如鍺化鈦、鍺化鈷、鍺化鎳等）形成的鍺化物區，由金屬矽化物和金屬鍺化物形成的鍺化矽區等。形成金屬-半導體合金區146可以在源極/汲極接觸件144的材料之前通過在源極/汲極接觸件144的開口中沉積金屬然後執行熱退火製程。金屬可以是能夠與磊晶源極/汲極區98的半導體材料（例如矽、矽鍺、鍺等）反應以形成低電阻金屬-半導體合金的任何金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金。沉積金屬可以通過沉積製程例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）等。在熱退火製程之後，可以執行清潔製程，例如濕製程，以從源極/汲極接觸件144的開口，例如從金屬-半導體合金區146的表面去除任何殘留的金屬。然後可以在金屬-半導體合金區146上形成源極/汲極接觸件144的材料。
如前所述，一些實施例考慮在平面裝置中使用的面向，例如平面FET或鰭式場效應電晶體（finFET）。第21A-21B圖根據一些實施例為鰭式場效應電晶體（finFET）的視圖。第21A-21B圖繪示出與第20A-20B圖類似的視圖，差別在於鰭式場效應電晶體（finFET）代替奈米結構場效應電晶體（nano-FET）。在此實施例中，鰭片62包括通道區68，且閘極結構沿著鰭片62的側壁和頂面延伸。可以形成鰭片62在基板50中以與第7圖所描述的類似的方式（例如使用關於第1-4圖描述的圖案化製程）。
實施例可以得到許多優點。沉積間隔層26在光阻24的側壁上使用電漿增強沉積製程28允許降低光阻24側壁的粗糙度。此外，沉積間隔層26到足夠的厚度允許補償蝕刻光阻24造成的損失。可以形成具有光滑側壁的蝕刻遮罩，以降低使用蝕刻遮罩圖案化下方部件的線寬粗糙度。
在一實施例中，半導體裝置的形成方法包括：在目標層上方形成光阻；執行電漿加強沉積製程，電漿加強沉積製程在光阻的側壁上沉積間隔層時，蝕刻光阻的側壁；圖案化間隔層以在光阻的側壁上形成多個間隔物；以及使用間隔物和光阻作為組合蝕刻遮罩，蝕刻目標層。在上述半導體裝置的形成方法的一些實施例中，目標層為半導體基板，且蝕刻目標層形成用於電晶體的通道區。在上述半導體裝置的形成方法的一些實施例中，目標層為導電層，且蝕刻目標層形成用於電晶體的閘極結構。在上述半導體裝置的形成方法的一些實施例中，光阻的側壁在電漿加強沉積製程之前具有第一粗糙度，光阻的側壁在電漿加強沉積製程之後具有第二粗糙度，且第二粗糙度小於第一粗糙度。在上述半導體裝置的形成方法的一些實施例中，組合蝕刻遮罩的側壁具有第三粗糙度，且第三粗糙度小於第二粗糙度。在上述半導體裝置的形成方法的一些實施例中，光阻在電漿加強沉積製程之前具有第一寬度，光阻在電漿加強沉積製程之後具有第二寬度，且第二寬度小於第一寬度。在上述半導體裝置的形成方法的一些實施例中，組合蝕刻遮罩具有第三寬度，且第三寬度大於第二寬度。在上述半導體裝置的形成方法的一些實施例中，間隔層包括氧化矽，且電漿加強沉積製程包括執行具有含矽前驅物和含氧前驅物的電漿加強原子層沉積。
在一實施例中，半導體裝置的形成方法包括：在半導體基板上方形成光阻；藉由蝕刻光阻的側壁，降低光阻的側壁的粗糙度；在蝕刻光阻的側壁時，在光阻的側壁上方沉積氧化層；蝕刻氧化層以在光阻的側壁上形成多個間隔物；以及藉由使用間隔物和光阻作為組合蝕刻遮罩，在半導體基板中蝕刻多個溝槽以形成通道區。在上述半導體裝置的形成方法的一些實施例中，在半導體基板中蝕刻溝槽，形成具有通道區的奈米結構。在上述半導體裝置的形成方法的一些實施例中，在半導體基板中蝕刻溝槽，形成具有通道區的鰭片。在上述半導體裝置的形成方法的一些實施例中，蝕刻光阻的側壁減少光阻的寬度。
在一實施例中，半導體裝置的形成方法包括：在基板上方形成光阻；執行原子層沉積循環（ALD cycle），包括：在原子層沉積循環的第一脈衝中，將光阻暴露於含矽前驅物；在原子層沉積循環的第二脈衝中，將光阻暴露於含氧前驅物，含氧前驅物和含矽前驅物反應，以在光阻的側壁上沉積間隔材料；在原子層沉積循環的第二脈衝期間，從含氧前驅物產生電漿，電漿蝕刻光阻的側壁；以及重複多次原子層沉積循環。在上述半導體裝置的形成方法的一些實施例中，執行原子層沉積循環（ALD cycle）的第二脈衝的溫度在室溫至120℃的範圍，執行原子層沉積循環的第二脈衝的壓力在1Torr至5Torr的範圍，執行原子層沉積循環的第二脈衝的時間在1分鐘至5分鐘的範圍，產生電漿的功率在 15瓦至 800瓦的範圍，且產生電漿的脈衝頻率在40 kHz 至 60 MHz的範圍。在上述半導體裝置的形成方法的一些實施例中，間隔材料為氧化物，含矽前驅物為矽烷（silane），且含氧前驅物為氧氣。在上述半導體裝置的形成方法的一些實施例中，間隔材料為氧化物，含矽前驅物為矽烷（silane），且含氧前驅物為臭氧。在上述半導體裝置的形成方法的一些實施例中，間隔材料為氧化矽，且上述方法更包括：藉由使用鹵基（halogen-based）蝕刻劑執行非等向性乾蝕刻，以圖案化間隔材料以在光阻的側壁上形成多個間隔物。在一些實施例中，上述半導體裝置的形成方法更包括：圖案化間隔材料，以在光阻的側壁上形成多個間隔物；使用間隔物和光阻作為組合蝕刻遮罩，蝕刻基板以形成鰭片；以及在鰭片的通道區上方形成閘極結構。在一些實施例中，上述半導體裝置的形成方法更包括：圖案化間隔材料，以在光阻的側壁上形成多個間隔物；使用間隔物和光阻作為組合蝕刻遮罩，蝕刻基板以形成奈米結構；以及在奈米結構的通道區上，形成閘極結構。在一些實施例中，上述半導體裝置的形成方法更包括：圖案化間隔材料以在光阻的側壁上形成多個間隔物；使用間隔物和光阻作為組合蝕刻遮罩，蝕刻基板以在通道區上形成虛設閘極；以及以金屬閘極取代虛設閘極。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
20:基板 22,22A,22B:遮罩層 24:光阻 26:間隔層 28:電漿增強沉積製程 30:間隔物 32:遮罩、硬遮罩 34:組合蝕刻遮罩、蝕刻遮罩 36:圖案化部件 50:基板 50I:區域 50N:n型區 50P:p型區 52:堆疊 54:第一半導體層 56:第二半導體層 62:鰭片 64,66:奈米結構 68:通道區 70:隔離區、淺溝槽隔離區 72:虛設介電層 74:虛設閘極層 76:遮罩層 82:虛設介電質 84:虛設閘極 86:遮罩 90:閘極間隔物 90A,90B:間隔層 92:鰭片間隔物 94:源極/汲極凹槽 96:內部間隔物 98:磊晶源極/汲極區 98A:襯層 98B:主體層 98C:修整層 102:接觸蝕刻停止層 104:層間介電質 106:凹槽 108:開口 112:閘極介電層 114:閘極電極層 122:閘極介電質 124:閘極電極 132:蝕刻停止層 134:層間介電質 142:閘極接觸件 144:源極/汲極接觸件 146:金屬-半導體合金區 R 1,R 2,R 3:粗糙度 T 1:厚度 W 1,W 2,W 3:寬度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小單元的尺寸，以清楚地表現出本發明實施例的特徵。 第1-4圖根據一些實施例，繪示出用於圖案化基板中的部件的一製程。 第5圖根據一些實施例，繪示出一示例的奈米結構場效應電晶體（nanostructure field effect transistor, nano-FET）的三維視圖。 第6-10圖、第11A-11B圖、第12A-12B圖、第13A-13D圖、第14A-14B圖、第15A-15B圖、第16A-16B圖、第17A-17B圖、第18A-18B圖、第19A-19B圖、第20A-20B圖根據一些實施例，繪示出製造奈米結構場效應電晶體（nano-FET）的中間階段的視圖。 第21A-21B圖根據一些實施例，繪示出鰭式場效應電晶體（fin field-effect transistor, finFET）的視圖。 第22-25圖根據一些實施例，繪示出多層堆疊中的部件的一製程。 第26-29圖根據一些實施例，繪示出用於圖案化虛設閘極層的部件的一製程。
20:基板
22,22A,22B:遮罩層
24:光阻
26:間隔層
28:電漿增強沉積製程
R2,R3:粗糙度
T1:厚度
W2:寬度

Claims (15)

  1. 一種半導體裝置的形成方法，包括：在一目標層上方形成一光阻；執行一電漿加強沉積製程，該電漿加強沉積製程在該光阻的側壁上沉積一間隔層時，蝕刻該光阻的側壁，該間隔層的一水平部分沉積於該光阻的頂表面上，該間隔層的一垂直部分沉積於該光阻的側壁上；圖案化該間隔層以在該光阻的側壁上形成多個間隔物，其中圖案化該間隔層的步驟包括以比蝕刻該間隔層的該垂直部分更快的速率選擇性蝕刻該間隔層的該水平部分；以及使用該些間隔物和該光阻作為一組合蝕刻遮罩，蝕刻該目標層。
  2. 如請求項1之半導體裝置的形成方法，其中該目標層為一半導體基板，且蝕刻該目標層形成用於一電晶體的一通道區。
  3. 如請求項1之半導體裝置的形成方法，其中該目標層為一導電層，且蝕刻該目標層形成用於一電晶體的一閘極結構。
  4. 如請求項1-3中任一項之半導體裝置的形成方法，其中該光阻的側壁在該電漿加強沉積製程之前具有一第一粗糙度，該光阻的側壁在該電漿加強沉積製程之後具有一第二粗糙度，且該第二粗糙度小於該第一粗糙度。
  5. 如請求項4之半導體裝置的形成方法，其中該組合蝕刻遮罩的側壁具有一第三粗糙度，且該第三粗糙度小於該第二粗糙度。
  6. 如請求項1之半導體裝置的形成方法，其中該光阻在該電漿加強沉積製程之前具有一第一寬度，該光阻在該電漿加強沉積製程之後具有一第二寬度，且該第二寬度小於該第一寬度。
  7. 如請求項6之半導體裝置的形成方法，其中該組合蝕刻遮罩具有一第三寬度，且該第三寬度大於該第二寬度。
  8. 如請求項1之半導體裝置的形成方法，其中該間隔層包括氧化矽，且該電漿加強沉積製程包括執行一具有一含矽前驅物和一含氧前驅物的電漿加強原子層沉積。
  9. 一種半導體裝置的形成方法，包括：在一半導體基板上方形成一光阻；藉由蝕刻該光阻的側壁，降低該光阻的側壁的粗糙度；在蝕刻該光阻的側壁時，在該光阻的側壁上方沉積一氧化層；蝕刻該氧化層以在該光阻的側壁上形成多個間隔物，其中蝕刻該氧化層的步驟包括以比蝕刻該氧化層的一垂直部分更快的速率選擇性蝕刻該氧化層的一水平部分，該氧化層的該垂直部分形成於該光阻的側壁上；以及藉由使用該些間隔物和該光阻作為一組合蝕刻遮罩，在該半導體基板中蝕刻多個溝槽以形成一通道區。
  10. 如請求項9之半導體裝置的形成方法，其中在該半導體基板中蝕刻該些溝槽，形成具有該通道區的一奈米結構或一鰭片。
  11. 一種半導體裝置的形成方法，包括：在一基板上方形成一光阻；執行一原子層沉積循環(ALD cycle)，包括：在該原子層沉積循環的第一脈衝中，將該光阻暴露於一含矽前驅物；在該原子層沉積循環的第二脈衝中，將該光阻暴露於一含氧前驅物，該含氧前驅物和該含矽前驅物反應，以在該光阻的頂表面及側壁上沉積一間隔材 料；在該原子層沉積循環的第二脈衝期間，從該含氧前驅物產生一電漿，該電漿蝕刻該光阻的側壁；重複多次該原子層沉積循環；以及圖案化該間隔材料，以在該光阻的側壁上形成多個間隔物，其中圖案化該間隔材料的步驟包括以比蝕刻該間隔材料的一垂直部分更快的速率選擇性蝕刻該間隔材料的一水平部分，該間隔材料的該垂直部分形成於該光阻的側壁上。
  12. 如請求項11之半導體裝置的形成方法，其中執行該原子層沉積循環(ALD cycle)的該第二脈衝的溫度在室溫至120℃的範圍，執行該原子層沉積循環的該第二脈衝的壓力在1Torr至5Torr的範圍，執行該原子層沉積循環的該第二脈衝的時間在1分鐘至5分鐘的範圍，產生電漿的功率在15瓦至800瓦的範圍，且產生電漿的脈衝頻率在40kHz至60MHz的範圍。
  13. 如請求項11之半導體裝置的形成方法，其中該間隔材料為氧化物，該含矽前驅物為矽烷(silane)，且該含氧前驅物為氧氣及/或臭氧。
  14. 如請求項11之半導體裝置的形成方法，更包括：使用該些間隔物和該光阻作為一組合蝕刻遮罩，蝕刻該基板以形成一鰭片或一奈米結構；以及在該鰭片或該奈米結構的通道區上方形成一閘極結構。
  15. 如請求項11之半導體裝置的形成方法，更包括：使用該些間隔物和該光阻作為一組合蝕刻遮罩，蝕刻該基板以在一通道區上形成一虛設閘極；以及以一金屬閘極取代該虛設閘極。
TW111100865A 2021-02-18 2022-01-10 半導體裝置的形成方法 TWI832135B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163150733P 2021-02-18 2021-02-18
US63/150,733 2021-02-18
US17/350,206 2021-06-17
US17/350,206 US20220262649A1 (en) 2021-02-18 2021-06-17 Semiconductor Device and Method

Publications (2)

Publication Number Publication Date
TW202234477A TW202234477A (zh) 2022-09-01
TWI832135B true TWI832135B (zh) 2024-02-11

Family

ID=81898296

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111100865A TWI832135B (zh) 2021-02-18 2022-01-10 半導體裝置的形成方法

Country Status (5)

Country Link
US (1) US20220262649A1 (zh)
KR (1) KR20220118286A (zh)
CN (1) CN114628239A (zh)
DE (1) DE102021116076A1 (zh)
TW (1) TWI832135B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100255218A1 (en) * 2009-04-01 2010-10-07 Asm Japan K.K. Method of Depositing Silicon Oxide Film by Plasma Enhanced Atomic Layer Deposition at Low Temperature
US20190096686A1 (en) * 2017-09-28 2019-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming multi-layer mask
US20190259612A1 (en) * 2018-02-20 2019-08-22 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9777025B2 (en) * 2015-03-30 2017-10-03 L'Air Liquide, Société pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
WO2020176181A1 (en) * 2019-02-25 2020-09-03 Applied Materials, Inc. A film stack for lithography applications

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100255218A1 (en) * 2009-04-01 2010-10-07 Asm Japan K.K. Method of Depositing Silicon Oxide Film by Plasma Enhanced Atomic Layer Deposition at Low Temperature
US20190096686A1 (en) * 2017-09-28 2019-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming multi-layer mask
US20190259612A1 (en) * 2018-02-20 2019-08-22 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication

Also Published As

Publication number Publication date
DE102021116076A1 (de) 2022-08-18
CN114628239A (zh) 2022-06-14
TW202234477A (zh) 2022-09-01
KR20220118286A (ko) 2022-08-25
US20220262649A1 (en) 2022-08-18

Similar Documents

Publication Publication Date Title
TW202017189A (zh) 半導體裝置
US11195717B2 (en) Semiconductor device and method
TWI828962B (zh) 半導體裝置及其形成方法
TW202207368A (zh) 形成半導體裝置的方法
US20200098646A1 (en) Methods of Forming Isolation Features in Metal Gates
TW202207367A (zh) 半導體裝置及其形成方法
TWI807431B (zh) 半導體結構及其製造方法
KR102556751B1 (ko) 반도체 디바이스 및 방법
TWI762191B (zh) 半導體裝置的製造方法
TWI832135B (zh) 半導體裝置的形成方法
US20230261051A1 (en) Transistor Gate Structures and Methods of Forming the Same
CN113192889A (zh) 半导体器件及方法
TWI821658B (zh) 半導體裝置及其形成方法
TWI832437B (zh) 半導體裝置及其形成方法
KR102224831B1 (ko) 반도체 ＦｉｎＦＥＴ 디바이스 및 방법
TWI809404B (zh) 微影圖案化的方法與製造半導體裝置的方法
US20230231025A1 (en) Transistor Gate Contacts and Methods of Forming the Same
TWI820428B (zh) 電晶體閘極結構及其形成方法
US20230115634A1 (en) Transistor Gate Structures and Methods of Forming the Same
US20230187216A1 (en) Semiconductor FinFET Device and Method
KR20220154598A (ko) 반도체 디바이스 및 제조 방법
TW202335070A (zh) 半導體裝置及其製造方法
CN113571473A (zh) 间隙填充结构及其制造方法
TW202339282A (zh) 半導體元件及其形成的方法
KR20220109268A (ko) 트랜지스터 게이트 구조체들 및 그것들을 형성하는 방법들