TW202017189A - 半導體裝置 - Google Patents

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程仲良
子韋 方
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台灣積體電路製造股份有限公司
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Abstract

提供一種半導體裝置及其形成方法。在一實施例中，此半導體裝置包含：半導體基板、複數個通道區，此些通道區包含：第一、第二與第三p型通道區，以及第一、第二與第三n型通道區，以及複數個閘極結構。此些閘極結構包含：界面層(IL)設置於此些通道區之上，第一高介電常數介電層(HK)設置於此第一p型通道區及此第一n型通道區之上，第二高介電常數介電層設置於此第一n型通道區、此第二n型通道區、此第一p型通道區及此第二p型通道區之上；以及第三高介電常數介電層設置於此些通道區之上。此第一、第二及第三高介電常數介電層彼此不同。

Description

半導體裝置
本發明實施例是關於半導體技術，特別是關於一種多重臨界電壓的閘極結構及圖案化方法
積體電路（IC）產業經歷了指數級成長。在積體電路材料與設計中技術的進展，產生了積體電路世代，其中每一世代皆具有比前一世代更小且更複雜的電路。在積體電路的演進過程中，當幾何尺寸（即可使用生產製程創建的最小組件（或線））降低時，功能密度（即單位晶片面積之互連裝置的數量）通常會增加。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。
此微縮化也增加積體電路製程與製造的複雜性，並且為了實現這些進步，需要在積體電路製程與製造有類似的發展。例如，實施閘極替換製程以改善裝置性能，此製程通常包括用金屬閘極替換多晶矽閘極，其中金屬閘極電極的功函數值設計為提供不同鰭式場效電晶體（FinFET）具有不同臨界電壓。雖然現有的鰭式場效電晶體所提供的多重臨界電壓通常已足以滿足其預期目的，但隨著積體電路技術節點的縮小，它們並非在所有方面都令人滿意。
本發明實施例提供一種半導體裝置，包含：半導體基板；複數個鰭片設置於半導體基板之上，此些鰭片包含複數個通道區，此些通道區包含第一、第二與第三p型通道區以及第一、第二與第三n型通道區；以及複數個閘極結構，包含：界面層(IL)設置於此些通道區之上；第一高介電常數(HK)介電層設置於第一p型通道區及第一n型通道區之上；第二高介電常數介電層設置於第一n型通道區、第二n型通道區、第一p型通道區及第二p型通道區之上；以及第三高介電常數介電層，設置於此些通道區之上，其中第一、第二與第三高介電常數介電層彼此不同。
本發明實施例提供一種半導體裝置，包含：半導體基板；複數個鰭片設置於半導體基板之上，此些鰭片包含複數個通道區，此些通道區包含第一、第二與第三p型通道區以及第一、第二與第三n型通道區；以及複數個閘極結構包含：界面層(IL)設置於此些通道區之上；第一高介電常數(HK)介電層設置在位於第一n型通道區與第一p型通道區之上的界面層上；第二高介電常數介電層設置在位於第一n型通道區與第一p型通道區之上的第一高介電常數介電層上，以及設置在位於第二n型通道區與第二p型通道區之上的界面層上；以及第三高介電常數介電層設置在位於第一n型通道區、第一p型通道區、第二n型通道區、第二p型通道區之上的第二高介電常數介電層上，以及設置在位於第三n型通道區與第三p型通道區之上的界面層上，其中第一、第二及第三高介電常數介電層彼此不同。
本發明實施例提供一種半導體裝置的製造方法，包含：提供工件，包括半導體基板，複數個鰭片設置於半導體基板上，此些鰭片包括複數個通道區，此些通道區包括第一、第二與第三p型通道區，以及第一、第二與第三n型通道區；以及形成複數個閘極結構於此些通道區之上，包含：形成界面層於此些通道區上，選擇性形成第一高介電常數介電層於第一n型通道區及第一p型通道區之上的此界面層之上，選擇性形成第二高介電常數介電層於第二n型通道區與第二p型通道區之上的界面層之上，以及於第一n型通道區與第一p型通道區之上的第一高介電常數介電層之上，形成第三高介電常數介電層於第二高介電常數介電層之上，第二高介電常數介電層設置於第一n型通道區、第一p型通道區、第二n型通道區、第二p型通道區之上，以及設置在位於第三n型通道區與第三p型通道區之上的界面層之上，選擇性形成p型功函數層於第一、第二及第三p型通道區之上，形成n型功函數層於此些通道區之上，以及形成填充金屬層於此些通道區之上，其中第一、第二及第三高介電常數介電層彼此不同。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，一個部件形成、連接及/或耦合至本發明中的另一部件，可以包括部件以直接接觸的方式形成的實施例，並且也可以包括其中可以形成插入部件的附加部件的實施例，使得部件可能不直接接觸。此外，為了本發明的容易性，使用空間相對用詞，例如「較低的」、「較高的」、「水平」、「垂直」、「上方」、「在……之上」、「下方」、「在……之下」、「上」、「下」、「頂」、「底」等，以及前述之衍生詞（例如「水平」、「向下」、「向上」等），來表示一個部件與另一部件的關係。空間相對用詞意在覆蓋包括部件裝置的不同方位。更進一步，當用「大約」、「近似」等類似用詞描述一個數字或一個數字範圍時，此用詞意在涵蓋在包含所述數字之合理範圍內的數字，例如在所述數字的+/-10％以內或在本領域技術人員理解的其它值。例如，「約5nm」一詞是涵蓋從4.5nm至5.5nm的尺寸範圍。
本發明實施例總體而言是關於半導體裝置及其製造方法，以及更特定地是有關於實現多重臨界電壓的閘極結構及其圖案化方法。
在製造鰭式場效電晶體裝置期間，可以實施閘極替換製程以減少與製造步驟相關的熱預算。例如，在「閘極後製」製程期間，在形成其他組件（例如源極/汲極部件）之前，首先形成虛設閘極結構於基板之上作為佔位符。一旦形成了其他組件，就移除虛設閘極結構，並在其位置形成金屬閘極結構。可以實施多重圖案化製程以形成各種材料層於金屬閘極結構內，以提供某些裝置功能，例如多重臨界電壓。多重臨界電壓(Vt)裝置使鰭式場效電晶體能夠靈活且多樣的應用。
鰭式場效電晶體裝置的多重臨界電壓可以藉由於金屬閘極結構堆疊多個功函數金屬(WFM)層來實現。例如，對於先進技術而言，一種實現n型或p型金氧半場效電晶體多重臨界電壓的方法是藉由光圖案化及使用離子佈值來增加n/p功函數金屬的不同厚度。在5nm世代以下，閘極填充寬裕度及一致性要求變得越來越具有挑戰。
在本發明實施例中，多個高介電常數介電層的沉積及圖案化用於調諧多重臨界電壓。雖然非用以限定，但是本發明的一個或多個實施例為半導體裝置及其形成提供許多益處。因為高介電常數介電層在功函數金屬層之前以及在閘極溝槽的開口相對較寬時形成，所以高介電常數介電層的圖案化具有較大的製程容忍度及製程寬裕度。如此一來，在較小的鰭式場效電晶體裝置上，用於製造具有多重臨界電壓及間隙填充能力的鰭式場效電晶體裝置之良率得以提高。採用本發明揭露的方法還可以簡化製造製程及降低生產成本。本發明中揭露的技術可以替換或補充其他臨界電壓調諧技術，例如包含對多個功函數金屬層進行圖案化的那些技術。
第1A及1B圖所示是根據本發明實施例的各種面向，繪示出半導體裝置的製造方法100之流程圖。此方法100僅是範例，並非對本發明實施例在申請專利範圍中明確記載的範圍之外作出限定。可以在方法100之前，期間及之後提供附加操作，以及對於此方法的附加實施例，所描述的一些操作可以被替換，消除或移動。下面結合第2至15圖描述此方法100，此第2至15圖說明了處於各種製造階段的工件200。工件200可以包含在積體電路製程期間製造的中間裝置或其一部分，此中間裝置可能包括靜態隨機存取記憶體及/或其他邏輯電路，被動元件（例如電阻器、電容器及電感器），以及主動元件（例如p型場效電晶體（PFETs）、n型場效電晶體(NFETs)、鰭式場效電晶體、金氧半場效電晶體（MOSFET）、互補式金氧半場效電晶體（CMOS）、雙載子電晶體、高電壓電晶體、高頻電晶體、其他記憶胞、以及前述之組合）。
現在參照第1A、2及3圖，本發明實施例的方法100包含其中提供工件200的步驟102。在一些實施例中，此工件200可能包含複數個鰭片，此複數個鰭片包含複數個通道區。
現在參照第2圖，繪示出於工件200上製造的單個代表性半導體裝置221。此工件200可能包含基板202及複數個隔離結構206於基板202之上。在本實施例中，此基板202為矽基板。替換地，此基板202可能包含另一元素半導體，例如鍺；化合物半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或 GaInAsP；或前述之組合。在又一替代方案中，基板202為絕緣層上半導體（SOI），例如具有埋藏的介電層。
隔離結構206將工件200分成多個裝置區，此些裝置區可以是相連的，或不是相連的。此隔離結構206可以包含氧化矽，氮化矽，氮氧化矽，摻雜氟的矽酸鹽玻璃（FSG），低介電常數介電材料及/或其它合適的絕緣材料。此隔離結構206可以是淺溝槽隔離（STI）部件。在一實施例中，藉由蝕刻基板202中的隔離溝槽來形成隔離結構206，例如，作為鰭片204形成製程的一部分。可以用隔離材料填充隔離溝槽，然後進行化學機械平坦化（CMP）製程及/或回蝕製程。其它隔離結構，例如場氧化物，矽的局部氧化（LOCOS）及/或其它合適的結構也是可能的。隔離結構206可以包含例如具有一個或多個熱氧化物襯層的多層結構。
在本發明實施例中，此工件200包含複數個鰭片204，此些鰭片通過隔離結構206從基板202向上突出。在本發明實施例中，可以使鰭片204適合於形成n型鰭式場效電晶體或p型鰭式場效電晶體。可以使用包含雙重圖案化或多重圖案化製程的合適製程來製造鰭片204。總體而言，雙重圖案化或多重圖案化製程將光微影和自我對準製程相結合，從而允許創建圖案，例如，其節距小於使用單個、直接光微影製程可獲得的節距。舉例來說，在一發明實施例中，犧牲層形成於在基板之上，並使用光微影製程對其圖案化。間隔物形成於使用自對準製程圖案化的犧牲層旁邊。接著去除犧牲層，然後使用剩餘的間隔物或心軸，蝕刻基板202的初始磊晶半導體層以圖案化鰭片204。此蝕刻製程可以包含乾式蝕刻、溼式蝕刻、反應式離子蝕刻（RIE）及/或其它合適的製程。例如，乾式蝕刻製程可以實施含氧氣體、含氟氣體（例如CF4 、SF6 、CH2 F2 、CHF3 及/或C2 F6 ）、含氯氣體（例如Cl2 、CHCl3 、CCl4 及/或BCl3 ）、含溴的氣體（例如HBr及/或CHBR3 ）、含碘的氣體、其它合適的氣體及/或電漿，以及/或前述之組合。 例如，溼式蝕刻製程可以包括蝕刻於稀氫氟酸（DHF）中；氫氧化鉀（KOH）溶液；氨; 含有氫氟酸（HF）、硝酸（HNO3 ）及/或乙酸（CH3 COOH）的溶液； 或其他合適的溼式蝕刻劑。
每個裝置區可以包括多個鰭片。多個鰭中的每一個可以被處理為具有超過一個半導體裝置，例如半導體裝置221。本發明實施例不限於任何特定數量的裝置或裝置區，或任何特定裝置配置。再者，即使使用鰭式場效電晶體作為範例，工件200也可以替代地或附加地包含二維電晶體（或平面電晶體）。更進一步，在一些實施例中，工件200可以包含全繞式閘極（Gate-All-Around；GAA）電晶體。
代表性的半導體裝置221包括閘極溝槽216，此閘極溝槽在去除虛設閘極堆疊（或佔位閘極堆疊/結構，或臨時閘極堆疊/結構）之後形成。在本實施例中，虛設閘極堆疊與鰭片204的兩個或三個側面上的鰭片接合。虛設閘極堆疊可以包含一個或多個材料層，例如氧化層、多晶矽層、硬遮罩層、以及其他合適的層。在虛設閘極堆疊中的各個層可以藉由適當的沉積技術來形成。例如，可以藉由化學氧化、熱氧化、原子層沉積，化學氣相沉積及/或其他合適的方法來形成氧化層。舉例來說，可以藉由諸如低壓化學氣相沉積（LPCVD）及電漿增強化學氣相沉積（PECVD）之類的合適沉積製程來形成多晶矽層。在一實施例中，首先將虛設閘極堆疊沉積為毯覆層。然後，經由包含光微影製程及蝕刻製程的製程對毯覆層進行圖案化，從而去除此毯覆層的一部分，並將剩餘部分保持在隔離結構206和鰭片204之上以作為虛設閘極堆疊。
閘極溝槽216由形成在虛設閘極結構的側壁上的閘極間隔物212所定義。此閘極間隔物212可以包含一個或多個閘極間隔層，並且可以藉由摻雜諸如碳、氧或氮的摻質之半導體氧化物及/或半導體氮化物來形成。閘極溝槽216將被高介電常數金屬閘極結構所填充。如上所述，虛設閘極結構的形成以及具有功能或高介電常數金屬閘極結構的虛設閘極結構之替換可以稱為閘極替換製程。
在鰭片204的通道區2000中，閘極溝槽216曝露鰭片204的側壁及頂面。此通道區2000被夾在至少部分地嵌入各個鰭片204中的源極/汲極(S/D)區(或S/D部件)208之間。在一些實施例中，源極/汲極部件208可以延伸在隔離結構206上方。此源極/汲極部件208可以藉由各種技術來形成，例如蝕刻製程後，接續一個或多個磊晶製程。在一範例中，執行一個或多個蝕刻製程以去除部分鰭片204以在其中形成凹槽。可以執行具有氫氟酸（HF）溶液或其他合適的溶液之清洗製程來清洗凹槽。隨後，執行一個或多個磊晶成長製程以在凹槽中成長半導體部件（例如用於n型場效電晶體的矽及用於p型場效電晶體的矽鍺）。磊晶成長製程可以用形成p型鰭式場效電晶體的p型摻質或形成n型鰭式場效電晶體的n型摻質對成長的半導體進行原位或異位摻雜。
工件200更包含圍繞閘極溝槽216的層間介電質（ILD）層214，包含閘極間隔物212。此層間介電層214形成於基板202之上。在複數個實施例中，代表性半導體裝置221更包含在層間介電層214下方的接觸蝕刻終止層（例如氮化矽層）。層間介電層214可以包括材料例如四乙氧基矽烷（TEOS）的氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽，例如硼磷矽酸鹽玻璃（BPSG）、熔融石英玻璃（FSG）、磷矽酸鹽玻璃（PSG）、摻硼矽玻璃（BSG）及/或其他合適的介電材料。可以藉由電漿輔助化學氣相沉積製程或流動式化學氣相沉積（Flowable CVD；FCVD）製程來沉積層間介電層214。在各種沉積製程之後，執行化學機械平坦化（CMP）製程以平坦化層間介電層214的頂面，並且暴露虛設閘極堆疊的頂面以用於隨後的製造步驟。
如第3圖所示，此工件200包含複數個通道區於此些鰭片204之上。舉例來說，此工件200可以包括第一n型裝置2212a、第二n型裝置2214a、第三n型裝置2216a、第一p型裝置2212b、第二p型裝置2214b、以及第三p型裝置2216b。在一些實施例中，第一n型裝置2212a包括暴露第一n型通道區220a的閘極溝槽300a；第二n型裝置2214a包括暴露第二n型通道區240a的閘極溝槽320a；第三n型裝置2216a包括暴露第三n型通道區260a的閘極溝槽340a；第一p型裝置2212b包括暴露第一p型通道區220b的閘極溝槽300b；第二p型裝置2214b包括暴露第二p型通道區240b的閘極溝槽320b；第三p型裝置2216b包括暴露第三p型通道區260b的閘極溝槽340b。為了便於說明，在第4至15圖中繪示出於閘極溝槽300a、320a、340a、300b、320b、以及340b中形成高介電常數金屬閘極結構的實施例。
參照第1A及4圖，此方法100包括其中在此些鰭片204之上的此些通道區之上形成界面層302的步驟104，例如第一n型通道區220a、第二n型通道區240a、第三n型通道區260a、第一p型通道區220b、第二p型通道區240b、以及第三p型通道區260b。在一些實施例中，界面層302可以包括氧化矽、氮氧化矽、或其他合適的介電材料，並且可以藉由化學氧化、熱氧化、原子層沉積及/或其他合適的方法來形成。在一實施例中，鰭片204基本上由矽組成，而界面層302基本上由氧化矽組成。在此實施例中，使用化學氧化形成界面層302，其中將此些通道區暴露於氧化劑或含氧化劑的清洗液，此清洗液將氧化鰭片204的通道區以形成界面層302。當使用化學氧化來形成界面層302時，此界面層302僅基本上形成於鰭片204的通道區之上，而閘極間隔物212的側壁基本上沒有界面層302。
參照第1A、4及5圖，此方法100包括以下步驟106，其中於第一n型通道區220a及第一p型通道區220b之上選擇性形成第一高介電常數介電層304。如第4圖所示的一些實施例中，第一高介電常數介電層304全面性（globally）地沉積於工件200之上，包括於此些通道區之上，例如第一n型通道區220a、第二n型通道區240a、第三n型通道區260a、第一p型通道區220b、第二p型通道區240b、以及第三p型通道區260b。在一些實施例中，在全面性地沉積第一高介電常數介電層304之後，第一硬遮罩層306-1全面性地沉積於此第一高介電常數介電層304之上。第一硬遮罩層306-1由允許選擇性地去除而不損壞第一高介電常數介電層304的材料形成。在一些實施例中，第一硬遮罩層306-1由氮化物形成，例如氮化鈦、氮化鉭、或其他合適的金屬氮化物。在一些實施例中，第一硬遮罩層306-1由使用原子層沉積的氮化鈦形成，其厚度在約10埃至約25埃之間。在那些實施例中，第一硬遮罩層306-1由原子層沉積來形成，包括在約400℃至約450℃的溫度下循環約20至約50次。如第4圖所示，使用光微影技術將第一硬遮罩層306-1圖案化，使得第一硬遮罩層306-1僅覆蓋第一n型通道區220a及第一p型通道區220b。如第5圖所示，圖案化的第一硬遮罩層306-1使用作為蝕刻遮罩以選擇性地去除於第二n型通道區240a、第三n型通道區260a、第二p型通道區240b、以及第三p型通道區260b之上的第一高介電常數介電層304。如第5圖所示，藉由選擇性蝕刻去除圖案化的第一硬遮罩層306-1。
在一些實施例中，可以使用原子層沉積(ALD)或其他合適的方法來沉積第一高介電常數介電層304。在一實施例中，使用原子層沉積在約200℃至約300℃之間的溫度下沉積第一高介電常數介電層304約10至約20個循環，以形成厚度在約5埃至約10埃之間的第一高介電常數介電層304。在一些實施例中，第一高介電常數介電層304可以由高介電常數介電材料形成，例如HfO2 、Al2 O3 、TiO2 、La2 O3 , HfSiO4 、ZrO2 、Y2 O3 、SrTiO3 、前述之組合、或其他合適的材料。在這些實施例中，第一高介電常數介電層304可以摻雜具有p型功函數摻質，例如鋁。在一範例中，可以使用原子層沉積在約200℃至約300℃的溫度下，以氯化鉿(HfCl4 )及水(H2 O)作為前驅物形成第一高介電常數介電層304，並且用TMA(三甲基鋁)作為鋁源來摻雜鋁。
參照第1A、6及7圖，此方法100包括步驟108，其中第二高介電常數介電層308選擇性地形成於第一n型通道區220a、第一p型通道區220b、第二n型通道區240a、以及第二p型通道區240b之上。如第6圖所示的一些實施例中，第二高介電常數介電層308全面性地沉積於工件200之上，包括於此些通道區之上，例如第一n型通道區220a、第二n型通道區240a、第三n型通道區260a、第一p型通道區220b、第二p型通道區240b、以及第三p型通道區260b。在一些實施例中，第二高介電常數介電層308直接沉積於第一n型通道區220a及第一p型通道區220b之上的第一高介電常數介電層304上。在一些實施例中，在第二高介電常數介電層308全面性地沉積之後，第二硬遮罩層306-2全面性地沉積於第二高介電常數介電層308之上。在一些實施例中，第二硬遮罩層306-2可以與第一硬遮罩層306-1共享相同的成分。第二硬遮罩層306-2是由允許選擇性地去除而不損壞第二高介電常數介電層308的材料形成。在一些實施例中，第二硬遮罩層306-2是由氮化物形成，例如氮化鈦、氮化鉭、或其他合適的金屬氮化物。如第6圖所示，使用光微影技術將第二硬遮罩層306-2圖案化，使得第二硬遮罩層306-2僅覆蓋第一n型通道區220a、第一p型通道區220b、第二n型通道區240a、以及第二p型通道區240b。然後，如第7圖所示，將圖案化的第二硬遮罩層306-2作為蝕刻遮罩，以選擇性地去除於第三n型通道區260a及第三p型通道區260b之上的第二高介電常數介電層308。之後，如第7圖所示，藉由選擇性蝕刻去除圖案化的第二硬遮罩層306-2。
在一些實施例中，可以使用原子層沉積(ALD)或其他合適的方法來沉積第二高介電常數介電層308。在一實施例中，使用原子層沉積在約200°C至約300°C的溫度下沉積第二高介電常數介電層308約20至約30個循環，以形成厚度在約10Å至約15Å之間的第二高介電常數介電層308。在一些實施例中，第二高介電常數介電層308可以由高介電常數介電材料形成，例如HfO2 、Al2 O3 、TiO2 、La2 O3 、HfSiO4 、ZrO2 ，Y2 O3 、SrTiO3 、前述之組合、或其他合適的材料。在一範例中，第二高介電常數介電層308可以使用原子層沉積以氯化鉿（HfCl4 ）及水（H2 O）作為前驅物在約200℃至約300℃的溫度下形成。在一些實施例中，此第二高介電常數介電層308未被摻雜。
參照第1A及8圖，此方法100包括步驟110，其中第三高介電常數介電層310形成於此些通道區之上，包括第一n型通道區220a、第二n型通道區240a、第三n型通道區260a、第一p型通道區220b、第二p型通道區240b、以及第三p型通道區260b。在一些實施例中，第三高介電常數介電層310直接沉積於第一n型通道區220a、第二n型通道區240a、第一p型通道區220b、以及第二p型通道區240b之上的第二高介電常數介電層308。
在一些實施例中，可以使用原子層沉積(ALD)或其他合適的方法來沉積第三高介電常數介電層310。在一實施例中，使用原子層沉積在約200℃至約300℃的溫度下沉積第三高介電常數介電層310約30至約40個循環，以形成厚度在約15埃至約20埃之間的第三高介電常數介電層310。在一些實施例中，第三高介電常數介電層310可以由高介電常數介電材料形成，例如HfO2 、Al2 O3 ，TiO2 、La2 O3 、HfSiO4 、ZrO2 、Y2 O3 、SrTiO3 ，前述之組合、或其他合適的材料。在這些實施例中，第三高介電常數介電層310可以摻雜n型功函數摻質，例如鑭。在一範例中，第三高介電常數介電層310可以使用原子層沉積以氯化鉿（HfCl4 ）及水（H2 O）作為前驅物來形成，並且可以摻雜以氯化鑭（LaCl3 ）作為鑭源的鑭。
參照第1A及9圖，此方法100包括步驟112，其中蓋層312形成於此些通道區之上，包括第一n型通道區220a、第二n型通道區240a、第三n型通道區260a、第一p型通道區220b、第二p型通道區240b、以及第三p型通道區260b。在一些實施例中，第一/第二/第三高介電常數介電層304、308及310可能不夠緻密以防止氧氣穿透進入界面層302中，導致臨界電壓漂移並使裝置性能劣化。由可以阻止氧氣穿透至界面層302的介電材料形成的蓋層312，可以保護界面層302免受進一步的氧化。在一些實施例中，蓋層312可以包含鈦、氮或矽。在一些範例中，蓋層312可以是摻雜有氮或氮化鈦的矽化鈦。在一些實施例中，蓋層312是使用原子層沉積來形成的，並且具有厚度在約10埃至約20埃之間。
參照第1B及9圖，此方法100包含步驟114，其中阻障層314形成於此些通道區之上，包括第一n型通道區220a、第二n型通道區240a、第三n型通道區260a、第一p型通道區220b、第二p型通道區240b、以及第三p型通道區260b。如以下將描述的，p型功函數層可以形成於阻障層314之上，並且p型功函數層可以包括鋁作為摻質。在一些實施例中，阻障層314可以防止鋁穿透至高介電常數介電層，以及改變高介電常數介電層的功函數性質。在一些實施例中，阻障層314也可以作為蝕刻終止層，以去除p型功函數層。在一些實施例中，阻障層314可以使用原子層沉積或其他合適的方法由諸如氮化鉭的金屬氮化物形成。在一些實施例中，阻障層314可以形成為約5埃至約15埃之間的厚度。
參照第1B、10及11圖，此方法100包括步驟116，其中p型功函數層316選擇性地形成於p型通道區之上，包括：第一p型通道區220b、第二p型通道區240b、以及第三p型通道區260b。在一些實施例中，使用原子層沉積或其他合適的方法將p型功函數層316全面性地沉積於此些通道區之上。然後，使用化學氣相沉積（CVD）、原子層沉積、或旋轉塗佈將光阻層318全面性地沉積於工件200之上。如第10圖所示，使用光微影技術對光阻層318進行圖案化，使得光阻層318僅覆蓋沉積於第一p型通道區220b、第二p型通道區240b、以及第三p型通道區260b中的p型功函數層316。舉例來說，光阻層318曝露於穿過遮罩或從遮罩反射出來的輻射，並且曝光後的光阻層318於曝光後的烘烤製程中發生化學變化，從而允許顯影劑溶液選擇性地去除光阻層318之曝光或未曝光的部分。光阻層318可以為任何合適的光阻材料，並且可以包括超過一層。在一些實施例中，光阻層318可以包括底層、中間層與上層。如第11圖所示，將圖案化的光阻層318使用為蝕刻遮罩，以從n型通道區選擇性地去除p型功函數層316，包括第一n型通道區220a、第二n型通道區240a、以及第三n型通道區260a。p型功函數層316的選擇性去除可以藉由一種或多種蝕刻製程來完成，例如溼式蝕刻、乾式蝕刻、反應離子蝕刻、及/或原子層蝕刻。在一個實施例中，蝕刻製程施加具有磷酸的蝕刻劑。額外地或替代地，蝕刻劑可以包括其他成分，例如過氧化氫（H2 O2 ）、硝酸（HNO3 ）、硫酸（H2 SO4 ），去離子水（DIW）、氫氧化銨（NH4 OH）、臭氧（O3 ）、氫氟酸（ HF），鹽酸（HCl）、其他酸性溶液及有機氧化劑、或前述之組合。在一個實施例中，p型功函數層316包括具有足夠大的有效功函數之金屬或金屬氮化物，其選自但不限於氮化鈦（TiN）、氮化鉭（TaN），釕（Ru）、鉬（Mo ）、鎢（W）、鉑（Pt）、或前述之組合。在一個實施例中，在步驟116，將p型功函數層316形成在約20埃至約40埃之間的厚度。可以藉由光阻劑剝離、灰化、或其他合適的製程來去除圖案化的光阻層318。
現在參照第1B及12圖，此方法100包括步驟118，其中n型功函數層320形成於此些通道區之上，包括第一n型通道區220a、第二n型通道區240a、第三n型通道區260a、第一p型通道區220b、第二p型通道區240b、以及第三p型通道區260b。在一些實施例中，使用原子層沉積或其他合適的方法，將n型功函數層320全面性地沉積於多個通道區之上。在一些實施例中，n型功函數層320可以包括具有足夠低的有效功函數的金屬、金屬氮化物、或金屬碳化物，其選自但不限於Ti、Al、Zr、Ta、Nb、TiAl、TaC、TaCN、 TaSiN、TiSiN、TiAlC、TiAlN、或前述之組合。在一些實施例中，n型功函數層320基本上由摻雜鋁的碳化鈦（TiAlC）組成。在一些實施例中，在步驟118，將n型功函數層320形成為約25埃至約40埃之間的厚度。
現在參照第1B及12圖，此方法100包括步驟120，其中黏膠層322形成於此些通道區之上，包括第一n型通道區220a、第二n型通道區240a、第三n型通道區260a、第一p型通道區220b、第二p型通道區240b、以及第三p型通道區260b。黏膠層322可以促進及/或增強閘極金屬填充層與n型功函數層320之間的黏著性。在一些實施例中，黏膠層322可以使用原子層沉積由諸如氮化鈦的金屬氮化物形成。在一些實施例中，黏膠層322可以形成在約10埃至約25埃之間的厚度。
現在參照第1B及13圖，此方法100包括步驟122，其中閘極金屬填充層324形成於工件200之上。閘極金屬填充層324可以包括鋁（Al）、鎢（W）、鈷（Co）、銅（Cu）及/或其他合適的材料，以及可以使用諸如化學氣相沉積、物理氣相沉積、電鍍及/或其他合適製程的方法來沉積。
現在參照第1B及14圖，此方法100包括步驟124，其中將工件200平面化以去除工件200上多餘的材料，使得層間介電層214的頂面暴露。在一些實施例中，在第14圖所示的一些實施例中，此方法100的步驟124可包括執行化學機械平坦化（CMP）製程以去除多餘的第一高介電常數介電層304、第二高介電常數介電層308、第三高介電常數介電層310、蓋層312、阻障層314、p型功函數層316、n型功函數層320、黏膠層322、以及閘極溝槽外部的閘極金屬填充層324(即閘極溝槽300a、320a、340a、300b、320b、以及340b)，並且沉積於層間介電層214的頂面上。在步驟124完成上，第一高介電常數金屬閘極結構3000a形成於第一n型通道區220a之上、第二高介電常數金屬閘極結構3200a形成於第二n型通道區240a之上、第三高介電常數金屬閘極結構3400a形成於第三n型通道區260a之上、第四高介電常數金屬閘極結構3000b形成於第一p型通道區220b之上、第五高介電常數金屬閘極結構3200b形成於第二p型通道區240b之上、第六高介電常數金屬閘極結構3400b形成於第三p型通道區260b之上。
如第14圖所示，第一高介電常數金屬閘極結構3000a包括第一高介電常數介電層304、第二高介電常數介電層308、以及第三高介電常數介電層310；第二高介電常數金屬閘極結構3200a包括第二高介電常數介電層308及第三高介電常數介電層310；第三高介電常數金屬閘極結構3400a包括第三高介電常數介電層310；第四高介電常數金屬閘極結構3000b包括第一高介電常數介電層304、第二高介電常數介電層308、以及第三高介電常數介電層310；第五高介電常數金屬閘極結構3200b包括第二高介電常數介電層308及第三高介電常數介電層310；以及第六高介電常數金屬閘極結構3400b包括第三高介電常數介電層310。
現在參照第1B圖，此方法100更包括步驟126，其中執行進一步的製程。例如，這樣的進一步的製程可以包括在第14圖中的工件200之上沉積另一層間介電層，以及形成導孔接觸至高介電常數金屬閘極結構3000a、3200a、3400a、3000b、3200b、以及3400b及源極/漏極部件。這樣的進一步製程也可以包括形成將鰭式場效電晶體連接到要形成於工件200上的半導體裝置其他部分的內連線結構，以形成完整的積體電路裝置。
值得注意的是，儘管在本發明實施例的附圖中示出三個n型通道區及三個p型通道區，每個通道區代表相同類型或特性的複數個通道區，並且本發明實施例的半導體裝置包括超過六個的通道區及高介電常數金屬閘極結構。在一些實施例中，第一n型通道區220a代表具有第一臨界電壓（Vt1）的第一n型裝置2212a（第3圖）的通道區；第二n型通道區240a代表具有第二臨界電壓（Vt2）的第二n型裝置2214a的通道區；以及第三n型通道區260a代表具有第三臨界電壓（Vt3）的第三n型裝置2216a的通道區。類似地，第一p型通道區220b代表具有第四臨界電壓（Vt4）的第一p型裝置2212b（圖3）的通道區；第二p型通道區240b代表具有第五臨界電壓（Vt5）的第二p型裝置2214b的通道區；第三p型通道區260b代表具有第六臨界電壓（Vt6）的第三p型裝置2216b的通道區。在一些實施例中，對於n型裝置，第一臨界電壓Vt1大於第二臨界電壓Vt2、以及第二臨界電壓Vt2大於第三臨界電壓Vt3。對於p型裝置，第六臨界電壓Vt6大於第五臨界電壓Vt5、以及第五臨界電壓Vt5大於第四臨界電壓Vt4。在一些實施例中，第一n型裝置2212a可以稱為標準臨界電壓n型裝置（N-SVT）；第二n型裝置2214a可以稱為低臨界電壓n型裝置（N-LVT）；以及第三n型裝置2216a可以稱為超低臨界電壓n型裝置（N-uLVT）。類似地，第一p型裝置2212b可以稱為超低臨界電壓p型裝置（P-uLVT）；第二p型裝置2214b可以稱為低臨界電壓p型裝置（P-LVT）；以及第三p型裝置2216b可以稱為標準臨界電壓p型裝置（P-SVT）。
雖然非用以限定，但本發明的一個或多個實施例對半導體裝置及其形成提供了許多益處。例如，本揭露的實施例提供了用於具有多重臨界電壓的n型裝置及p型裝置之新穎的高介電常數金屬閘極結構，此臨界電壓由具有不同厚度及摻雜的高介電常數介電層的不同堆疊來控制。本發明實施例的方法及結構允許微影圖案至少部分地轉移到高介電常數介電層，並且減少用於形成n型及p型裝置的不同功函數金屬層堆疊的微影圖案。如此一來，本發明實施例的方法及結構可以改善金屬閘極填充製程寬裕度以及增加製程穩健性及良率。另外，本發明實施例的方法可以輕易地整合到現有的半導體製造製程中。
在一例示性面向，本發明實施例是指向半導體裝置。此半導體裝置包含：半導體基板，複數個鰭片設置於此半導體基板及複數個閘極結構之上。此些鰭片包含複數個通道區，此些通道區包含：第一、第二與第三p型通道區以及第一、第二與第三n型通道區。此些閘極結構包含：界面層(IL)設置於此些通道區之上，第一高介電常數(HK)介電層，設置於此第一p型通道區及此第一n型通道區之上，第二高介電常數介電層，設置於此第一n型通道區、此第二n型通道區、此第一p型通道區及此第二p型通道區之上，以及第三高介電常數介電層，設置於此些通道區之上。此第一、第二與第三高介電常數介電層彼此不同。
在一些實施例中，此第一高介電常數介電層具有第一厚度，此第二高介電常數介電層具有第二厚度，以及此第三高介電常數介電層具有第三厚度。此第三厚度大於此第二厚度，以及此第二厚度大於此第一厚度。在一些實施例中，此第一高介電常數介電層包含鋁，以及此第三高介電常數介電層包含鑭。在一些實施例中，於此第一p型通道區及此第一n型通道區之上，此第二高介電常數介電層設置於此第一高介電常數介電層與此第三高介電常數介電層之間；以及於此第三n型通道區及此第三p型通道區之上，此第三高介電常數介電層與此界面層接觸。在一些實施例中，其中此些閘極結構更包含：蓋層設置在位於此些通道區之上的此第三高介電常數介電層之上，阻障層設置在位於此些通道區之上的此蓋層之上，n型功函數層設置在位於此些通道區之上的此蓋層之上，以及於此第一、第二及第三p型通道區之上，p型功函數層設置於此n型功函數層與此阻障層之間。在一些實施例中，此蓋層包括鈦、矽及氮，以及此阻障層包括鉭及氮。在一些實施例中，本發明實施例的半導體裝置更包含：黏膠層直接於此些通道區之上的此n型功函數層上，以及填充金屬材料於此黏膠層之上。在一些實施例中，此第一n型通道區包括第一臨界電壓，此第二n型通道區包括第二臨界電壓，以及此第三n型通道區包括第三臨界電壓。此第一臨界電壓大於此第二臨界電壓，以及此第二臨界電壓大於此第三臨界電壓。在一些實施例中，此第一p型通道區包括第四臨界電壓，此第二p型通道區包括第五臨界電壓，以及此第三p型通道區包括第六臨界電壓。此第六臨界電壓大於此第五臨界電壓，以及此第五臨界電壓大於此第四臨界電壓。
在一例示性面向，本發明實施例是指向半導體裝置。此半導體裝置包括：半導體基板，複數個鰭片設置於此半導體基板以及複數個閘極結構之上。此些鰭片包括複數個通道區，此些通道區包括第一、第二與第三p型通道區以及第一、第二與第三n型通道區。此些閘極結構包括：界面層(IL)設置於此些通道區之上，第一高介電常數(HK)介電層設置在位於此第一n型通道區與此第一p型通道區之上的此界面層上，第二高介電常數介電層設置在位於此第一n型通道區與此第一p型通道區之上的此第一高介電常數介電層上，以及設置在位於此第二n型通道區與此第二p型通道區之上的此界面層上；以及第三高介電常數介電層設置在位於此第一n型通道區、此第一p型通道區、此第二n型通道區、此第二p型通道區之上的此第二高介電常數介電層上，以及設置在位於此第三n型通道區與此第三p型通道區之上的此界面層上。此第一、第二及第三高介電常數介電層彼此不同。
在一些實施例中，此第一高介電常數介電層具有第一厚度，此第二高介電常數介電層具有第二厚度，以及此第三高介電常數介電層具有第三厚度。此第三厚度大於此第二厚度，以及此第二厚度大於此第一厚度。在一些實施例中，此第一高介電常數介電層包括鋁，以及此第三高介電常數介電層包括鑭。在一些實施例中，此些閘極結構更包括：蓋層設置在位於此些通道區之上的此第三高介電常數介電層之上，阻障層設置在位於此些通道區之上的此蓋層之上，n型功函數層設置在位於此些通道區之上的此蓋層之上，以及於此第一、第二及第三p型通道區之上，p型功函數層設置於此n型功函數層與此阻障層之間。此蓋層包括鈦、矽及氮，以及此阻障層包括鉭及氮。在一些實施例中，此第一n型通道區包括第一臨界電壓，此第二n型通道區包括第二臨界電壓，以及此第三n型通道區包括第三臨界電壓。此第一臨界電壓大於此第二臨界電壓，以及此第二臨界電壓大於此第三臨界電壓。在一些實施例中，此第一p型通道區包括第四臨界電壓，此第二p型通道區包括第五臨界電壓，以及此第三p型通道區包括第六臨界電壓。此第六臨界電壓大於此第五臨界電壓，以及此第五臨界電壓大於此第四臨界電壓。
在另一例示性面向中，本發明實施例是指向半導體裝置的製造方法。此方法包括：提供工件，包括半導體基板，複數個鰭片設置於此半導體基板上，此些鰭片包括複數個通道區，此些通道區包括第一、第二與第三p型通道區，以及第一、第二與第三n型通道區。形成複數個閘極結構於此些通道區之上包括：形成界面層於此些通道區上，選擇性形成第一高介電常數介電層於此第一n型通道區及此第一p型通道區之上的此界面層之上，選擇性形成第二高介電常數介電層於此第二n型通道區與此第二p型通道區之上的此界面層之上，以及於此第一n型通道區與此第一p型通道區之上的此第一高介電常數介電層之上，形成第三高介電常數介電層於此第二高介電常數介電層之上，此第二高介電常數介電層設置於此第一n型通道區、此第一p型通道區、此第二n型通道區、此第二p型通道區之上，以及設置在位於此第三n型通道區與此第三p型通道區之上的此界面層之上，選擇性形成p型功函數層於此第一、第二及第三p型通道區之上，形成n型功函數層於此些通道區之上，以及形成填充金屬層於此些通道區之上。此第一、第二及第三高介電常數介電層彼此不同。
在一些實施例中，選擇性形成此第一高介電常數介電層包括：沉積此第一高介電常數介電層於此些通道區之上，沉積一金屬氮化物硬遮罩於此第一高介電常數介電層之上，藉由移除位於此第二n型通道區、此第三n型通道區、此第二p型通道區、以及此第三p型通道區之上的此金屬氮化物硬遮罩，對此金屬氮化物硬遮罩圖案化，以及使用此圖案化的金屬氮化物硬遮罩層作為蝕刻遮罩將此沉積的第一高介電常數介電層凹蝕。在一些實施例中，此金屬氮化物硬遮罩包括鈦、鉭或鎢。在一些實施例中，此方法更包括：沉積一蓋層於此些通道區之上的此第三高介電常數介電層之上，沉積阻障層於此些通道區之上的此蓋層之上，形成p型功函數層於此第一、第二與第三p型通道區之上，以及形成n型功函數層於此些通道區之上。此蓋層包括鈦、矽及氮，以及此阻障層包括鉭及氮。在一些實施例中，此第一高介電常數介電層的選擇性形成包括形成此第一高介電常數介電層至第一厚度。在一些實施例中，此第二高介電常數介電層的選擇性形成包括形成此第二高介電常數介電層至第二厚度。在一些實施例中，此第三高介電常數介電層的選擇性形成包括形成此第三高介電常數介電層至第三厚度。也在這些實施例中，此第三厚度大於此第二厚度，以及此第二厚度大於此第一厚度。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100:方法 102、104、106、108、110、112、114、116、118、120、122、124、126:步驟 200:工件 202:基板 204:鰭片 206:隔離結構 208:源極/汲極部件 212:閘極間隔物 214:層間介電層 216、300a、320a、340a、300b、320b、340b:閘極溝槽 220a:第一n型通道區 221:半導體裝置 240a:第二n型通道區 260a:第三n型通道區 220b:第一p型通道區 240b:第二p型通道區 260b:第三p型通道區 302:界面層 304:第一高介電常數介電層 306-1:第一硬遮罩層 306-2:第二硬遮罩層 308:第二高介電常數介電層 310:第三高介電常數介電層 312:蓋層 314:阻障層 316:p型功函數層 318:光阻層 320:n型功函數層 322:黏膠層 324:閘極金屬填充層 2000:通道區 2212a:第一n型裝置 2214a:第二n型裝置 2216a:第三n型裝置 2212b:第一p型裝置 2214b:第二p型裝置 2216b:第三p型裝置 3000a:第一高介電常數金屬閘極結構 3200a:第二高介電常數金屬閘極結構 3400a:第三高介電常數金屬閘極結構 3000b:第四高介電常數金屬閘極結構 3200b:第五高介電常數金屬閘極結構 3400b:第六高介電常數金屬閘極結構 Vt1:第一臨界電壓 Vt2:第二臨界電壓 Vt3:第三臨界電壓 Vt4:第四臨界電壓 Vt5:第五臨界電壓 Vt6:第六臨界電壓
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1A及1B圖是根據本發明實施例的各種面向，繪示出半導體裝置的製造方法之流程圖。 第2圖是根據本發明的一些實施例，繪示出於工件上的n型及p型半導體裝置之剖面示意圖。 第3圖是根據本發明的一些實施例，繪示出於工件上的第一、第二與第三n型半導體裝置，以及第一、第二與第三p型半導體裝置之剖面示意圖。 第4至14圖是根據本發明的一些實施例，繪示出在形成半導體裝置的方法之各個製造階段於第3圖中的工件上的各個通道區之剖面示意圖，例如第1A及1B圖中的方法。
214:層間介電層
220a:第一n型通道區
240a:第二n型通道區
260a:第三n型通道區
220b:第一p型通道區
240b:第二p型通道區
260b:第三p型通道區
300a、320a、340a、300b、320b、340b:閘極溝槽
302:界面層
304:第一高介電常數介電層
308:第二高介電常數介電層
310:第三高介電常數介電層
312:蓋層
314:阻障層
316:p型功函數層
320:n型功函數層
322:黏膠層
324:閘極金屬填充層
3000a:第一高介電常數金屬閘極結構
3200a:第二高介電常數金屬閘極結構
3400a:第三高介電常數金屬閘極結構
3000b:第四高介電常數金屬閘極結構
3200b:第五高介電常數金屬閘極結構
3400b:第六高介電常數金屬閘極結構

Claims (1)

  1. 一種半導體裝置，包括： 一半導體基板； 複數個鰭片，設置於該半導體基板之上，該些鰭片包括複數個通道區，該些通道區包括第一、第二與第三p型通道區以及第一、第二與第三n型通道區；以及 複數個閘極結構，包括： 一界面層(IL)，設置於該些通道區之上； 一第一高介電常數(HK)介電層，設置於該第一p型通道區及該第一n型通道區之上； 一第二高介電常數介電層，設置於該第一n型通道區、該第二n型通道區、該第一p型通道區及該第二p型通道區之上；以及 一第三高介電常數介電層，設置於該些通道區之上，其中該第一、第二與第三高介電常數介電層彼此不同。
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