CN113192889A - 半导体器件及方法 - Google Patents

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陈书涵
陈宗儒
陈俊纮
徐志安
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Abstract

本公开涉及半导体器件及方法。在一个实施例中，一种结构包括：纳米结构；外延源极/漏极区域，与纳米结构相邻；栅极电介质，围绕纳米结构；栅极电极，位于栅极电介质之上，该栅极电极具有上部部分和下部部分，该上部部分的第一宽度在远离纳米结构的顶表面延伸的第一方向上连续增加，该下部部分的第二宽度沿第一方向是恒定的；以及栅极间隔件，位于栅极电介质和外延源极/漏极区域之间。

Description

半导体器件及方法
技术领域
本公开总体涉及半导体器件及方法。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、手机、数码相机、和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底上方按顺序沉积绝缘或电介质层、导电层、和半导体材料层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多元件集成到给定区域中。但是，随着最小特征尺寸的减小，出现了应该解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种形成半导体结构的方法，包括：在多个半导体层之上形成虚设电介质；在所述虚设电介质之上形成虚设栅极；与所述虚设栅极和所述虚设电介质相邻地沉积栅极间隔件；凹陷所述虚设栅极以形成暴露所述栅极间隔件的凹槽；在所述栅极间隔件的第一区域中注入杂质，以增加所述栅极间隔件的所述第一区域的蚀刻速率，所述栅极间隔件的第二区域保持未被所述注入修改；去除所述虚设电介质、所述栅极间隔件的所述第一区域、以及所述虚设栅极的剩余部分，以在所述凹槽中暴露半导体层；对所述半导体层进行图案化以形成纳米结构；以及在所述凹槽中形成栅极结构，所述栅极结构围绕所述纳米结构，所述栅极结构与所述栅极间隔件的所述第二区域接触。
根据本公开的另一实施例，提供了一种半导体结构，包括：纳米结构；外延源极/漏极区域，与所述纳米结构相邻；栅极电介质，围绕所述纳米结构；栅极电极，位于所述栅极电介质之上，所述栅极电极具有上部部分和下部部分，所述上部部分的第一宽度在远离所述纳米结构的顶表面延伸的第一方向上连续增加，所述下部部分的第二宽度沿所述第一方向是恒定的；以及栅极间隔件，位于所述栅极电介质和所述外延源极/漏极区域之间。
根据本公开的又一实施例，提供了一种半导体结构包括：纳米结构；栅极结构，围绕所述纳米结构；以及第一对栅极间隔件，与所述栅极结构相邻，所述第一对栅极间隔件在所述栅极结构的下部部分处被分开第一距离，所述第一对栅极间隔件在所述栅极结构的上部部分处被分开第二距离，所述第二距离大于所述第一距离。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米FET，nano-FET)的示例。
图2至图17B是根据一些实施例的纳米FET的制造的其他中间阶段的各种视图。
图18示出了根据一些实施例的纳米FET。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据一些实施例，在用于纳米FET的栅极替换工艺中形成漏斗形栅极电极。在栅极替换工艺期间，替换栅极的凹槽可被加宽以具有漏斗形。可以通过以下方式加宽凹槽：在纳米FET的栅极间隔件的上部区域中注入杂质，然后通过对杂质具有选择性的蚀刻去除栅极间隔件的上部区域。将凹槽加宽为具有漏斗形可有助于在填充替换栅极时避免形成接缝(或空隙)。
图1示出了根据一些实施例的三维视图中的简化纳米FET的示例。为了图示清楚性，省略了纳米FET的一些特征(下面讨论)。纳米FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管(NWFET)、环绕栅场效应晶体管(GAAFET)等。
纳米FET包括位于从衬底50延伸的鳍66上方的纳米结构55，其中，纳米结构55用作纳米FET的沟道区域。浅沟槽隔离(STI)区域68设置在衬底50之上并且相邻的鳍66之间，鳍66可以从相邻的STI区域68之间突出到高于这些STI区域。尽管STI区域68被描述/示出为与衬底50分离，但如本文所使用的，术语“衬底”可指代单独的半导体衬底、或半导体衬底与隔离区域的组合。此外，尽管鳍66的底部部分被示出为与衬底50连续的单个材料，但是鳍66的底部部分和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍66是指在相邻的STI区域68之间延伸的部分。
栅极结构85围绕纳米结构55(例如，纳米FET的沟道区域)。栅极结构85包括栅极电介质112和栅极电极114。栅极电介质112沿着纳米结构55的顶表面、侧壁和底表面，并且可以沿着鳍66侧壁并在鳍66的顶表面上方延伸。栅极电极114在栅极电介质112之上。外延源极/漏极区域92被设置在纳米结构55的相对于栅极结构85的相反侧。在其中形成多个晶体管的实施例中，外延源极/漏极区域92可以在各个晶体管之间共享。在其中由多个纳米结构55形成一个晶体管的实施例中，相邻的外延源极/漏极区域92可以被电耦合，例如，通过经由外延生长来合并外延源极/漏极区域92，或者通过将外延源极/漏极区域92与同一源极/漏极接触件相耦合。一个或多个层间电介质(ILD)层(在下面讨论)位于外延源极/漏极区域92和/或栅极电极114之上，穿过该一个或多个ILD层形成到外延源极/漏极区域92和栅极电极114的接触件(在下面讨论)。
本文讨论的一些实施例是在使用后栅极工艺形成的纳米FET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑了在诸如平面FET之类的平面器件、或鳍式场效应晶体管(FinFET)中使用的方面。
图1进一步示出了在随后的图中使用的参考横截面。横截面A-A沿着栅极电极114的纵轴，并且在例如与纳米FET的外延源极/漏极区域92之间的电流流动方向垂直的方向上。横截面B-B垂直于横截面A-A，并且沿着鳍66的纵轴并在例如纳米FET的外延源极/漏极区域92之间的电流流动的方向上。横截面C-C平行于横截面A-A，并且延伸穿过纳米FET的外延源极/漏极区域92。为了清楚起见，后续附图参考这些参考横截面。
图2至图6是根据一些实施例的制造纳米FET的中间阶段的三维视图。图2至图6示出了与图1类似的三维视图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅或玻璃衬底。也可以使用其他衬底，例如，多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅-锗、磷化镓砷化物、铝铟砷化物、砷化铝镓、砷化镓铟、磷化镓铟、和/或砷化镓铟；或其组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成诸如NMOS晶体管之类的n型器件，例如，n型纳米FET，并且p型区域50P可以用于形成诸如PMOS晶体管之类的p型器件，例如，p型纳米FET。n型区域50N与p型区域50P可以在物理上分离(未单独示出)，并且可以在n型区域50N和p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
衬底50可被轻微掺杂有p型或n型杂质。可以对衬底50的上部部分执行抗穿通(APT)注入，以形成APT区域。在APT注入期间，可以将掺杂剂注入到n型区域50N和p型区域50P中。掺杂剂可以具有与要在n型区域50N和p型区域50P的每一个中形成的源极/漏极区域的导电类型相反的导电类型。APT区域可以在纳米FET中随后形成的源极/漏极区域下方延伸，源极/漏极区域将在后续工艺中形成。APT区域可以用于减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域中的掺杂浓度可以在约1018cm-3至约1019cm-3的范围内。
多层堆叠64形成在衬底50之上。多层堆叠64包括第一半导体层52和第二半导体层54的交替层。如下文进一步讨论的，在p型区域50P中，第二半导体层54将被去除并且第一半导体层52将被图案化以形成纳米FET的沟道区域，并且在n型区域50N中，第一半导体层52将被去除并且第二半导体层54将被图案化以形成纳米FET的沟道区域。在另一实施例中，在p型区域50P中第一半导体层52可被去除并且第二半导体层54可被图案化以形成纳米FET的沟道区域，并且在n型区域50N中第二半导体层54可被去除并且第一半导体层52可被图案化以形成纳米FET的沟道区域。
出于说明性目的，多层堆叠64被示出为包括第一半导体层52和第二半导体层54各三个层。应当理解，多层堆叠64可以包括任意数量的第一半导体层52和第二半导体层54。多层堆叠64的每个层可以使用诸如气相外延(VPE)、分子束外延(MBE)、化学气相沉积(CVD)、原子层沉积(ALD)等之类的工艺来外延生长，并且可以外延生长至约8nm至约10nm的范围内的厚度。在各种实施例中，第一半导体层52可以由适合于p型纳米FET的第一半导体材料形成，例如，硅锗(例如，SixGe1-x，其中，x可以在0至1的范围内)、纯的或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等，并且第二半导体层54可以由适合于n型纳米FET的第二半导体材料形成，例如，硅、碳化硅、III-V族化合物半导体、II-VI族化合物半导体等。出于说明目的，多层堆叠64被示出为具有适合于p型纳米FET的最底部半导体层。在一些实施例中，多层堆叠64可以形成为使得最底部层是适合于n型纳米FET的半导体层。
第一半导体材料和第二半导体材料可以是相对于同一蚀刻工艺彼此具有高蚀刻选择性的材料。这样，在n型区域50N中，可以在不去除第二半导体材料的第二半导体层54的情况下去除第一半导体材料的第一半导体层52，并且在p型区域50P中，可以在不去除第一半导体材料的第一半导体层52的情况下去除第二半导体材料的第二半导体层54。
在图3中，鳍66形成在多层堆叠64和衬底50中。鳍66是半导体条带。在一些实施例中，可以通过在多层堆叠64和衬底50中蚀刻沟槽来在多层堆叠64和衬底50中形成鳍66。蚀刻可以是任何可接受的蚀刻工艺，例如，反应性离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。
可以通过任意适当的方法对鳍进行图案化。例如，可以使用一个或多个光刻工艺来对鳍进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，然后可以使用剩余的间隔件来对鳍进行图案化。
鳍66的宽度可以在约8nm至约40nm的范围内。为了说明的目的，n型区域50N和p型区域50P中的鳍66被示出为具有基本相等的宽度。在一些实施例中，一个区域(例如，n型区域50N)中的鳍66可以比另一区域(例如，p型区域50P)中的鳍66更宽或更窄。
在图4中，与鳍66相邻地形成STI区域68。可以通过在衬底50和鳍66之上以及相邻的鳍66之间沉积绝缘材料来形成STI区域68。绝缘材料可以是诸如氧化硅之类的氧化物、诸如氮化硅之类的氮化物等、或其组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖鳍66。尽管将绝缘材料示为单层，但一些实施例可以采用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍66的表面形成衬里。此后，可以在衬里之上形成诸如上面讨论的填充材料。
然后，对绝缘材料施加去除工艺以去除鳍66之上的过量的绝缘材料。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。平坦化工艺暴露鳍66，使得鳍66和绝缘材料的顶表面在平坦化工艺完成之后是共面的。
绝缘材料然后被凹陷以形成STI区域68。绝缘材料被凹陷为使得n型区域50N和p型区域50P中的鳍66的上部部分从相邻的STI区域68之间突出。在所示实施例中，STI区域68的顶表面与衬底50的顶表面共面。在一些实施例中，STI区域68的顶表面在衬底50的顶表面之上或之下。此外，STI区域68的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或其组合。STI区域68的顶表面可以通过适当的蚀刻形成为平坦的、凸的、和/或凹的。STI区域68可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍66的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用利用例如稀氢氟酸(dHF)酸的氧化物去除。
上述工艺仅是如何形成鳍66的一个示例。在一些实施例中，鳍66可以通过外延生长工艺形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以蚀刻穿过电介质层的沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且电介质层可被凹陷为使得外延结构从电介质层突出以形成鳍66。外延结构可以包括上述的交替半导体材料，例如，第一半导体材料和第二半导体材料。在其中外延生长外延结构的实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以消除之前和/或随后的注入，但原位掺杂和注入掺杂可以一起使用。
此外，可以在鳍66和/或衬底50中形成适当的阱。在一些实施例中，可以在n型区域50N中形成p型阱，并且可以在p型区域50P中形成n型阱。在另一实施例中，可以在n型区域50N和p型区域50P两者中形成p型阱或n型阱。
在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的鳍66和STI区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的p型区域50P。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度在约1013cm-3至约1014cm-3的范围内。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。
在p型区域50P的注入之后，在p型区域50P中的鳍66和STI区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的n型区域50N。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度在约1013cm-3至约1014cm-3的范围内。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以消除注入，但原位掺杂和注入掺杂可以一起使用。
在图5中，虚设电介质层70被形成在鳍66上。虚设电介质层70可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层70之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。可以在虚设电介质层70之上沉积虚设栅极层72，并然后例如通过CMP将其平坦化。掩模层74可以沉积在虚设栅极层72之上。虚设栅极层72可以是导电材料或非导电材料，并且可以选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、以及金属。虚设栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层72可以由相对于隔离区域(例如，STI区域68和/或虚设电介质层70)的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括一层或多层例如氮化硅、氧氮化硅等。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层72和单个掩模层74。尽管虚设电介质层70被示为覆盖STI区域68，但应理解，可以以其他方式形成虚设电介质层70。在一些实施例中，例如当虚设电介质层70被热生长时，虚设电介质层70被形成为仅覆盖鳍66。
在图6中，使用可接受的光刻和蚀刻技术对掩膜层74进行图案化，以形成掩膜78。然后，通过可接受的蚀刻技术将掩膜78的图案转移到虚设栅极层72，以形成虚设栅极76。掩模78的图案可选地可以通过可接受的蚀刻技术进一步转移到虚设电介质层70，以形成虚设电介质60。虚设栅极76覆盖鳍66的将在后续工艺中被图案化以形成纳米结构的部分，这些纳米结构将用作纳米FET的沟道区域。掩模78的图案可用于实体分离相邻的虚设栅极76。虚设栅极76还可以具有与鳍66的长度方向基本垂直(在工艺变化内)的长度方向。掩模78可选地可以例如通过可接受的蚀刻技术在图案化之后被去除。
图7A至图17B是根据一些实施例的纳米FET的制造中的其他中间阶段的横截面图。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图16A和图17A沿图1中的参考横截面A-A示出，并且示出了n型区域50N和p型区域两者中的特征50P。图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图16B和图17B沿着图1中的参考横截面B-B示出，并且示出了n型区域50N和p型区域50P两者中的特征。图11C和图11D沿着图1中的参考横截面C-C示出，并且示出了n型区域50N和p型区域50P两者的特征。
在图7A和图7B中，形成第一间隔件层80和第二间隔件层82。第一间隔件层80形成在STI区域68的顶表面、鳍66和掩模78(如果存在)的顶表面和侧壁、以及虚设栅极76和虚设电介质60的侧壁上。第二间隔件层82沉积在第一间隔件层80之上。第一间隔件层80可以由氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等形成。第一间隔件层80可以通过热氧化形成，或者可以通过CVD、ALD等沉积。第二间隔件层82可以由氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等形成。第二间隔件层82可以通过CVD、ALD等沉积。
在一些实施例中，第一间隔件层80和第二间隔件层82各自由碳氮氧化硅(例如，SiOxNyC1-x-y，其中，x和y在0至1的范围内)形成，并且具有氧碳氮化硅的不同成分。具体地，第一间隔件层80可以由比第二间隔件层82更多的氮(原子百分比)构成，并且第二间隔件层82可以由比第一间隔件层80更多的氧(原子百分比)构成。对于将用于去除虚设电介质60的蚀刻工艺(在下文中进一步讨论)而言，形成富含氮的氮碳氧化硅的第一间隔件层80增加了其相对于虚设电介质60的蚀刻选择性。形成富含氧的碳氮氧化硅的第二间隔件层82降低了第二间隔件层82的相对介电常数，从而使随后形成的间隔件能够具有更大的电绝缘性。
在第一间隔件层80和第二间隔件层82各自由碳氮氧化硅形成的实施例中，碳氮氧化硅层可以使用电介质材料前体来沉积，包括硅源前体(例如，六氯乙硅烷(Si2Cl6、HCD))、氧源前体(例如，氧气(O2))、碳源前体(例如，丙烯(C3H6))、以及氮源前体(例如，氨(NH3))。在通过CVD进行沉积的实施例中，可以通过控制CVD期间的源前体的流速来控制碳氮氧化硅层的(一个或多个)成分。例如，可以以约100sccm至约1000sccm的范围内的速率分配硅源前体，可以以约1000sccm至约20000sccm的范围内的速率分配氧源前体，可以以约1000sccm至约10000sccm的范围内的速率分配碳源前体，并且可以以约5000sccm至约30000sccm的范围内的速率分配氮源前体。
可以在形成第一间隔件层80之后，或者在形成第一间隔件层80和第二间隔件层82两者之后，执行针对轻微掺杂源极/漏极(LDD)区域的注入。在具有不同器件类型的实施例中，类似于上面讨论的注入，可以在n型区域50N之上形成掩模(例如，光致抗蚀剂)，同时暴露p型区域50P，并且适当类型(例如，p型)的杂质可被注入到p型区域50P中的鳍66中。然后可以去除掩模。随后，可以在p型区域50P之上形成掩模(例如，光致抗蚀剂)，同时暴露n型区域50N，并且适当类型(例如，n型)的杂质可被注入到n型区域50N中的鳍66中。然后可以去除掩模。n型杂质可以是任何先前讨论的n型杂质，并且p型杂质可以是任何先前讨论的p型杂质。轻微掺杂的源极/漏极区域的杂质浓度可以在约1015cm-3至约1019cm-3的范围内。退火可用于修复注入损坏并激活所注入的杂质。
在图8A和图8B中，第一间隔件层80和第二间隔件层82被蚀刻以分别形成第一间隔件81和第二间隔件83。第一间隔件层80和第二间隔件层82可各自使用合适的蚀刻工艺来蚀刻，例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些实施例中，第一间隔件层80和第二间隔件层82的材料相对于同一蚀刻工艺彼此具有高刻蚀选择性，使得第一间隔件层80可以在图案化第二间隔件层82时用作刻蚀停止层，并使得第二间隔件层82可以在图案化第一间隔件层80时用作掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔件层82，其中，第一间隔件层80用作刻蚀停止层，并且第二间隔件层82的剩余部分形成第二间隔件83。此后，可以使用各向同性刻蚀工艺来刻蚀第一间隔件层80，其中，第二间隔件83用作刻蚀掩模，并且第一间隔件层80的剩余部分形成第一间隔件81。
在所示实施例中，第一间隔件81和第二间隔件83被设置在鳍66、虚设栅极76和掩模78(如果存在)的侧壁上。在另一实施例中，可以从与掩模78(如果存在)、虚设栅极76、和/或虚设电介质60相邻的第一间隔件层80之上去除第二间隔件层82。
注意，以上公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或附加的间隔件、可以采用不同的步骤顺序(例如，可以在形成第二间隔件83之前形成第一间隔件81、可以形成和去除附加间隔件等)等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图9A和图9B中，第一凹槽86形成在鳍66中。第一凹槽86延伸穿过第一半导体层52和第二半导体层54，并且还可以延伸到衬底50中。在各种实施例中，第一凹槽86可以延伸到衬底50的顶表面而不蚀刻衬底50；衬底50可被蚀刻为使得第一凹槽86的底表面设置在STI区域68的顶表面之下；等。可以通过使用诸如RIE、NBE等之类的各向异性蚀刻工艺蚀刻鳍66来形成第一凹槽86。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽第一半导体层52、第二半导体层54和衬底50的部分。可以使用单个蚀刻工艺来蚀刻鳍66的每一层。在其他实施例中，可以使用多个蚀刻工艺来蚀刻鳍66的层。可以使用定时蚀刻工艺来在第一凹槽86达到所需深度之后停止对第一凹槽86的蚀刻。
在图10A和图10B中，第一凹槽86可选地扩展。具体地，可以在n型区域50N中蚀刻第一半导体层52的侧壁的被n型区域50N中的第一凹槽86暴露的部分，以形成侧壁凹槽88，并且可以在p型区域50P中蚀刻第二半导体层54的侧壁的被p型区域50P中的第一凹槽86暴露的部分，以形成侧壁凹槽88。尽管第一半导体层52和第二半导体层54在侧壁凹槽88中的侧壁被示为笔直的，但是侧壁可以是凹的或凸的。可以使用各向同性蚀刻工艺来蚀刻侧壁，例如，湿法蚀刻等。可以使用掩模来保护p型区域50P，同时使用对第一半导体材料具有选择性的蚀刻剂来蚀刻第一半导体层52，使得在n型区域50N中，与第一半导体层52相比，第二半导体层54和衬底50保持相对未被蚀刻。类似地，可以使用掩模保护n型区域50N，同时使用对第二半导体材料有选择性的蚀刻剂来蚀刻第二半导体层54和衬底50，使得在p型区域50P中，与第二半导体层54相比，第一半导体层52和衬底50保持相对未被蚀刻。在第一半导体层52由硅锗形成并且第二半导体层54由硅或碳化硅形成的实施例中，可以使用利用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻工艺来蚀刻n型区域50N中的第一半导体层52的侧壁，并且可以使用利用氢氧化物-过氧化氢混合物(APM)、硫酸-过氧化氢混合物(SPM)等的湿法蚀刻工艺来蚀刻p型区域50P中的第二半导体层54的侧壁。
内部间隔件90形成在侧壁凹槽88中。如将在下面更详细讨论的，随后将在第一凹槽86中形成源极/漏极区域，并且n型区域50N中的第一半导体层52和p型区域50P中的第二半导体层54随后将被相应的栅极结构代替。内部间隔件90用作随后形成的源极/漏极区域与随后形成的栅极结构之间的隔离特征。此外，内部间隔件90可被用于防止后续蚀刻工艺(例如，用于后续形成栅极结构的蚀刻工艺)对后续形成的源极/漏极区域的损坏。
内部间隔件90可以通过在第一凹槽86和侧壁凹槽88中沉积内部间隔件层来形成。可以通过诸如CVD、ALD等之类的共形沉积工艺来沉积内部间隔件层。内部间隔件层可以由诸如氮化硅或氮氧化硅之类的材料形成，但是可以采用任何合适的材料，例如，k值小于约3.5的低介电常数(低k)材料。然后可以蚀刻内部间隔件层以形成内部间隔件90。蚀刻可以是各向异性蚀刻工艺，例如，RIE、NBE等。虽然内部间隔件90的外部侧壁被示为在n型区域50N中相对于第二半导体层54的侧壁被凹陷并且在p型区域50P中相对于第一半导体层52的侧壁被凹陷，但内部间隔件90的外部侧壁可以分别延伸超过第二半导体层54和/或第一半导体层52的侧壁或与之齐平。换句话说，内部间隔件90可以部分地填充、完全填充、或过度填充侧壁凹槽88。此外，尽管内部间隔件90的侧壁被示出为笔直的，但内部间隔件90的侧壁可以是凹的或凸的。
在图11A和图11B中，外延源极/漏极区域92形成在第一凹槽86中。外延源极/漏极区域92形成在第一凹槽86中，使得每个虚设栅极76设置在外延源极/漏极区域92的相应的相邻对之间。在一些实施例中，第一间隔件81和第二间隔件83用于将外延源极/漏极区域92与虚设栅极76分开适当的横向距离，使得外延源极/漏极区域92不会使随后形成的纳米FET的栅极短路。此外，内部间隔件90还可用于将外延源极/漏极区域92与n型区域50N中的第一半导体层52和p型区域50P中的第二半导体层54分离适当的横向距离，使得外延源极/漏极区域92不使随后形成的纳米FET的栅极短路。外延源极/漏极区域92可以形成为与内部间隔件90(如果存在)接触，并且可以在n型区域50N中延伸超过第二半导体层54的侧壁并且在p型区域50P中超过第一半导体层52的侧壁(如果存在侧壁凹槽88)。外延源极/漏极区域92可以在n型区域50N中的第二半导体层54上以及在p型区域50P中的第一半导体层52上施加应力，从而提高性能。
n型区域50N中的外延源极/漏极区域92可以通过掩蔽p型区域50P来形成。然后，在n型区域50N中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于n型纳米FET的任何可接受的材料。例如，如果第二半导体层54是硅，则n型区域50N中的外延源极/漏极区域92可以包括在第二半导体层54上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳硅、磷化硅等。n型区域50N中的外延源极/漏极区域92可以具有相对于鳍66的相应表面升高的表面，并且可以具有小平面(facet)。
p型区域50P中的外延源极/漏极区域92可以通过掩蔽n型区域50N来形成。然后，在p型区域50P中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于p型纳米FET的任何可接受的材料。例如，如果第一半导体层52是硅锗，则p型区域50P中的外延源极/漏极区域92可以包括在第一半导体层52上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域92也可以具有相对于鳍66的相应表面升高的表面，并且可以具有小平面。
外延源极/漏极区域92和/或鳍66可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻微掺杂源极/漏极区域，然后进行退火的工艺。源极/漏极区域的杂质浓度可以在约1019cm-3至约1021cm-3的范围内。用于源极/漏极区域的n型和/或p型杂质可以是任何先前讨论的杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间原位掺杂。
作为用于形成外延源极/漏极区域92的外延工艺的结果，外延源极/漏极区域92的上表面具有小平面，这些小平面横向向外扩展超过鳍66的侧壁。在一些实施例中，这些小平面使同一纳米FET的相邻的外延源极/漏极区域92合并，如图11C所示。在其他实施例中，相邻的外延源极/漏极区92在外延工艺完成之后保持分离，如图11D所示。在图11A和图11B所示的实施例中，第一间隔件81和第二间隔件83可以形成以覆盖鳍66的侧壁在STI区域68之上延伸的部分，从而阻止外延生长。在一些其他实施例中，可以调整用于形成第一间隔件81和第二间隔件83的间隔件蚀刻以去除间隔件材料，以允许外延生长的区域延伸到STI区域68的顶表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。针对外延源极/漏极区域92可以使用任何数量的半导体材料层。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一个可以由不同的半导体材料形成和/或可以掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在其中外延源极/漏极区域92包括三个半导体材料层的实施例中，第一半导体材料层92A可以从鳍66生长，第二半导体材料层92B可以从第一半导体材料层92A生长，并且第三半导体材料层92C可以从第二半导体材料层92B生长。
在图12A和图12B中，第一层间电介质(ILD)层96被沉积在外延源极/漏极区域92、第一间隔件81、第二间隔件83、掩模78(如果存在)或虚设栅极76、以及STI区域68之上。第一ILD层96可以由电介质材料形成，并且可以通过任何合适的方法沉积，例如，CVD、等离子体增强CVD(PECVD)、或FCVD。电介质材料可以包括：氧化物，例如，氧化硅)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等；氮化物，例如，氮化硅；等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94被设置在第一ILD层96和外延源极/漏极区域92、第一间隔件81、第二间隔件83、掩模78(如果存在)或虚设栅极76、以及STI区域68之间。CESL 94可以包括电介质材料，例如，氮化硅、氧化硅、氧氮化硅等，其具有与第一ILD层96的材料不同的蚀刻速率。
在图13A和图13B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD层96的顶表面与掩模78(如果存在)或虚设栅极76的顶表面齐平。平坦化工艺还可以去除虚设栅极76上的掩模78，以及第一间隔件81和第二间隔件83的沿着掩模78的侧壁的部分。在平坦化工艺之后，虚设栅极76、第一间隔件81、第二间隔件83和第一ILD层96的顶表面是共面的(在工艺变动的范围内)。因此，虚设栅极76的顶表面通过第一ILD层96暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使第一ILD层96的顶表面与掩模78、第一间隔件81和第二间隔件83的顶表面齐平。
在图14A和图14B中，去除n型区域50N中的第一半导体层52和p型区域50P中的第二半导体层54。剩余的半导体层形成纳米结构55N、55P，其设置在外延源极/漏极区域92的相邻对之间。具体地，n型区域50N中的剩余的第二半导体层54形成纳米结构55N，其将用作n型纳米FET的沟道区域，并且p型区域50P中的剩余的第一半导体层52形成纳米结构55P，其将用作p型纳米FET的沟道区域。纳米结构55N、55P的形成在下面参考图15A至图15G更详细地讨论。
虚设栅极76和可选的虚设电介质60被去除，并用围绕纳米结构55的栅极结构85代替。栅极结构85包括栅极电介质112和栅极电极114。栅极结构85的形成在下面参考图15A至图15G更详细地讨论。如下面进一步讨论的，栅极电极114被形成为具有漏斗形状，其中，栅极电极114的下部部分具有平行的相反侧壁，并且栅极电极114的上部部分具有倾斜的相反侧壁。形成具有漏斗形状的栅极电极114可以有助于避免在栅极电极114中形成接缝(或空隙)，这可以改善栅极电极114的功函数并减小栅极电极114的内部栅极电阻(Rg)。因此，可以提高所得纳米FET的性能和良率。
图15A至图15G是根据一些实施例的用于形成纳米结构55(参见图15D)和替换栅极结构85(参见图15G)的工艺的中间阶段的横截面图。图15A至图15G沿图1中的参考横截面B-B示出。图14B中的n型区域15N(n型区域50N的一部分)以及图14B中的p型区域15P(p型区域50P的一部分)被更详细地示出。在所示工艺中，虚设电介质60和虚设栅极76被去除，并分别用栅极电介质112和栅极电极114代替。在一些实施例中，虚设电介质60在管芯的第一区域(例如，核心逻辑区域)中被去除，并在芯片的第二区域(例如，输入/输出区域)中保留。换句话说，可以在管芯的第一区域(例如，核心逻辑区域)中执行图示的栅极替换工艺，并且可以在管芯的第二区域(例如，输入/输出区域)中执行未去除虚设电介质60的栅极替换工艺。
在图15A中，在一个或多个蚀刻步骤中蚀刻虚设栅极76和掩模78(如果存在)，从而形成凹槽100。每个凹槽100暴露第一间隔件81的侧壁。凹槽100可以很小。例如，凹槽100可以具有约4nm至约24nm的范围内的宽度W1，并且可以具有约50nm至约120nm的范围内的深度D1。凹槽100的宽度W1可以具有约1nm的标准差。凹槽100的宽度W1对应于纳米FET的沟道区域的长度。将纳米FET的沟道区域形成为较短长度可以改善所得纳米FET的性能。然而，将沟道区域形成为较短长度使得凹槽100具有高纵横比(例如，深度D1与宽度W1的大比率)。当凹槽100具有高纵横比时，可能在沉积在凹槽100中的材料中形成接缝(或空隙)，特别是当凹槽100进一步扩大时，如下面进一步讨论的。如下面进一步讨论的，凹槽100的上部部分将被加宽以具有漏斗形状，这可以有助于避免形成这种接缝。
虚设栅极76可以通过湿法蚀刻或干法蚀刻来凹陷。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该(一种或多种)反应气体以比第一ILD层96、第一间隔件81、或第二间隔件83更快的速率选择性地蚀刻虚设栅极76。可以使用定时蚀刻工艺来在凹槽100达到期望深度之后停止对虚设栅极76的蚀刻。具体地，凹槽100的深度被控制为使得鳍66和虚设电介质60在形成凹槽100之后保持被覆盖。在一些实施例中，虚设栅极76通过利用甲烷(CH4)、氟(F)、氨(NH3)等执行的各向异性干法蚀刻工艺来凹陷，该工艺可被执行约30秒至180秒的范围内的持续时间，这可以允许虚设栅极76的剩余部分具有小于约5nm的高度H1(从鳍66的顶表面测量)。利用这些范围内的参数执行各向异性干法蚀刻工艺允许凹槽100形成为足够的深度，从而既保护鳍66和虚设电介质60，又确保凹槽100可以在后续工艺中充分加宽。利用这些范围之外的参数执行各向异性干法蚀刻工艺可能无法允许凹槽100形成为足够的深度以既保护鳍66和虚设电介质60又确保凹槽100可以在后续工艺中充分加宽。
在图15B中，将杂质注入到间隔件81、83的第一区域中，以相比于未注入杂质的栅极间隔件的第二区域来修改间隔件81、83的第一区域的蚀刻速率。如下面更详细地讨论的，间隔件81、83的第一区域将被蚀刻以加宽凹槽100，以减少或防止在随后形成替换栅极结构时形成空隙或接缝。间隔件81、83的第二区域在杂质注入期间/之后保持未修改或较少修改。在如上所述间隔件81、83由碳氮氧化硅形成的实施例中，杂质可以是氧，并且可以通过等离子体氧化工艺进行注入。在如上所述间隔件81、83由碳氮氧化硅形成的另一实施例中，杂质可以是氮，并且可以通过等离子体氮化工艺进行注入。杂质注入修改第一间隔件81的区域81M和第二间隔件83的区域83M，而第一间隔件81的未修改的区域81N和第二间隔件83的未修改的区域83N不受杂质注入的影响(或至少比经修改的区域81M、83M受较小影响)。在一些实施例中，杂质注入还修改第一ILD层96的区域96M，而第一ILD层96的未修改的区域96N不受杂质注入的影响。在一些实施例中，杂质注入还修改虚设栅极76的区域76M，而虚设栅极76的未修改的区域76N不受杂质注入的影响。CESL 94的暴露部分很薄，因此CESL 94保持基本上不受杂质注入的影响。
经修改的区域81M和经修改的区域83M富含杂质。例如，经修改的区域81M、83M都可包括具有分别比未修改的区域81N和未修改的区域83N更高浓度(原子百分比)的氧或氮的氧碳氮化硅。在一些实施例中，未修改的区域81N、83N保持其初始成分。换句话说，未修改的区域81N、83N的最终成分与未修改的区域81N、83N的初始成分相同。在一些实施例中，未修改的区域81N、83N被轻微修改，但比经修改的区域81M、83M被较少修改。换句话说，未修改的区域81N、83N的最终成分比经修改的区域81M、83M的最终成分更接近它们的初始成分。如以下进一步讨论的，将随后执行对经修改的(例如，富含杂质的)区域具有选择性的蚀刻，以去除经修改的区域81M和经修改的区域83M，从而加宽凹槽100。
在一些实施例中，杂质注入是通过等离子体注入工艺执行的。等离子体注入工艺可以在腔室中执行，腔室中的卡盘支撑衬底50。将前体气体提供给腔室，并且可以使用等离子体生成器从前体气体生成等离子体。等离子体生成器可以是感应耦合等离子体(ICP)生成器、变压器耦合等离子体(TCP)生成器、远程等离子体生成器等。
在等离子体注入工艺期间，在衬底50上提供(例如，流动)气体源。该气体源包括杂质源前体气体和载气。合适的杂质源前体气体在注入氧时包括氧气(O2)并在注入氮时包括氮气(N2)。合适的载气包括氙、氦、氩、氖、氪、氡等、或其组合。例如，在执行氧化的实施例中，气体源包括氧气作为杂质源前体气体，并包括氩、氧、氦、氖或氙作为载气，其中，杂质源前体气体可以以约0sccm至约500sccm的范围内流速的提供，并且载气可以以约10sccm至约1000sccm的范围内的流速提供。同样，在执行氮化的实施例中，气体源包括氮气作为杂质源前体气体，并包括氩、氨、氮、氦、氖或氙作为载气，其中，杂质源前体气体可以以约0sccm至约500sccm的范围内的流速提供，并且载气可以以约10sccm至约1000sccm的范围内的流速提供。
等离子体生成器生成射频(RF)功率，以从气体源产生等离子体。等离子体包括杂质离子102(例如，氧离子、氮离子等)和杂质自由基104(例如，氧自由基、氮自由基等)。在等离子体生成器和支撑衬底50的卡盘之间产生偏置(bias)。在一些实施例中，所施加的RF偏置在低功率和高功率之间被脉冲化。在一些实施例中，所施加的直流(DC)偏置在低电压和高电压之间被脉冲化。在施加偏置期间，等离子体中的杂质离子102被加速并被注入到间隔件81、83中以形成经修改的区域81M、83M。杂质离子102也被注入到第一ILD层96中以形成经修改的区域96M。等离子体生成功率可以在约30瓦至约4000瓦的范围内。在这样的实施例中，当未施加偏置时，杂质离子102的总能量在约0.5eV至约25eV的范围内，并且杂质自由基104的总能量在约0.5eV至约10eV的范围内。可以使用具有约零的低功率和高达约100瓦的高功率的RF偏置来执行等离子体注入工艺。可以使用具有约零的低电压和高达约100V的高电压的DC偏置来执行等离子体注入工艺。在这样的实施例中，施加偏置使杂质离子102的总能量增加约3eV至约10eV的范围内的量，并且不增加杂质自由基104的总能量。
在等离子体注入工艺期间，杂质离子102与杂质自由基104碰撞，这可能导致注入的方向性低，而在注入期间产生阴影。换句话说，注入是以非定向方式执行的。根据一些实施例，所生成的等离子体包括极少杂质离子102和许多杂质自由基104。例如，所生成的等离子体的等离子体密度可以在约109至约1012的范围内。生成具有许多杂质自由基104的等离子体使得在注入期间杂质离子102与更多的杂质自由基104碰撞，而增加了阴影的量，并导致较少杂质离子102被引向虚设栅极76的剩余部分。结果，大部分的杂质离子102以相对于结构的主表面(例如，第一ILD层96的最顶表面或衬底50的主表面)的锐角入射角被注入。入射角可以很小，例如，在约3度到约50度的范围内。
可以通过控制生成等离子体时的环境来增加等离子体注入工艺期间的阴影的量。具体地，温度、压力和等离子体生成功率、以及偏置量都可影响所生成的杂质离子102和杂质自由基104的量。根据一些实施例，以低温、低压、低等离子体生成功率和低偏置量生成等离子体。例如，等离子体可以以约室温(例如，约20℃)至约650℃的范围内的温度、约5mTorr至约500mTorr的范围内的压力、上面讨论的等离子体生成功率、以及上面讨论的偏置量来生成。这样的等离子体生成环境在注入期间产生大量的阴影。等离子体注入工艺可以被执行约3秒至约300秒的范围内的持续时间，产生约1012cm-3至约1019cm-3的范围内的所注入的氧的剂量。利用这些范围之内的参数执行等离子体注入工艺允许经修改的区域81M、83M相对于未修饰的区域81N、83N具有足够的蚀刻选择性，从而保护未修改的区域81N、83N免于随后移除经修改的区域81M、83M期间的蚀刻。利用这些范围之外的参数执行等离子体注入工艺可能无法允许经修改的区域81M、83M相对于未修改的区域81N、83N具有足够的蚀刻选择性，因此未修改的区域81N、83N不能被保护免于随后移除经修改的区域81M、83M期间的蚀刻。
当凹槽100具有高纵横比时，注入具有大量阴影的杂质离子102导致与凹槽100的上部部分相比，较少的杂质离子102被注入到凹槽100的下部部分中。此外，由于大量的阴影，经修改的区域81M、83M是通过注入间隔件81、83的顶表面和暴露侧壁来形成的，因此经修改的区域81M、83M具有直角三角形形状。下面进一步讨论由三角形的经修改的区域81M、83M产生的间隔件81、83的形状。
在图15C中，在一个或多个蚀刻步骤中去除虚设栅极76的剩余部分，从而使凹槽100扩展以暴露虚设电介质60。可以通过蚀刻虚设栅极76的经修改的区域76M和未修改的区域76N二者的湿法或干法蚀刻来去除虚设栅极76。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该(一种或多种)反应气体以比第一ILD层96、第一间隔件81或第二间隔件83更快的速率选择性地蚀刻虚设栅极76。在一些实施例中，通过利用与参考图15A所讨论的相同的蚀刻剂执行的各向异性干法蚀刻工艺(例如，用于最初地使虚设栅极76凹陷的各向异性干法蚀刻工艺)来去除虚设栅极76，但是该各向异性干法蚀刻工艺的参数被修改以增加对虚设栅极76的材料的蚀刻选择性。在干法蚀刻期间，在等离子体生成器和支撑衬底50的卡盘之间产生偏置。在一些实施例中，用于初始地使虚设栅极76凹陷的各向异性干法蚀刻和用于去除虚设栅极76的剩余部分的各向异性干法蚀刻是利用不同的偏置来执行的，例如，不同的DC偏置和/或不同的RF偏置。在一些实施例中，可以使用具有约为零的低电压和高达约300V的高电压的DC偏置来执行用于去除虚设栅极76的剩余部分的干法蚀刻。在一些实施例中，可以使用具有约零的低功率和高达约1000瓦的高功率的RF偏置来执行用于去除虚设栅极76的剩余部分的干法蚀刻。利用这些范围之内的(一个或多个)偏置来执行干法蚀刻可增加干法蚀刻的各向异性，这可增加对虚设栅极76的材料的蚀刻选择性。
然后，在一个或多个蚀刻步骤中去除间隔件81、83的经修改的区域81M、83M，以使凹槽100的上部部分变宽。(一个或多个)蚀刻步骤对注入到间隔件81、83中的杂质具有选择性。例如，当间隔件81、83包括碳氮氧化硅并且经修改的区域81M、83M是富含氧或富含氮的时，蚀刻工艺可以包括使用分别对氧化物或氮化物具有选择性的(一种或多种)反应气体的干法蚀刻。由于经修改的区域81M、83M具有比未修改的区域81N、83N更大的杂质浓度，因此蚀刻工艺以比未修改的区域81N、83N更大的速率蚀刻经修改的区域81M、83M。例如，相对于蚀刻工艺，经修改的区域81M、83M的蚀刻速率可以是未修改的区域81N、83N的蚀刻速率的约1.1至约10倍。在一些实施例中，虚设电介质60可以由具有较大杂质成分的材料形成，因此虚设电介质60也可以通过蚀刻工艺以高速率进行蚀刻。例如，当虚设电介质60是氧化物并且注入到经修改的区域81M、83M中的杂质是氧时，对富含氧的区域有选择性的蚀刻还可以蚀刻虚设电介质60。具体地，在去除经修改的区域81M、83M期间，可以去除虚设电介质60以加深凹槽100。最后，如上所述，还可以形成第一ILD层96的经修改的区域96M。还可以通过蚀刻工艺以高速率蚀刻第一ILD层96的经修改的区域96M以形成凹槽106。
在一些实施例中，蚀刻工艺是利用三氟化氮(NF3)、氨(NH3)、氟化氢(HF)等执行的各向异性干法蚀刻。蚀刻气体溶液可以在衬底50上流动，例如，在凹槽100中，而未产生等离子体。干法蚀刻可以被执行约1秒至约250秒的范围内的持续时间，并且在约室温(例如，约20℃)至约350℃的温度下执行。干法蚀刻将经修改的区域81M、83M、经修改的区域96M和虚设电介质60的材料转换成可以通过例如真空方式从凹槽100排出的副产物。例如，当杂质是氧时，可以用HF、NH3、NF3或其组合执行各向异性干法蚀刻以产生副产物，例如，氟硅酸铵、四氟化硅、水、或其组合。同样，当杂质是氮时，可以用HF、NH3、NF3或其组合执行各向异性干法蚀刻以产生副产物，例如，氟硅酸铵、四氟化硅、或其组合。
在其中虚设电介质60不是由具有大杂质成分的材料形成的另一实施例中，间隔件81、83的经修改的区域81M、83M以及第一ILD层96的经修改的区域96M可以在第一蚀刻工艺中被去除，并且虚设电介质60可以在第二蚀刻工艺中被去除。
在蚀刻工艺之后，间隔件81、83的未修改的区域81N、83N以及第一ILD层96的未修改的区域96N保留。第一间隔件81的剩余部分具有上部部分81U和下部部分81L。第二间隔件83的剩余部分具有上部部分83U和下部部分83L。上部部分81U、83U和下部部分81L、83L一起形成凹槽100的漏斗形状。上部部分81U、83U具有在顶点处相交的成角度的相对侧壁。上部部分81U、83U的相对侧壁形成内角θ1。角度θ1可以在约3度到约50度的范围内。上部部分81U、83U的宽度在远离鳍66的顶表面延伸的方向上连续减小。下部部分81L、83L的宽度沿着远离鳍66的顶表面延伸的方向上是恒定的。下部部分81、83L具有平行的相对侧壁。
如上所述，在一些实施例中，间隔件81、83的区域81N、83N未被完全修改，而是比区域81M、83M被更少修改。具体地，可以向区域81N、83N注入比区域81M、83M更少的杂质。结果，在这样的实施例中，间隔件81、83的上部部分81U、83U可以包含一些杂质，而间隔件81、83的下部部分81L、83L不包含杂质。例如，当注入氧时，上部部分81U、83U可包括SiOxNyC1-x-y，其中，x和y在0至1的范围内并且x大于y，并且间隔件81、83的下部部分81L、83L可包括SiOxNyC1-x-y，其中，x和y在0至1的范围内并且x小于、等于、或大于y。
凹槽100通过去除经修改的区域81、83M和虚设电介质60被扩大。例如，凹槽100可具有约55nm至约125nm范围内的深度D2，可具有约4nm至约24nm的范围内的下部宽度W2，并且可具有约6nm至约40nm的范围内的上部宽度W3。通过去除虚设栅极76和虚设电介质60，深度D2大于深度D1(参见图15A)。下部宽度W2位于凹槽100的底部，并且大于宽度W1(参见图15A)，因为间隔件81、83的未修改的区域81N、83N确实受到了一些蚀刻，尽管比间隔件81、83的经修改的区域81M、83M被较少蚀刻。凹槽100的下部宽度W2可具有约2nm的标准差。下部宽度W2的标准差可以大于宽度W1的标准差。凹槽100的下部宽度W2对应于纳米FET的沟道区域的长度。将纳米FET的沟道区域形成为较短长度可以改善所得的纳米FET的性能。上部宽度W3位于凹槽100的顶部，并且大于下部宽度W2。
间隔件81、83分别在上部部分81U、83U和下部部分81L、83L的界面处具有内角81C、83C。在所示的实施例中，内角81C、83C具有明确限定的轮廓。在一些实施例中(下面进一步讨论)，内角81C、83C不具有明确限定的轮廓，而是具有圆滑轮廓。内角81C被设置在距鳍66的顶表面的高度H2，其可以在约4nm至约38nm的范围内。
将凹槽100加宽以具有漏斗形状可有助于避免在填充凹槽100时发生夹断效应，从而避免形成接缝。上部宽度W3与下部宽度W2的比率可以在约1.1至约11的范围内，并且深度D2与高度H2的比率可以在约1.2至约32的范围内。将凹槽100加宽以具有这些范围内的尺寸比率有助于形成可用于避免后续填充期间的夹断效应的漏斗形状。将凹槽100形成为具有在这些范围之外的尺寸比率可能不有助于形成可用于避免后续填充期间的夹断效应的漏斗形状。例如，当上部宽度W3与下部宽度W2的比率大于给定范围时，可能在所得的栅极结构之间引起寄生电容，例如，由于栅极结构之间的电介质材料的过度损耗。同样，当上部宽度W3与下部宽度W2的比率小于给定范围时，可能发生夹断效应。
在图15D中，去除n型区域50N中的第一半导体层52和p型区域50P中的第二半导体层54，以扩展凹槽100。因此，在n型区域50N中形成纳米结构55N，并在p型区域50P中形成纳米结构55P。
可以通过掩蔽p型区域50P并在n型区域50N中执行蚀刻工艺来去除n型区域50N中的第一半导体层52。在一些实施例中，蚀刻工艺是各向同性蚀刻工艺，例如，使用以比第二半导体层54或衬底50更快的速率选择性地蚀刻第一半导体层52的蚀刻剂的湿法蚀刻。在第一半导体层52由硅锗形成的实施例中，n型区域50N中的第一半导体层52可以通过利用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻工艺来去除。
可以通过掩蔽n型区域50N并在p型区域50P中执行蚀刻工艺来去除p型区域50P中的第二半导体层54。在一些实施例中，蚀刻工艺是各向同性蚀刻工艺，例如，使用以比第一半导体层52或衬底50更快的速率选择性地蚀刻第二半导体层54的蚀刻剂的湿法蚀刻。在第二半导体层54由硅或碳化硅形成的实施例中，p型区域50P中的第二半导体层54可以通过利用稀释氢氧化铵-过氧化氢混合物(APM)、硫酸-过氧化氢混合物(SPM)等的湿法蚀刻工艺来去除。
在图15E中，形成栅极电介质层108。栅极电介质层108被共形地沉积在凹槽100、106中。在n型区域50N中，栅极电介质层108被形成在纳米结构55N的顶表面、侧壁和底表面上。在p型区域50P中，栅极电介质层108被形成在纳米结构55P的顶表面、侧壁和底表面上。栅极电介质层108还被沉积在第一ILD层96、CESL 94、第一间隔件81、第二间隔件83和STI区域68的顶表面上。
图15H是图15E中的区域15H的详细视图，更详细地示出了栅极电介质层108。栅极电介质层108包括一个或多个电介质层，例如，氧化物、金属氧化物、金属硅酸盐等、或其组合。例如，在一些实施例中，栅极电介质层108可以包括通过热氧化或化学氧化形成的氧化硅的界面层108A，以及在界面层108A之上的金属氧化物层108B。在一些实施例中，栅极电介质层108包括高k电介质材料，并且在这些实施例中，栅极电介质层108可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。栅极电介质层108的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在一些实施例中，相同的栅极电介质层108被沉积在n型区域50N和p型区域50P中。在一些实施例中，不同的栅极电介质层108被沉积在n型区域50N和p型区域50P中。
在图15F中，栅极电极层110被沉积在栅极电介质层108之上，填充凹槽100的剩余部分。图15H是图15F中的区域15H的详细视图，更详细地示出了栅极电极层110。栅极电极层110可以包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多个层。例如，尽管在图15F中示出了单个栅极电极层110，但栅极电极层110可以包括任意数量的衬里层110A、任意数量的功函数调整层110B、以及填充材料110C，如图15H所示。构成栅极电极层110的层的任意组合可以在n型区域50N中被沉积在相邻的纳米结构55N之间，并且可以在p型区域50P中被沉积在相邻的纳米结构55P之间。
在图15G中，可以执行诸如CMP之类的平坦化工艺，以去除栅极电介质层108的材料和栅极电极层110的材料的多余部分，这些多余部分在凹槽100的外部，例如，在第一ILD层96的顶表面之上。栅极电介质层108和栅极电极层110的剩余部分分别形成栅极电介质112和栅极电极114。栅极电介质112和栅极电极114形成所得的纳米FET的栅极结构85。栅极结构85与间隔件81、83的剩余部分实体接触。在平坦化工艺之后，栅极结构85可以具有在约4nm至约30nm的范围内的高度H3(从纳米结构55的顶表面测量)。由于平坦化工艺，栅极结构85的最终高度H3小于凹槽100的深度D2(参见图15C)。如下面进一步讨论的，栅极结构85具有漏斗形状。在一些实施例中，栅极结构85的上部宽度与栅极结构85的下部宽度的比率可以在约1.1至约11的范围内。
在一些实施例中，间隔件81、83的上部部分81U、83U在平坦化工艺之后保留。栅极电极114因此具有上部部分114U和下部部分114L，它们一起形成漏斗形状。上部部分114U的宽度在远离纳米结构55的顶表面延伸的方向上连续增加。下部部分114L的宽度沿远离纳米结构55的顶表面延伸的方向是恒定的。栅极电介质112的宽度沿着栅极电极114的侧壁是恒定的。栅极电极114在上部部分114U和下部部分114L的界面处具有内角114C。栅极电极114的侧壁在栅极电极114的内角114C处形成内角θ2，并且内角θ2与内角θ1之间的差(参见图15C)等于180度。换句话说，内角θ2可以在约183度到约230度的范围内。在所示的实施例中，内角114C具有明确限定的轮廓。在一些实施例中(下面进一步讨论)，内角114C不具有明确限定的轮廓，而是具有圆滑轮廓。
n型区域50N和p型区域50P中的栅极电介质112的形成可以同时发生，使得每个区域中的栅极电介质112由相同的材料形成，并且栅极电极114的形成可以同时发生，使得每个区域中的栅极电极114由相同的材料形成。在一些实施例中，每个区域中的栅极电介质112可以通过不同的工艺形成，使得栅极电介质112可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极114可以通过不同的工艺形成，使得栅极电极114可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩模步骤来掩蔽和暴露适当的区域。
在等离子体氧化工艺或等离子体氮化工艺的上下文中讨论了关于图15A至图15G所述的实施例。然而，应当理解，可以将任何杂质注入(参见图15B)到间隔件81、83中，以修改间隔件81、83的部分的蚀刻速率。然后可以执行对注入的杂质具有选择性的任何蚀刻(参见图15C)，以去除间隔件81、83的经修改的部分并加宽凹槽100。
在图16A和图16B中，第二ILD层118被沉积在第一ILD层96之上。第二ILD层118可以由电介质材料形成，并且可以通过任何合适的方法沉积，例如，CVD、等离子体增强CVD(PECVD)、或FCVD。电介质材料可以包括：氧化物，例如，氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等；氮化物，例如，氮化硅；等。在形成之后，第二ILD层118可以例如通过CMP被平坦化。在一些实施例中，蚀刻停止层被形成在第一ILD层96和第二ILD层118之间。蚀刻停止层可以包括具有与第二ILD层118的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在一些实施例中，在形成第二ILD层118之前，可以在栅极电介质112和栅极电极114之上形成栅极掩模116。栅极掩模116可以在随后的接触件形成期间保护栅极电介质112和栅极电极114，并且随后形成的栅极接触件可以穿透栅极掩模116。作为形成栅极掩模116的示例，可以使栅极电介质112和栅极电极114凹陷，从而在第二间隔件83的相对部分之间直接形成凹陷。一层或多层电介质材料被填充在凹槽中，例如，氮化硅、氧氮化硅等。执行平坦化工艺以去除电介质材料在第一ILD层96之上延伸的多余部分。凹槽中的电介质材料的剩余部分形成栅极掩模116。
在图17A和图17B中，形成穿过第二ILD层118和栅极掩模116(如果存在)延伸的栅极接触件120，并且形成穿过第二ILD层118、第一ILD层96和CESL 94延伸的源极/漏极接触件122。穿过第二ILD层118和栅极掩模116形成用于栅极接触件120的开口，并且穿过第二ILD层118、第一ILD层96和CESL 94形成用于源极/漏极接触件122的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成衬里(例如，扩散阻挡层、粘附层等)以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD层118的表面去除多余的材料。剩余的衬里和导电材料在开口中形成栅极接触件120和源极/漏极接触件122。栅极接触件120连接(例如，实体地和电耦合)到栅极电极114，并且源极/漏极接触件122连接到外延源极/漏极区域92。栅极接触件120和源极/漏极接触件122可以在不同的工艺中形成，或者可以在同一工艺中形成。尽管栅极接触件120和源极/漏极接触件122在同一横截面中示出，但接触件可以形成在不同的横截面中，这可以避免接触件的短路。
在一些实施例中，在外延源极/漏极区域92和源极/漏极接触件122之间形成硅化物区域。在一些实施例中，通过在用于源极/漏极接触件122的开口中(例如，在外延源极/漏极区域92上)沉积金属，并然后执行热退火工艺来形成硅化物区域。金属可以是能够与外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗等)反应以形成硅化物区的金属，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或其合金等。在热退火工艺之后，然后可以例如通过蚀刻工艺去除所沉积的金属的任何未反应的部分。尽管它们被称为硅化物区域，但在外延源极/漏极区域92上形成的区域也可以是锗化物区域、硅锗化物区域(例如，包括硅化物和锗化物的区域)等。
图18示出了根据一些实施例的纳米FET的横截面图。更详细地示出了图17B中n型区域15N(n型区域50N的一部分)和图17B中的p型区域15P(p型区域50P的一部分)。如图所示，栅极掩模116可具有倾斜的侧壁。
实施例可以实现优点。执行杂质注入允许间隔件81、83的第一区域(例如，区域81M、83M)比间隔件81、83的第二区域(例如，区域81N、83N)被修改得更多。因此可以执行对杂质具有选择性的蚀刻，以去除间隔件81、83的第一区域(例如，区域81M、83M)，而基本上不蚀刻间隔件81、83的第二区域(例如，区域81N、83N)。这样，凹槽100具有在远离鳍66延伸的方向上宽度连续增加的上部部分。形成具有这种形状的凹槽100可以有助于在用栅极电极层110填充凹槽100时避免夹断效应。因此，可以改善用于栅极电极层110的间隙填充窗口。改善用于栅极电极层110的间隙填充窗口可以避免或减少栅极电极114中形成接缝(或空隙)。因此，可以改善栅极电极114的功函数和内部栅极电阻(Rg)，从而提高了所得的FinFET的性能和产量。
在一个实施例中，一种方法包括：在多个半导体层之上形成虚设电介质；在虚设电介质之上形成虚设栅极；与虚设栅极和虚设电介质相邻地沉积栅极间隔件；凹陷虚设栅极以形成暴露栅极间隔件的凹槽；在栅极间隔件的第一区域中注入杂质，以增加栅极间隔件的第一区域的蚀刻速率，栅极间隔件的第二区域保持未被注入修改；去除虚设电介质、栅极间隔件的第一区域、以及虚设栅极的剩余部分，以在凹槽中暴露半导体层；对半导体层进行图案化以形成纳米结构；以及在凹槽中形成栅极结构，该栅极结构围绕纳米结构，栅极结构与栅极间隔件的第二区域接触。
在该方法的一些实施例中，在栅极间隔件的第一区域中注入杂质包括：使包括杂质源前体气体和载气的气体源流过半导体层；从气体源生成等离子体，该等离子体包括杂质离子和杂质自由基；以及以非定向方式将等离子体中的杂质离子朝着栅极间隔件加速。在该方法的一些实施例中，杂质是氧，并且杂质源前体气体包括氧气。在该方法的一些实施例中，杂质是氮，并且杂质源前体气体包括氮气。在该方法的一些实施例中，等离子体是在20℃至650℃的范围内的温度、5mTorr至500mTorr的范围内的压力、以及30瓦至4000瓦的范围内的射频(RF)功率下生成的，并且加速杂质离子包括施加直流(DC)偏置，该DC偏置具有零的低电压和高达100V的高电压。在该方法的一些实施例中，等离子体是在20℃至650℃的范围内的温度、5mTorr至500mTorr的范围内的压力、以及30瓦至4000瓦的范围内的射频(RF)功率下生成的，并且加速杂质离子包括施加RF偏置，该RF偏置具有零的低功率和高达100瓦的高功率。在该方法的一些实施例中，等离子体的等离子体密度在109至1012的范围内。在该方法的一些实施例中，去除虚设电介质以及栅极间隔件的第一区域包括：在凹槽中执行各向异性干法蚀刻，该各向异性干法蚀刻以与蚀刻栅极间隔件的第二区域相比更大的速率蚀刻虚设电介质和栅极间隔件的第一区域。在该方法的一些实施例中，杂质是氧，栅极间隔件包括碳氮氧化硅，各向异性干法刻蚀是利用三氟化氮、氨、或氟化氢来执行的，并且各向异性干法刻蚀将栅极间隔件的第一区域转化为氟硅酸铵、四氟化硅、或水副产物。在该方法的一些实施例中，杂质是氮，栅极间隔件包括碳氮氧化硅，各向异性干法刻蚀是利用三氟化氮、氨、或氟化氢来执行的，并且各向异性干法刻蚀将栅极间隔件的第一区域转化为氟硅酸铵或四氟化硅副产物。在该方法的一些实施例中，在去除虚设电介质、栅极间隔件的第一区域、以及虚设栅极的剩余部分之后，凹槽具有上部宽度和下部宽度，上部宽度大于下部宽度，上部宽度与下部宽度的比率在1.1至11的范围内。在该方法的一些实施例中，凹陷虚设栅极包括在第一偏置下利用甲烷执行第一各向异性干法蚀刻工艺，并且去除虚设栅极的剩余部分包括在第二偏置下利用甲烷执行第二各向异性干蚀刻工艺，第二偏置与第一偏置不同。
在一个实施例中，一种结构包括：纳米结构；外延源极/漏极区域，与纳米结构相邻；栅极电介质，围绕纳米结构；栅极电极，位于栅极电介质之上，该栅极电极具有上部部分和下部部分，该上部部分的第一宽度在远离纳米结构的顶表面延伸的第一方向上连续增加，该下部部分的第二宽度沿第一方向是恒定的；以及栅极间隔件，位于栅极电介质和外延源极/漏极区域之间。
在该结构的一些实施例中，栅极电极在上部部分和下部部分的界面处包括内角，栅极电极的侧壁在内角处形成角度，该角度在183度至230度的范围内。在该结构的一些实施例中，栅极间隔件具有上部部分和下部部分，该上部部分的第三宽度在第一方向上连续减小，该下部部分的第四宽度沿第一方向是恒定的。在一些实施例中，该结构还包括：栅极掩模，在栅极电极和栅极电介质之上，该栅极掩模具有倾斜的侧壁；以及栅极接触件，延伸穿过栅极掩模而与栅极电极接触。在该结构的一些实施例中，栅极间隔件包括碳氮氧化硅，该碳氮氧化硅在栅极间隔件的上部部分中具有氧的第一浓度，并且在栅极间隔件的下部部分中具有氧的第二浓度，第二浓度小于第一浓度。在该结构的一些实施例中，栅极间隔件包括碳氮氧化硅，该碳氮氧化硅在栅极间隔件的上部部分中具有氮的第一浓度，并且在栅极间隔件的下部部分中具有氮的第二浓度，第二浓度小于第一浓度。
在一个实施例中，一种结构包括：纳米结构；栅极结构，围绕纳米结构；以及第一对栅极间隔件，与栅极结构相邻，该第一对栅极间隔件在栅极结构的下部部分被分开第一距离，该第一对栅极间隔件在栅极结构的上部部分被分开第二距离，第二距离大于第一距离。
在该结构的一些实施例中，第二距离与第一距离的比率在1.1至11的范围内。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种形成半导体结构的方法，包括：在多个半导体层之上形成虚设电介质；在所述虚设电介质之上形成虚设栅极；与所述虚设栅极和所述虚设电介质相邻地沉积栅极间隔件；凹陷所述虚设栅极以形成暴露所述栅极间隔件的凹槽；在所述栅极间隔件的第一区域中注入杂质，以增加所述栅极间隔件的所述第一区域的蚀刻速率，所述栅极间隔件的第二区域保持未被所述注入修改；去除所述虚设电介质、所述栅极间隔件的所述第一区域、以及所述虚设栅极的剩余部分，以在所述凹槽中暴露半导体层；对所述半导体层进行图案化以形成纳米结构；以及在所述凹槽中形成栅极结构，所述栅极结构围绕所述纳米结构，所述栅极结构与所述栅极间隔件的所述第二区域接触。
示例2是示例1所述的方法，其中，在所述栅极间隔件的所述第一区域中注入杂质包括：使包括杂质源前体气体和载气的气体源流过所述半导体层；从所述气体源生成等离子体，所述等离子体包括杂质离子和杂质自由基；以及以非定向方式将所述等离子体中的所述杂质离子朝着所述栅极间隔件加速。
示例3是示例2所述的方法，其中，所述杂质是氧，并且所述杂质源前体气体包括氧气。
示例4是示例2所述的方法，其中，所述杂质是氮，并且所述杂质源前体气体包括氮气。
示例5是示例2所述的方法，其中，所述等离子体是在20℃至650℃的范围内的温度、5mTorr至500mTorr的范围内的压力、以及30瓦至4000瓦的范围内的射频(RF)功率下生成的，并且其中，加速所述杂质离子包括施加直流(DC)偏置，该DC偏置具有零的低电压和高达100V的高电压。
示例6是示例2所述的方法，其中，所述等离子体是在20℃至650℃的范围内的温度、5mTorr至500mTorr的范围内的压力、以及30瓦至4000瓦的范围内的射频(RF)功率下生成的，并且其中，加速所述杂质离子包括施加RF偏置，该RF偏置具有零的低功率和高达100瓦的高功率。
示例7是示例2所述的方法，其中，所述等离子体的等离子体密度在109至1012的范围内。
示例8是示例1所述的方法，其中，去除所述虚设电介质以及所述栅极间隔件的所述第一区域包括：在所述凹槽中执行各向异性干法蚀刻，所述各向异性干法蚀刻以与蚀刻所述栅极间隔件的所述第二区域相比更大的速率蚀刻所述虚设电介质和所述栅极间隔件的所述第一区域。
示例9是示例8所述的方法，其中，所述杂质是氧，所述栅极间隔件包括碳氮氧化硅，所述各向异性干法刻蚀是利用三氟化氮、氨、或氟化氢来执行的，并且所述各向异性干法刻蚀将所述栅极间隔件的所述第一区域转化为氟硅酸铵、四氟化硅、或水副产物。
示例10是示例8所述的方法，其中，所述杂质是氮，所述栅极间隔件包括碳氮氧化硅，所述各向异性干法刻蚀是利用三氟化氮、氨、或氟化氢来执行的，并且所述各向异性干法刻蚀将所述栅极间隔件的所述第一区域转化为氟硅酸铵或四氟化硅副产物。
示例11是示例1所述的方法，其中，在去除所述虚设电介质、所述栅极间隔件的所述第一区域、以及所述虚设栅极的所述剩余部分之后，所述凹槽具有上部宽度和下部宽度，所述上部宽度大于所述下部宽度，所述上部宽度与所述下部宽度的比率在1.1至11的范围内。
示例12是示例1所述的方法，其中，凹陷所述虚设栅极包括在第一偏置下利用甲烷执行第一各向异性干法蚀刻工艺，并且其中，去除所述虚设栅极的所述剩余部分包括在第二偏置下利用甲烷执行第二各向异性干蚀刻工艺，所述第二偏置与所述第一偏置不同。
示例13是一种半导体结构，包括：纳米结构；外延源极/漏极区域，与所述纳米结构相邻；栅极电介质，围绕所述纳米结构；栅极电极，位于所述栅极电介质之上，所述栅极电极具有上部部分和下部部分，所述上部部分的第一宽度在远离所述纳米结构的顶表面延伸的第一方向上连续增加，所述下部部分的第二宽度沿所述第一方向是恒定的；以及栅极间隔件，位于所述栅极电介质和所述外延源极/漏极区域之间。
示例14是示例13所述的结构，其中，所述栅极电极在所述上部部分和所述下部部分的界面处包括内角，所述栅极电极的侧壁在所述内角处形成角度，所述角度在183度至230度的范围内。
示例15是示例13所述的结构，其中，所述栅极间隔件具有上部部分和下部部分，所述上部部分的第三宽度在所述第一方向上连续减小，所述下部部分的第四宽度沿所述第一方向是恒定的。
示例16是示例13所述的结构，还包括：栅极掩模，位于所述栅极电极和所述栅极电介质之上，所述栅极掩模具有倾斜的侧壁；以及栅极接触件，延伸穿过所述栅极掩模而与所述栅极电极接触。
示例17是示例13所述的结构，其中，所述栅极间隔件包括碳氮氧化硅，该碳氮氧化硅在所述栅极间隔件的上部部分中具有第一浓度的氧，并且在所述栅极间隔件的下部部分中具有第二浓度的氧，所述第二浓度小于所述第一浓度。
示例18是示例13所述的结构，其中，所述栅极间隔件包括碳氮氧化硅，该碳氮氧化硅在所述栅极间隔件的上部部分中具有第一浓度的氮，并且在所述栅极间隔件的下部部分中具有第二浓度的氮，所述第二浓度小于所述第一浓度。
示例19是一种半导体结构包括：纳米结构；栅极结构，围绕所述纳米结构；以及第一对栅极间隔件，与所述栅极结构相邻，所述第一对栅极间隔件在所述栅极结构的下部部分处被分开第一距离，所述第一对栅极间隔件在所述栅极结构的上部部分处被分开第二距离，所述第二距离大于所述第一距离。
示例20是示例19所述的结构，其中，所述第二距离与所述第一距离的比率在1.1至11的范围内。

Claims (10)

1.一种形成半导体结构的方法，包括：
在多个半导体层之上形成虚设电介质；
在所述虚设电介质之上形成虚设栅极；
与所述虚设栅极和所述虚设电介质相邻地沉积栅极间隔件；
凹陷所述虚设栅极以形成暴露所述栅极间隔件的凹槽；
在所述栅极间隔件的第一区域中注入杂质，以增加所述栅极间隔件的所述第一区域的蚀刻速率，所述栅极间隔件的第二区域保持未被所述注入修改；
去除所述虚设电介质、所述栅极间隔件的所述第一区域、以及所述虚设栅极的剩余部分，以在所述凹槽中暴露半导体层；
对所述半导体层进行图案化以形成纳米结构；以及
在所述凹槽中形成栅极结构，所述栅极结构围绕所述纳米结构，所述栅极结构与所述栅极间隔件的所述第二区域接触。
2.根据权利要求1所述的方法，其中，在所述栅极间隔件的所述第一区域中注入杂质包括：
使包括杂质源前体气体和载气的气体源流过所述半导体层；
从所述气体源生成等离子体，所述等离子体包括杂质离子和杂质自由基；以及
以非定向方式将所述等离子体中的所述杂质离子朝着所述栅极间隔件加速。
3.根据权利要求2所述的方法，其中，所述杂质是氧，并且所述杂质源前体气体包括氧气。
4.根据权利要求2所述的方法，其中，所述杂质是氮，并且所述杂质源前体气体包括氮气。
5.根据权利要求2所述的方法，其中，所述等离子体是在20℃至650℃的范围内的温度、5mTorr至500mTorr的范围内的压力、以及30瓦至4000瓦的范围内的射频RF功率下生成的，并且其中，加速所述杂质离子包括施加直流DC偏置，该DC偏置具有零的低电压和高达100V的高电压。
6.根据权利要求2所述的方法，其中，所述等离子体是在20℃至650℃的范围内的温度、5mTorr至500mTorr的范围内的压力、以及30瓦至4000瓦的范围内的射频RF功率下生成的，并且其中，加速所述杂质离子包括施加RF偏置，该RF偏置具有零的低功率和高达100瓦的高功率。
7.根据权利要求2所述的方法，其中，所述等离子体的等离子体密度在109至1012的范围内。
8.根据权利要求1所述的方法，其中，去除所述虚设电介质以及所述栅极间隔件的所述第一区域包括：
在所述凹槽中执行各向异性干法蚀刻，所述各向异性干法蚀刻以与蚀刻所述栅极间隔件的所述第二区域相比更大的速率蚀刻所述虚设电介质和所述栅极间隔件的所述第一区域。
9.一种半导体结构，包括：
纳米结构；
外延源极/漏极区域，与所述纳米结构相邻；
栅极电介质，围绕所述纳米结构；
栅极电极，位于所述栅极电介质之上，所述栅极电极具有上部部分和下部部分，所述上部部分的第一宽度在远离所述纳米结构的顶表面延伸的第一方向上连续增加，所述下部部分的第二宽度沿所述第一方向是恒定的；以及
栅极间隔件，位于所述栅极电介质和所述外延源极/漏极区域之间。
10.一种半导体结构包括：
纳米结构；
栅极结构，围绕所述纳米结构；以及
第一对栅极间隔件，与所述栅极结构相邻，所述第一对栅极间隔件在所述栅极结构的下部部分处被分开第一距离，所述第一对栅极间隔件在所述栅极结构的上部部分处被分开第二距离，所述第二距离大于所述第一距离。
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