TW202209496A - 半導體裝置、電晶體與半導體裝置的製造方法 - Google Patents

半導體裝置、電晶體與半導體裝置的製造方法 Download PDF

Info

Publication number
TW202209496A
TW202209496A TW110103378A TW110103378A TW202209496A TW 202209496 A TW202209496 A TW 202209496A TW 110103378 A TW110103378 A TW 110103378A TW 110103378 A TW110103378 A TW 110103378A TW 202209496 A TW202209496 A TW 202209496A
Authority
TW
Taiwan
Prior art keywords
metal
nanostructure
work function
layer
fluorine
Prior art date
Application number
TW110103378A
Other languages
English (en)
Other versions
TWI764548B (zh
Inventor
李欣怡
洪正隆
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202209496A publication Critical patent/TW202209496A/zh
Application granted granted Critical
Publication of TWI764548B publication Critical patent/TWI764548B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種半導體裝置包含第一奈米結構；第一奈米結構上方的第二奈米結構；圍繞第一奈米結構的第一高介電常數閘極介電層；圍繞第二奈米結構的第二高介電常數閘極介電層；及第一高介電常數閘極介電層及第二高介電常數閘極介電層上方的閘極電極。閘極電極包含第一功函數金屬；第一功函數金屬上方的第二功函數金屬；及第一功函數金屬與第二功函數金屬之間的界面處的第一金屬殘留物，其中第一金屬殘留物具有與第一功函數金屬的金屬元素不同的金屬元素。

Description

電晶體與其製造方法
無
半導體裝置可用於諸如個人電腦、行動電話、數位相機及其他電子設備之各種電子應用裝置中。半導體裝置通常由以下方式製造：在半導體基板上方順序沉積絕緣或介電質材料層、導電材料層及半導體材料層，並藉由微影術圖案化各材料層來在半導體基板上形成電路組件及元件。
半導體工業中，藉由持續減小最小特徵尺寸，可以在給定區域中整合更多組件，從而不斷提高多種電子組件(例如，電晶體、二極體、電阻器、電容器等等)之積體密度。儘管如此，隨著最小特徵尺寸減小，也產生了額外需要解決的問題。
無
以下揭示內容提供用於實施本揭露之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，這些組件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包含第一及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
進一步地，為方便說明可在本文中使用空間上相對之術語，諸如「在……之下」、「在……下方」、「下面的」、「在……上方」、「上面的」及其類似物來描述如在諸圖中所說明之一個組件或特徵與另外之（諸等）組件或（諸等）特徵的關係。該等空間上相對之術語意欲除諸圖中所描述之方位外，涵蓋處於使用或操作中之元件之不同方位。裝置可另外定位（經90度旋轉或在其它方位）且據此解釋本文所用之該等空間上相對之描述詞。
各種實施例提供具有一經過氟處理的功函數金屬（work function metal；WFM）層的閘極堆疊。例如，氟處理可以包含在功函數金屬層上執行氟浸漬，氟浸漬亦可以將氟擴散至底下的閘極介電層（例如，高介電常數閘極介電層）中。因此，能夠將得到的電晶體的平帶電壓（flatband voltage；VFB ）提高至接近功函數金屬層的金屬的頻帶邊緣(band edge)，能夠降低得到的電晶體的臨界電壓，並且可以提高裝置性能。
第1圖圖示根據一些實施例的奈米場效電晶體（例如奈米線場效電晶體、奈米片場效電晶體等）的實例的立體圖。奈米場效電晶體包含基板50（例如，半導體基板）上的鰭66上方的奈米結構55（例如奈米片、奈米線等）。其中，奈米結構55充當用於奈米場效電晶體的通道區域。奈米結構55可以包含p型奈米結構、n型奈米結構或其組合。隔離區域68設置於相鄰的鰭66之間，鰭66可以從隔離區域68上方及鄰近的隔離區域68之間突出。儘管說明或圖示隔離區域68與基板50分離，如本文所使用的，術語「基板」可以指單獨的半導體基板或半導體基板與隔離區域之組合。另外，儘管圖示鰭66的底部部分與基板50為單種且連續的材料，鰭66的底部部分與/或基板50可以包含單種材料或多種材料。在此情形下，鰭66指的是在鄰近的隔離區域68之間延伸的部分。
閘極介電層100在鰭66之頂表面上方並沿著奈米結構55之頂表面、側壁及底表面分佈。閘電極102分佈於閘極介電層100上方。磊晶源極/汲極區域92設置在閘極介電層100與閘電極102的相對側的鰭66上。
第1圖進一步圖示下文圖式中所使用的參考橫截面。橫截面A-A’沿閘電極102的縱軸且位於，例如，與奈米場效電晶體的磊晶源極/汲極區域92之間的電流方向垂直的方向上。橫截面B-B’垂直於橫截面A-A’，與奈米場效電晶體的鰭66的縱軸平行，且位於，例如，奈米場效電晶體的磊晶源極/汲極區域92之間的電流的方向上。橫截面C-C’與橫截面A-A’平行且延伸穿過奈米場效電晶體的磊晶源極/汲極區域。為使下文圖式清楚明白，可參考這些參考橫截面。
本文討論的一些實施例乃是針對使用後閘極製程形成的奈米場效電晶體的情形而言的。在其他實施例中，可以使用前閘極製程。一些實施例中，也可考慮使用於諸如平面場效電晶體或鰭式場效電晶體（FinFETs）之平面裝置的態樣。
第2圖至第26C圖為根據一些實施例的製造奈米場效電晶體之中間階段的剖面圖。第2圖至第5圖、第6A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖及第28A圖圖示第1圖所示的參考橫截面A-A’。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第11C圖、第12B圖、第12D圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖及第28B圖圖示第1圖所示的參考橫截面B-B’。第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第12C圖、第13C圖、第24C圖、第25C圖、第26C圖、第27C圖及第28E圖圖示第1圖所示的參考橫截面C-C’。
第2圖中，提供基板50。基板50可以為半導體基板，例如，體半導體(bulk semiconductor)、絕緣體上半導體（semiconductor-on-insulator；SOI）基板等，可以是摻雜的（例如，摻雜有p型或n型摻雜劑）或無摻雜的。基板50可以為晶圓，例如，矽晶圓。一般而言，絕緣體上半導體基板為形成於絕緣體層之上的一層半導體材料。絕緣體層可以為，例如，埋入氧化物（buried oxide；BOX）層、氧化矽層等。絕緣體層提供於基板上，通常是矽或玻璃基板。也可以使用諸如多層或梯度基板之其他基板。在一些實施例中，基板50之半導體材料可以包含矽；鍺；包含碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦(InSb)之化合物半導體；包含矽鍺(SiGe)、砷磷化鎵(GaAsP)、砷化銦鋁(InAlAs)、砷化鎵鋁(GaAlAs)、砷化銦鎵(InGaAs)、磷化銦鎵(InGaP)及/或砷磷化銦鎵(InGaAsP)之合金半導體或其組合。
基板50具有n型區域50N及p型區域50P。n型區域50N能夠用於形成n型裝置，諸如，NMOS電晶體，例如，n型奈米場效電晶體，且p型區域50P能夠用於形成p型裝置，諸如PMOS電晶體，例如，p型奈米場效電晶體。n型區域50N可以與p型區域50P實體分離（如分隔標示20所圖示），且在n型區域50N與p型區域50P之間可以設置任意數目之裝置特徵（例如，其他主動裝置、摻雜的區域、隔離結構等）。儘管圖示了一個n型區域50N及一個p型區域50P，可以提供任意數目之n型區域50N及p型區域50P。在一些實施例中，可以藉由一或多個適當的植入步驟在基板50中形成一或多個井及/或一防穿通注入（anti-punch through；APT）層。
進一步地，在第2圖中，在基板50上方形成多層堆疊64。多層堆疊64包含交替的第一半導體層51A至51C（統稱為第一半導體層51）及第二半導體層53A至53C（統稱為第二半導體層53）。為了下文進行更詳細地圖示與討論，將移除第二半導體層53，並圖案化第一半導體層51以在p型區域50P中形成奈米場效電晶體的通道區域。並且，將移除第一半導體層51，並圖案化第二半導體層53以在n型區域50N中形成奈米場效電晶體的通道區域。儘管如此，在一些實施例中，可以移除第一半導體層51，並可以圖案化第二半導體層53以在n型區域50N中形成奈米場效電晶體的通道區域，並且可以移除第二半導體層53，並可以圖案化第一半導體層51以在p型區域50P中形成奈米場效電晶體的通道區域。
在更多其他實施例中，可以移除第一半導體層51，並可以圖案化第二半導體層53以在n型區域50N及p型區域50P中均形成奈米場效電晶體的通道區域。在其他實施例中，可以移除第二半導體層53，並圖案化第一半導體層51以在n型區域50N及p型區域50P中均形成非場效電晶體的通道區域。在這些實施例中，n型區域50N與p型區域50P中的通道區域可以具有相同的材料成分（例如，矽等）並且同時形成。第26A圖、第26B圖及第27C圖圖示p型區域50P及n型區域50N中的通道區域包含例如矽的實施例所得到的結構。
出於圖示目的，圖示多層堆疊64包含三層第一半導體層51及三層第二半導體層53。在一些實施例中，多層堆疊64可以包含任意數目之第一半導體層51及第二半導體層53。可以使用諸如化學氣相沉積（chemical vapor deposition；CVD）、原子層沉積（atomic layer deposition；ALD）、氣相磊晶（vapor phase epitaxy；VPE）、分子束磊晶（molecular beam epitaxy；MBE）等製程來磊晶生長多層堆疊64之每一層。在各個實施例中，第一半導體層51可以由諸如矽鍺等適於p型奈米場效電晶體之第一半導體材料來形成，且第二半導體層53可以由諸如矽、碳化矽等適於n型奈米場效電晶體之第二半導體材料來形成。出於圖示目的，圖示多層堆疊64具有適於p型奈米場效電晶體之最底部半導體層。在一些實施例中，多層堆疊64可以形成為最底部層為適於n型奈米場效電晶體形成之半導體層。
第一半導體材料及第二半導體材料可以為相互具有高蝕刻選擇性之材料。如上所述，在n型區域50N中，可以在不顯著移除第二半導體材料之第二半導體層53的情況下移除第一半導體材料之第一半導體層51，從而允許圖案化第二半導體層53來形成n型奈米片場效電晶體(NSFET)之通道區域。類似地，在p型區域50P中，可以在不顯著移除第一半導體材料之第一半導體層51的情況下移除第二半導體材料之第二半導體層53，從而允許圖案化第一半導體層51來形成p型奈米片場效電晶體之通道區域。在其他實施例中，n型區域50N及p型區域50P中的通道區域可以同時形成並且具有相同的材料成分，例如，矽、矽鍺等。第27A圖、第27B圖及第27C圖圖示p型區域50P及n型區域50N中的通道區域包含例如矽的實施例所得到的結構。
現參看第3圖，根據一些實施例，鰭66形成於基板50中，且奈米結構55形成於多層堆疊64中。在一些實施例中，可以分別藉由在多層堆疊64及基板50中蝕刻溝槽而在多層堆疊64及基板50中形成奈米結構55及鰭66。蝕刻可以是任何可接受的蝕刻製程，例如，反應離子蝕刻（reactive ion etch；RIE）、中性束蝕刻（neutral beam etch；NBE）等，或者其組合。蝕刻可以為非等向性蝕刻。藉由蝕刻多層堆疊64來形成奈米結構55可以進一步從第一半導體層51界定出第一奈米結構52A至52C（統稱為第一奈米結構52）並從第二半導體層53界定出第二奈米結構54A至54C（統稱為第二奈米結構54）。第一奈米結構52及第二奈米結構54可以進一步統稱為奈米結構55。
可以藉由任何適當的方法來圖案化鰭66及奈米結構55。例如，可以使用一或多個微影製程來圖案化鰭66及奈米結構55，包含雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合微影製程與自對準製程，允許製作出例如，與使用單個直接微影製程可得之圖案相比，具有更小節距之圖案。例如，在一個實施例中，犧牲層形成於基板上方並使用微影製程進行圖案化。使用自對準製程沿經圖案化之犧牲層形成間隔物。然後移除犧牲層，然後剩餘的間隔物可以用來圖案化鰭66。
出於圖示目的，第3圖圖示n型區域50N及p型區域50P中鰭66具有實質上相等之寬度。在一些實施例中，n型區域50N中鰭66的寬度可以大於或小於p型區域50P中鰭66的寬度。進一步地，圖示鰭66及奈米結構55之每一者具有各處均一致的寬度，而在其他實施例中，鰭66及/或奈米結構55可以具有錐形側壁，從而鰭66及/或奈米結構55之每一者之寬度朝向基板50之方向連續增加。在此種實施例中，奈米結構55之每一者可以具有不同的寬度且為梯形的。
在第4圖中，淺溝槽隔離（shallow trench isolation；STI）區域68形成於毗鄰鰭66處。可以在基板50、鰭66及奈米結構55上方且在相鄰的鰭66之間沉積絕緣材料來形成淺溝槽隔離區域68。絕緣材料可以為諸如氧化矽之氧化物、氮化物等或者其組合，且可以由高密度電漿化學氣相沉積（high-density plasma chemical vapor deposition；HDP-CVD）、可流動式化學氣相沉積（flowable chemical vapor deposition；FCVD）等或者其組合形成。可以使用以任何可接受的製程形成的其他絕緣材料。在圖示的實施例中，絕緣材料為由可流動式化學氣相沉積製程形成的氧化矽。一旦形成了絕緣材料，即可執行退火製程。在一實施例中，形成絕緣材料使過多的絕緣材料覆蓋奈米結構55。儘管圖示為單層絕緣材料，一些實施例中，可以使用多層絕緣材料。例如，在一些實施例中，可以首先沿基板50、鰭66及奈米結構55表面形成襯墊（未單獨圖示）。其後，可以在襯墊上方形成例如上方所討論之填充材料。
然後對絕緣材料進行移除製程來移除奈米結構55上方過多的絕緣材料。在一些實施例中，可以利用諸如化學機械研磨（chemical mechanical polish；CMP）、回蝕製程等平坦化製程或其組合。平坦化製程暴露奈米結構55，從而在完成平坦化製程之後使奈米結構55之頂表面與絕緣材料之頂表面齊平。
然後，凹入絕緣材料來形成淺溝槽隔離區域68。凹入絕緣材料，從而使n型區域50N及p型區域50P中鰭66之上部從鄰近的淺溝槽隔離區域68之間突出。進一步地，淺溝槽隔離區域68之頂表面可以如圖所示具有平坦表面、凸起表面或凹陷（例如，碟形）表面或者其組合。可以藉由適當的蝕刻形成平坦、凸起及/或凹陷淺溝槽隔離區域68之頂表面。可以使用可接受的諸如對絕緣材料具有選擇性的蝕刻製程（例如，與鰭66及奈米結構55之材料相比，蝕刻絕緣材料的速率更高）以凹入淺溝槽隔離區域68。例如，可以使用稀鹽酸（dilute hydrofluoric；dHF）來移除氧化物。
上文結合第2圖至第4圖說明的製程僅為如何可以形成鰭66及奈米結構55的一個實例。在一些實施例中，鰭66及/或奈米結構55可以使用遮罩及磊晶生長製程來形成。例如，能夠在基板50頂表面上方形成介電層，並且溝槽能夠蝕刻貫穿介電層來暴露底下的基板50。能夠在溝槽中磊晶生長磊晶結構，且可凹入介電層從而使磊晶結構從介電層突出來形成鰭66及/或奈米結構55。磊晶結構可以包含上文討論的交替的諸如第一半導體材料及第二半導體材料之半導體材料。在磊晶生長磊晶結構的一些實施例中，儘管可以一起使用原位及植入摻雜，磊晶生長的材料可以在生長過程中進行原位摻雜，從而可以避免之前及/或後續的植入。
另外，僅出於圖示目的，如本文圖示並討論的第一半導體層51（及得到的第一奈米結構52）及第二半導體層53（及得到的第二奈米結構54）在p型區域50P及n型區域50N中包含相同材料。如上所述，在一些實施例中，第一半導體層51及第二半導體層53之一者或兩者在p型區域50P及n型區域50N中可以是不同的材料或以不同的順序形成。
進一步地，在第4圖中，可以在鰭66、奈米結構55及/或淺溝槽隔離區域68中形成適當的井（未單獨圖示）。在具有不同井類型的實施例中，可以使用光阻劑或其他遮罩（未單獨圖示）來實現用於n型區域50N及p型區域50P的不同的植入步驟。例如，可以在n型區域50N及p型區域50P中的鰭66及淺溝槽隔離區域68上方形成光阻劑。圖案化光阻劑來暴露p型區域50P。能夠使用旋轉塗佈技術來形成光阻劑，並且能夠使用可接受的微影技術來圖案化光阻劑。光阻劑經過圖案化後，在p型區域50P中執行n型雜質植入，且光阻劑可以作為遮罩來實質上防止n型雜質被植入到n型區域50N中。n型雜質可以是在區域中植入的濃度在大約1013 原子/立方公分至大約1014 原子/立方公分範圍內的磷、砷、銻等。在植入之步驟後，藉由諸如可接受的灰化製程來移除光阻劑。
在p型區域50P之植入之後或之前，在p型區域50P及n型區域50N中之鰭66、奈米結構55及淺溝槽隔離區域68上方形成光阻劑或其他遮罩（未單獨圖示）。圖案化光阻劑來暴露n型區域50N。能夠使用旋轉塗佈技術來形成光阻劑，並且能夠使用可接受的微影技術來圖案化光阻劑。光阻劑經過圖案化後，可以在n型區域50N中執行p型雜質植入，且光阻劑可以作為遮罩來實質上防止p型雜質被植入到p型區域50P中。p型雜質可以是在區域中植入的濃度在大約1013 原子/立方公分至大約1014 原子/立方公分範圍內的硼、氟化硼(BF)及銦等。在植入之步驟後，可以藉由諸如可接受的灰化製程來移除光阻劑。
在n型區域50N及p型區域50P中植入之步驟之後，可執行退火來修復植入損傷並活化植入的p型及/或n型雜質。在一些實施例中，儘管可以一起使用原位及植入摻雜，磊晶鰭的生長的材料可以在生長過程中進行原位摻雜，從而可以避免植入。
在第5圖中，虛擬介電層70形成於鰭66及/或奈米結構55之上。虛擬介電層70可以為，例如，氧化矽、氮化矽、其組合等，且可以根據可接受的技術進行沉積或熱生長。虛擬閘極層72形成於虛擬介電層70上方，且遮罩層74形成於虛擬閘極層72上方。虛擬閘極層72可以沉積於虛擬介電層70上方並且接著藉由例如化學機械研磨進行平坦化。遮罩層74可以沉積於虛擬閘極層72上方。虛擬閘極層72可以為導電或不導電材料且可以選自包含非晶矽、多晶矽、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物及金屬之群組。虛擬閘極層72可以藉由物理氣相沉積(PVD)、化學氣相沉積、濺鍍沉積或其他用於沉積所選材料之技術進行沉積。虛擬閘極層72可以由其他針對隔離區域蝕刻具有高蝕刻選擇性之材料製成。遮罩層74可以包含，例如，氮化矽、氮氧化矽(SiON)等。在此實例中，橫跨n型區域50N及p型區域50P形成單個虛擬閘極層72及單個遮罩層74。應理解，僅出於圖示目的，所示虛擬介電層70僅覆蓋鰭66及奈米結構55。在一些實施例中，可以沉積虛擬介電層70，從而虛擬介電層70覆蓋淺溝槽隔離區域68，從而虛擬介電層70在虛擬閘極層72與淺溝槽隔離區域68之間延伸。
第6A圖至第18B圖圖示實施例裝置製造中之多種附加步驟。第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第12C圖、第13A圖、第13C圖、第14A圖、第15A圖圖示n型區域50N或p型區域50P中的特徵。在第6A圖及第6B圖中，可以使用可接受的微影及蝕刻技術圖案化遮罩層74（參見第5圖）來形成遮罩78。然後遮罩78之圖案可以被轉移至虛擬閘極層72及虛擬介電層70來分別形成虛擬閘極76及虛擬閘極介電質71。虛擬閘極76覆蓋鰭66之各別的通道區域。遮罩78之圖案可以用來將每個虛擬閘極76與相鄰的虛擬閘極76在實體上分隔開。虛擬閘極76也可以具有實質上與各別鰭66的長度方向垂直的長度方向。
在第7A圖及第7B圖中，第一間隔物層80及第二間隔物層82形成於第6A圖及第6B圖分別所示的結構上方。第一間隔物層80及第二間隔物層82後續將被圖案化來充當用於形成自對準源極/汲極區域的間隔物。在第7A圖及第7B圖中，第一間隔物層80形成於淺溝槽隔離區域68之頂表面之上、鰭66、奈米結構55及遮罩78之頂表面及側壁上及虛擬閘極76及虛擬閘極介電質71之側壁上。第二間隔物層82沉積於第一間隔物層80上方。第一間隔物層80可以由氧化矽、氮化矽、氮氧化矽等形成，並使用諸如熱氧化之技術或由化學氣相沉積、原子層沉積等進行沉積。第二間隔物層82可以由蝕刻速度與第一間隔物層80之材料不同的材料形成，例如，氧化矽、氮化矽、氮氧化矽等，並且可以藉由化學氣相沉積、原子層沉積等進行沉積。
在形成第一間隔物層80之後且在形成第二間隔物層82之前，可以執行用於輕摻雜源極/汲極（LDD）區域（未單獨圖示）之植入。在具有不同裝置類型的實施例中，與上文第4圖中討論的植入類似，諸如光阻劑的遮罩可以形成於n型區域50N上方，同時暴露p型區域50P，並且可以將合適類型（例如，p型）的雜質植入於p型區域50P中所暴露的鰭66及奈米結構55。然後可以移除遮罩。後續地，諸如光阻劑的遮罩可以形成於p型區域50P上方，同時暴露n型區域50N，並且可以將合適類型（例如，n型）的雜質植入於n型區域50N中所暴露的鰭66及奈米結構55。然後可以移除遮罩。n型雜質可以為前文討論的n型雜質的任一者，且p型雜質可以為前文討論的p型雜質任一者。輕摻雜源極/汲極區域可以具有的雜質濃度在大約1x1015 原子/立方公分至大約1x101 9 原子/立方公分範圍內。退火可以用來修復植入損傷且活化植入的雜質。
在第8A圖及第8B圖中，蝕刻第一間隔物層80及第二間隔物層82來形成第一間隔物81及第二間隔物83。下文將更詳細地進行討論的是，第一間隔物81及第二間隔物83作為自對準的後續形成的源極/汲極區域，並且在後續處理過程中保護鰭66及/或奈米結構55之側壁。可以使用諸如等向性蝕刻製程（例如，濕蝕刻製程）、非等向性蝕刻製程（例如，乾蝕刻製程）等適當的蝕刻製程來蝕刻第一間隔物層80及第二間隔物層82。在一些實施例中，與第一間隔物層80之材料相比，第二間隔物層82之材料具有不同的蝕刻速度，從而第一間隔物層80可以在圖案化第二間隔物層82時作為蝕刻終止層並且第二間隔物層82可以在圖案化第一間隔物層80時作為遮罩。例如，可以使用非等向性蝕刻製程來蝕刻第二間隔物層82，其中第一間隔物層80作為蝕刻終止層，其中第二間隔物層82的剩餘的部分形成第8A圖中所示的第二間隔物83。其後，在蝕刻第一間隔物層80所暴露的部分時，第二間隔物83作為遮罩，從而形成第8A圖中所示的第一間隔物81。
如第8A圖中所示，第一間隔物81及第二間隔物83設置於鰭66及/或奈米結構55之側壁。如第8B圖中所示，在一些實施例中，第二間隔物層82可以從鄰近遮罩78、虛擬閘極76及虛擬閘極介電質71之第一間隔物層80上方移除，且第一間隔物81設置於遮罩78、虛擬閘極76及虛擬閘極介電質71側壁上。在其他實施例中，第二間隔物層82之一部分可以保留在鄰近遮罩78、虛擬閘極76及虛擬閘極介電質71之第一間隔物層80上方。
應理解上述公開大體說明形成間隔物及輕摻雜源極/汲極區域之製程。可以使用其他製程及次序。例如，可以利用更少或額外的間隔物，可以利用不同的步驟次序（例如，可以在沉積第二間隔物層82之前圖案化第一間隔物81），可以形成並移除額外的間隔物，等等。進一步地，可以使用不同結構及步驟形成n型及p型裝置。
在第9A圖及第9B圖中，根據一些實施例，在鰭66、奈米結構55及基板50中形成第一凹部86。後續將在第一凹部86中形成磊晶源極/汲極區域。第一凹部86可以延伸穿過第一奈米結構52及第二奈米結構54並進入基板50。如第9A圖中所示，淺溝槽隔離區域68之頂表面可以與第一凹部86之底表面齊平。在各個實施例中，可以蝕刻鰭66使第一凹部86之底表面置於淺溝槽隔離區域68之頂表面下方等。可以使用諸如反應離子蝕刻、中性束蝕刻等非等向性蝕刻製程蝕刻鰭66、奈米結構55及基板50來形成第一凹部86。在用於形成第一凹部86之蝕刻製程期間第一間隔物81、第二間隔物83及遮罩78遮蔽鰭66、奈米結構55及基板50之一部分。可以使用單個蝕刻製程或多個蝕刻製程來蝕刻奈米結構55及/或鰭66之每一層。可以使用定時蝕刻製程以在第一凹部86達到期望深度之後停止蝕刻第一凹部86。
在第10A圖及第10B圖中，蝕刻由第一凹部86暴露，且由第一半導體材料（例如，第一奈米結構52）形成的多層堆疊64之層的側壁的部分，而在n型區域50N中形成側壁凹部88，且蝕刻由第一凹部86暴露出，且由第二半導體材料（例如，第二奈米結構54）形成的多層堆疊64之層的側壁的部分，而在p型區域50P形成側壁凹部88。儘管圖示第一奈米結構52及第二奈米結構54在側壁凹部88中之側壁在第10B圖是直線形的，側壁也可以凹陷或凸起。可以使用諸如濕蝕刻等等向性蝕刻製程來蝕刻側壁。在使用對第一半導體材料具有選擇性的蝕刻劑來蝕刻第一奈米結構52時可以使用遮罩（未圖示）來保護p型區域50P，從而與n型區域50N中之第一奈米結構52相比，第二奈米結構54及基板50相對未受蝕刻。類似地，在使用對第二半導體材料具有選擇性的蝕刻劑來蝕刻第二奈米結構54時可以使用遮罩（未圖示）來保護n型區域50N，從而與p型區域50P中之第二奈米結構54相比，第一奈米結構52及基板50相對未受蝕刻。在第一奈米結構52包含，例如，矽鍺且第二奈米結構54包含，例如，矽或碳化矽之實施例中，可以使用利用四甲基氫氧化銨（tetramethylammonium hydroxide；TMAH）、氫氧化銨（NH4 OH）等之乾式蝕刻製程來蝕刻n型區域50N中第一奈米結構52之側壁，且可以使用利用氟化氫、其他氟基氣體等之乾式蝕刻製程來蝕刻p型區域50P中第二奈米結構54之側壁。
在第11A圖至第11C圖中，第一內間隔物90形成於側壁凹部88中。可以藉由在第10A圖及第10B圖所示結構上方沉積內間隔物層（未單獨圖示）來形成第一內間隔物90。第一內間隔物90充當後續形成的源極/汲極區域與閘極結構之間的隔離特徵。下文將更詳細地進行討論的是，將在第一凹部86中形成源極/汲極區域，而n型區域50N中的第一奈米結構52及p型區域50P中的第二奈米結構54將由對應的閘極結構取代。
可以藉由例如化學氣相沉積、原子層沉積等共形沉積製程沉積內間隔物層。內間隔物層可以包含如氮化矽或氮氧化矽之材料，儘管如此，任何適當的材料，例如，可以利用介電常數(k值)小於大約3.5的低介電常數（低k）材料。然後可以非等向性地蝕刻內間隔物層來形成第一內間隔物90。雖然圖示第一內間隔物90之外側壁與n型區域50N中第二奈米結構54之側壁齊平且與p型區域50P中第一奈米結構52之側壁齊平，第一內間隔物90之外側壁可以分別自第二奈米結構54及/或第一奈米結構52之側壁向外延伸或凹入。
此外，儘管圖示第一內間隔物90之外側壁為第11B圖中的直線形，第一內間隔物90之外側壁可以為凹陷或凸出的。作為一個實例，第11C圖圖示的實施例中，第一奈米結構52的側壁為凹陷的，第一內間隔物90的外側壁為凹陷的，並且n型區域50N中第一內間隔物90從第二奈米結構54的側壁凹入。同時還圖示的實施例中，第二奈米結構54的側壁為凹陷的，第一內間隔物90的外側壁為凹陷的，並且p型區域50P中第一內間隔物從第一奈米結構52的側壁凹入。可以藉由例如反應離子蝕刻、中性束蝕刻等的非等向性蝕刻製程蝕刻內間隔物層。第一內間隔物90可以用來防止損壞後續藉由後續蝕刻製程形成的源極/汲極區域（例如下文結合第12A圖至第12C圖討論的磊晶源極/汲極區域92），這些後續蝕刻製程為，例如，用來形成閘極結構的蝕刻製程。
在第12A圖至第12C圖中，磊晶源極/汲極區域92形成於第一凹部86中。在一些實施例中，磊晶源極/汲極區域92可以向n型區域50N中第二奈米結構54及p型區域50P中第一奈米結構52上施加壓力，從而提高性能。如第12B圖中所示，磊晶源極/汲極區域92形成於第一凹部86中，從而每個虛擬閘極76設於各別相鄰的成對磊晶源極/汲極區域92之間。在一些實施例中，第一間隔物81用來將磊晶源極/汲極區域92與虛擬閘極72分離，且第一內間隔物90用來以適當的橫向距離將磊晶源極/汲極區域92與奈米結構55分離，從而磊晶源極/汲極區域92不會與所得奈米場效電晶體之後續形成的閘極發生短路。
可以藉由對例如PMOS區域之p型區域50P進行遮罩來形成例如NMOS區域之n型區域50N中的磊晶源極/汲極區域92。然後，磊晶源極/汲極區域92在n型區域50N中的第一凹部86中磊晶生長。磊晶源極/汲極區域92可以包含任何可接受的適於n型奈米場效電晶體的材料。例如，若第二奈米結構54為矽，則磊晶源極/汲極區域92可以包含在第二奈米結構54上施加拉伸應變之材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽等。磊晶源極/汲極區域92可以具有奈米結構55之各別上表面隆起之表面且可以具有刻面(facet)。
可以藉由對例如NMOS區域之n型區域50N進行遮罩來形成例如PMOS區域之p型區域50P中的磊晶源極/汲極區域92。然後，磊晶源極/汲極區域92在p型區域50P中的第一凹部86中磊晶生長。磊晶源極/汲極區域92可以包含任何可接受的適於p型奈米場效電晶體的材料。例如，若第一奈米結構52為矽鍺，則磊晶源極/汲極區域92可以包含在第一奈米結構52上施加壓縮應變之材料，例如矽鍺、摻雜硼的矽鍺、鍺、錫鍺等。磊晶源極/汲極區域92也可以具有從多層堆疊64各別表面隆起的表面且可以具有刻面。
與前文討論的用於形成輕摻雜源極/汲極區域而接著進行退火的製程類似，可以在磊晶源極/汲極區域92、第一奈米結構52、第二奈米結構54及/或基板50植入摻雜劑來形成源極/汲極區域。源極/汲極區域可以具有大約1x1019 原子/立方公分與大約1x1021 原子/立方公分之間的雜質濃度。源極/汲極區域的n型及/或p型雜質可以為前文討論的任何雜質。在一些實施例中，磊晶源極/汲極區域92可以在生長過程中進行原位摻雜。
因為用來在n型區域50N及p型區域50P中形成磊晶源極/汲極區域92的磊晶製程，磊晶源極/汲極區域92之上表面具有橫向向外膨脹出奈米結構55側壁之刻面。在一些實施例中，這些刻面造成相同奈米片場效電晶體之相鄰的磊晶源極/汲極區域92如第12A圖所示那樣合併。在其他實施例中，如第12C圖所示完成磊晶製程之後相鄰的磊晶源極/汲極區域92保持分離。在第12A圖及第12C圖所示實施例中，第一間隔物81可以形成於淺溝槽隔離區域68的頂表面以阻擋磊晶生長。在其他一些實施例中，第一間隔物81可以覆蓋奈米結構55側壁之一部分以進一步阻擋磊晶生長。在其他一些實施例中，可以調整用於形成第一間隔物81之間隔物蝕刻來移除間隔物材料以允許磊晶生長的區域延伸到淺溝槽隔離區域68之表面。
磊晶源極/汲極區域92可以包含一或多個半導體材料層。例如，磊晶源極/汲極區域92可以包含第一半導體材料層92A，第二半導體材料層92B及第三半導體材料層92C。可以在磊晶源極/汲極區域92中使用任意數目之半導體材料層。第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C之每一者可以由不同的半導體材料形成且可以摻雜至不同的摻雜劑濃度。在一些實施例中，第一半導體材料層92A的摻雜劑濃度可以小於第二半導體材料層92B且大於第三半導體材料層92C。在磊晶源極/汲極區域92包含三個半導體材料層的實施例中，可以沉積第一半導體材料層92A，第二半導體材料層92B可以沉積在第一半導體材料層92A上方，且第三半導體材料層92C可以沉積在第二半導體材料層92B上方。
第12D圖圖示n型區域50N中第一奈米結構52之側壁及p型區域50P中第二奈米結構54之側壁為凹陷的實施例，第一內間隔物90之外側壁為凹陷，且第一內間隔物90分別從第二奈米結構54及第一奈米結構52之側壁凹入。如第12D圖所述，磊晶源極/汲極區域92可以形成為與第一內間隔物90接觸並可以延伸超過n型區域50N中第二奈米結構54之側壁並超過p型區域50P中第一奈米結構52之側壁。進一步地，在第一內間隔物90從第二奈米結構54且/或第一奈米結構52的側壁凹入的實施例中，可以分別在第二奈米結構54及/或第一奈米結構52之間形成磊晶源極/汲極區域92。
在第13A圖至第13C圖中，第一層間介電質（interlayer dielectric；ILD）96分別沉積於第6A圖、第12B圖及第12A圖中所示結構上方（第7A圖至第12D圖的製程中未改變第6A圖中所示的橫截面）。第一層間介電質96可以由介電材料形成，且可以藉由諸如化學氣相沉積、電漿輔助化學氣相沉積（plasma-enhanced chemical vapor deposition；；PECVD）或可流動式化學氣相沉積之任何適當的方法進行沉積。介電材料可以包含磷矽玻璃（phospho-silicate glass；PSG）、硼矽玻璃（boro-silicate glass；BSG）、硼磷矽玻璃（boron-doped phospho-silicate glass；BPSG）、無摻雜矽玻璃（undoped silicate glass；USG）等。可以使用以任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層（contact etch stop layer；CESL）94設置於第一層間介電質96與磊晶源極/汲極區域92、遮罩78及第一間隔物81之間。接觸蝕刻終止層94可以包含諸如氮化矽、氧化矽、氮氧化矽等之介電材料，具有的蝕刻速度不同於上面的第一層間介電質96之材料。
在第14A圖至第14B圖中，可以執行諸如化學機械研磨之平坦化製程使第一層間介電質96之頂表面與虛擬閘極76或遮罩78之頂表面齊平。也可以用平坦化製程移除虛擬閘極76上之遮罩78及沿遮罩78側壁之第一間隔物81的一部分。平坦化製程之後，虛擬閘極76、第一間隔物81及第一層間介電質96之頂表面在製程偏差內互相齊平。因此，虛擬閘極76之頂表面透過第一層間介電質96暴露。在一些實施例中，可以保留遮罩78，此情形下，平坦化製程使第一層間介電質96之頂表面與遮罩78及第一間隔物81之頂表面齊平。
在第15A圖及第15B圖中，，得以在一或多個蝕刻步驟中移除虛擬閘極76及遮罩78(若存在)，從而形成第二凹部98。也移除第二凹部98中虛擬閘極介電質71之一部分。在一些實施例中，藉由非等向性乾式蝕刻製程移除虛擬閘極76及虛擬閘極介電質71。例如，蝕刻製程可以包含使用與第一層間介電質96或第一間隔物81相比以更高速率選擇性地蝕刻虛擬閘極76之（諸等）反應氣體的乾式蝕刻製程。每個第二凹部98暴露且/或覆蓋奈米結構55之一部分，其在後續完成之奈米場效電晶體中充當通道區域。作為通道區域之奈米結構55之一部分設置於相鄰的成對磊晶源極/汲極區域92之間。在移除期間，虛擬閘極介電質71可以在蝕刻虛擬閘極76時用作蝕刻終止層。然後可以在移除虛擬閘極76之後移除虛擬閘極介電質71。
在第16A圖及第16B圖中，可以藉由在n型區域50N上方形成遮罩（未圖示）並執行諸如濕蝕刻等使用對第二奈米結構54之材料具有選擇性的蝕刻劑的等向性蝕刻製程來移除p型區域50P中之第二奈米結構54，而與第二奈米結構54相比，第一奈米結構52、基板50及淺溝槽隔離區域68相對保持未受蝕刻的狀態。在第二奈米結構54包含例如矽鍺且第一奈米結構52包含例如矽或碳化矽之實施例中，可以使用氟化氫、另一氟基氣體等來移除p型區域50P中第二奈米結構54。
在其他實施例中，舉例而言，可以藉由移除n型區域50N及p型區域50P中的第一奈米結構52或者藉由移除n型區域50N及p型區域50P中的第二奈米結構54來同時形成n型區域50N及p型區域50P中的通道區域。在這些實施例中，n型奈米片場效電晶體及p型奈米片場效電晶體的通道區域可以具有相同的材料成分，例如矽、矽鍺等。第27A圖、第27B圖及第27C圖圖示p型區域50P及n型區域50N中的通道區域由第二奈米結構54提供並包含例如矽的實施例所得到的結構。
在第17A圖至第23B圖中，根據一些實施例，形成閘極介電層及閘電極作為第二凹部98中的替換閘極。閘電極形成於已藉由氟進行處理的功函數金屬層上。因為氟浸漬的關係，能夠將得到的電晶體的平帶電壓（VFB ）提高至接近功函數金屬層的金屬的頻帶邊緣，能夠降低得到的電晶體的臨界電壓，並且可以提高裝置性能。
可以同時在n型區域50N及p型區域50P中形成閘極介電層，從而每個區域中之閘極介電層由相同材料形成，且閘電極可以同時形成，從而每個區域中之閘電極由相同材料形成。在一些實施例中，每個區域中之閘極介電層可以藉由不同製程形成，從而閘極介電層可以為不同材料且/或具有不同數目的層，且/或每個區域中之閘電極可以藉由不同製程形成，從而閘電極可以為不同材料且/或具有不同數目的層。可以使用多種遮罩步驟在使用不同製程時遮蔽並暴露適當之區域。在以下描述中，n型區域50N的閘電極及p型區域50P的閘電極單獨形成的。
第17A圖至第22D圖示了在p型區域50P中形成閘極介電層100及閘電極102，且至少可以在p型區域50P（例如，如下文在第18A圖至第22D圖中所描述）中形成閘電極102時遮蔽n型區域50N。
在第17A圖及第17B圖中，在p型區域50P中的第二凹部98中共形地沉積閘極介電層100。閘極介電層100包含諸如氧化物、金屬氧化物等或其組合之一或多個介電質層。例如，在一些實施例中，閘極介電層100可以包含第一閘極介電層101及位於第一閘極介電層101（例如，包含氧化矽等）上方的第二閘極介電層103（例如，包含金屬氧化物等）。在一些實施例中，第二閘極介電層103包含高介電常樹介電材料，並且，在這些實施例中，第二閘極介電層103的介電常數可以大於大約7.0且可以包含金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛之矽酸鹽及其組合。在一些實施例中，第一閘極介電層101可以稱為界面層，且第二閘極介電層103可以稱為高介電常數閘極介電層。
閘極介電層100之結構在n型區域50N及p型區域50P中可以相同或不同。例如，當在p型區域50P中形成閘極介電層100時，可以遮蔽或暴露n型區域50N。在暴露n型區域50N的實施例中，可以同時在n型區域50N中形成閘極介電層100。閘極介電層100之形成方法可以包含分子束沉積（molecular-beam deposition；MBD）、原子層沉積、電漿輔助化學氣相沉積等。
在第18A圖及第18B圖中，在p型區域50P中的閘極介電層100上共形地沉積第一導電材料105。在一些實施例中，第一導電材料105為p型功函數金屬，包含氮化鈦(TiN)、氮化鉭(TN)、氮化矽鈦（TiSiN）等。可以藉由化學氣相沉積、原子層沉積、電漿輔助化學氣相沉積、物理氣相沉積等沉積第一導電材料105。可以沉積第一導電材料來包圍第一奈米結構52之每一者。可以僅部分地在區域50I中沉積第一導電材料105。在沉積第一導電材料105之後，開口130可以保留在第一奈米結構52的區域50I之間。
在第19A圖及第19B圖中，對第一導電材料105執行氟處理109。在一些實施例中，氟處理109為使含氟前驅物在第一導電材料105的表面上方流動的沉積製程（例如，原子層沉積製程、化學氣相沉積製程等）。在一些實施例中，含氟前驅物可以為氟化鎢(WFx )、氟化氮(NFx )、氟化鈦(TiFx )、氟化鉭(TaFx )、氟化鉿(HfFx )等，其中x為1至6的範圍內的整數。在一些實施例中，例如，含氟前驅物可以為六氟化鎢(WF6 )及/或三氟化氮(NF3 )。由於氟處理109的關係，第一導電材料105可以包含的氟的範圍在2%至20%之間。
可以在約攝氏250度至約攝氏475度範圍內的溫度下執行氟處理109。據觀察，當氟處理109的溫度低於攝氏250度時，含氟前驅物未適當解離而影響到第一導電材料105及/或第一導電材料105底下的層的期望的變化。據觀察，當氟處理109的溫度高於攝氏475度時，從含氟前驅物發生解離的氟可能過量而無法加以精確控制。在一些實施例中，執行氟處理109的持續時間可以在1秒至15分鐘的範圍內。據觀察，當氟處理109執行時間小於1秒時，處理製程可能不足以調節得到的電晶體的臨界電壓。據觀察，當氟處理109執行時間超過15分鐘時，裝置中可能會引入過量的氟而導致等效電容厚度（capacitance equivalent thickness；CET）損失（例如，第一閘極介電層101的重新生長）。
在一些實施例中，氟處理109為使用單種化學品（例如，六氟化鎢(WF6 )、三氟化氮(NF3 )等）而沒有觸發氧化還原反應的另一化學品的沉積製程。因此，氟處理109不在第一導電材料105上沉積連續的膜。儘管如此，在含氟前驅物亦包含金屬的實施例中，可以在第一導電材料105的頂表面上形成金屬殘留物111的分散的凹窩。殘留物111的每個凹窩可以與殘留物111的其他凹窩分隔，並且不會在第一導電材料105上形成連續的膜。在氟處理109期間使用的含氟前驅物是六氟化鎢的實施例中，殘留物111可以為形成於第一導電材料105上的鎢殘留物。可以在包含第一奈米結構52之間區域50I的第一導電材料105的暴露表面上形成殘留物111。在殘留物111為鎢殘留物且第二閘極介電層103包含二氧化鉿(HfO2 )的一些實施例中，區域50I中鎢與鉿的比例可以小於0.1，例如，在約0.005至約0.1的範圍內，或者小於0.005。據觀察，當區域50I中鎢與鉿的比例大於0.1時，得到的裝置可能不具有所期望的臨界電壓（例如，臨界電壓可能過高）。
在含氟前驅物不包含金屬（例如，含氟前驅物為三氟化氮）的其他實施例中，在第一導電材料105上可以不形成殘留物111。例如，第28A圖至第28C圖圖示了不形成殘留物111且氟處理109期間使用的含氟前驅物為NF3 的實施例。
在一些實施例中，氟處理109可能進一步導致氟在底下的例如高介電常數閘極介電層103的閘極介電層100中擴散，並且可以藉由X射線光電子發射光譜分析在高介電常數閘極介電層103觀察到氟。例如，在高介電常數閘極介電層103包含二氧化鉿的實施例中，由於氟處理109的關係，高介電常數閘極介電層103中氟與鉿的比例可以在約0.015至約0.2的範圍內。據觀察，當高介電常數閘極介電層103中氟與鉿的比例小於0.015時，氟量可能不足以調節得到的電晶體的臨界電壓。據觀察，當高介電常數閘極介電層103中氟與鉿的比例大於0.2時，高介電常數閘極介電層103中可能引入過量的氟而導致等效電容厚度損失（例如，第一閘極介電層101的重新生長）。在一些實施例中，第二閘極介電層103中氟的量可以在約2.5%至約6%的範圍內。
因此，如上文所述，在各種實施例中，經過氟處理的第一導電材料105也可以將氟擴散至底下的閘極介電層（例如，高介電常數閘極介電層）中。所以，能夠將得到的電晶體的平帶電壓提高至接近功函數金屬層的金屬的頻帶邊緣，能夠降低得到的裝置的臨界電壓，並且可以提高裝置性能。例如，在實驗資料中，使用六氟化鎢浸漬的氟處理實施例導致在形成氣體退火之後，在金屬氧化物半導體電阻（metal-oxide-semiconductor capacitor；MOSC）上有22毫伏特至24毫伏特的正有效功函數（positive effective work function；EFW）偏移。
在第20A圖及第20B圖中，在第一導電材料105及殘留物111上共形地沉積第二導電材料107。在一些實施例中，第二導電材料107為p型功函數金屬，包含氮化鈦(TiN)、氮化鎢(WN)、氮化鉬(MoN)等。可以藉由化學氣相沉積、原子層沉積、PE化學氣相沉積、物理氣相沉積等沉積第二導電材料107。因為第二導電材料107於氟處理109之後沉積，第二導電材料107可以為不含氟或具有低於第一導電材料105的氟濃度。
第二導電材料107可以填充第一奈米結構52之間的區域50I的剩餘部分（例如，填充開口130，參見第18A圖及第18B圖）。例如，第二導電材料107可以沉積在第一導電材料105上直至這些導電材料相互合併且接合，並且，在一些實施例中，在區域50I中第二導電材料107的第一部分107A（例如，導電材料107A）接觸第二導電材料107的第二部分107B（例如，導電材料107B）可以形成界面107S。
在第21A圖及第21B圖中，黏合層117共形地沉積於第二導電材料107上方。在一些實施例中，黏合層117共形地沉積於p型區域50P中的第二導電材料107上。在一些實施例中，黏合層117包含氮化鈦、氮化鉭等。可以藉由化學氣相沉積、原子層沉積、電漿輔助化學氣相沉積、物理氣相沉積等沉積黏合層117。舉例而言，黏合層117還可以稱為膠層並提高第二導電材料107與上方的填充金屬119之間的附著力。
在第22A圖、第22B圖、第22C圖及第22D圖中，沉積閘電極102的剩餘部分以填充第二凹部98的剩餘部分。然後可以在黏合層117上方沉積填充金屬119。在一些實施例中，填充金屬119包含鈷、釕、鋁、鎢、其組合等，並藉由化學氣相沉積、原子層沉積、原子層沉積、物理氣相沉積等進行沉積。得到的閘電極102形成為替換閘極且可以包含第一導電材料105、殘留物111（若存在）、第二導電材料107、黏合層117及填充金屬119。第22C圖圖示了沿第22B圖（例如，區域50I）中的接線X-X’的自上而下的視圖，而第22D圖圖示了沿第22B圖（例如，穿過第一奈米結構52）中的接線Y-Y’的自上而下的視圖。
在p型區域50P中，閘極介電層100、第一導電材料105、第二導電材料107、黏合層117及填充金屬119之每一者可以形成於第一奈米結構52的頂表面、側壁及底表面。殘留物111可以形成於第一導電材料105與第二導電材料107之間的界面處，且殘留物111的金屬元素可以不同於第一導電材料105及/或第二導電材料107的金屬元素。閘極介電層100、第一導電材料105、殘留物111、第二導電材料107、黏合層117及填充金屬119亦可以沉積於第一層間介電質96、接觸蝕刻終止層94、第一間隔物81及淺溝槽隔離區域68的頂表面。填充第二凹部98之後，可以執行諸如化學機械研磨之平坦化製程來移除閘極介電層100、第一導電材料105、殘留物111、第二導電材料107、黏合層117及填充金屬119的過多的部分，過多的部分在第一層間介電質96之頂表面上方。閘電極102的材料及閘極介電層100的剩餘部分因此形成所得奈米場效電晶體的替換閘極結構。閘電極102及閘極介電層100可以統稱為「閘極結構」。
第23A圖及第23B圖示了n型區域50N中的閘極堆疊。在n型區域50N中形成閘極堆疊可以包含首先移除n型區域50N中的第一奈米結構52。可以藉由在p型區域50P上方形成遮罩（未圖示）並執行諸如濕蝕刻等使用對第一奈米結構52之材料具有選擇性的蝕刻劑的等向性蝕刻製程來移除第一奈米結構52，而與第一奈米結構52相比，第二奈米結構54、基板50及淺溝槽隔離區域68相對保持未受蝕刻的狀態。在第一奈米結構52A至52C包含，例如，矽鍺且第二奈米結構54A至54C包含，例如，矽或碳化矽之實施例中，可以使用四甲基氫氧化銨（tetramethylammonium hydroxide；TMAH）、氫氧化銨（NH4 OH）等來移除n型區域50N中之第一奈米結構52。
然後閘極堆疊形成於上方並圍繞n型區域50N中的第二奈米結構54。閘極堆疊包含閘極介電層100及閘電極127。在一些實施例中，n型區域50N與p型區域50P中的閘極介電層100可以同時形成。進一步地，至少一部分閘電極127可以在形成閘電極102（參見第22A圖及第22B圖）之前或之後形成，且至少一部分閘電極127可以在p型區域50P被遮蔽的情況下形成。因而，閘電極127可以包含與閘電極102不同的材料。例如，閘電極127可以包含導電層121、阻障層123及填充金屬125。導電層121可以為包含諸如鈦鋁(TiAl)、鈦碳化鋁(TiAlC)、鉭鋁(TaAl)、碳化鉭(TaC)及其組合等n型金屬的n型功函數金屬（work function metal；WFM）層。可以藉由化學氣相沉積、原子層沉積、電漿輔助化學氣相沉積、物理氣相沉積等來沉積導電層121。阻障層123可以包含氮化鈦、氮化鉭、碳化鎢(WC)及其組合等，且阻障層123可以進一步用作黏合層。可以藉由化學氣相沉積、原子層沉積、電漿輔助化學氣相沉積、物理氣相沉積等來沉積阻障層123。填充金屬125包含鈷、釕、鋁、鎢、其組合等，並藉由化學氣相沉積、原子層沉積、原子層沉積、物理氣相沉積等進行沉積。填充金屬125可以或可以不具有與填充金屬119相同的材料成分且可以或可以不與填充金屬119同時沉積。
填充第二凹部98之後，可以執行諸如化學機械研磨之平坦化製程來移除閘極介電層100及閘電極127的過多部分，過多的部分在第一層間介電質96之頂表面上方。閘電極127材料及閘極介電層100的剩餘部分因此形成n型區域50N的所得奈米場效電晶體的替換閘極結構。可以同時執行或分別執行移除p型區域50P中閘電極102的過多材料的化學機械研磨製程與移除n型區域50N中閘電極127的過多材料的化學機械研磨製程。
在第24A圖至第24C圖中，凹入閘極結構（包含閘極介電層100、閘電極102及閘電極127），從而在閘極結構上方及第一間隔物81相對部分之間直接形成凹部。填充閘極遮罩104於凹部中，閘極遮罩104包含一或多個諸如氮化矽、氮氧化矽等之介電材料層，接著進行平坦化製程來移除介電材料延伸到第一層間介電質96上方的過多部分。後續形成的閘極觸點（例如，閘極觸點114，如下文結合第26A圖、第26B圖及第26C圖所討論）穿透閘極遮罩104而與凹入的閘電極102之頂表面接觸。
如第24A圖至第24C圖進一步所圖示，第二層間介電質106沉積於第一層間介電質96上方及閘極遮罩104上方。在一些實施例中，第二層間介電質106為由可流動式化學氣相沉積形成的流動薄膜。在一些實施例中，第二層間介電質106由諸如磷矽玻璃、硼矽玻璃、硼磷矽玻璃、無摻雜矽玻璃等介電材料形成，且可以藉由諸如化學氣相沉積、電漿輔助化學氣相沉積等任何適當的方法進行沉積。
在第25A圖至第25C圖中，蝕刻第二層間介電質106、第一層間介電質96、接觸蝕刻終止層94及閘極遮罩104來形成暴露磊晶源極/汲極區域92及/或閘極結構表面之第三凹部108。第三凹部108可以藉由進行使用諸如反應離子蝕刻、中性束蝕刻等非等向性蝕刻製程之蝕刻形成。在一些實施例中，第三凹部108可以使用第一蝕刻製程蝕刻穿過第二層間介電質106及第一層間介電質96，可以使用第二蝕刻製程蝕刻穿過閘極遮罩104，且可以接著使用第三蝕刻製程蝕刻穿過接觸蝕刻終止層94。可以在第二層間介電質106上方形成並圖案化諸如光阻劑之遮罩以在第一蝕刻製程及第二蝕刻製程中遮蔽第二層間介電質106之一部分。在一些實施例中，蝕刻製程可以為過蝕刻(over-etch)，因此，第三凹部108延伸進磊晶源極/汲極區域92及/或閘極結構，且第三凹部108之底部可以與磊晶源極/汲極區域92及/或閘極結構（例如，處於相同水平高度或與基板距離相等）齊平或低於（例如，離基板更近）磊晶源極/汲極區域92及/或閘極結構。儘管第25B圖圖示第三凹部108為在相同橫截面暴露磊晶源極/汲極區域92及閘極結構，在各個實施例中，磊晶源極/汲極區域92及閘極結構可以暴露於不同的橫截面，從而減小後續形成的觸點的短路風險。
形成第三凹部108之後，在磊晶源極/汲極區域92上方形成矽化物區域110。在一些實施例中，矽化物區域110藉由以下方式形成：首先在磊晶源極/汲極區域92之暴露部分的上方沉積能夠與底下的磊晶源極/汲極區域92的半導體材料（例如，矽、矽鍺、鍺）發生反應的金屬（未圖示）來形成矽化物或鍺化物區域，金屬包含，例如，鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬，其他耐火金屬、稀土金屬或其合金，然後執行熱退火製程來形成矽化物區域110。然後藉由例如蝕刻製程移除所沉積金屬的未反應部分。儘管將矽化物區域110稱為矽化物區域，矽化物區域110也可以是鍺化物區域或矽鍺化物區域（例如，包含矽化物及鍺化物之區域）。在一實施例中，矽化物區域110包含矽化鈦(TiSi)，且具有大約2奈米至大約10奈米範圍內的厚度。
接著，在第26A圖至第26C圖中，在第三凹部108中形成觸點112及114（也可以稱為接觸栓塞）。觸點112及114之每一者可以包含諸如阻障層、擴散層及填充材料層之一或多個層。例如，在一些實施例中，觸點112及114之每一者包含阻障層及導電材料，且與底下的導電特徵（例如，圖示實施例中的閘電極102、閘電極127及/或矽化物區域110）電性耦合。觸點112與閘極電極102及127電性耦合且可以稱為閘極觸點，且觸點114與矽化物區域110電性耦合且可以稱為源極/汲極觸點。阻障層可以包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可以為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行諸如化學機械研磨之平坦化製程來從第二層間介電質106之表面移除過多的材料。
第27A圖、第27B圖及第27C圖為根據一些替代實施例的裝置的剖面圖。第27A圖圖示了第1圖所示的參考剖面A-A’。第27B圖圖示了第1圖所示的參考剖面B-B’。第27C圖圖示了第1圖所示的參考剖面C-C’。在第27A圖至第27C圖中，相對於第26A圖至第26C圖中的結構而言，類似的參考數字指示藉由類似製程形成的類似元件。儘管如此，第27A圖至第27C圖中，n型區域50N與p型區域50P中的通道區域包含相同的材料。例如，包含矽的第二奈米結構54為p型區域50P中的p型奈米片場效電晶體及n型區域50N中的n型奈米片場效電晶體提供通道區域。舉例而言，可以藉由以下方式形成第26A圖至第26C圖中的結構：同時自p型區域50P及n型區域50N移除第一奈米結構52來，圍繞p型區域50P中的第二奈米結構54沉積閘極介電層100及閘電極102，及圍繞n型區域50N中的第一奈米結構54沉積閘極介電層100及閘極遮罩104。
第28A圖、第28B圖、第28C圖、第28D圖及第28E圖為根據一些替代實施例的裝置的剖面圖。第28A圖圖示了第1圖所示的參考剖面A-A’。第28B圖圖示了第1圖所示的參考剖面B-B’。第28C圖圖示了第1圖所示的參考剖面C-C’。在第28A圖至第28C圖中，相對於第26A圖至第26C圖中的結構而言，類似的參考數字指示藉由類似製程形成的類似元件。儘管如此，在第28A圖第28C圖中，第一導電材料105與第二導電材料107之間不形成殘留物111。舉例而言，可以在氟處理109（參見第19A圖至第19B圖）期間使用的含氟前驅物不含金屬的情況下實現此點。例如，在含氟前驅物為三氟化氮的實施例中，可以不形成殘留物111。
各種實施例提供具有一經過氟處理的功函數金屬層的閘極堆疊。例如，氟處理可以包含在功函數金屬層上執行氟浸漬，氟浸漬亦可以將氟擴散至底下的閘極介電層（例如，高介電常數閘極介電層）中。結果，能夠將得到的電晶體的平帶電壓提高至接近功函數金屬層的金屬的頻帶邊緣，能夠降低得到的電晶體的臨界電壓，並且可以提高裝置性能。
在一些實施例中，一種半導體裝置包含第一奈米結構；第一奈米結構上方的第二奈米結構；圍繞第一奈米結構的第一高介電常數閘極介電層；圍繞第二奈米結構的第二高介電常數閘極介電層；及第一高閘極介電層及第二高介電常數閘極介電層上方的閘極電極。閘極電極包含第一功函數金屬；第一功函數金屬上方的第二功函數金屬；及第一功函數金屬與第二功函數金屬之間的界面處的第一金屬殘留物，其中第一金屬殘留物具有與第一功函數金屬的金屬元素不同的金屬元素。可選地，在一些實施例中，第一高介電常數閘極介電層及第二高介電常數閘極介電層之每一者包含氟。可選地，在一些實施例中，第一高介電常數閘極介電層更包含二氧化鉿，且第一高介電常數閘極介電層中氟與鉿的比例的範圍為0.015至0.2。可選地，在一些實施例中，第一奈米結構與第二奈米結構之間的區域中第一金屬殘留物的金屬元素與鉿的比例小於0.1。可選地，在一些實施例中，第一金屬殘留物的金屬元素為鎢。可選地，在一些實施例中，閘極電極在第一功函數金屬與第二功函數金屬之間的界面處更包含第二金屬殘留物，第二金屬殘留物與第一金屬殘留物具有相同的金屬元素，且第二金屬殘留物與第一金屬殘留物分隔。可選地，在一些實施例中，第一金屬殘留物的金屬元素與第二功函數金屬的金屬元素不同。可選地，在一些實施例中，閘極電極更包含：第二功函數金屬上方的黏合層；及黏合層上方的一填充金屬。
在一些實施例中，一種電晶體包含半導體基板上方的第一奈米結構；第一奈米結構上方的第二奈米結構；包圍第一奈米結構及第二奈米結構的閘極介電層，其中閘極介電層包含鉿及氟，且其中閘極介電層中氟與鉿的比例的範圍為0.015至0.2；及閘極介電層上方的閘極電極，其中閘極電極包含：第一p型功函數金屬；第一p型功函數金屬上方的第二p型功函數金屬；第二p型功函數金屬上方的黏合層；及黏合層上方的填充金屬。可選地，在一些實施例中，電晶體更包含第一p型功函數金屬與第二p型功函數金屬之間的界面處的金屬殘留物。可選地，在一些實施例中，金屬殘留物為鎢。可選地，在一些實施例中，第一p型功函數金屬包含氟，且第二p型功函數金屬具有的氟濃度低於第一p型功函數金屬。
在一些實施例中，一種製造半導體的方法包含：圍繞第一奈米結構及第二奈米結構沉積閘極介電層，第一奈米結構設置於第二奈米結構上方；在閘極介電層上方沉積第一p型功函數金屬，第一p型功函數金屬圍繞第一奈米結構及第二奈米結構設置；對第一p型功函數金屬執行氟處理；在執行氟處理之後，在第一p型功函數金屬上方沉積第二p型功函數金屬。可選地，在一些實施例中，氟處理為將第一p型功函數金屬的表面暴露於含氟前驅物的沉積製程。可選地，在一些實施例中，含氟前驅物為WFx 、NFx 、TiFx 、TaFx 或HfFx ，且x為1至6的範圍內的整數。可選地，在一些實施例中，氟處理在第一p型功函數金屬上形成金屬殘留物。可選地，在一些實施例中，氟處理不使用觸發與含氟前驅物發生氧化還原反應的化學品。可選地，在一些實施例中，在攝氏250度至攝氏475的範圍內的溫度下執行氟處理。可選地，在一些實施例中，執行氟處理的持續時間為1秒至15分鐘。可選地，在一些實施例中，氟處理包含向閘極介電層擴散氟。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的精神及範疇。
20:分隔標示 50:基板 50I:區域 50N:n型區域 50P:p型區域 51:第一半導體層 51A:第一半導體層 51B:第一半導體層 51C:第一半導體層 52:第一奈米結構 52A:第一奈米結構 52B:第一奈米結構 52C:第一奈米結構 53:第二半導體層 53A:第二半導體層 53B:第二半導體層 53C:第二半導體層 54:第二奈米結構 54A:第二奈米結構 54B:第二奈米結構 54C:第二奈米結構 55:奈米結構 64:多層堆疊 66:鰭 68:隔離區域 70:虛擬介電層 71:虛擬閘極介電質 72:虛擬閘極層 74:遮罩層 76:虛擬閘極 78:遮罩 80:第一間隔物層 81:第一間隔物 82:第二間隔物層 83:第二間隔物 86:第一凹部 88:側壁凹部 90:第一內間隔物 92:磊晶源極/汲極區域 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:接觸蝕刻終止層 96:第一層間介電質 98:第二凹部 100:閘極介電層 101:第一閘極介電層 102:閘電極 103:高介電常數閘極介電層 104:閘極遮罩 105:導電層 106:第二層間介電質 107:第二導電材料 107A:第一部分 107B:第二部分 107S:界面 108:第三凹部 109:氟處理 110:矽化物區域 111:殘留物 112:觸點 114:觸點 117:黏合層 119:填充金屬 121:導電層 123:阻障層 125:填充金屬 127:閘電極 130:開口 A-A’:橫截面 B-B’:橫截面 C-C’:橫截面 X-X’:接線 Y-Y’:接線
在與隨附圖式一起研讀時，根據以下詳細描述內容來可最佳地理解本揭露之態樣。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。 第1圖圖示根據一些實施例的奈米場效電晶體（nanostructure field-effect transistor；nano-FET）的實例的立體圖。 第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第12C圖、第12D圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、第22B圖、第22C圖、第22D圖、第23A圖、第23B圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖及第26C圖為根據一些實施例的製造奈米場效電晶體之中間階段的剖面圖。 第27A圖、第27B圖及第27C圖為根據一些實施例的奈米場效電晶體的剖面圖。 第28A圖、第28B圖、第28C圖、第28D圖及第28E圖為根據一些實施例的奈米場效電晶體的剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50:基板
50N:n型區域
50P:p型區域
52A:第一奈米結構
52B:第一奈米結構
52C:第一奈米結構
54A:第二奈米結構
54B:第二奈米結構
54C:第二奈米結構
68:隔離區域
102:閘電極
104:閘極遮罩
106:第二層間介電質
112:觸點
127:閘電極

Claims (20)

  1. 一種半導體裝置，包含： 一第一奈米結構； 一第二奈米結構，位於該第一奈米結構上方； 一第一高介電常數閘極介電層，圍繞該第一奈米結構； 一第二高介電常數閘極介電層，圍繞該第二奈米結構；及 一閘極電極，位於該第一高介電常數閘極介電層及該第二高介電常數閘極介電層上方，其中該閘極電極包含： 一第一功函數金屬； 一第二功函數金屬，位於該第一功函數金屬上方；及 一第一金屬殘留物，位於該第一功函數金屬與該第二功函數金屬之間的一界面處，其中該第一金屬殘留物具有與該第一功函數金屬的一金屬元素不同的一金屬元素。
  2. 如請求項1所述之半導體裝置，其中每一該第一高介電常數閘極介電層及該第二高介電常數閘極介電層包含氟。
  3. 如請求項2所述之半導體裝置，其中該第一高介電常數閘極介電層更包含二氧化鉿，且該第一高介電常數閘極介電層中氟與鉿的比例的範圍為0.015至0.2。
  4. 如請求項3所述之半導體裝置，其中該第一奈米結構與該第二奈米結構之間的一區域中該第一金屬殘留物的該金屬元素與鉿的比例小於0.1。
  5. 如請求項1所述之半導體裝置，其中該第一金屬殘留物的該金屬元素為鎢。
  6. 如請求項1所述之半導體裝置，其中該閘極電極在該第一功函數金屬與該第二功函數金屬之間的該界面處更包含一第二金屬殘留物，該第二金屬殘留物與該第一金屬殘留物具有一相同的金屬元素，且該第二金屬殘留物與該第一金屬殘留物分隔。
  7. 如請求項1所述之半導體裝置，其中該第一金屬殘留物的該金屬元素與該第二功函數金屬的一金屬元素不同。
  8. 如請求項1所述之半導體裝置，其中該閘極電極更包含： 一黏合層，位於該第二功函數金屬上方；及 一填充金屬，位於該黏合層上方。
  9. 一種電晶體，包含： 一第一奈米結構，位於一半導體基板上方； 一第二奈米結構，位於該第一奈米結構上方； 一閘極介電層，包圍該第一奈米結構及該第二奈米結構，其中該閘極介電層包含鉿及氟，且其中該閘極介電層中氟與鉿的比例的範圍為0.015至0.2；及 一閘極電極，位於該閘極介電層上方，其中該閘極電極包含： 一第一p型功函數金屬； 一第二p型功函數金屬，位於該第一p型功函數金屬上方； 一黏合層，位於該第二p型功函數金屬上方；及 一填充金屬，位於該黏合層上方。
  10. 如請求項9所述之電晶體，更包含一金屬殘留物，位於該第一p型功函數金屬與該第二p型功函數金屬之間的一界面處。
  11. 如請求項10所述之電晶體，其中該金屬殘留物為鎢。
  12. 如請求項9所述之電晶體，其中該第一p型功函數金屬包含氟，且該第二p型功函數金屬具有一氟濃度低於該第一p型功函數金屬。
  13. 一種製造半導體裝置的方法，包含： 沉積一閘極介電層以圍繞一第一奈米結構及一第二奈米結構，該第一奈米結構置於該第二奈米結構上方； 沉積一第一p型功函數金屬於該閘極介電層上方，該第一p型功函數金屬圍繞該第一奈米結構及該第二奈米結構設置； 對該第一p型功函數金屬執行一氟處理；及 在執行該氟處理之後，沉積一第二p型功函數金屬於該第一p型功函數金屬上方。
  14. 如請求項13所述之方法，其中該氟處理為將該第一p型功函數金屬的一表面暴露於一含氟前驅物的一沉積製程。
  15. 如請求項14所述之方法，其中該含氟前驅物為WFx、NFx、TiFx、TaFx或HfFx，且x為1至6的範圍內的整數。
  16. 如請求項15所述之方法，其中該氟處理在該第一p型功函數金屬上形成一金屬殘留物。
  17. 如請求項14所述之方法，其中該氟處理不使用觸發與該含氟前驅物發生一氧化還原反應的一化學品。
  18. 如請求項13所述之方法，其中在攝氏250度至攝氏475度的範圍內的溫度下執行該氟處理。
  19. 如請求項13所述之方法，其中執行該氟處理的持續時間為1秒至15分鐘。
  20. 如請求項17所述之方法，其中該氟處理包含向該閘極介電層擴散氟。
TW110103378A 2020-08-17 2021-01-29 半導體裝置、電晶體與半導體裝置的製造方法 TWI764548B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063066362P 2020-08-17 2020-08-17
US63/066,362 2020-08-17
US17/084,357 US11437474B2 (en) 2020-08-17 2020-10-29 Gate structures in transistors and method of forming same
US17/084,357 2020-10-29

Publications (2)

Publication Number Publication Date
TW202209496A true TW202209496A (zh) 2022-03-01
TWI764548B TWI764548B (zh) 2022-05-11

Family

ID=78786449

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110103378A TWI764548B (zh) 2020-08-17 2021-01-29 半導體裝置、電晶體與半導體裝置的製造方法

Country Status (5)

Country Link
US (3) US11437474B2 (zh)
KR (1) KR102447653B1 (zh)
CN (1) CN113764411A (zh)
DE (1) DE102020129544A1 (zh)
TW (1) TWI764548B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437474B2 (en) * 2020-08-17 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same
US11715670B2 (en) * 2021-07-09 2023-08-01 Taiwan Semiconductor Manufacturing Company Limited FIN field-effect transistor and method of forming the same
KR20230125448A (ko) 2022-02-21 2023-08-29 주식회사 엘지에너지솔루션 수요 반응 자원의 최적 운영을 위한 에너지 저장 시스템 및 이의 운영 방법

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4752925B2 (ja) 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
US20110095379A1 (en) 2009-10-28 2011-04-28 International Business Machines Corporation Scaling of metal gate with aluminum containing metal layer for threshold voltage shift
US8952458B2 (en) * 2011-04-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Gate dielectric layer having interfacial layer and high-K dielectric over the interfacial layer
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US10109534B2 (en) 2014-03-14 2018-10-23 Applied Materials, Inc. Multi-threshold voltage (Vt) workfunction metal by selective atomic layer deposition (ALD)
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
DE102016116310A1 (de) 2015-10-20 2017-04-20 Taiwan Semiconductor Manufacturing Co. Ltd. Atomlagenabscheidungsverfahren und strukturen davon
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9502307B1 (en) 2015-11-20 2016-11-22 International Business Machines Corporation Forming a semiconductor structure for reduced negative bias temperature instability
US10276690B2 (en) 2017-07-31 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10629679B2 (en) 2017-08-31 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US20190096679A1 (en) * 2017-09-22 2019-03-28 Globalfoundries Inc. Gate stack processes and structures
US10854459B2 (en) 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
US10497624B2 (en) 2017-09-29 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10468258B1 (en) 2018-06-12 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Passivator for gate dielectric
US10535523B1 (en) 2018-08-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Formation and in-situ etching processes for metal layers
US11088029B2 (en) 2018-09-26 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stack treatment
US11069793B2 (en) 2018-09-28 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance for gate-all-around device by forming extra inner spacers
KR102524803B1 (ko) * 2018-11-14 2023-04-24 삼성전자주식회사 소스/드레인 영역을 갖는 반도체 소자
US11264289B2 (en) * 2019-07-11 2022-03-01 Tokyo Electron Limited Method for threshold voltage tuning through selective deposition of high-K metal gate (HKMG) film stacks
US11462614B2 (en) 2019-08-30 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11664420B2 (en) 2019-12-26 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11437474B2 (en) * 2020-08-17 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same

Also Published As

Publication number Publication date
US11437474B2 (en) 2022-09-06
TWI764548B (zh) 2022-05-11
CN113764411A (zh) 2021-12-07
US20220052162A1 (en) 2022-02-17
US20240162303A1 (en) 2024-05-16
KR20220022085A (ko) 2022-02-24
US11916114B2 (en) 2024-02-27
DE102020129544A1 (de) 2022-02-17
KR102447653B1 (ko) 2022-09-26
US20220336591A1 (en) 2022-10-20

Similar Documents

Publication Publication Date Title
TWI764548B (zh) 半導體裝置、電晶體與半導體裝置的製造方法
US20240177998A1 (en) Transistor Gate Structure and Method of Forming
US20230282725A1 (en) Semiconductor Devices and Methods of Forming the Same
US11923414B2 (en) Semiconductor device and method
US20220238681A1 (en) Transistor Gates and Methods of Forming
TWI826836B (zh) 半導體裝置與其形成方法
KR20220116097A (ko) 나노-fet 반도체 디바이스 및 형성 방법
TWI821724B (zh) 電晶體、電晶體中的閘極結構及閘極結構之形成方法
TWI827221B (zh) 製造半導體裝置的方法和半導體裝置
TWI832300B (zh) 半導體裝置及其形成方法
TWI821740B (zh) 奈米片的氟摻入方法
US11404554B2 (en) Transistor gates and method of forming
US20230317859A1 (en) Transistor gate structures and methods of forming thereof
US20230066477A1 (en) Gate structures in transistors and method of forming same
KR20220164405A (ko) 반도체 게이트 및 이를 형성하는 방법