KR20220022085A - 트랜지스터의 게이트 구조와 그 형성 방법 - Google Patents

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치 온 추이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

디바이스는 제1 나노구조물; 상기 제1 나노구조물 위의 제2 나노구조물; 상기 제1 나노구조물 주위의 제1 하이-k(high-k) 게이트 유전체; 상기 제2 나노구조물 주위의 제2 하이-k 게이트 유전체; 및 상기 제1 및 제2 하이-k 게이트 유전체 위의 게이트 전극을 포함한다. 상기 게이트 전극은 제1 일함수(work function) 금속; 상기 제1 일함수 금속 위의 제2 일함수 금속; 및 상기 제1 일함수 금속과 상기 제2 일함수 금속 사이의 계면에 있는 제1 금속 잔여물을 포함하고, 상기 제1 금속 잔여물은 상기 제1 일함수 금속의 금속 원소와 상이한 금속 원소를 가진다.

Description

트랜지스터의 게이트 구조와 그 형성 방법{GATE STRUCTURES IN TRANSISTORS AND METHOD OF FORMING SAME}
우선권 주장 및 상호 참조
본 출원은 2020년 8월 17일에 출원된 미국 가출원 No. 63/066,362 의 이익을 주장하며, 이 출원은 여기에 참조로 편입된다.
반도체 디바이스는, 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용분야에 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연 또는 유전체 층, 전도성 층 및 반도체 재료 층을 순차적으로 성막하고, 그 위에 회로 구성요소 및 소자를 형성하기 위해 리소그래피를 사용하여 다양한 재료 층들을 패터닝함으로써 제조된다.
반도체 산업은 최소 피쳐(minimum feature) 크기를 지속적으로 감소시킴으로써 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 개선해 왔고, 이는 주어진 영역에 더 많은 부품이 집적될 수 있게 허용했다. 그러나 최소 피쳐 크기가 줄어듦에 따라 해결해야 할 추가적인 문제가 발생했다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피쳐들(features)이 일정 비율로 도시된 것은 아님에 주의하여야 한다. 실제로 설명의 명확성을 위해 다양한 피쳐들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1은 일부 실시형태에 따른 3 차원 뷰의 나노구조물 전계-효과 트랜지스터(나노-FET)의 실시예를 도시한다.
도 2, 3, 4, 5, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 11b, 11c, 12a, 12b, 12c, 12d, 13a, 13b, 13c , 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 22c, 22d, 23a, 23b, 24a, 24b, 24c, 25a, 25b, 25c, 26a, 26b 및 26c는 일부 실시형태에 따른 나노-FET의 제조에서 중간 단계의 단면도이다.
도 27a, 27b 및 27c는 일부 실시형태에 따른 나노-FET의 단면도이다.
도 28a, 28b, 28c, 28d 및 28e는 일부 실시형태에 따른 나노-FET의 단면도이다.
다음의 개시는 발명의 다양한 피쳐들(features)을 구현하기 위한, 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 컴포넌트 및 배열의 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 예를 들면, 뒤따르는 설명에서 제1 피쳐를 제2 피쳐 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 제1 및 제2 피쳐가 직접 접촉하지 않도록 추가적인 피쳐가 상기 제1 피쳐와 제2 피쳐 사이에 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시형태 및/또는 구성 간의 관계를 결정하는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)"등과 같은 공간적으로 상대적인 용어들이, 도면에 도시된 바와 같이 한 구성요소 또는 피쳐의 다른 구성요소(들) 또는 피쳐(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향(orientation)에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 배향(90도 회전되거나 다른 방향으로)될 수 있으며, 여기서 사용된 공간적으로 상대적인 설명어구(descriptors)는 그에 따라 유사하게 해석될 수 있다.
다양한 실시형태가 불소 처리된 일함수 금속(work function metal)(WFM) 층을 갖는 게이트 스택을 제공한다. 예를 들어, 불소 처리는 WFM 층 상에 불소 침지(soak)를 수행하는 것을 포함할 수 있으며, 이는 불소를 하부의 게이트 유전체(예를 들어, 하이-k(high-k) 게이트 유전체)로 확산시킬 수도 있다. 그 결과, 제조된 트랜지스터의 플랫밴드(flatband) 전압(VFB)이 WFM 층의 금속의 밴드 에지 쪽으로 증가될 수 있고, 제조된 트랜지스터의 문턱 전압이 감소될 수 있으며, 디바이스 성능이 개선될 수 있다.
도 1은 일부 실시형태에 따른 3 차원 뷰의 나노-FET(예를 들어, 나노와이어 FET, 나노시트 FET 등)의 실시예를 도시한다. 상기 나노-FET는 기판(50)(예를 들어, 반도체 기판) 상의 핀(66) 위에 나노구조물(55)(예를 들어, 나노시트, 나노와이어 등)을 포함하며, 여기서 상기 나노구조물(55)은 나노-FET에 대해 채널 영역으로 작용한다. 나노구조물(55)은 p-형 나노구조물, n-형 나노구조물, 또는 이들의 조합을 포함할 수 있다. 격리 영역(68)이 인접한 핀들(66) 사이에 배치되며, 이들은 이웃하는 격리 영역들(68) 사이로부터 그 위로 돌출될 수 있다. 격리 영역(68)은 본 명세서에서 사용되는 바와 같이 기판(50)과 분리되어 있는 것으로 설명/도시되지만, 용어 "기판"은 반도체 기판 단독 또는 반도체 기판과 격리 영역의 조합을 지칭할 수 있다. 부가적으로, 핀(66)의 하부는 기판(50)과 단일의 연속 재료인 것으로 도시되어 있지만, 핀(66)의 하부 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀(66)은 이웃하는 격리 영역들(68) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체(100)는 핀(66)의 상부 표면 위에 있고 나노구조물(55)의 상부 표면, 측벽 및 하부 표면을 따라 있다. 게이트 전극(102)은 게이트 유전체(100) 위에 있다. 에피택셜 소스/드레인 영역(92)은 게이트 유전체 층(96) 및 게이트 전극(98)의 반대 측면들(opposing sides) 상의 핀(66) 상에 배치된다.
도 1은 이후 도면들에서 사용되는 기준 단면을 추가로 예시한다. 단면 A-A'는 게이트 전극(102)의 길이방향 축을 따라, 그리고 예를 들면, 나노-FET의 에피택셜 소스/드레인 영역(90) 사이의 전류 흐름 방향에 수직인 방향으로 있다. 단면 B-B'는 단면 A-A'에 수직이고, 나노-FET의 핀(66)의 길이방향 축에 평행하며, 그리고 예를 들면, 나노-FET의 에피택셜 소스/드레인 영역(90) 사이의 전류 흐름 방향으로 있다. 단면 C-C'는 단면 A-A'와 평행하며, 나노-FET의 에피택셜 소스/드레인 영역들을 통해 연장된다. 후속 도면들은 명확성을 위해 이러한 기준 단면을 참조한다.
본 명세서에서 논의된 일부 실시형태는 게이트-라스트(gate-last process) 프로세스를 사용하여 형성된 나노-FET의 맥락에서 논의된다. 다른 실시형태에서, 게이트-퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시형태는 평면 FET 또는 핀 전계-효과 트랜지스터(FinFET)와 같은 평면 디바이스에서 사용되는 측면들을 고려한다.
도 2 내지 26c는 일부 실시형태에 따른 나노-FET의 제조에서 중간 단계의 단면도이다. 도 2 내지 5, 6a, 13a, 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a, 25a, 26a, 27a 및 28a는 도 1에 설명된 기준 단면 A-A'를 도시한다. 도 6b, 7b, 8b, 9b, 10b, 11b, 11c, 12b, 12d, 13b, 14b, 15b, 16b, 17b, 18b, 19b, 20b, 21b, 22b, 23b, 24b, 25b, 26b, 27b 및 28b는 도 1에 도시된 기준 단면 B-B'를 도시한다. 도 7a, 8a, 9a, 10a, 11a, 12a, 12c, 13c, 24c, 25c, 26c, 27c 및 28c는 도 1에 도시된 기준 단면 C-C'를 도시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판 일 수 있고, 이는 (예를 들어, p-형 또는 n-형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층에 형성된 반도체 재료 층이다. 절연체 층은 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 실리콘 옥사이드 층, 등일 수 있다. 절연체 층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 그래디언트(gradient) 기판과 같은 다른 기판들도 사용될 수 있다. 일부 실시형태에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 카바이드(silicon carbide), 갈륨 아세나이드(gallium arsenide), 갈륨 포스파이드(gallium phosphide), 인듐 포스파이드(indium phosphide), 인듐 아세나이드(indium arsenide) 및/또는 인듐 안티모나이드(indium antimonide)를 포함하는 화합물 반도체; 실리콘-게르마늄(silicon-germanium), 갈륨 아세나이드 포스파이드(gallium arsenide phosphide), 알루미늄 인듐 아세나이드(aluminum indium arsenide), 알루미늄 갈륨 아세나이드(aluminum gallium arsenide), 갈륨 인듐 아세나이드(gallium indium arsenide), 갈륨 인듐 포스파이드(gallium indium phosphide) 및/또는 갈륨 인듐 아세나이드 포스파이드(gallium indium arsenide phosphide)를 포함하는 합금 반도체; 또는 이들의 조합, 을 포함할 수 있다.
기판(50)은 n-타입 영역(50N) 및 p-타입 영역(50P)을 갖는다. n-타입 영역(50N)은 NMOS 트랜지스터, 예를 들어 n-타입 나노-FET와 같은 n-타입 디바이스를 형성하기 위한 것일 수 있고, p-타입 영역(50P)은 PMOS 트랜지스터, 예를 들어 p-타입 나노-FET와 같은 p-타입 디바이스를 형성하기 위한 것일 수 있다. n-타입 영역(50N)은 (디바이더(divider)(20)에 의해 도시된 바와 같이) p-타입 영역(50P)과 물리적으로 분리될 수 있으며, 임의의 수의 디바이스 피쳐(features)(예를 들어, 다른 활성 디바이스, 도핑된 영역, 격리 구조 등)가 n-타입 영역(50N)과 p-타입 영역(50P) 사이에 배치될 수 있다. 하나의 n-타입 영역(50N)과 하나의 p-타입 영역(50P)이 도시되어 있지만, 임의의 수의 n-타입 영역(50N) 및 p-타입 영역(50P)이 제공될 수 있다. 일부 실시형태에서, 하나 이상의 웰(well) 및/또는 안티-펀치 쓰루(anti-punch through)(ATP) 층이 하나 이상의 적절한 주입(implantation) 단계를 통해 기판(50)에 형성될 수 있다.
또한 도 2에서, 다층 스택(64)이 기판(50) 위에 형성된다. 다층 스택(64)은 제1 반도체 층(51A-C)(집합적으로 제1 반도체 층(51)이라고 함) 및 제2 반도체 층(53A-C)(집합적으로 제2 반도체 층(53)이라고 함)의 교번하는(alternating) 층들을 포함한다. 예시 목적에서 그리고 아래에서 더 상세히 설명되는 바와 같이, p-타입 영역(50P)에서 나노-FET의 채널 영역을 형성하기 위해, 제2 반도체 층(53)은 제거될 것이고 제1 반도체 층(51)은 패터닝 될 것이다. 또한, n-타입 영역(50N)에서 나노-FET의 채널 영역을 형성하기 위해, 제1 반도체 층(51)은 제거될 것이고 제2 반도체 층(53)은 패터닝 될 것이다. 그렇지만, 일부 실시형태에서는 n-타입 영역(50N)에서 나노-FET의 채널 영역을 형성하기 위해 제1 반도체 층(51)은 제거될 수 있고 제2 반도체 층(53)은 패터닝 될 수 있으며, p-타입 영역(50P)에서 나노-FET의 채널 영역을 형성하기 위해 제2 반도체 층(53)은 제거될 수 있고 제1 반도체 층(51)은 패터닝 될 수 있다.
또 다른 실시형태에서는, n-타입 영역(50N) 및 p-타입 영역(50P) 모두에서 나노-FET의 채널 영역을 형성하기 위해, 제1 반도체 층(51)은 제거될 수 있으며, 제2 반도체 층(53)은 패터닝 될 수 있다. 다른 실시형태에서는, n-타입 영역(50N) 및 p-타입 영역(50P) 모두에서 나노-FET의 채널 영역을 형성하기 위해, 제 2 반도체 층(53)이 제거될 수 있고, 제1 반도체 층(51)이 패터닝 될 수 있다. 이러한 실시형태에서, n-타입 영역(50N) 및 p-타입 영역(50P) 모두에서의 채널 영역은 동일한 재료 조성(예를 들어, 실리콘 등)을 가지며 동시에 형성될 수 있다. 도 26a, 26b 및 27c는, 예를 들어 p-타입 영역(50P) 및 n-타입 영역(50N) 모두에서의 채널 영역이 실리콘을 포함하는, 그와 같은 실시형태로부터 제조되는 구조를 도시한다.
예시 목적에서, 다층 스택(64)은 제1 반도체 층(51) 및 제2 반도체 층(53) 각각에 대해 3 개의 층을 포함하는 것으로 도시된다. 일부 실시형태에서, 다층 스택(64)은 임의의 수의 제1 반도체 층(51) 및 제2 반도체 층(53)을 포함할 수 있다. 다층 스택(64)의 각각의 층은 화학 기상 성막(CVD), 원자 층 성막(ALD), 기상 에피택시(VPE), 분자 빔 에피택시(MBE) 등과 같은 프로세스를 사용하여 에피택셜하게(epitaxially) 성장될 수 있다. 다양한 실시형태에서, 제1 반도체 층(51)은 실리콘 게르마늄 등과 같은 p-타입 나노-FET에 적합한 제1 반도체 재료로 형성될 수 있고, 제2 반도체 층(53)은 실리콘, 실리콘 카본 등과 같은 n-타입 나노-FET에 적합한 제2 반도체 재료로 형성될 수 있다. 예시 목적에서, 다층 스택(64)은 p-타입 나노-FET에 적합한 최하부 반도체 층을 가지는 것으로 도시된다. 일부 실시형태에서, 다층 스택(64)은 최하부 층이 n-타입 나노-FET에 적합한 반도체 층이 되도록 형성될 수 있다.
제1 반도체 재료 및 제2 반도체 재료는 서로에 대해 높은 에칭 선택비(high-etch selectivity)를 갖는 재료일 수 있다. 따라서, n-타입 영역(50N)에서 제1 반도체 재료의 제1 반도체 층(51)은 제2 반도체 재료의 제2 반도체 층(53)을 크게 제거함이 없이 제거될 수 있고, 이에 의해 제2 반도체 층(53)이 n-타입 NSFETS의 채널 영역을 형성하도록 패터닝되는 것을 허용한다. 유사하게, p-타입 영역(50P)에서 제2 반도체 재료의 제2 반도체 층(53)은 제1 반도체 재료의 제1 반도체 층(51)을 크게 제거함이 없이 제거될 수 있고, 이에 의해 제1 반도체 층(51)이 p-타입 NSFETS의 채널 영역을 형성하도록 패터닝 되는 것을 허용한다. 다른 실시형태에서, n-타입 영역(50N) 및 p-타입 영역(50P)에서의 채널 영역은 동시에 형성될 수 있고, 실리콘, 실리콘 게르마늄 등과 같은 동일한 재료 조성을 가질 수 있다. 도 27a, 27b 및 27c는, 예를 들어 p-타입 영역(50P) 및 n-타입 영역(50N) 모두의 채널 영역이 실리콘을 포함하는, 그와 같은 실시형태로부터 제조되는 구조를 도시한다.
이제 도 3을 참조하면, 일부 실시형태에 따라, 핀(66)이 기판(50)에 형성되고 나노구조물(55)이 다층 스택(64)에 형성된다. 일부 실시형태에서, 나노구조물(55) 및 핀(66)은 다층 스택(64) 및 기판(50)에 트렌치를 에칭함으로써, 다층 스택(64) 및 기판(50)에 각각 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch)(RIE), 중성빔 에칭(neutral beam etch)(NBE) 등, 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스 일 수 있다. 에칭은 이방성(anisotropic) 일 수 있다. 다층 스택(64)의 에칭에 의한 나노구조물(55)의 형성은, 제1 반도체 층(51)으로부터 제1 나노구조물(52A-C)(집합적으로 제1 나노구조물(52)라고 함)을 더 정의하고 제2 반도체 층(53)으로부터 제2 나노구조물(54A-C)(집합적으로 제2 나노구조물(54)라고 함)을 정의할 수 있다. 제1 나노구조물(52) 및 제2 나노구조물(54)은 집합적으로 나노구조물(55)로 지칭될 수 있다.
핀(66) 및 나노구조물(55)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(66) 및 나노구조물(55)은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝 될 수 있다. 일반적으로, 이중-패터닝 또는 다중-패터닝 프로세스는 포토리소그래피와 자기-정렬(self-aligned) 프로세스를 결합하여, 예를 들어 다른 단일의, 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있게 한다. 예를 들어, 일 실시형태에서, 희생 층(sacrificial layer)이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서가 자기-정렬 프로세스를 사용하여 패터닝된 희생 층과 나란히 형성된다. 그 다음 희생 층은 제거되고, 남아 있는 스페이서가 핀(66)을 패터닝하는데 사용될 수 있다.
도 3은 예시 목적에서 n-타입 영역(50N) 및 p-타입 영역(50P) 내에 핀(66)이 실질적으로 동일한 폭을 갖는 것으로 도시한다. 일부 실시형태에서, n-타입 영역(50N)의 핀(66)의 폭은 p-타입 영역(50P)의 핀(66)보다 더 크거나 더 얇을 수 있다. 또한, 핀(66) 및 나노구조물(55) 각각이 전체적으로 일정한 폭을 갖는 것으로 도시되어 있지만, 다른 실시형태에서, 핀(66) 및/또는 나노구조물(55) 각각의 폭이 기판(50)을 향한 방향으로 연속적으로 증가하도록, 핀(66) 및/또는 나노구조물(55)은 테이퍼진 측벽을 가질 수 있다. 이러한 실시형태에서, 각각의 나노구조물(55)은 상이한 폭을 가질 수 있고 사다리꼴 형상 일 수 있다.
도 4에서, 얕은 트렌치 격리(shallow trench isolation)(STI) 영역(68)이 핀(66)에 인접하게 형성된다. STI 영역(68)은 기판(50), 핀(66) 및 나노구조물(55) 위에 그리고 인접한 핀들(66) 사이에 절연 재료를 성막함으로써 형성될 수 있다. 절연 재료는 실리콘 옥사이드와 같은 산화물(oxide), 질화물(nitride) 등, 또는 이들의 조합일 수 있으며, 고밀도 플라즈마(high-density plasma) CVD(HDP-CVD), 유동성(flowable) CVD(FCVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 기타 절연 재료가 사용될 수 있다. 도시된 실시형태에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 옥사이드 이다. 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 일 실시형태에서, 과잉의 절연 재료가 나노구조물(55)을 덮도록 절연 재료가 형성된다. 절연 재료는 단일 층으로 도시되어 있지만, 일부 실시형태는 다중 층을 사용할 수 있다. 예를 들어, 일부 실시형태에서는, 라이너(별도로 도시되지 않음)가 먼저 기판(50), 핀(66) 및 나노구조물(55)의 표면을 따라 형성될 수 있다. 그 후, 위에서 논의된 것과 같은 충전 물질(fill material)이 상기 라이너 위에 형성될 수 있다.
그 다음 제거 프로세스가 절연 재료에 적용되어 나노구조물(55) 위의 과잉 절연 재료를 제거한다. 일부 실시형태에서, 화학적 기계적 연마(chemical mechanical polish)(CMP), 에치-백(etch-back) 프로세스, 이들의 조합과 같은 평탄화 프로세스 등이 사용될 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후 나노구조물(55)과 절연 재료의 상부 표면이 평평하게(level) 되도록 나노구조물(55)을 노출시킨다.
그 다음, 절연 재료는 리세스되어(recessed) STI 영역(68)을 형성한다. 절연 재료는 영역(50N) 및 영역(50P)에서 핀(66)의 상부 부분이 인접한 STI 영역들(68) 사이에서 돌출되도록 리세스 된다. STI 영역(68)의 상부 표면은 도시된 바와 같이 평평한 표면, 볼록한 표면, (디싱(dishing)과 같이) 오목한 표면, 또는 이들의 조합을 가질 수 있다. STI 영역(68)의 상부 표면은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. STI 영역(68)은 절연 재료의 재료에 대해 선택적인 것과 같이, 허용 가능한 에칭 프로세스를 사용하여 리세스 될 수 있다(예를 들어, 핀(66) 및 나노구조물(55)의 재료보다 더 빠른 속도로 절연 재료의 재료를 에칭함). 예를 들어, 희석된 하이드로플루오릭(dilute hydrofluoric)(dHF) 산을 이용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 4와 관련하여 위에서 설명된 프로세스는 핀(66) 및 나노구조물(55)이 형성될 수 있는 방법에 대한 하나의 예시일 뿐이다. 일부 실시형태에서, 핀(66) 및/또는 나노구조물(55)은 마스크 및 에피택셜 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 통해 에칭되어 하부의 기판(50)을 노출시킬 수 있다. 에피택셜 구조가 트렌치에서 에피택셜 성장될 수 있고, 에피택셜 구조가 유전체 층으로부터 돌출되어 핀(66) 및/또는 나노구조물(55)을 형성하도록 유전체 층은 리세스 될 수 있다. 에피택셜 구조는 제1 반도체 재료 및 제2 반도체 재료와 같이, 위에서 논의된 교번하는 반도체 재료를 포함할 수 있다. 에피택셜 구조가 에피택셜하게 성장되는 일부 실시형태에서, 에피택셜하게 성장된 재료는 성장 중에 인 사이튜(in situ)로 도핑될 수 있으며, 이는 비록 인 사이튜 및 주입(implantation) 도핑이 함께 사용될 수 있기는 하지만, 사전 및/또는 후속 주입을 필요없게 할 수 있다.
추가적으로, 단지 예시목적에서, 제1 반도체 층(51)(및 생성된 나노구조물(52)) 및 제2 반도체 층(53)(및 생성된 나노구조물(54))은 p-타입 영역(50P) 및 n-타입 영역(50N)에서 동일한 재료를 포함하는 것으로 예시되고 논의된다. 따라서, 일부 실시형태에서, 제1 반도체 층(51) 및 제2 반도체 층(53) 중 하나 또는 둘 모두는 p-타입 영역(50P) 및 n-타입 영역(50N)에서 상이한 재료이거나 상이한 순서로 형성될 수 있다.
또한 도 4에서, 적절한 웰(wells)(별도로 도시되지 않음)이 핀(66), 나노구조물(55) 및/또는 STI 영역(68)에 형성될 수 있다. 상이한 웰 타입을 갖는 실시형태에서는, n-타입 영역(50N) 및 p-타입 영역(50P)에 대해 상이한 주입 단계가 포토레지스트 또는 다른 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 n-타입 영역(50N) 및 p-타입 영역(50P)에서 핀(66) 및 STI 영역(68) 위에 형성될 수 있다. 포토레지스트는 p-타입 영역(50P)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온(spin-on) 기술을 사용하여 형성될 수 있으며 허용 가능한 포토리소그래피 기술을 사용하여 패터닝 될 수 있다. 포토레지스트가 패터닝되면, p-타입 영역(50P)에 n-타입 불순물 주입이 수행되며, 포토레지스트는 n-타입 불순물이 n-타입 영역(50N)에 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. n-타입 불순물은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위의 농도로 상기 영역에 주입된 인(phosphorus), 비소(arsenic), 안티몬(antimony) 등 일 수 있다. 주입 후에 포토레지스트는 허용 가능한 애싱(ashing) 프로세스 등에 의해 제거된다.
p-타입 영역(50P)에 대한 주입 이후 또는 이전에, 포토레지스트 또는 다른 마스크(별도로 도시되지 않음)가 p-타입 영역(50P) 및 n-타입 영역(50N)의 핀(66), 나노구조물(55) 및 STI 영역(68) 위에 형성된다. 포토레지스트는 n-타입 영역(50N)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있으며 허용 가능한 포토리소그래피 기술을 사용하여 패터닝 될 수 있다. 포토레지스트가 패터닝되면, n-타입 영역(50N)에 p-타입 불순물 주입이 수행될 수 있으며, 포토레지스트는 p-타입 불순물이 p-타입 영역(50P)에 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. p-타입 불순물은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위의 농도로 상기 영역에 주입된 붕소(boron), 불화 붕소(boron fluoride), 인듐(indium) 등 일 수 있다. 주입 후에 포토레지스트는 허용가능한 애싱 프로세스 등에 의해 제거될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에 대한 주입 후에, 주입 손상을 회복하고 주입된 p-타입 및/또는 n-타입 불순물을 활성화하기 위해 어닐링이 수행될 수 있다. 일부 실시형태에서, 에피택셜 핀의 성장된 재료는 성장 중에 인 사이튜로 도핑될 수 있으며, 이는 비록 인 사이튜 및 주입 도핑이 함께 사용될 수 있기는 하지만, 주입을 필요없게 할 수 있다.
도 5에서, 더미(dummy) 유전체 층(70)이 핀(66) 및/또는 나노구조물(55) 상에 형성된다. 더미 유전체 층(70)은 예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드, 이들의 조합 등 일 수 있고, 허용 가능한 기술에 따라 성막되거나 열적 성장(thermally grown)될 수 있다. 더미 게이트 층(72)이 더미 유전체 층(70) 위에 형성되고, 마스크 층(74)이 더미 게이트 층(72) 위에 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 성막된 다음, 예를 들어 CMP 등에 의해 평탄화 될 수 있다. 마스크 층(74)은 더미 게이트 층(72) 위에 성막될 수 있다. 더미 게이트 층(72)은 전도성 또는 비-전도성 재료일 수 있고, 비정질 실리콘, 다결정-실리콘(폴리실리콘), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물(metallic nitrides), 금속 규화물(metallic silicides), 금속 산화물(metallic oxides) 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(72)은 물리 기상 성막(PVD), CVD, 스퍼터 성막, 또는 선택된 재료를 성막하기 위한 다른 기술에 의해 성막될 수 있다. 더미 게이트 층(72)은 격리 영역의 에칭으로부터 높은 에칭 선택비를 갖는 기타 재료로 제조될 수 있다. 마스크 층(74)은 예를 들어, 실리콘 나이트라이드(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride) 등을 포함할 수 있다. 이 실시예에서, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)은 n-타입 영역(50N) 및 p-타입 영역(50P)에 걸쳐 형성된다. 단지 예시적인 목적에서, 더미 유전체 층(70)은 핀(66) 및 나노구조물(55) 만을 덮는 것으로 도시되어 있음을 언급한다. 일부 실시형태에서, 더미 유전체 층(70)은 더미 유전체 층(70)이 STI 영역(68)을 덮어, 더미 유전체 층(70)이 더미 게이트 층(72)과 STI 영역(68) 사이에서 연장되도록 성막될 수 있다.
도 6a 내지 18b는 실시예 디바이스의 제조에 있어서 다양한 추가적인 단계를 도시한다. 도 6a, 7a, 8a, 9a, 10a, 11a, 12a, 12c, 13a, 13c, 14a 및 15a는 영역(50N) 또는 영역(50P)에서의 피쳐(features)를 도시한다. 도 6a 및 6b에서, 마스크 층 (74)(도 5 참조)은 마스크(78)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝 될 수 있다. 그 다음 마스크(78)의 패턴은 더미 게이트 층(72) 및 더미 유전체 층(70)으로 전사되어 각각 더미 게이트(76) 및 더미 게이트 유전체(71)를 형성한다. 더미 게이트(76)는 핀(66)의 각각의 채널 영역을 덮는다. 마스크(78)의 패턴은 각각의 더미 게이트(76)를 인접한 더미 게이트(76)로부터 물리적으로 분리하는데 사용될 수 있다. 더미 게이트(76)는 또한 각각의 핀(66)의 길이 방향에 실질적으로 수직한 길이 방향을 가질 수 있다.
도 7a 및 7b에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)이 각각도 6a 및 6b에 도시된 구조 위에 형성된다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 이후에 자기-정렬 소스/드레인 영역을 형성하기 위한 스페이서로서 작용하도록 패터닝 될 것이다. 도 7a 및 7b에서, 제1 스페이서 층(80)은 STI 영역(68)의 상부 표면; 핀(66), 나노구조물(55) 및 마스크(78)의 상부 표면 및 측벽; 및 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에 형성된다. 제2 스페이서 층(82)은 제1 스페이서 층(80) 위에 성막된다. 제1 스페이서 층(80)은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride) 등으로, 열 산화(thermal oxidation)와 같은 기술을 사용하거나 CVD, ALD 등에 의해 성막되어 형성될 수 있다. 제2 스페이서 층(82)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등과 같이, 제1 스페이서 층(80)의 재료와 상이한 에칭 속도(etch rate)를 갖는 재료로 형성될 수 있으며, CVD, ALD 등으로 성막될 수 있다.
제1 스페이서 층(80)이 형성된 후 및 제2 스페이서 층(82)을 형성하기 전에, 저농도 도핑 소스/드레인(lightly doped source/drain)(LDD) 영역(별도로 도시되지 않음)에 대한 주입이 수행될 수 있다. 도 4에서 위에서 논의된 주입(implants)과 유사한, 상이한 디바이스 타입을 갖는 실시형태에서, 포토레지스트와 같은 마스크가, p-타입 영역(50P)은 노출시키는 한편, n-타입 영역(50N) 위에 형성될 수 있고, 적절한 타입(예를 들어, p-타입)의 불순물이 p-타입 영역(50P)에서 노출된 핀(66) 및 나노구조물(55)에 주입될 수 있다. 그 다음 마스크가 제거될 수 있다. 이후, 포토레지스트와 같은 마스크가, n-타입 영역(50N)은 노출시키는 한편, p-타입 영역(50P) 위에 형성될 수 있고, 적절한 타입의 불순물(예를 들어, n-타입)이 n-타입 영역(50N)에서 노출된 핀(66) 및 나노구조물(55)에 주입될 수 있다. 그 다음 마스크가 제거될 수 있다. n-타입 불순물은 전술한 n-타입 불순물 중 임의의 것일 수 있고, p-타입 불순물은 전술한 p-타입 불순물 중 임의의 것일 수 있다. 저농도 도핑 소스/드레인 영역은 약 1x1015 atoms/cm3 내지 약 1x1019 atoms/cm3 범위의 불순물 농도를 가질 수 있다. 어닐링이 주입 손상을 회복하고 주입된 불순물을 활성화하는데 사용될 수 있다.
도 8a 및 8b에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 제1 스페이서(81) 및 제2 스페이서(83)를 형성하기 위해 에칭된다. 아래에서 더 상세히 논의되는 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 자기-정렬되는 후속적으로 형성되는 소스 드레인 영역에 작용할 뿐만 아니라, 후속 처리 동안 핀(66) 및/또는 나노구조물(55)의 측벽을 보호한다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 등방성(isotropic) 에칭 프로세스(예: 습식 에칭 프로세스), 이방성(anisotropic) 에칭 프로세스(예: 건식 에칭 프로세스) 등과 같은, 적절한 에칭 프로세스를 사용하여 에칭될 수 있다. 일부 실시형태에서, 제2 스페이서 층(82)의 재료는 제1 스페이서 층(80)의 재료와 상이한 에칭 속도를 가져서, 제2 스페이서 층(82)을 패터닝할 때 제1 스페이서 층(80)은 에칭 정지층으로 작용할 수 있고, 제1 스페이서 층(80)을 패터닝할 때 제2 스페이서 층(82)은 마스크 역할을 할 수 있다. 예를 들어, 제2 스페이서 층(82)은 이방성 에칭 프로세스를 사용하여 에칭될 수 있으며, 여기서 제1 스페이서 층(80)은 에칭 정지층 역할을 하고, 제2 스페이서 층(82)의 남아 있는 부분은 도 8a에 도시된 바와 같이 제2 스페이서(83)를 형성한다. 그 후, 상기 제2 스페이서(83)는 제1 스페이서 층(80)의 노출된 부분을 에칭하는 동안 마스크로서 작용하여, 이에 의해 도 8a에 도시된 바와 같은 제1 스페이서(81)를 형성한다.
도 8a에 도시된 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 핀(66) 및/또는 나노구조물(55)의 측벽 상에 배치된다. 도 8b에 도시된 바와 같이, 일부 실시형태에서, 제2 스페이서 층(82)은 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위로부터 제거될 수 있고, 제1 스페이서(81)는 마스크(78), 더미 게이트(76) 및 더미 유전체 층(60)의 측벽 상에 배치된다. 다른 실시형태에서, 제2 스페이서 층(82)의 일 부분은 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위에 남아 있을 수 있다.
상기 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명한다는 점이 언급된다. 다른 프로세스 및 순서가 사용될 수 있다. 예를 들어, 더 적거나 추가적인 스페이서가 사용될 수 있고, 다른 순서의 단계가 사용될 수 있고(예를 들어, 제1 스페이서(81)는 제2 스페이서 층(82)을 성막하기 전에 패터닝 될 수 있음), 추가적인 스페이서가 형성 및 제거될 수 있다. 더욱이, n-타입 및 p-타입 디바이스가 상이한 구조 및 단계를 사용하여 형성될 수 있다.
도 9a 및 9b에서, 일부 실시형태에 따라, 제1 리세스(86)가 핀(66), 나노구조물(55) 및 기판(50)에 형성된다. 에피택셜 소스/드레인 영역은 후속적으로 제1 리세스(86)에 형성될 것이다. 제1 리세스(86)는 제1 나노구조물(52) 및 제2 나노구조물(54)을 통해 기판(50)으로 연장될 수 있다. 도 9a에 도시된 바와 같이, STI 영역(58)의 상부 표면은 제1 리세스(86)의 하부 표면과 평평할 수 있다. 다양한 실시형태에서, 핀(66)은 제1 리세스(86)의 하부 표면이 STI 영역(68)의 상부 표면 아래에 배치 등 되도록 에칭될 수 있다. 제1 리세스(86)는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여, 핀(66), 나노구조물(55) 및 기판(50)을 에칭함으로써 형성될 수 있다. 제1 스페이서(81), 제2 스페이서(83) 및 마스크(78)는 제1 리세스(86)를 형성하는데 사용되는 에칭 프로세스 동안 핀(66), 나노구조물(55) 및 기판(50)의 부분들을 마스크한다. 단일 에칭 프로세스 또는 다중 에칭 프로세스가 나노구조물(55) 및/또는 핀(66)의 각 층을 에칭하는데 사용될 수 있다. 제1 리세스(86)가 원하는 깊이에 도달한 후에 제1 리세스(86)의 에칭을 중지하기 위해 시한 에칭(timed etch) 프로세스가 사용될 수 있다.
도 10a 및 10b에서, 제1 리세스(86)에 의해 노출된 제1 반도체 재료(예를 들어, 제1 나노구조물(52))로 형성된 다층 스택(64)의 층들의 측벽 부분들이 에칭되어 n-타입 영역(50N)에서 측벽 리세스(88)를 형성하고, 제1 리세스(86)에 의해 노출된 제2 반도체 재료(예를 들어, 제2 나노구조물(54))로 형성된 다층 스택(56)의 층들의 측벽 부분들이 에칭되어 p-타입 영역(50N)에서 측벽 리세스(88)를 형성한다. 도 10b에서는 리세스(88) 내의 제1 나노구조물(52) 및 제2 나노구조물(54)의 측벽이 직선인 것으로 도시되어 있지만, 상기 측벽은 오목하거나 볼록할 수 있다. 측벽은 습식 에칭 등과 같은 등방성 에칭 프로세스를 사용하여 에칭될 수 있다. 제1 반도체 재료에 선택적인 에칭제가 제1 나노구조물(52)을 에칭하는데 사용되어, n-타입 영역(50N)에서 제2 나노구조물(54) 및 기판(50)이 제1 나노구조물(52)에 비해 상대적으로 에칭되지 않은 상태로 유지되도록 하면서, p-타입 영역(50P)은 마스크(미도시)를 사용하여 보호될 수 있다, 유사하게, 제2 반도체 재료에 선택적인 에칭제가 제2 나노구조물(54)을 에칭하는데 사용되어, p-타입 영역(50P)에서 제1 나노구조물(52) 및 기판(50)이 제2 나노구조물(54)에 비해 상대적으로 에칭되지 않은 상태로 유지되도록 하면서, n-타입 영역(50N)은 마스크(미도시)를 사용하여 보호될 수 있다. 제1 나노구조물(52)이 예를 들어, SiGe를 포함하고, 제2 나노구조물(54)이 예를 들어, Si 또는 SiC를 포함하는 실시형태에서, 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)(TMAH), 암모늄 하이드록사이드(ammonium hydroxide)(NH4OH) 등을 사용한 건식 에칭 프로세스가 n-타입 영역(50N)에서 제1 나노구조물(52)의 측벽을 에칭하는데 사용될 수 있으며, 하이드로겐 플루오라이드(hydrogen fluoride), 다른 불소계 가스 등을 사용한 건식 에칭 프로세스가 p-타입 영역(50P)에서 제2 나노구조물(54)의 측벽을 에칭하는데 사용될 수 있다.
도 11a-11c에서, 제1 내부 스페이서(90)가 측벽 리세스(88)에 형성된다. 제1 내부 스페이서(90)는 도 10a 및 10b에 도시된 구조 위에 내부 스페이서 층(별도로 도시되지 않음)을 성막함으로써 형성될 수 있다. 제1 내부 스페이서(90)는 이후에 형성되는 소스/드레인 영역과 게이트 구조 사이의 격리 피쳐(isolation features)로서 작용한다. 아래에서 더 상세히 논의되는 바와 같이, 소스/드레인 영역은 리세스(86)에 형성될 것이며, n-타입 영역(50N)의 제1 나노구조물(52) 및 p-타입 영역(50P)의 제2 나노구조물(54)은 대응하는 게이트 구조로 대체될 것이다.
내부 스페이서 층은 CVD, ALD 등과 같은 컨포멀(conformal) 성막 프로세스에 의해 성막될 수 있다. 내부 스페이서 층은 약 3.5 미만의 k-값을 갖는 저 유전상수(low-k) 재료와 같은 임의의 적절한 재료가 사용될 수 있지만, 실리콘 나이트라이드(silicon nitride) 또는 실리콘 옥시나이트라이드(silicon oxynitride)와 같은 재료를 포함할 수 있다. 그 다음, 내부 스페이서 층은 이방성으로 에칭되어 제1 내부 스페이서(90)를 형성할 수있다. 제1 내부 스페이서(90)의 외부 측벽은 n-타입 영역(50N)의 제2 나노구조물(54)의 측벽과 동일 평면(flush with)이고, p-타입 영역(50P)의 제1 나노구조물(52)의 측벽과 동일 평면으로 도시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 각각 제2 나노구조물(54) 및/또는 제1 나노구조물(52)의 측벽을 넘어 연장되거나 그로부터 리세스 될 수 있다.
더욱이, 제1 내부 스페이서(90)의 외부 측벽은 도 11b에서 직선으로 도시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 오목(concave)하거나 볼록(convex)할 수 있다. 실시예로서, 도 11c는 n-타입 영역(50N)에서 제1 나노구조물(52)의 측벽이 오목하고, 제1 내부 스페이서(90)의 외부 측벽이 오목하며, 제1 내부 스페이서가 제2 나노구조물(54)의 측벽으로부터 리세스되는 실시형태를 도시한다. 또한, p-타입 영역(50P)에서 제2 나노구조물(54)의 측벽이 오목하고, 제1 내부 스페이서(90)의 외부 측벽이 오목하고, 제1 내부 스페이서가 제1 나노구조물(52)의 측벽으로부터 리세스 되는 실시형태가 도시되어 있다. 내부 스페이서 층은 RIE, NBE 등과 같은 이방성 에칭 프로세스에 의해 에칭될 수 있다. 제1 내부 스페이서(90)는, 게이트 구조를 형성하는데 사용되는 에칭 프로세스와 같은, 후속 에칭 프로세스에 의해 이후에 형성되는 소스/드레인 영역(도 12a-12c와 관련하여 아래에서 논의되는 에피택셜 소스/드레인 영역(92) 등)에 대한 손상을 방지하기 위해 사용될 수 있다.
도 12a-12c에서, 에피택셜 소스/드레인 영역(92)은 제1 리세스(86)에 형성된다. 일부 실시형태에서, 소스/드레인 영역(92)은 n-타입 영역(50N)의 제2 나노구조물(54) 및 p-타입 영역(50P)의 제1 나노구조물(52) 상에 스트레스(stress)를 가할 수 있으며, 이에 의해 성능을 향상시킬 수 있다. 도 12b에 도시된 바와 같이, 에피택셜 소스/드레인 영역(92)은, 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역(92)의 각각의 인접한 쌍 사이에 배치되도록, 제1 리세스(86)에 형성된다. 일부 실시형태에서, 제1 스페이서(81)는 더미 게이트(72)로부터 에피택셜 소스/드레인 영역(92)을 분리하는데 사용되며, 제1 내부 스페이서(90)는 에피택셜 소스/드레인 영역(92)이 결과적인 나노-FET의 후속적으로 형성된 게이트와 단락되지 않도록, 적절한 측방향(lateral) 거리만큼 나노구조물(55)로부터 에피택셜 소스/드레인 영역(92)을 분리하는데 사용된다.
n-타입 영역(50N), 예를 들어 NMOS 영역의 에피택셜 소스/드레인 영역(92)은 p-타입 영역(50P), 예를 들어 PMOS 영역을 마스킹함으로써 형성될 수 있다. 그 다음, 에피택셜 소스/드레인 영역(92)이 n-타입 영역(50N)의 제1 리세스(86)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역(92)은 n-타입 나노-FET에 적합한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제2 나노구조물(54)이 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은 실리콘, 실리콘 카바이드(silicon carbide), 포스포러스 도핑 실리콘 카바이드(phosphorous doped silicon carbide), 실리콘 포스파이드(silicon phosphide) 등과 같은, 제2 나노구조물(54)에 인장 변형(tensile strain)을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 나노구조물(55)의 각각의 상부 표면으로부터 상승된 표면을 가질 수 있고 패싯(facets)을 가질 수 있다.
p-타입 영역(50P), 예를 들어 PMOS 영역의 에피택셜 소스/드레인 영역(92)은 n-타입 영역(50N), 예를 들어 NMOS 영역을 마스킹함으로써 형성될 수 있다. 그 다음, 에피택셜 소스/드레인 영역(92)이 p-타입 영역(50P)의 제1 리세스(86)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역(92)은 p-타입 나노-FET에 적합한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 제1 나노구조물(52)이 실리콘 게르마늄인 경우, 에피택셜 소스/드레인 영역(92)은 실리콘-게르마늄(silicon-germanium), 보론 도핑 실리콘-게르마늄(boron doped silicon-germanium), 게르마늄, 게르마늄 틴(germanium tin) 등과 같이 제1 나노구조물(52)에 압축 변형(compressive strain)을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 또한 다층 스택(56)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facets)을 가질 수 있다.
소스/드레인 영역을 형성하기 위해 에피택셜 소스/드레인 영역(92), 제1 나노구조물(52), 제2 나노구조물(54) 및/또는 기판(50)은 도펀트가 주입될 수 있으며, 이는 어닐링이 뒤따르는, 저농도 도핑 소스/드레인(lightly-doped source/drain) 영역을 형성하기 위해 앞서 논의된 프로세스와 유사하다. 소스/드레인 영역은 약 1x1019 atoms/cm3 내지 약 1x1021 atoms/cm3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-타입 및/또는 p-타입 불순물은 이전에 논의된 임의의 불순물 일 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(92)은 성장 중에 인 사이튜(in situ)로 도핑될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에 에피택셜 소스/드레인 영역(92)을 형성하기 위해 사용된 에피택시 프로세스의 결과, 에피택셜 소스/드레인 영역(92)의 상부 표면은 나노구조물(55)의 측벽을 넘어 외측으로 측방향으로(laterally) 확장되는 패싯(facets)을 갖는다. 일부 실시형태에서, 이러한 패싯은 도 12a에 도시된 바와 같이 동일한 NSFET의 인접한 에피택셜 소스/드레인 영역(92)이 병합되도록 한다. 다른 실시형태에서, 인접한 에피택셜 소스/드레인 영역(92)은 도 12c에 도시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 상태로 유지된다. 도 12a 및 12c에 도시된 실시형태에서, 제1 스페이서(81)는 STI 영역(68)의 상부 표면에 형성되어 에피택셜 성장을 차단할 수 있다. 일부 다른 실시형태에서, 제1 스페이서(81)는 나노구조물(55)의 측벽의 부분을 덮어 에피택셜 성장을 추가로 차단할 수 있다. 일부 다른 실시형태에서, 제1 스페이서(81)를 형성하는데 사용되는 스페이서 에칭은 에피택셜 성장 영역이 STI 영역(58)의 표면으로 연장되도록 하기 위해 스페이서 재료를 제거하도록 조정될 수 있다.
에피택셜 소스/드레인 영역(92)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(92)은 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B) 및 제3 반도체 재료 층(92C)을 포함할 수 있다. 임의의 수의 반도체 재료 층이 에피택셜 소스/드레인 영역(92)에 대해 사용될 수 있다. 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B) 및 제3 반도체 재료 층(92C) 각각은 상이한 반도체 재료로 형성될 수 있으며, 상이한 도펀트 농도로 도핑될 수 있다. 일부 실시형태에서, 제1 반도체 재료 층(92A)은 제2 반도체 재료 층(92B)보다 적고 제3 반도체 재료 층(92C)보다 큰 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(92)이 3 개의 반도체 재료 층을 포함하는 실시형태에서, 제1 반도체 재료 층(92A)은 성막될 수 있고, 제2 반도체 재료 층(92B)이 제1 반도체 재료 층(92A) 위에 성막될 수 있고, 제3 반도체 재료 층(92C)이 제2 반도체 재료 층(92B) 위에 성막될 수 있다.
도 12d는 n-타입 영역(50N)의 제1 나노구조물(52)의 측벽과 p-타입 영역(50P)의 제2 나노구조물(54)의 측벽이 오목하고, 제1 내부 스페이서(90)의 외부 측벽이 오목하고, 제1 내부 스페이서(90)는 제2 나노구조물(54) 및 제1 나노구조물(52)의 측벽으로부터 각각 리세스 된 실시형태를 도시한다. 도 12d에 도시된 바와 같이, 에피택셜 소스/드레인 영역(92)은 제1 내부 스페이서(90)와 접촉하여 형성될 수 있고, n-타입 영역(50N)에서 제2 나노구조물(54)의 측벽을 지나 연장될 수 있고, p-타입 영역(50P)에서 제1 나노구조물(52)의 측벽을 지나 연장될 수 있다. 또한, 제1 내부 스페이서(90)가 제2 나노구조물(54) 및/또는 제1 나노구조물(52)의 측벽으로부터 리 세스되는 실시형태에서, 에피택셜 소스/드레인 영역(92)은 제2 나노구조물(54) 및/또는 제1 나노구조물(52) 사이에 각각 형성될 수 있다.
도 13a-13c에서, 제1 층간 유전체(ILD)(96)가 도 6a, 12b 및 12a에 도시된 구조 위에 각각 성막된다(도 7a-12d의 프로세스는 도 6a에 도시된 단면을 변경하지 않음). 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마-강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다. 유전체 재료는 포스포-실리케이트 글라스(phospho-silicate glass)(PSG), 보로-실리케이트 글라스(boro-silicate glass)(BSG), 보론-도핑 포스포-실리케이트 글라스(boron-doped phospho-silicate glass)(BPSG), 도핑되지 않은 실리케이트 글라스(undoped silicate glass)(USG) 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시형태에서, 콘택트 에칭 정지층(CESL)(94)이 제1 ILD(96)와 에피택셜 소스/드레인 영역(92), 마스크(74) 및 제1 스페이서(81) 사이에 배치된다. CESL(94)은 위에 놓인 제1 ILD(96)의 재료와 상이한 에칭 속도를 가지는, 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 옥시나이트라이드 등과 같은 유전체 재료를 포함할 수 있다.
도 14a-14c에서, CMP와 같은 평탄화 프로세스가 제1 ILD(96)의 상부 표면을 더미 게이트(76) 또는 마스크(78)의 상부 표면과 평평하게 하기 위해 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트(76)상의 마스크(78)와 마스크(78)의 측벽을 따라 제1 스페이서(81)의 부분을 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트(76), 제1 스페이서(81) 및 제1 ILD(96)의 상부 표면은 프로세스 편차(variations) 내에서 평평하다. 따라서, 더미 게이트(76)의 상부 표면은 제1 ILD(96)를 통해 노출된다. 일부 실시형태에서, 마스크(78)는 남겨질 수 있으며, 이 경우 평탄화 프로세스는 제1 ILD(96)의 상부 표면을 마스크(78) 및 제1 스페이서(81)의 상부 표면과 평평하게 한다.
도 15a 및 15b에서, 더미 게이트(72) 및 존재하는 경우 마스크(74)는 하나 이상의 에칭 단계에서 제거되어, 제2 리세스(98)가 형성된다. 제2 리세스(98) 내의 더미 게이트 유전체(60)의 부분들도 제거된다. 일부 실시형태에서, 더미 게이트(72) 및 더미 게이트 유전체(60)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96) 또는 제1 스페이서(81)보다 빠른 속도로 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 제2 리세스(98)는 나노구조물(55)의 부분을 노출 및 그 위에 놓이고, 이는 이후 완성되는 나노-FET에서 채널 영역으로 작용한다. 채널 영역으로 작용하는 나노구조물(55)의 부분들은 에피택셜 소스/드레인 영역(92)의 인접한 쌍 사이에 배치된다. 제거 동안, 더미 유전체 층(60)은 더미 게이트(72)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 그 다음 더미 유전체 층(60)은 더미 게이트(72)의 제거 후에 제거될 수 있다.
도 16a 및 16b에서, p-타입 영역(50P)의 제2 나노구조물(54)은, n-타입 영역(50N) 위에 마스크(미도시)를 형성하고 제2 나노구조물(54)의 재료에 선택적인 에칭제를 사용하여, 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있고, 한편 제1 나노구조물(52), 기판(50), STI 영역(58)은 제2 나노구조물(54)에 비해 상대적으로 에칭되지 않은 상태로 유지된다. 제2 나노구조물(54)이 예를 들어, SiGe를 포함하고, 제1 나노구조물(52)이 예를 들어, Si 또는 SiC를 포함하는 실시형태에서, 하이드로겐 플루오라이드(hydrogen fluoride), 다른 불소계(fluorine-based) 가스 등이 p-타입 영역(50P)에서 제2 나노구조물(54)을 제거하는 데 사용될 수 있다.
다른 실시형태에서, n-타입 영역(50N) 및 p-타입 영역(50P)의 채널 영역은, 예를 들어 n-타입 영역(50N) 및 p-타입 영역(50P) 모두에서 제1 나노구조물(52)을 제거함으로써, 또는 n-타입 영역(50N) 및 p-타입 영역(50P) 모두에서 제2 나노구조물(54)을 제거함으로써, 동시에 형성될 수 있다. 이러한 실시형태에서, n-타입 NSFET 및 p-타입 NSFET의 채널 영역은 실리콘, 실리콘 게르마늄 등과 같이 동일한 재료 조성을 가질 수 있다. 도 27a, 27b 및 27c는 p-타입 영역(50P) 및 n-타입 영역(50N) 모두의 채널 영역이 제2 나노구조물(54)에 의해 제공되고, 예를 들어 실리콘을 포함하는, 그와 같은 실시형태로부터 생성된 구조를 도시한다.
도 17a 내지 23b에서, 일부 실시형태에 따라 게이트 유전체 층 및 게이트 전극이 제2 리세스(98) 내에서 대체(replacement) 게이트로 형성되어 있다. 게이트 전극은 불소(fluorine)로 처리된 WFM 층이다. 불소 침지(soak)의 결과로, 제조된 트랜지스터의 플랫밴드(flat band) 전압(VFB)은 상기 WFM 층 금속의 밴드 에지쪽으로 증가될 수 있고, 제조된 트랜지스터의 문턱 전압이 감소할 수 있으며, 디바이스 성능이 향상 될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에서 게이트 유전체의 형성은 각 영역의 게이트 유전체가 동일한 재료로 형성되도록 동시에 발생할 수 있으며, 게이트 전극의 형성은 각 영역의 게이트 전극이 동일한 재료로 형성되도록 동시에 발생할 수 있다. 일부 실시형태에서, 각 영역의 게이트 유전체는 별개의 프로세스에 의해 형성될 수 있어, 게이트 유전체는 상이한 재료일 수 있고 및/또는 상이한 수의 층을 가질 수 있으며, 및/또는 각 영역의 게이트 전극은 별개의 프로세스에 의해 형성될 수 있어, 게이트 전극은 상이한 재료일 수 있고 및/또는 상이한 수의 층을 가질 수 있다. 다양한 마스킹 단계가, 개별 프로세스를 사용할 때, 적절한 영역을 마스킹하고 노출하기 위해 사용될 수 있다. 이하의 설명에서, n-타입 영역(50N)의 게이트 전극과 p-타입 영역(50P)의 게이트 전극은 개별적으로 형성된다.
도 17a 내지 22d는 p-타입 영역(50P)에 게이트 유전체(100) 및 게이트 전극(102)을 형성하는 것을 도시하고, n-타입 영역(50N)은 적어도 p-타입 영역(50P)에 게이트 전극(102)을 형성하는 동안 마스킹 될 수 있다(예를 들어, 도 18a 내지 22d에서 아래에 설명된 바와 같음).
도 17a 및 17b에서, 게이트 유전체(100)는 p-타입 영역(50P)의 제2 리 세스(98)에 컨포멀하게(conformally) 성막된다. 게이트 유전체(100)는 산화물, 금속 산화물 등, 또는 이들의 조합과 같은 하나 이상의 유전체 층을 포함한다. 예를 들어, 일부 실시형태에서, 게이트 유전체(100)는 제1 게이트 유전체(101)(예를 들어, 실리콘 옥사이드 등을 포함 함) 및 상기 제1 게이트 유전체(101) 위의 제2 게이트 유전체(103)(예를 들어, 금속 산화물 등을 포함 함)를 포함할 수 있다. 일부 실시형태에서, 제2 게이트 유전체(103)는 하이-k(high-k) 유전체 재료를 포함하고, 이들 실시형태에서, 제2 게이트 유전체(103)는 약 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 하프늄(hafnium), 알루미늄(aluminum), 지르코늄(zirconium), 란타늄(lanthanum), 망간(manganese), 바륨(barium), 티타늄(titanium), 납(lead) 및 이들의 조합의 규산염(silicate)을 포함할 수 있다. 일부 실시형태에서, 제1 게이트 유전체(101)는 계면(interfacial) 층으로 지칭될 수 있고, 제2 게이트 유전체(103)는 하이-k(high-k) 유전체로 지칭될 수 있다.
게이트 유전체(100)의 구조는 n-타입 영역(50N)과 p-타입 영역(50P)에서 동일하거나 상이할 수 있다. 예를 들어, n-타입 영역(50N)은 p-타입 영역(50P)에 게이트 유전체(100)를 형성하는 동안 마스킹되거나 노출될 수 있다. n-타입 영역(50N)이 노출되는 실시형태에서, 게이트 유전체(100)는 n-타입 영역(50N)에 동시에 형성될 수 있다. 게이트 유전체(100)의 형성 방법은 분자-빔 성막(Molecular Beam Deposition)(MBD), ALD, PECVD 등을 포함할 수 있다.
도 18a 및 18b에서, 제1 전도성 재료(105)는 p-타입 영역(50P)의 게이트 유전체(100) 상에 컨포멀하게 성막된다. 일부 실시형태에서, 제1 전도성 재료(105)는 티타늄 나이트라이드(titanium nitride), 탄탈륨 나이트라이드(tantalum nitride), 티타늄 실리콘 나이트라이드(titanium silicon nitride)(TSN) 등을 포함하는 p-타입 WFM 이다. 제1 전도성 재료(105)는 CVD, ALD, PECVD, PVD 등에 의해 성막될 수 있다. 제1 전도성 재료는 각각의 제1 나노구조물(52)을 둘러싸도록 성막될 수 있다. 제1 전도성 재료(105)는 부분적으로만 영역. 제1 전도성 재료(105)가 성막된 후에, 개구(130)가 제1 나노구조물들(52) 사이의 영역(50I)에 남아있을 수 있다.
도 19a 및 19b에서, 불소(fluorine) 처리(109)가 제1 전도성 재료(105)에 적용된다. 일부 실시형태에서, 불소 처리(109)는 불소-함유 전구체를 제1 전도성 재료(105)의 위로 흘리는 성막 프로세스(예를 들어, ALD 프로세스 및 CVD 프로세스 등)이다. 일부 실시형태에서, 불소-함유 전구체는 WFx, NFx, TiFx, TaFx, HfFx 등일 수 있으며, 여기서 x는 1 내지 6의 범위 내에 있는 정수이다. 예를 들어, 불소-함유 전구체는 일부 실시형태에서 WF6 및/또는 NF3 일 수 있다. 불소 처리(109)의 결과, 제1 전도성 재료(105)는 2 % 내지 20 % 범위의 불소를 포함할 수 있다.
불소 처리(109)는 약 250 ℃ 내지 약 475 ℃ 범위의 온도에서 수행될 수 있다. 불소 처리(109)의 온도가 250 ℃ 미만일 때, 불소-함유 전구체는 적절히 해리(dissociate)되지 않고 제1 전도성 재료(105) 및/또는 그 하부의 층들에 원하는 변화를 미치지 않는 것으로 관찰되었다. 불소 처리(109)의 온도가 475 ℃ 보다 높을 때, 불소-함유 전구체로부터 해리되는 불소의 양이 너무 많아서 정밀하게 제어될 수 없는 것으로 관찰되었다. 일부 실시형태에서, 불소 처리(109)는 1 초 내지 15분 범위의 지속시간 동안 수행될 수 있다. 불소 처리(109)가 1 초 미만 동안 수행될 때, 그 처리 프로세스는 제조되는 트랜지스터의 문턱 전압을 조정하기에 충분하지 않을 수 있는 것으로 관찰되었다. 불소 처리(109)가 15 분 보다 길게 수행될 때, 과도한 양의 불소가 디바이스에 도입되어, 커패시턴스 등가 두께(capacitance equivalent thickness)(CET) 패널티(예를 들어, 계면 층(101)의 재성장(re-growth))가 발생할 수 있음이 관찰되었다.
일부 실시형태에서, 불소 처리(109)는 환원-산화 반응을 유발할 다른 화학 물질 없이 단일의 화학 물질(예를 들어, WF6, NF3 등)을 사용하는 성막 프로세스이다. 따라서, 불소 처리(109)는 제1 전도성 재료(105) 상에 연속적인 필름을 성막하지 않는다. 그러나, 불소-함유 전구체가 금속도 포함하는 실시형태에서, 개별적인(discrete) 포켓의 금속 잔여물(111)이 세1 전도성 재료(105)의 상부 표면 상에 형성될 수 있다. 각 포켓의 잔여물(111)은 다른 포켓의 잔여물(111)로부터 분리될 수 있으며, 제1 전도성 재료(105)상에는 연속적인 필름이 형성되지 않는다. 불소 처리(109) 동안 사용되는 불소-함유 전구체가 WF6인 실시형태에서, 잔여물(111)은 제1 전도성 재료(105) 상에 형성된 텅스텐 잔여물일 수 있다. 잔여물(111)은 제1 나노구조물들(52) 사이의 영역(50I)을 포함하여, 제1 전도성 재료(105)의 노출된 표면 상에 형성될 수 있다. 잔여물(111)이 텅스텐 잔여물이고 하이-k 게이트 유전체(103)가 HfO2를 포함하는 일부 실시형태에서, 영역(50I)에서 하프늄에 대한 텅스텐의 비율은 예를 들어 약 0.005 내지 약 0.1의 범위 내와 같이, 0.1 보다 작을 수 있거나, 또는 0.005 미만일 수 있다. 영역(50I)에서 하프늄에 대한 텅스텐의 비율이 0.1보다 클 때, 결과적인 디바이스는 원하는 문턱 전압을 가지지 않을 수 있는 것이 관찰되었다(예를 들어, 문턱 전압이 너무 높을 수 있음).
불소-함유 전구체가 금속을 포함하지 않는 다른 실시형태에서(예를 들어, 불소-함유 전구체가 NF3 임), 잔여물(111)은 제1 전도성 재료(105) 상에 형성되지 않을 수 있다. 예를 들어, 도 28a-28c는 잔여물(111)이 형성되지 않고, 불소 처리(109) 동안 사용된 불소-함유 전구체가 NF3 인 실시형태를 도시한다.
일부 실시형태에서, 불소 처리(109)는 하이-k(high-k) 게이트 유전체(103)와 같은, 하부의 게이트 유전체(100)로 불소 확산을 더 초래할 수 있고, 불소가 X-선 광전자 분광법(X-ray photoelectron spectroscopy) 분석을 이용하여 하이-k 게이트 유전체(103)에서 관찰될 수 있다. 예를 들어, 하이-k 게이트 유전체(103)가 하프늄 옥사이드(hafnium oxide)를 포함하는 실시형태에서, 하이-k 게이트 유전체(103) 내에서 하프늄에 대한 불소의 비율은 불소 처리(109)의 결과로 약 0.015 내지 약 0.2 의 범위일 수 있다. 하이-k 게이트 유전체(103)에서 하프늄에 대한 불소의 비율이 0.015 미만일 때, 불소의 양은 결과적인 트랜지스터의 문턱 전압을 조정하기에 충분하지 않을 수 있는 것이 관찰되었다. 하이-k 게이트 유전체(103)에서 하프늄에 대한 불소의 비율이 0.2 보다 클 때, 과잉의 불소가 하이-k 게이트 유전체(103)에 도입되어 CET 패널티가 발생할 수 있는 것이 관찰되었다(예를 들어, 계면 층(101)의 재성장). 일부 실시형태에서, 하이-k 게이트 유전체(103)에서의 불소의 양은 약 2.5 % 내지 약 6 %의 범위에 있을 수 있다.
따라서, 전술한 바와 같이, 불소 처리된 전도성 층(105)의 다양한 실시형태는, 하부의 게이트 유전체(예를 들어, 하이-k 게이트 유전체)로 불소를 확산시킬 수도 있다. 결과적으로, 생성된 트랜지스터의 VFB는 WFM 층의 금속 밴드 에지 쪽으로 증가될 수 있고, 생성된 디바이스의 문턱 전압이 감소될 수 있으며, 디바이스 성능이 개선될 수있다. 예를 들어, 실험 데이터에서 WF6 침지(soak)를 적용하는 불소 처리의 실시형태는, 가스 어닐링을 형성한 후 금속-산화물-반도체 커패시터(metal-oxide-semiconductor capacitor)(MOSC)에서 22mV 내지 24mV의 양(positive)의 유효 일함수(effective work function)(EFW) 시프트의 결과를 가져왔다.
도 20a 및 20b에서, 제2 전도성 재료(107)가 제1 전도성 재료(105) 및 잔여물(111) 상에 컨포멀하게 성막된다. 일부 실시형태에서, 제2 전도성 재료(107)는 티타늄 나이트라이드(titanium nitride), 탄탈륨 나이트라이드(tantalum nitride), 텅스텐 나이트라이드(tungsten nitride), 몰리브덴 나이트라이드(molybdenum nitride) 등을 포함하는, p-타입 WFM 이다. 제2 전도성 재료(107)는 CVD, ALD, PECVD, PVD 등에 의해 성막될 수 있다. 제2 전도성 재료(107)는 불소 처리(109) 후에 성막되기 때문에, 제2 전도성 재료(107)는 불소가 없거나 제1 전도성 재료(105)보다 낮은 불소 농도를 가질 수 있다.
제2 전도성 재료(107)는 제1 나노구조물들(52) 사이의 영역(50I)의 나머지 부분을 채울 수 있다(예를 들어, 개구(130)를 채움, 도 18a 및 18b 참조). 예를 들어, 제2 전도성 재료(107)는 제1 전도성 재료(105) 상에 그것이 병합되고 함께 접합될 때까지 성막될 수 있으며, 일부 실시형태에서 인터페이스(107I)가 영역(50I)에서 제2 전도성 재료(107)의 제1 부분(107A)(예를 들어, 전도성 재료(107A))이 제2 전도성 재료(107)의 제2 부분(107B)(예를 들어, 전도성 재료(107B))과 접촉함으로써 형성될 수 있다.
도 21a 및 21b에서, 접착층(117)이 제2 전도성 층(107) 위에 컨포멀하게 성막된다. 일부 실시형태에서, 접착층(117)은 p-타입 영역(50P)에서 제2 전도성 재료(107) 상에 컨포멀하게 성막된다. 일부 실시형태에서, 접착층(117)은 티타늄 나이트라이드(titanium nitride), 탄탈륨 나이트라이드(tantalum nitride) 등을 포함한다. 접착층(117)은 CVD, ALD, PECVD, PVD 등에 의해 성막될 수 있다. 접착층(adhesion layer)(117)은 교대로 글루 층(glue layer)으로 지칭될 수 있으며, 예를 들어 제2 전도성 재료(107)와 위에 놓인 충전 금속(119) 사이의 접착력을 향상시킨다.
도 22a, 22b, 22c 및 22d에서 게이트 전극(102)의 남아 있는 부분이 제2 리세스(98)의 나머지 부분을 채우기 위해 성막된다. 그 다음, 충전 금속(119)이 접착층(117) 위에 성막될 수 있다. 일부 실시형태에서, 충전 금속(119)은 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합 등을 포함하고, 이는 CVD, ALD, PECVD, PVD 등에 의해 성막된다. 결과적인 게이트 전극(102)이 대체 게이트로 형성되고, 제1 전도성 재료(105), 잔여물(111)(존재하는 경우), 제2 전도성 재료(107), 접착층(117) 및 충전 금속(119)을 포함할 수 있다. 도 22c는 (예를 들어, 영역 50I에서) 도 22b의 선 X-X'를 따르는 탑-다운 뷰를 도시하고, 도 22d는 (예를 들어, 제1 나노구조물(52)을 관통하는) 도 22b의 선 Y-Y'를 따르는 탑-다운 뷰를 예시한다.
p-타입 영역(50P)에서, 게이트 유전체(100), 제1 전도성 재료(105), 제2 전도성 재료(107), 접착층(117) 및 충전 금속(119)은 각각 제1 나노구조물(52)의 상부 표면, 측벽 및 하부 표면 상에 형성될 수 있다. 잔여물(111)은 제1 전도성 재료(105)와 제2 전도성 재료(107) 사이의 계면에 형성될 수 있고, 잔여물(111)의 금속 원소는 제1 전도성 재료(105) 및/또는 제2 전도성 재료(107)의 금속 원소와 상이할 수 있다. 게이트 유전체(100), 제1 전도성 재료(105), 잔여물(111), 제2 전도성 재료(107), 접착층(117) 및 충전 금속(119)은 또한 제1 ILD(96), CESL(94), 제1 스페이서(81) 및 STI 영역(58)의 상부 표면 상에 성막될 수 있다. 제2 리세스(98)를 채운 후, CMP와 같은 평탄화 프로세스가 게이트 유전체(100), 제1 전도성 재료(105), 잔여물(111), 제2 전도성 재료(107), 접착층(117) 및 충전 금속(119)의 과잉 부분을 제거하기 위해 수행될 수 있고, 이들 과잉 부분은 제1 ILD(96)의 상부 표면 위에 있다. 따라서 게이트 전극(102) 및 게이트 유전체(100)의 재료의 남아있는 부분은 결과적인 나노-FET의 대체 게이트 구조를 형성한다. 게이트 전극(102) 및 게이트 유전체(100)는 집합적으로 "게이트 구조"로 지칭될 수 있다.
도 23a 및 23b는 n-타입 영역(50N)의 게이트 스택을 도시한다. n-타입 영역(50N)에 게이트 스택을 형성하는 것은 먼저 n-타입 영역(50N)에서 제1 나노구조물(52)을 제거하는 것을 포함할 수 있다. 제1 나노구조물(52)은 p-타입 영역(50P) 위에 마스크(미도시)를 형성하고, 제1 나노구조물(52)의 재료에 대해 선택적인 에칭제를 사용하여 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있고, 한편 제2 나노구조물(54), 기판(50) 및 STI 영역(68)은 제1 나노구조물(52)과 비교하여 상대적으로 에칭되지 않은 상태로 유지된다. 제1 나노구조물(52A-52C)은 예를 들어 SiGe를 포함하고, 제2 나노구조물(54A-54C)은 예를 들어 Si 또는 SiC를 포함하는 실시형태에서, 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등이 n-타입 영역(50N)에서 제1 나노구조물(52)을 제거하기 위해 사용될 수 있다.
그 다음, 게이트 스택이 n-타입 영역(50N)에서 제2 나노구조물(54) 위와 주위에 형성된다. 게이트 스택은 게이트 유전체(100) 및 게이트 전극(127)을 포함한다. 일부 실시형태에서, n-타입 영역(50N) 및 p-타입 영역(50P)의 게이트 유전체(100)는 동시에 형성될 수 있다. 또한, 게이트 전극(127)의 적어도 일부는 게이트 전극(102)을 형성하기 전 또는 후에 형성될 수 있고(도 22a 및 22b 참조), 게이트 전극(127)의 적어도 일부는 p-타입 영역(50P)이 마스킹 되어 있는 동안 형성될 수 있다. 따라서, 게이트 전극(127)은 게이트 전극(102)과 다른 재료를 포함할 수 있다. 예를 들어, 게이트 전극(127)은 전도성 층(121), 배리어 층(123) 및 충전 금속(125)을 포함할 수 있다. 전도성 층(121)은 티타늄 알루미늄, 티타늄 알루미늄 카바이드, 탄탈륨 알루미늄, 탄탈륨 카바이드, 이들의 조합 등과 같은 n-타입 금속을 포함하는 n-타입 일함수 금속(WFM) 층 일 수 있다. 전도성 층(121)은 CVD, ALD, PECVD, PVD 등에 의해 성막될 수 있다. 배리어 층(123)은 티타늄 나이트라이드, 탄탈륨 나이트라이드, 텅스텐 카바이드, 이들의 조합 등을 포함할 수 있고, 배리어 층(123)은 접착층으로 더 기능할 수 있다. 배리어 층(123)은 CVD, ALD, PECVD, PVD 등에 의해 성막될 수 있다. 충전 금속(125)은 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합 등을 포함하고, 이는 CVD, ALD, PECVD, PVD 등에 의해 성막된다. 충전 금속(125)은 동일한 재료 조성을 갖거나 갖지 않을 수 있고 충전 금속(119)과 동시에 성막될 수 있다.
제2 리세스(98)를 채운 후, CMP와 같은 평탄화 프로세스가 수행되어 게이트 유전체(100) 및 게이트 전극(127)의 과잉 부분을 제거할 수 있으며, 이러한 과잉 부분은 제1 ILD(96)의 상부 표면 위에 있다. 따라서 게이트 전극(127) 및 게이트 유전체(100) 재료의 남아 있는 부분은 n-타입 영역(50N)의 결과적인 나노-FET의 대체 게이트 구조를 형성한다. p-타입 영역(50P)의 게이트 전극(102)의 과잉 재료를 제거하고, n-타입 영역(50N)의 게이트 전극(127)의 과잉 재료를 제거하기 위한 CMP 프로세스가 동시에 또는 개별적으로 수행될 수 있다.
도 24a-24c에서, 리세스(recess)가 게이트 구조 바로 위에 그리고 제1 스페이서(81)의 반대 부분들(opposing portions) 사이에 형성되도록, 게이트 구조(게이트 유전체(100), 게이트 전극(102) 및 게이트 전극(127)을 포함)가 리세스된다. 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(104)가 상기 리세스 내에 채워지고, 이어서 제1 ILD(96) 위로 연장되는 유전체 재료의 과잉 부분을 제거하기 위해 평탄화 프로세스가 뒤따른다. 후속적으로 형성된 게이트 콘택트(도 26a, 26b 및 26c와 관련하여 후술되는 게이트 콘택트(114) 등)는 게이트 마스크(104)를 관통하여 리세스된 게이트 전극(102)의 상부 표면과 접촉한다.
도 24a-24c에 더 도시된 바와 같이, 제2 ILD(106)가 제1 ILD(96) 및 게이트 마스크(104) 위에 성막된다. 일부 실시형태에서, 제2 ILD(106)는 FCVD에 의해 형성된 유동성(flowable) 막이다. 일부 실시형태에서, 제2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다.
도 25a-25c에서, 제2 ILD(106), 제1 ILD(96), CESL(94) 및 게이트 마스크(104)는 에피택셜 소스/드레인 영역(92) 및/또는 게이트 구조의 표면을 노출하는 제3 리세스(108)를 형성하기 위해 에칭된다. 제3 리세스(108)는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여 에칭함으로써 형성될 수 있다. 일부 실시형태에서, 제3 리세스(108)는 제1 에칭 프로세스를 사용하여 제2 ILD(106) 및 제1 ILD(96)를 통해 에칭될 수 있고; 제2 에칭 프로세스를 사용하여 게이트 마스크(104)를 통해 에칭될 수 있고; 그 다음 제3 에칭 프로세스를 사용하여 CESL(94)을 통해 에칭될 수 있다. 포토레지스트와 같은 마스크가 제1 에칭 프로세스 및 제2 에칭 프로세스로부터 제2 ILD(106)의 부분을 마스킹하기 위해 제2 ILD(106) 위에 형성되고 패터닝 될 수 있다. 일부 실시형태에서, 에칭 프로세스는 오버-에칭(over-etch) 될 수 있고, 따라서 제3 리세스(108)가 에피택셜 소스/드레인 영역(92) 및/또는 게이트 구조로 연장되고, 제3 리세스(108)의 바닥이 에피텍셜 소스/드레인 영역(92) 및/또는 게이트 구조와 평평하거나(예를 들어, 동일한 레벨 또는 기판으로부터 동일한 거리를 가짐), 또는 이보다 낮을 수 있다(예를 들어, 기판에 더 가까움). 도 25b는 제3 리세스(108)가 동일한 단면(cross section)으로 에피택셜 소스/드레인 영역(92) 및 게이트 구조를 노출하는 것으로 도시하지만, 다양한 실시형태에서, 에피택셜 소스/드레인 영역(92) 및 게이트 구조는 상이한 단면으로 노출될 수 있고, 이에 의해 이후에 형성된 콘택트의 단락 위험을 감소시킬 수 있다.
제3 리세스(108)가 형성된 후, 실리사이드(silicide) 영역(110)이 에피택셜 소스/드레인 영역(92) 위에 형성된다. 일부 실시형태에서, 실리사이드 영역(110)은 먼저 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 기타 귀금속, 기타 내화성 금속, 희토류 금속 또는 그들의 합금과 같이, 실리사이드(silicide) 또는 저마나이드(germanide) 영역을 형성하기 위해 하부의 에피택셜 소스/드레인 영역(92)(예: 실리콘, 실리콘 게르마늄, 게르마늄)의 반도체 재료와 반응할 수 있는 금속(미도시)을, 에피택셜 소스/드레인 영역(92)의 노출된 부분 위에 성막하고, 그 다음 실리사이드 영역(110)을 형성하기 위해 열 어닐링 프로세스를 수행함으로써 형성된다. 그 다음 상기 성막된 금속의 반응하지 않은 부분은, 예를 들면 에칭 프로세스에 의해 제거된다. 실리사이드 영역(110)이 실리사이드(silicide) 영역으로 참조되지만, 실리사이드 영역(110)은 또한 저마나이드(germanide) 영역 또는 실리콘 저마나이드(silicon germanide) 영역(예를 들어, 실리사이드 및 저마나이드를 포함하는 영역) 일 수 있다. 일 실시형태에서, 실리사이드 영역(110)은 TiSi를 포함하고 약 2 nm 내지 약 10 nm 범위의 두께를 갖는다.
다음으로, 도 26a-26c에서, 콘택트(112, 114)(콘택트 플러그라고도 지칭 됨)가 제3 리세스(108)에 형성된다. 콘택트(112, 114)는 각각 배리어 층, 확산 층 및 충전(fill) 재료와 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시형태에서, 콘택트(112, 114)는 각각 배리어 층 및 전도성 재료를 포함하고, 하부의 전도성 피쳐(예를 들어, 도시된 실시형태에서 게이트 전극(102), 게이트 전극(127) 및/또는 실리사이드 영역(110))에 전기적으로 결합된다. 콘택트(114)는 게이트 전극(102, 127)에 전기적으로 연결되고 게이트 콘택트로 지칭될 수 있으며, 콘택트(112)는 실리사이드 영역(110)에 전기적으로 연결되고 소스/드레인 콘택트로 지칭될 수 있다. 배리어 층은 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등 일 수 있다. 제2 ILD(106)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다.
도 27a, 27b 및 27c는 일부 대안적인 실시형태에 따른 디바이스의 단면도를 도시한다. 도 27a는 도 1에 도시된 기준 단면 A-A'를 도시한다. 도 27b는 도 1에 도시된 기준 단면 B-B'를 도시한다. 도 27c는 도 1에 도시된 기준 단면 C-C'를 도시한다. 도 27a-27c에서, 도 26a-26c의 구조에서와 유사한 참조 번호는 유사한 프로세스에 의해 형성된 유사한 요소를 나타낸다. 그러나, 도 27a-27c에서, n-타입 영역(50N) 및 p-타입 영역(50P)의 채널 영역은 동일한 재료를 포함한다. 예를 들어, 실리콘을 포함하는 제2 나노구조물(54)은 p-타입 영역(50P)의 p-타입 NSFET 및 n-타입 영역(50N)의 n-타입 NSFET에 대한 채널 영역을 제공한다. 도 26a-26c의 구조는, 예를 들면, p-타입 영역(50P) 및 n-타입 영역(50N) 모두에서 제1 나노구조물(52)을 동시에 제거하고; p-타입 영역(50P)에서 제2 나노구조물(54) 주위에 게이트 유전체(100) 및 게이트 전극(102)을 성막하고; 및 n-타입 영역(50N)에서 제2 나노구조물(54) 주위에 게이트 유전체(100) 및 게이트 전극(104)을 성막, 함으로써 형성될 수 있다.
도 28a, 28b 및 28c는 일부 대안적인 실시형태에 따른 디바이스의 단면도를 도시한다. 도 28a는 도 1에 도시된 기준 단면 A-A'를 도시한다. 도 28b는 도 1에 도시된 기준 단면 B-B'를 도시한다. 도 28c는 도 1에 도시된 기준 단면 C-C'를 도시한다. 도 28a-28c에서, 도 26a-26c의 구조에서와 유사한 참조 번호는 유사한 프로세스에 의해 형성된 유사한 요소를 나타낸다. 그러나, 도 28a-28c에서, 잔여물(111)은 제1 전도성 층(105)과 제2 전도성 층(107) 사이에 형성되지 않는다. 이는 예를 들어, 불소 처리(109) 중에(도 19a 참조) 사용되는 불소-함유 전구체가 금속을 포함하지 않는 경우에 달성될 수 있다, 예를 들어, 불소-함유 전구체가 NF3 인 실시형태에서, 잔여물(111)은 형성되지 않을 수 있다.
다양한 실시형태는 불소 처리된 일함수 금속층(work function metal layer)을 갖는 게이트 스택을 제공한다. 예를 들어, 불소 처리는 WFM 층에 불소 침지를 수행하는 것을 포함할 수 있으며, 이는 불소를 하부의 게이트 유전체(예를 들어, 하이-k(high-k) 게이트 유전체)로 확산시킬 수도 있다. 결과적으로, 생성된 트랜지스터의 플랫밴드(flatband) 전압은 WFM 층의 금속의 밴드 에지쪽으로 증가될 수 있고, 생성된 트랜지스터의 문턱 전압은 감소될 수 있어, 디바이스 성능이 개선될 수 있다.
일부 실시형태에서, 디바이스는 제1 나노구조물; 상기 제1 나노구조물 위의 제2 나노구조물; 상기 제1 나노구조물 주위의 제1 하이-k(high-k) 게이트 유전체; 상기 제2 나노구조물 주위의 제2 하이-k(high-k) 게이트 유전체; 및 상기 제1 및 제2 하이-k 게이트 유전체 위의 게이트 전극,을 포함한다. 상기 게이트 전극은 제1 일함수(work function) 금속; 상기 제1 일함수 금속 위의 제2 일함수 금속; 및 상기 제1 일함수 금속과 상기 제2 일함수 금속 사이의 계면에 있는 제1 금속 잔여물, 을 포함하고, 상기 제1 금속 잔여물은 상기 제1 일함수 금속의 금속 원소와 상이한 금속 원소를 갖는다. 선택적으로, 일부 실시형태에서, 상기 제1 하이-k 게이트 유전체 및 제2 하이-k 게이트 유전체는 각각 불소를 포함한다. 선택적으로, 일부 실시형태에서, 상기 제1 하이-k 게이트 유전체는 하프늄 옥사이드(hafnium oxide)를 더 포함하고, 상기 제1 하이-k 게이트 유전체에서 하프늄에 대한 불소의 비율은 0.015 내지 0.2의 범위에 있다. 선택적으로, 일부 실시형태에서, 제1 나노구조물과 제2 나노구조물 사이의 영역에서 하프늄에 대한 상기 제1 금속 잔여물의 금속 원소의 비율은 0.1 미만이다. 선택적으로, 일부 실시형태에서, 제1 금속 잔여물의 금속 원소는 텅스텐이다. 선택적으로, 일부 실시형태에서, 게이트 전극은 상기 제1 일함수 금속과 상기 제2 일함수 금속 사이의 계면에 제2 금속 잔여물을 더 포함하고, 상기 제2 금속 잔여물은 제1 금속 잔여물과 동일한 금속 원소를 가지며, 상기 제2 금속 잔여물은 상기 제1 금속 잔여물로부터 분리된다. 선택적으로, 일부 실시형태에서, 제1 금속 잔여물의 금속 원소는 상기 제2 일함수 금속의 금속 원소와 상이하다. 선택적으로, 일부 실시형태에서, 상기 게이트 전극은 상기 제2 일함수 금속 위의 접착층; 및 상기 접착층 위의 충전 금속, 을 더 포함한다.
일부 실시형태에서, 트랜지스터는 반도체 기판 위의 제1 나노구조물; 상기 제1 나노구조물 위의 제2 나노구조물; 제1 나노구조물 및 제2 나노구조물을 둘러싸는 게이트 유전체 - 상기 게이트 유전체는 하프늄과 불소를 포함하고, 상기 게이트 유전체에서 하프늄에 대한 불소의 비율은 0.015 내지 0.2의 범위에 있음 -; 및 상기 게이트 유전체 위의 게이트 전극을 포함하고, 상기 게이트 전극은, 제1 p-타입 일함수 금속; 제1 p-타입 일함수 금속 위의 제2 p-타입 일함수 금속; 상기 제2 p-타입 일함수 금속 위의 접착층; 및 상기 접착층 위의 충전 금속을 포함한다. 선택적으로, 일부 실시형태에서, 트랜지스터는 제1 p-타입 일함수 금속과 제2 p-타입 일함수 금속 사이의 계면에 금속 잔여물을 더 포함한다. 선택적으로, 일부 실시형태에서, 금속 잔여물은 텅스텐이다. 선택적으로, 일부 실시형태에서, 제1 p-타입 일함수 금속은 불소를 포함하고, 상기 제2 p-타입 일함수 금속은 상기 제1 p-타입 일함수 금속보다 낮은 농도의 불소를 갖는다.
일부 실시형태에서, 방법은 제1 나노구조물 및 제2 나노구조물 주위에 게이트 유전체를 성막하는 단계 - 상기 제1 나노구조물은 제2 나노구조물 위에 배치됨 -; 상기 게이트 유전체 위에 제1 p-타입 일함수 금속을 성막하는 단계 - 상기 제1 p-타입 일함수 금속은 상기 제1 나노구조물 및 제2 나노구조물 주위에 배치됨 -; 상기 제1 p-타입 일함수 금속에 불소 처리를 수행하는 단계; 및 상기 불소 처리를 수행 한 후, 상기 제1 p-타입 일함수 금속 위에 제2 p-타입 일함수 금속을 성막하는 단계,를 포함한다. 선택적으로, 일부 실시형태에서, 상기 불소 처리는 제1 p-타입 일함수 금속의 표면을 불소-함유 전구체에 노출시키는 성막(deposition) 프로세스이다. 선택적으로, 일부 실시형태에서, 불소-함유 전구체는 WFx, NFx, TiFx, TaFx 또는 HfFx이고, 여기서 x는 1 내지 6 범위의 정수이다. 선택적으로, 일부 실시형태에서, 불소 처리는 상기 제1 p-타입 일함수 금속 위에 금속 잔여물을 형성한다. 선택적으로, 일부 실시형태에서, 불소 처리는 불소-함유 전구체와의 환원-산화 반응을 유발하는 화학 물질을 사용하지 않는다. 선택적으로, 일부 실시형태에서, 불소 처리는 250 ℃ 내지 475 ℃ 범위의 온도에서 수행된다. 선택적으로, 일부 실시형태에서, 불소 처리는 1 초 내지 15 분 동안 수행된다. 선택적으로, 일부 실시형태에서, 불소 처리는 불소를 게이트 유전체로 확산시키는 것을 포함한다.
이상의 내용은 이 분야의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 기술자는 본 발명과 동일한 목적을 수행하고/수행하거나 여기에 소개된 실시형태와 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 기술자는 그러한 균등한 구성은 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 만들어질 수 있음을 인식해야 한다.
실시예들
실시예 1. 디바이스에 있어서,
제1 나노구조물;
상기 제1 나노구조물 위의 제2 나노구조물;
상기 제1 나노구조물 주위의 제1 하이-k(high-k) 게이트 유전체;
상기 제2 나노구조물 주위의 제2 하이-k 게이트 유전체; 및
상기 제1 및 제2 하이-k 게이트 유전체 위의 게이트 전극
을 포함하고,
상기 게이트 전극은,
제1 일함수 금속;
상기 제1 일함수 금속 위의 제2 일함수 금속; 및
상기 제1 일함수 금속과 상기 제2 일함수 금속 사이의 계면에 있는 제1 금속 잔여물 ― 상기 제1 금속 잔여물은 상기 제1 일함수 금속의 금속 원소와 상이한 금속 원소를 가짐 ―
을 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 하이-k 게이트 유전체 및 상기 제2 하이-k 게이트 유전체는 각각 불소를 포함하는, 디바이스.
실시예 3. 실시예 2에 있어서,
상기 제1 하이-k 게이트 유전체는 하프늄 옥사이드(hafnium oxide)를 더 포함하고, 상기 제1 하이-k 게이트 유전체에서 하프늄에 대한 불소의 비율은 0.015 내지 0.2의 범위인, 디바이스.
실시예 4. 실시예 3에 있어서,
상기 제1 나노구조물과 상기 제2 나노구조물 사이의 영역에서 하프늄에 대한 상기 제1 금속 잔여물의 금속 원소의 비율은 0.1 미만인, 디바이스.
실시예 5. 실시예 1에 있어서,
상기 제1 금속 잔여물의 금속 원소는 텅스텐인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 게이트 전극은 상기 제1 일함수 금속과 상기 제2 일함수 금속 사이의 계면에서 제2 금속 잔여물을 더 포함하고, 상기 제2 금속 잔여물은 상기 제1 금속 잔여물과 동일한 금속 원소를 가지며, 상기 제2 금속 잔여물은 상기 제1 금속 잔여물로부터 분리되는(disconnected), 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제1 금속 잔여물의 금속 원소는 상기 제2 일함수 금속의 금속 원소와 상이한, 디바이스.
실시예 8. 실시예 1에 있어서,
상기 게이트 전극은:
상기 제2 일함수 금속 위의 접착층; 및
상기 접착층 위의 충전 금속
을 더 포함하는, 디바이스.
실시예 9. 트랜지스터에 있어서,
반도체 기판 위의 제1 나노구조물;
상기 제1 나노구조물 위의 제2 나노구조물;
상기 제1 나노구조물 및 상기 제2 나노구조물을 둘러싸는 게이트 유전체 ― 상기 게이트 유전체는 하프늄과 불소를 포함하고, 상기 게이트 유전체에서 하프늄에 대한 불소의 비율은 0.015 내지 0.2의 범위임 ―; 및
상기 게이트 유전체 위의 게이트 전극,
을 포함하고, 상기 게이트 전극은:
제1 p-타입 일함수 금속;
상기 제1 p-타입 일함수 금속 위의 제2 p-타입 일함수 금속;
상기 제2 p-타입 일함수 금속 위의 접착층; 및
상기 접착층 위의 충전 금속
을 포함하는, 트랜지스터.
실시예 10. 실시예 9에 있어서,
상기 제1 p-타입 일함수 금속과 상기 제2 p-타입 일함수 금속 사이의 계면에 금속 잔여물을 더 포함하는, 트랜지스터.
실시예 11. 실시예 10에 있어서,
상기 금속 잔여물은 텅스텐인, 트랜지스터.
실시예 12. 실시예 9에 있어서,
상기 제1 p-타입 일함수 금속은 불소를 포함하고, 상기 제2 p-타입 일함수 금속은 상기 제1 p-타입 일함수 금속보다 낮은 농도의 불소를 갖는, 트랜지스터.
실시예 13. 방법에 있어서,
제1 나노구조물 및 제2 나노구조물 주위에 게이트 유전체를 성막하는 단계 ― 상기 제1 나노구조물은 상기 제2 나노구조물 위에 배치됨 ―;
상기 게이트 유전체 위에 제1 p-타입 일함수 금속을 성막하는 단계 ― 상기 제1 p-타입 일함수 금속은 상기 제1 나노구조물 및 상기 제2 나노구조물 주위에 배치됨 ―;
상기 제1 p-타입 일함수 금속에 불소 처리를 수행하는 단계; 및
상기 불소 처리를 수행한 후, 상기 제1 p-타입 일함수 금속 위에 제2 p-타입 일함수 금속을 성막하는 단계
를 포함하는, 방법.
실시예 14. 실시예 13에 있어서,
상기 불소 처리는 상기 제1 p-타입 일함수 금속의 표면을 불소-함유 전구체에 노출시키는 성막 프로세스인, 방법.
실시예 15. 실시예 14에 있어서,
상기 불소-함유 전구체는 WFx, NFx, TiFx, TaFx 또는 HfFx이고, 여기서 x는 1 내지 6 범위의 정수인, 방법.
실시예 16. 실시예 15에 있어서,
상기 불소 처리는 상기 제1 p-타입 일함수 금속 위에 금속 잔여물을 형성하는, 방법.
실시예 17. 실시예 14에 있어서,
상기 불소 처리는 상기 불소-함유 전구체와의 환원-산화 반응을 유발하는 화학 물질을 사용하지 않는, 방법.
실시예 18. 실시예 13에 있어서,
상기 불소 처리는 250 ℃ 내지 475 ℃ 범위의 온도에서 수행되는, 방법.
실시예 19. 실시예 13에 있어서,
상기 불소 처리는 1 초 내지 15 분의 지속기간 동안 수행되는, 방법.
실시예 20. 실시예 17에 있어서,
상기 불소 처리는 불소를 상기 게이트 유전체로 확산시키는 것을 포함하는, 방법.

Claims (10)

  1. 디바이스에 있어서,
    제1 나노구조물;
    상기 제1 나노구조물 위의 제2 나노구조물;
    상기 제1 나노구조물 주위의 제1 하이-k(high-k) 게이트 유전체;
    상기 제2 나노구조물 주위의 제2 하이-k 게이트 유전체; 및
    상기 제1 및 제2 하이-k 게이트 유전체 위의 게이트 전극
    을 포함하고,
    상기 게이트 전극은,
    제1 일함수 금속;
    상기 제1 일함수 금속 위의 제2 일함수 금속; 및
    상기 제1 일함수 금속과 상기 제2 일함수 금속 사이의 계면에 있는 제1 금속 잔여물 ― 상기 제1 금속 잔여물은 상기 제1 일함수 금속의 금속 원소와 상이한 금속 원소를 가짐 ―
    을 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 제1 하이-k 게이트 유전체 및 상기 제2 하이-k 게이트 유전체는 각각 불소를 포함하는, 디바이스.
  3. 제2항에 있어서,
    상기 제1 하이-k 게이트 유전체는 하프늄 옥사이드(hafnium oxide)를 더 포함하고, 상기 제1 하이-k 게이트 유전체에서 하프늄에 대한 불소의 비율은 0.015 내지 0.2의 범위인, 디바이스.
  4. 제3항에 있어서,
    상기 제1 나노구조물과 상기 제2 나노구조물 사이의 영역에서 하프늄에 대한 상기 제1 금속 잔여물의 금속 원소의 비율은 0.1 미만인, 디바이스.
  5. 제1항에 있어서,
    상기 제1 금속 잔여물의 금속 원소는 텅스텐인, 디바이스.
  6. 제1항에 있어서,
    상기 게이트 전극은 상기 제1 일함수 금속과 상기 제2 일함수 금속 사이의 계면에서 제2 금속 잔여물을 더 포함하고, 상기 제2 금속 잔여물은 상기 제1 금속 잔여물과 동일한 금속 원소를 가지며, 상기 제2 금속 잔여물은 상기 제1 금속 잔여물로부터 분리되는(disconnected), 디바이스.
  7. 제1항에 있어서,
    상기 제1 금속 잔여물의 금속 원소는 상기 제2 일함수 금속의 금속 원소와 상이한, 디바이스.
  8. 제1항에 있어서,
    상기 게이트 전극은:
    상기 제2 일함수 금속 위의 접착층; 및
    상기 접착층 위의 충전 금속
    을 더 포함하는, 디바이스.
  9. 트랜지스터에 있어서,
    반도체 기판 위의 제1 나노구조물;
    상기 제1 나노구조물 위의 제2 나노구조물;
    상기 제1 나노구조물 및 상기 제2 나노구조물을 둘러싸는 게이트 유전체 ― 상기 게이트 유전체는 하프늄과 불소를 포함하고, 상기 게이트 유전체에서 하프늄에 대한 불소의 비율은 0.015 내지 0.2의 범위임 ―; 및
    상기 게이트 유전체 위의 게이트 전극,
    을 포함하고, 상기 게이트 전극은:
    제1 p-타입 일함수 금속;
    상기 제1 p-타입 일함수 금속 위의 제2 p-타입 일함수 금속;
    상기 제2 p-타입 일함수 금속 위의 접착층; 및
    상기 접착층 위의 충전 금속
    을 포함하는, 트랜지스터.
  10. 방법에 있어서,
    제1 나노구조물 및 제2 나노구조물 주위에 게이트 유전체를 성막하는 단계 ― 상기 제1 나노구조물은 상기 제2 나노구조물 위에 배치됨 ―;
    상기 게이트 유전체 위에 제1 p-타입 일함수 금속을 성막하는 단계 ― 상기 제1 p-타입 일함수 금속은 상기 제1 나노구조물 및 상기 제2 나노구조물 주위에 배치됨 ―;
    상기 제1 p-타입 일함수 금속에 불소 처리를 수행하는 단계; 및
    상기 불소 처리를 수행한 후, 상기 제1 p-타입 일함수 금속 위에 제2 p-타입 일함수 금속을 성막하는 단계
    를 포함하는, 방법.
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