KR20190013403A - 반도체 디바이스 및 방법 - Google Patents

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치아-칭 리
다-완 리
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Abstract

방법은 반도체 핀 위에 더미 게이트 구조를 형성하는 단계, 더미 게이트 구조의 대향 측면 상에 유전층을 형성하는 단계, 및 더미 게이트 구조를 제거하여 유전층에 리세스를 형성하는 단계를 포함한다. 상기 방법은 또한 리세스의 측벽 및 바닥 위에 게이트 유전층 및 적어도 하나의 도전층을 연이어 형성하는 단계와, 불화물(F)을 함유하는 화학물질로 상기 게이트 유전층 및 상기 적어도 하나의 도전층을 처리하는 단계를 더 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
이 특허 출원은 2017년 7월 31일자로 출원된 "반도체 디바이스 및 방법"이라는 명칭의 미국 가출원 제 62/539,214 호에 대한 우선권을 주장하며, 상기 출원은 그 전체가 복사되어 있는 것처럼 본원에 참조로서 통합된다.
반도체 산업은 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 계속적인 향상으로 인해 급격한 성장을 경험했다. 대부분의 경우 통합 밀도의 이러한 향상은, 최소 피처 크기가 반복적으로 줄어들고 이에 의해 더 많은 구성 요소가 주어진 영역에 통합될 수 있도록 하는 것으로부터 야기됐다.
핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 디바이스는 집적 회로에서 일반적으로 사용되고 있다. FinFET 디바이스는 기판으로부터 돌출된 반도체 핀을 포함하는 3차원 구조를 갖는다. FinFET 디바이스의 도전성 채널 내의 전하 캐리어의 흐름을 제어하도록 구성된 게이트 구조는 반도체 핀 주위를 둘러싼다. 예를 들어, 3중(tri-gate) 게이트 FinFET 디바이스에서, 게이트 구조는 반도체 핀의 3면을 둘러싸며, 이에 따라 반도체 핀의 3면 상에 도전성 채널을 형성한다.
일부 실시예에서, 방법은 반도체 핀 위에 더미 게이트 구조를 형성하는 단계, 더미 게이트 구조의 대향 측면 상에 유전층을 형성하는 단계, 및 더미 게이트 구조를 제거하여 유전층에 리세스를 형성하는 단계를 포함한다. 상기 방법은 또한 리세스의 측벽 및 바닥 위에 게이트 유전층 및 적어도 하나의 도전층을 연이어 형성하는 단계와, 불화물(F)을 함유하는 화학물질로 게이트 유전층 및 적어도 하나의 도전층을 처리하는 단계를 포함한다.
일부 실시예들에서, 핀 필드 전계 효과 트랜지스터(FinFET)를 형성하는 방법은 핀의 대향 측면 상에 배치된 격리 구조물의 상부면 위로 돌출된 핀을 가진 기판을 제공하는 단계, 핀 위에 제1 게이트 구조를 형성하는 단계, 제1 게이트 구조 주위에 층간 유전체(ILD) 층을 형성하는 단계로서, ILD 층은 제1 게이트 구조의 상부 표면을 노출 시키며, ILD 층에 리세스를 형성하도록 제1 게이트 구조를 제거하는 단계를 포함한다. 상기 방법은 또한 리세스 내에 층 스택을 형성하는 단계를 포함하며, 층 스택을 형성하는 단계는 리세스 내에 고유전율 유전층을 컨포멀하게 형성하는 단계와, 고유전율 유전층 위에 도전성 캡핑층을 컨포멀하게 형성하는 단계와, 도전성 캡핑층 위에 도전성 배리어층을 컨포멀하게 형성하는 단계를 포함한다. 상기 방법은 불화물을 포함하는 화학물질을 사용하여 층 스택을 위한 표면 처리 공정을 수행하는 단계로서, 표면 처리 공정은 불화물을 고유전율 유전층 내로 유도하는 단계와, 표면 처리 공정 후에 열 어닐링 공정을 수행하는 단계를 포함한다.
일부 실시예에서, 방법은 유전층을 형성하는 단계, 유전층을 적어도 하나의 도전층으로 덮는 단계, 적어도 하나의 도전층 위에 불화물 함유 전구체를 공급하는 단계, 및 불화물 함유 전구체의 불화물을 유전층 내로 유도하는 단계를 포함한다.
본 개시내용 ? 그 이점에 대한 보다 완전한 이해를 위해, 첨부된 도면과 관련하여 취해지는 다음의 설명이 참조된다.
도 1은 핀 전계 효과 트랜지스터(FinFET)의 사시도이다.
도 2 내지 20은, 일부 실시예에서, 제작의 다양한 스테이지에서의 FinFET 디바이스의 횡단면도이다.
도 21은, 일부 실시예에 따라, 반도체 디바이스를 제작하는 방법의 흐름도를 도시한다.
이하의 설명에서는 본 개시내용의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 특정 예의 구성요소 및 구성에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시예를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시예 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 사용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 배향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
본 개시내용의 실시예들은 반도체 디바이스를 형성하는 맥락에서 논의되며, 특히, FinFET 디바이스의 게이트 산화물의 신뢰성을 향상시키는 맥락에서 논의된다. 그러나, 당업자는 본 개시내용에 개시된 방법이 다른 디바이스 또는 응용예, 예를 들어 평면형 디바이스에 사용될 수 있음을 용이하게 이해할 것이다.
도 1은 FinFET(30)의 일례를 사시도로 도시한다. FinFET(30)은 핀(36)을 갖는 기판(32)을 포함한다. 기판(32)은 그 위에 형성된 격리 영역(34)을 가지며, 핀(36)은 이웃하는 격리 영역(34)들 사이에서 그 위로 돌출한다. 게이트 유전체(38)는 핀(36)의 측벽을 따라서 그리고 핀(36)의 상부 표면 위에 있고, 게이트 전극(40)은 게이트 유전체(38) 위에 있다. 소스/드레인 영역(42, 44)은 게이트 유전체(38) 및 게이트 전극(40)의 대향 측면 상의 핀 내에 있다. 도 1은 또한 이후의 도면에서 사용되는 참조 횡단면을 도시한다. 횡단면 B-B는 FinFET(30)의 게이트 전극(40)의 길이방향(longitudinal) 축을 따라 연장된다. 횡단면 C-C는 횡단면 B-B와 평행하고 소스/드레인 영역(42)을 가로지른다. 횡단면 A-A는 횡단면 B-B에 수직하고, 핀(36)의 길이방향 축을 따르며, 예를 들어 소스/드레인 영역(42 및 44) 사이의 전류 흐름의 방향이다. 후속 도면은 명료성을 위해 이들 참조 횡단면을 나타낸다.
도 2 내지 도 20은 일부 실시예에 따른 제작의 다양한 단계에서의 FinFET 디바이스(100)의 횡단면도이다. FinFET 디바이스(100)는 다수의 핀을 제외하고 도 1의 FinFET(30)과 유사하다. 도 2 내지 도 5는 횡단면 B-B를 따른 FinFET 디바이스(100)의 횡단면도를 도시하고, 도 6 내지 20은 횡단면 A-A를 따른 횡단면도를 도시한다.
도 2는 기판(50)의 횡단면도를 도시한다. 기판(50)은, (예를 들어, p 형 또는 n 형 도펀트로) 도핑되거나 되지 않을 수 있는, 벌크 반도체, 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료의 층을 포함한다. 절연체층은 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물층 등일 수 있다. 절연체층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층(multi-layer) 또는 구배(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘(silicon); 게르마늄(germanium); 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenic), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 아세나이드(indium arsenide) 및/또는 인듐 안티모나이드(indium antimonide)를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 집적 회로 디바이스(미도시)를 포함할 수 있다. 당업자가 인식 할 수 있는 바와 같이, FinFET을 위한 설계의 구조적 및 기능적 요구 사항을 생성하도록, 트랜지스터, 다이오드, 커패시터, 저항기 등 또는 이들의 조합과 같은 다양한 집적 회로 디바이스가 기판(50) 내에 및/또는 기판(50) 상에 형성될 수 있다. 집적 회로 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)은 예를 들어 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 예를 들어, 패드 산화물층(52) 및 위에 놓이는(overlying) 패드 질화물층(56)과 같은 마스크 층이 기판(50) 위에 형성된다. 패드 산화물층(52)은 예를 들어 열 산화 공정을 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물층(52)은 기판(50) 및 위에 높이는 패드 질화물층(56) 사이의 접착층으로서 작용할 수 있고 패드 질화물층(56)을 에칭하기 위한 에치 정지 층으로서 작용할 수 있다. 일부 실시예에서, 패드 질화물층(56)은 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 실리콘 탄화물(silicon carbide), 실리콘 탄질화물(silicon carbonitride) 등 또는 이들의 조합으로 형성되며, 저압 화학 기상 증착(low-pressure chemical vapor deposition; LPCVD) 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD)을 사용하여 형성될 수 있다.
포토리소그래피 기술을 이용하여 마스크 층을 패터닝 할 수 있다. 일반적으로, 포토리소그래피 기술은, 증착되고, 조사(노광)되고, 포토레지스트 재료의 일부를 제거하기 위해 현상되는 포토레지스트 재료(미도시)를 이용한다. 남아있는 포토레지스트 재료는, 이 예에서 마스크 층과 같은 아래에 놓이는 재료를, 에칭과 같은 후속 프로세싱 단계로부터 보호한다. 이 예에서, 포토레지스트 재료는 도 3에 도시된 바와 같이 패터닝된 마스크(58)를 형성하기 위해 패드 산화물층(52) 및 패드 질화물(56)을 패터닝하는데 사용된다.
패터닝된 마스크(58)는 후속하여, 트렌치(61)를 형성하기 위해 기판(50)의 노출된 부분을 패터닝하여 도 3에 도시된 바와 같이 인접한 트렌치(61) 사이에 반도체 스트립(60)을 형성하는데 사용된다. 일부 실시예에서, 반도체 스트립은, 예를 들어 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합을 사용하여 기판(50)의 트렌치를 에칭함으로써 생성된다. 에치는 이방성일 수 있다. 일부 실시예에서, 트렌치(61)는 (상단에서 보았을 때) 서로 평행한 스트립일 수 있고, 서로에 대해 가깝게 이격되어 있을 수 있다. 일부 실시예에서, 트렌치(61)는 연속적일 수 있고 반도체 스트립(60)을 둘러쌀 수 있다. 반도체 스트립(60)이 형성된 후에, 패터닝된 마스크층(58)은 에칭 또는 임의의 적합한 방법으로 제거될 수 있다.
도 4는 격리 영역(62)을 형성하기 위해 이웃하는 반도체 스트립(60) 사이에 절연 물질을 형성하는 것을 도시한다. 절연 물질은 실리콘 산화물(silicon oxide), 질화물(nitride) 등 또는 이들의 조합물과 같은 산화물일 수 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 물질 적층 및 산화물과 같은 다른 물질로 변환시키는 후 경화(post curing)) 또는 이들의 조합에 의해 형성될 수 있다. 다른 절연 재료 및/또는 다른 형성 공정이 사용될 수 있다. 도시된 실시예에서, 절연 재료는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐링 공정이 수행될 수 있다. 화학 기계 연마(chemical mechanical polish; CMP)와 같은 평탄화 공정은 임의의 과량의(excess) 절연 재료(및 존재한다면, 패터닝된 마스크층(58))를 제거할 수 있고, 동일 평면(미도시) 상에 있는 격리 영역(62)의 상부 표면 및 반도체 스트립(60)의 상부 표면을 형성할 수 있다.
일부 실시예에서, 격리 영역(62)은 격리 영역(62)과 기판(50)/반도체 스트립(60) 사이의 계면에 라이너, 예를 들어 라이너 산화물(미도시)을 포함한다. 일부 실시예에서, 라이너 산화물은 기판(50)과 격리 영역(62) 사이의 계면에서 결정 결함을 감소시키기 위해 형성된다. 유사하게, 라이너 산화물은 또한 반도체 스트립(60)과 격리 영역(62) 사이의 계면에서 결정 결함을 감소시키는데 사용될 수 있다. 라이너 산화물(예를 들어, 실리콘 산화물)은 기판(50)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있지만, 라이너 산화물을 형성하기 위해 다른 적절한 방법이 사용될 수도 있다.
다음으로, 격리 영역(62)은 얕은 트렌치 격리(shallow trench isolation; STI) 영역(62)을 형성하도록 리세스된다. 격리 영역(62)은 반도체 스트립(60)의 상부가 이웃하는 격리 영역(62) 사이에서 돌출되어 반도체 핀(64)(핀(64)이라고도 함)을 형성하도록 리세스된다. 격리 영역(62)의 상부 표면은 (도시된 바와 같은) 평평한 표면, 볼록한 표면, (디싱(dishing)과 같은) 오목한 표면 또는 이들의 조합을 가질 수 있다. 격리 영역(62)의 상부 표면은 적절한 에치에 의해 평평한, 볼록한, 및/또는 오목한 형태로 형성될 수 있다. 격리 영역(62)은 격리 영역(62)의 재료에 대해 선택적인 에칭 공정과 같은 허용 가능한 에칭 공정을 사용하여 리세스될 수 있다. 예컨대, CERTAS(등록 상표) 에치 또는 Applied Materials SICONI 툴 또는 희석 플루오르화수소산(dilute hydrofluoric (dHF) acid)을 사용하는 화학적 산화물 제거가 사용될 수 있다.
도 2 내지 도 4는 핀(64)을 형성하는 실시예를 도시하지만, 핀은 다양한 상이한 공정으로 형성될 수 있다. 일례에서, 유전층이 기판의 상부 표면 위에 형성될 수 있고; 트렌치가 유전층을 관통하여 에칭될 수 있고; 호모에피택셜 구조가 트렌치에서 에피택셜 성장할 수 있으며; 호모에피택셜 구조가 유전층으로부터 돌출하여 핀을 형성하도록 유전층이 리세스될 수 있다. 다른 예에서, 헤테로에피택셜(heteroepitaxial) 구조가 핀에 대해 사용될 수 있다. 예를 들어, 반도체 스트립은 리세스될 수 있고, 반도체 스트립과 상이한 재료가 그들의 위치에서 에피택셜 성장될 수 있다.
또 다른 예에서, 유전층은 기판의 상부 표면 상에 형성될 수 있고; 트렌치는 유전층을 관통하여 에칭될 수 있고; 헤테로에피택셜 구조는 기판과 다른 재료를 사용하여 트렌치에서 에피택셜 성장될 수 있으며; 유전층은 헤테로에피택셜 구조가 유전층으로부터 돌출하여 핀을 형성하도록 리세스될 수 있다.
호모에피택셜 또는 헤테로에피택셜 구조가 에피택셜 성장되는 일부 실시예에서, 성장된 재료는 성장 동안 인 시츄(in situ) 도핑될 수 있으며 이는 이전 및 후속 주입을 없앨 수 있으나, 인 시츄 및 주입 도핑이 함께 사용될 수도 있다. 또한, PMOS 영역의 물질과 다른 물질을 NMOS 영역에서 에피택셜 성장시키는 것이 유리할 수도 있다. 다양한 실시예에서, 핀은 실리콘 게르마늄(SixGe1-x, x는 대략 0과 1 사이일 수 있음), 실리콘 탄화물(silicon carbide), 순수 또는 실질적으로 순수한 게르마늄(germanium), III-V 화합물 반도체, 또는 II-VI 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 족 화합물 반도체를 형성하기 위해 이용 가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이들로 한정되지는 않는다.
도 5는 반도체 핀(64) 위에 더미 게이트 구조(75)를 형성하는 것을 도시한다. 일부 실시예에서, 더미 게이트 구조(75)는 게이트 유전체(66) 및 게이트(68)를 포함한다. 더미 게이트 구조(75)는 마스크(70)를 더 포함할 수 있다. 더미 게이트 구조(75)를 형성하기 위해, 반도체 핀(64) 및 격리 영역(62) 상에 유전층(66)이 형성된다. 유전층(66)은 예를 들어 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 또는 이들의 다중층(multilayer) 등을 포함할 수 있으며, 수용 가능한 기술에 따라 적층되거나 열 성장될 수 있다. 일부 실시예에서, 유전층(66)은 고유전율(high-k) 유전체 물질일 수 있고, 이러한 실시예에서, 유전층(66)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물 또는 실리케이트, 이들의 다중층을 포함할 수 있다. 유전층(66)의 형성 방법은 분자 빔 증착(molecular-beam deposition; MBD), 원자 층 증착(atomic layer deposition; ALD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD) 등을 포함할 수 있다.
게이트층(68)은 유전층(66) 위에 형성되고, 마스크층(70)은 게이트층(68) 위에 형성된다. 게이트층(68)은 유전층(66) 위에 적층된 후 CMP와 같은 공정에 의해 평탄화될 수 있다. 마스크층(70)은 게이트층(68) 위에 적층될 수 있다. 게이트층(68)은, 다른 재료도 사용될 수 있지만, 예를 들어 폴리 실리콘으로 형성될 수 있다. 일부 실시예에서, 게이트층(68)은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합 또는 이들의 다중층과 같은 금속 함유 물질을 포함할 수 있다. 마스크층(70)은, 예를 들면 실리콘 질화물(silicon nitride) 등으로 형성될 수 있다.
층들(예를 들어, 66, 68 및 70)이 형성된 후에, 수용가능한 포토리소그래피 및 에칭 기술을 사용하여 마스크층(70)을 패터닝하여 마스크(70)를 형성 할 수 있다. 그 다음, 각각 게이트층(68) 및 유전층(66)을 형성하기 위해 수용 가능한 에칭 기술에 의해 마스크(70)의 패턴이 유전층(66) 및 유전층(66)에 전사된다. 게이트(68) 및 게이트 유전체(66)는 반도체 핀(64)의 각각의 채널 영역을 덮는다. 게이트(68)는 또한 각각의 반도체 핀(64)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 6 내지 도 20은 (핀의 길이방향 축을 따른) 횡단면 A-A를 따라 FinFET 디바이스(100)의 추가 프로세싱의 횡단면도를 도시한다. 도 6에 도시된 바와 같이, 저농도 도핑 드레인(lightly doped drain; LDD) 영역(65)이 핀(64)에 형성된다. LDD 영역(65)은 플라즈마 도핑 공정에 의해 형성될 수 있다. 플라즈마 도핑 공정은 핀(64)에 N 형 또는 P 형 불순물을 주입하여 LDD 영역(65)을 형성할 수 있다. 일부 실시예에서, LDD 영역(65)은 FinFET 디바이스(100)의 채널 영역에 접한다. LDD 영역(65)의 일부는 게이트(68) 아래에서 FinFET 디바이스(100)의 채널 영역으로 연장된다. 도 6은 LDD 영역(65)의 비 제한적인 예를 도시한다. LDD 영역(65)의 다른 구성, 형태 및 형성 방법 또한 가능하며, 완전히 본 개시내용의 범위 내에 포함되도록 의도된다. 예를 들어, LDD 영역(65)은 제1 게이트 스페이서(72)가 형성된 후에 형성될 수 있다.
도 6을 계속 참조하면, LDD 영역(65)이 형성된 후에, 게이트 스페이서(87)가 게이트 구조 상에 형성된다. 게이트 스페이서(87)는 제1 게이트 스페이서(72) 및 제2 게이트 스페이서(86)를 포함할 수 있다. 도 6의 예에서, 제1 게이트 스페이서(72)는 게이트(68)의 대향 측벽 상에 그리고 게이트 유전체(66)의 대향 측벽 상에 형성된다. 제1 게이트 스페이서(72)는 또한 반도체 핀(64)의 상부 표면 및 격리 영역(62)의 상부면(upper surface) 위로 연장될 수 있다(도 5 참조). 제2 게이트 스페이서(72)는 도 6에 도시된 바와 같이 제1 게이트 스페이서(72) 상에 형성된다. 제1 게이트 스페이서(72)는 예를 들어 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 실리콘 탄화물(silicon carbide), 실리콘 탄질화물(silicon carbonitride) 등, 또는 이들의 조합으로 형성될 수 있고, 예를 들어, 열 산화, CVD, 또는 다른 적절한 적층 공정을 사용하여 형성될 수 있다. 제2 게이트 스페이서(86)는 적절한 증착 방법을 사용하여 실리콘 질화물(silicon nitride), SiCN 또는 이들의 조합 등으로 형성될 수 있다.
예시적인 실시예에서, 게이트 스페이서(87)는, 먼저 FinFET 디바이스(100) 위에 제1 게이트 스페이서층(72)을 컨포멀하게 적층한 후, 적층된 제1 게이트 스페이서층(72) 위에 제2 게이트 스페이서층(86)을 컨포멀하게 증착함으로써 형성된다. 본 개시 내용은 당업자가 인식하는 바와 같이, 컨포멀(conformal)(또는 컨포멀하게(conformally))은 공정 변형(variation)에서 컨포멀(또는 컨포멀하게)을 의미한다. 예를 들어, 컨포멀한 제1 게이트 스페이서층(72)의 수평 부분 및 수직 부분은, 수직 부분의 수직 두께 및 수평 부분의 수평 두께가 예를 들어 20 % 미만의 차이를 갖는 실질적으로 동일한 두께를 가질 수 있다. 다음에, 게이트 구조의 측벽을 따라 배치된 제2 게이트 스페이서층(86)의 제2 부분은 유지하면서, FinFET 디바이스(100)의 상부면(예를 들어, 반도체 핀(64)의 상부면) 상에 배치된 제2 게이트 스페이서층(86)의 제1 부분을 제거하기 위해, 건식 에칭 공정과 같은 이방성 에칭 공정이 수행된다. 이방성 에치 공정 후에 남아있는 제2 게이트 스페이서층(86)의 제2 부분은 제2 게이트 스페이서(86)를 형성한다. 이방성 에치 공정은 또한 제2 게이트 스페이서(86)의 측벽의 바깥쪽에 배치된 제1 게이트 스페이서층(72)을 제거하고, 제1 게이트 스페이서층(72)의 나머지 부분은 제1 게이트 스페이서(72)를 형성한다.
도 6에 도시된 바와 같은 제1 게이트 스페이서(72) 및 제2 게이트 스페이서(86)의 형태 및 형성 방법은 비 제한적인 예일 뿐이며, 다른 형태 및 형성 방법이 가능하다. 예를 들어, 제2 게이트 스페이서(86)는 에피택셜 소스/드레인 영역(80)(도 7 참조)이 형성된 후에 형성될 수 있다. 일부 실시예에서, 도 7에 도시된 에피택셜 소스/드레인 영역(80)의 에피택셜 공정 전공정 전트 스페이서가 제1 게이트 스페이서(72) 상에 형성되고, 에피택셜 소스/드레인 영역(80)이 형성된 후에 더미 게이트 스페이서가 제거되어 제2 게이트 스페이서(86)로 대체된다.
다음으로, 도 7에 도시된 바와 같이, 소스/드레인 영역(80)이 형성된다. 소스/드레인 영역(80)은, 리세스를 형성하도록 핀(64)을 에칭하고, 금속 유기 CVD(metal-organic CVD; MOCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy : LPE), 기상 에피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 등 또는 이들의 조합과 같은 적합한 방법을 사용하여 리세스에 물질을 에피택셜 성장시킴으로써 형성된다. 소스/드레인 영역(80)의 에피택셜 성장 후에, 마스크(70)는 에칭과 같은 적절한 방법에 의해 제거될 수 있다.
도 7에 도시된 바와 같이, 에피택셜 소스/드레인 영역(80)은 핀(64)의 각각의 표면으로부터 상승된(예를 들어, 핀(64)의 비-리세스 부분 위로 상승된) 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다. 인접한 핀들(64)의 소스/드레인 영역(80)은 연속적인 에피택셜 소스/드레인 영역(80)을 형성하도록 병합될 수 있다. 일부 실시예에서, 인접한 핀들(64)에 대한 소스/드레인 영역(80)은 함께 병합되지 않고 개별적인 소스/드레인 영역(80)을 유지한다. 결과적인 FinFET이 n-형 FinFET 인 일부 예시적인 실시예에서, 소스/드레인 영역(80)은 실리콘 탄화물(silicon carbide; SiC), 실리콘 인(silicon phosphorous; SiP), 또는 인-도핑 실리콘 탄소(phosphorous-doped silicon carbon; SiCP) 등을 포함한다. 결과적인 FinFET이 p-형 FinFET인 다른 예시적인 실시예에서, 소스/드레인 영역(80)은 SiGe, 및 붕소 또는 인듐과 같은 p-형 불순물을 포함한다.
에피택셜 소스/드레인 영역(80)은 소스/드레인 영역(80)을 형성하기 위한 도펀트가 주입된 후, 어닐링될 수 있다. 주입 공정은, 주입 공정으로부터 보호되어야하는 FinFET의 영역을 덮기 위해 포토레지스트와 같은 마스크를 형성하고 패터닝하는 단계를 포함할 수 있다. 소스/드레인 영역(80)은 약 1E19 cm-3 내지 약 1E21 cm-3 범위의 불순물(예를 들어, 도펀트) 농도를 가질 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역은 성장 중에 인 시츄 도핑될 수 있다.
다음으로, 도 8에 도시된 바와 같이, 도 7에 도시된 구조 위에 제1 층간 유전체(interlayer dielectric; ILD)(90)가 형성되고, 게이트-라스트(gate-last) 공정(종종 대체 게이트 공정으로 지칭됨)이 수행된다. 게이트-라스트 공정에서, 게이트(68) 및 게이트 유전체(66)(도 7 참조)는 더미 구조로 간주되어, 제거되고, 집합적으로 대체 게이트로 언급될 수 있는 활성 게이트 및 활성 게이트 유전체로 대체된다.
일부 실시예에서, 제1 ILD(90)는 PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 또는 USG(undoped silicate glass) 등과 같은 유전체 물질로 형성되고, CVD, PECVD 또는 FCVD와 같은 임의의 적합한 방법에 의해 적층될 수 있다. CMP 공정과 같은 평탄화 공정은, 제1 ILD(90)의 상부 표면이 게이트(68)의 상부 표면과 높이가 맞춰지게(도 7 참조) 제1 ILD(90)의 상부 표면을 평탄화하도록 수행될 수 있다. 따라서, 일부 실시예에서, CMP 공정 후에, 게이트(68)의 상부 표면이 노출된다.
일부 실시예에 따르면, 게이트(68) 및 게이트(68) 바로 아래의 게이트 유전체(66)는 에칭 단계(들)에서 제거되어, 핀(64) 각각에서 리세스(92)가 형성된다. 각각의 리세스는 각 핀(64)의 채널 영역을 노출시킨다. 각 채널 영역은 이웃하는 쌍의 에피택셜 소스/드레인 영역(80) 사이에 배치된다. 더미 게이트 제거 동안, 더미 게이트 유전층(66)은 더미 게이트(68)가 에칭될 때 에치 정지 층으로서 사용될 수 있다. 이후 더미 게이트 유전층(66)은 더미 게이트(68)의 제거 후에 제거될 수 있다.
다음으로, 도 9에서, 게이트 유전층(94), 캡핑층(96), 및 배리어층(98)이 반도체 디바이스(100) 위에 연이어 형성된다. 도 9에 도시된 바와 같이, 게이트 유전층(94)은 리세스(92) 내에서 그리고 제1 ILD(90)의 상부 표면 위에 컨포멀하게 적층된다. 캡핑층(96) 및 배리어층(98)은 게이트 유전층(94) 위에 컨포멀하게 형성되고, 이에 있어 캡핑층(96)은 게이트 유전층(94)과 배리어층(98) 사이에 있다. 캡핑층(96)은 FinFET 디바이스(100)의 일함수 층으로서 작용할 수 있고, 배리어층(98)은 FinFET 디바이스(100)의 에치 정지 층으로서 작용할 수 있다. 게이트 유전층(94), 캡핑층(96), 및 배리어층(98)은 이하 집합적으로 층 스택(121)이라 칭한다.
일부 실시예에 따르면, 게이트 유전층(94)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 또는 이들의 다중층을 포함한다. 다른 실시예에서, 게이트 유전층(94)은 고유전율(high-k) 유전체 물질을 포함하고, 이러한 실시예에서, 게이트 유전층(94)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 이들의 조합을 포함한다. 게이트 유전층(94)의 형성 방법은 MBD, ALD, PECVD 등을 포함할 수 있다. 예시적인 실시예에서, 게이트 유전층(94)은 HfO2를 포함하는 고유전율 유전체 물질이고, ALD와 같은 적절한 방법에 의해 형성된다. 일부 실시예에서, 게이트 유전층(94)은 고유전율 유전체 물질이고, 실리콘 산화물(예, SiO2)의 층이 게이트 유전층(94)과 핀(64) 사이에 형성된다. 실리콘 산화물의 층은 핀(64)의 물질의 산화에 의해, 또는 CVD, PVD 또는 ALD와 같은 임의의 적합한 적층 방법에 의해 형성될 수 있다.
다음에, 캡핑층(96)은 게이트 유전층(94) 위에 컨포멀하게 형성된다. 캡핑층은 일함수 층을 위한 임의의 적절한 물질을 포함한다. 게이트 구조(97)(도 13 참조)에 포함될 수 있는 예시적인 p-형 일함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 기타 적합한 p-형 일함수 물질, 또는 이들의 조합을 포함한다. 게이트 구조(97)에 포함될 수 있는 예시적인 n-형 일함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 기타 적절한 n-형 일함수 물질, 또는 이들의 조합을 포함한다. 일함수 값은 일함수 층의 물질 조성과 관련되므로, 제1 일함수 층의 물질은, 각각의 영역에 형성될 디바이스에서 목표 임계 전압(Vt)이 달성되도록 그 일함수 값을 조정하도록 선택된다. 일함수층(들)은 CVD, PVD, ALD, 및/또는 다른 적절한 공정에 의해 적층될 수 있다.
다음으로, 배리어층(98)은 캡핑층(96) 위에 컨포멀하게 형성된다. 배리어층(98)은 티타늄 질화물(titanium nitride)과 같은 전기 도전성 물질을 포함할 수 있지만, 탄탈륨 질화물(tantalum nitride), 티타늄(titanium), 또는 탄탈륨(tantalum) 등과 같은 다른 물질이 대안적으로 이용될 수 있다. 배리어층(98)은 PECVD와 같은 CVD 공정을 이용하여 형성될 수 있다. 그러나, 대안적으로 스퍼터링 또는 MOCVD, ALD와 같은 다른 대안적인 공정이 사용될 수도 있다. 일부 실시예에서, 배리어층(98)과 캡핑층(96)은 배리어층(98)과 캡핑층(96) 간의 에치 선택도를 제공하기 위해 상이한 재료를 포함한다. 예시적인 실시예에서, 캡핑층(96)은 TiN을 포함하고, 배리어층은 TaN을 포함하고, 캡핑층(96) 및 배리어층(98)을 형성하기 위해 ALD와 같은 적절한 적층 방법이 사용될 수 있다.
다음으로, 도 10 내지 도 11에 도시된 바와 같이, 층 스택(121)은, 불화물로 게이트 유전층(94)을 도핑하기 위해 불화물(fluoride) 함유 화학물질(불화물 함유 전구체로도 지칭됨)을 사용하는 표면 처리 공정에 의해 처리되고, 게이트 유전층(94)의 도펀트(예를 들어, 불화물) 농도를 추가로 증가시키기 위해 열 어닐링 공정이 후속하여 수행된다. 특히, 도 10은 표면 처리 공정이 침지 공정을 포함하는 실시예를 도시하며, 여기서 층 스택(121)은 불화물 함유 가스 또는 불화물 함유 플라즈마일 수 있는 전구체(84)에 침지되며, 도 11은 침지 공정 후에 수행되는 열 어닐링 공정을 도시한다. 도 12 및 도 13은 불화물 함유 전구체를 사용하여 층 스택(121) 위에 박막(88)(도 12 참조)을 적층함으로써 표면 처리 공정이 게이트 유전층(94)을 도핑하고, 열 어닐링 공정(도 13 참조)이 도펀트(예를 들어, 불화물)를 게이트 유전층(94) 내로 더 유도하는(drive in) 실시예를 도시한다. 표면 처리 공정 및 열 어닐링 공정의 세부 사항은 이하에 설명된다.
일부 실시예에 따르면, 표면 처리 공정은 층 스택(121)의 상부면(예를 들어, 배리어층(98)의 상부면)으로부터 게이트 유전층(94) 내로 불화물(예, 불화물 라디칼)을 유도함으로써, 게이트 유전층(94)을 불화물로 효과적으로 도핑하고 게이트 유전층(94) 내의 불화물의 농도를 증가시킨다. 일부 실시예에서 불화물을 이용한 게이트 유전층(94)의 도핑은 FinFET 디바이스(100)의 시간 의존 절연 파괴(time-dependent dielectric breakdown; TDDB) 성능을 향상시킨다.
시간 의존 절연 파괴(TDDB)는 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)에서의 실패 메카니즘으로서, (강한 전계에 의해 야기된 즉각적인 파괴와 반대로) 비교적 낮은 전계의 장기간의 인가의 결과로서 게이트 산화물이 파괴(breakdown)되는 것이다. 이 파괴는 MOSFET이 지정된 동작 전압에 가깝게 또는 그 이상으로 동작할 때 전자 터널링 전류로 인해 게이트 산화물을 통해 기판으로의 도전성 경로가 형성됨으로써 발생한다.
일부 실시예에 따르면, 표면 처리 공정은 층 스택(121)을 불화물 함유 화학물질(예를 들어, 화학물질(84))에 노출시키는 단계를 포함한다. 화학물질(예, 화학물질(84))의 분자 조성은 MFX로 표현될 수 있고, F는 불화물(fluoride)을 의미하고, M은 다른 적합한 원소를 의미하고, x는 F의 M에 대한 분자 비율(molecular ratio)을 나타낸다. 일부 실시예에서, 원소 M은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 철(Fe), 니켈(Ni), 코발트(Co), 크롬(Cr), 구리(Cu), 알루미늄(Al), 망간(Mn), 실리콘(Si), 칼슘(Ci), 지르코늄(Zr), 니오븀(Nb), 하프늄(Hf), 탄탈(Ta), 또는 납(Pb) 등과 같은 금속이다. 다른 실시예에서, 원소 M은 N, C, S, 또는 Cl 등과 같은 비금속이다. 화학물질(84)의 예는 6 불화 텅스텐(WF6), 3 불화 질소(NF3), 6 불화 몰리브덴(MoF6), FeF2, FeF3, NiF2, CoF2, CrF2, CrF3, CuF, MoF3, TiF3, TiF4, AlF3, SiF4, MnF2, ZrF4, NbF5, HfF4, TaF5, NaF, KF, LiF, MgF2, CaF2, BaF2, ZnF2, PbF2, CF4, C2F6, SF6, C3F8, CHF3를 포함할 수 있다.
이제 도 10을 참조하면, 일부 실시예에서, 표면 처리 공정은 불화물 함유 가스를 화학물질(84)로 사용하는 열 공정이다. 예를 들어, WF6 가스가 화학물질(84)로서 사용될 수 있다. FeF2, FeF3, NiF2, CoF2, CrF2, CrF3, CuF, MoF3, TiF3, TiF4, AlF3, SiF4, MnF2, ZrF4, NbF5, HfF4, TaF5, NaF, KF, LiF, MgF2, CaF2, BaF2, ZnF2, PbF2, CF4, C2F6, SF6,C3F8, CHF3. 도 10에 도시된 바와 같이, 불화물 함유 가스(84)는 배리어층(98)의 표면과 접촉하도록 제공된다. 불화물 함유 가스(84)는, N2, Ar, He 등 또는 이들의 조합과 같은 불활성 가스일 수 있는 캐리어 가스에 의해 운반될 수 있다. 일부 실시예에서, 열 공정의 에너지(예를 들어, 열 에너지)는 F와 원소 M 사이의 결합(예를 들어, WF6가 화학물질(84)로 사용되는 경우 F와 W 사이의 결합)을 파괴시키고, 불화물의 라디칼을 생성한다. 예로서, WF6의 파괴는 다음의 화학식 1에 의해 기술될 수 있다.
[화학식 1]
WF6 → W + 6F
원소 M(예를 들어, W)을 포함하는 층(미도시)이 열 공정 후에 배리어층(98) 위에 형성될 수 있다. 열 공정은 불화물의 라디칼을 층 스택(121) 내로 게이트 유전층(94)을 향하여 유도한다. 일부 실시예에서, 불화물의 라디칼은 열 공정에 의해 게이트 유전층(94) 내로 유도된다. 불화물의 라디칼은 게이트 유전층(94)과 인접한 유전층(예를 들어, 제1 ILD(90) 및/또는 제1 게이트 스페이서(72)) 간의 계면에서 트랩 상태를 보상할 수 있고, 그에 따라 계면에서의 트랩 상태 밀도(trap state density; Dit)를 감소시킬 수 있다.
표면 처리 공정의 온도 및/또는 지속 시간, 화학물질(84)의 유속(flow rate)과 같은 표면 처리 공정의 파라미터는, 게이트 유전층(94) 내의 불화물의 목표 농도를 달성하도록 조정될 수 있다. 예를 들어, 낮은(예를 들어, 200 ℃보다 낮은) 온도 및/또는 짧은 지속 시간(예를 들어, 30초 미만)은 목표 불화물 농도를 달성하기에 충분한 불화물을 게이트 유전층(94) 내로 유도하지 못할 수 있다. 한편, 고온(예를 들어, 650 ℃보다 높은 온도) 및/또는 장시간(예를 들어, 30초 보다 긴 시간)은 불화물을 게이트 유전층(94)을 지나 인접한 유전층(예를 들어, ILD(90) 또는 제1 게이트 스페이서(72)) 내로 유도할 수도 있다.
예시적인 실시예에서, 열 공정은 약 200 ℃와 약 650 ℃ 사이의 온도에서 WF6 가스를 사용하여 수행된다. WF6의 유속은 약 5 표준 입방 센티미터/분(sccm) 내지 약 10,000 sccm 사이, 예컨대 1000 sccm일 수 있다. 캐리어 가스의 유속은 약 5 sccm 내지 약 10,000 sccm 사이, 예컨대 6000 sccm일 수 있다. 열 공정의 압력은 약 0.5 torr 내지 약 300 torr 사이, 예컨대 20 torr일 수 있고, 열 공정의 지속 시간은 약 0.1 초 내지 약 300 초 사이, 예컨대 100 초일 수 있다.
또한, 도 10을 참조하면, 일부 실시예에서, 표면 처리 공정은 불화물 함유 플라즈마를 화학물질(84)로 사용하는 플라즈마 공정이다. 예를 들어, NF3 가스는 플라즈마로 활성화되어 화학물질(84)로서 사용된다. 불화물 함유 플라즈마(84)는, N2, Ar, He 등 또는 이들의 조합과 같은 불활성 가스일 수 있는 캐리어 가스에 의해 운반될 수 있다. 불화물 함유 플라즈마(84)는 도 10에 도시된 바와 같이 배리어층(98)의 표면과 접촉하도록 공급된다. 플라즈마 공정의 에너지(예를 들어, 방전 에너지)는 F와 원소 M(예를 들어, F와 N) 사이의 결합을 파괴시키고, 불화물의 라디칼을 생산한다. 예를 들어, NF3 플라즈마는 배리어층(98)의 표면을 폭격하여, F와 N 사이의 결합을 파괴시키고 다수의 화학 반응을 개시한다. NF3 플라즈마의 파괴는 다음의 화학식 (2)와 (3)에 의해 설명될 수 있다.
[화학식 2]
NF3 → NF+ + 2F
[화학식 3]
NF3 → NF2+ + F
화학물질(84)의 파괴로부터의 원소 M(예를 들어, N)은, FinFET 디바이스(100)가 있는 적층 챔버(미도시)로부터 배출(예를 들어, 펌핑 아웃)될 수 있는 부산물을 형성할 수 있거나, 배리어층(98) 위에 원소 M을 포함하는 층(미도시)을 형성할 수 있다. 플라즈마 공정의 에너지는 불화물의 라디칼을 층 스택(121) 내로 게이트 유전층(94)을 향하여 유도한다. 일부 실시예에서, 불화물의 라디칼은 플라즈마 공정에 의해 게이트 유전층(94) 내로 유도된다.
예시적인 실시예에서, 플라즈마 공정은 약 20 ℃ 내지 약 400 ℃ 사이의 온도에서 NF3 가스의 플라즈마를 사용하여 수행된다. 플라즈마 공정의 에너지는 약 5 볼트 내지 약 10,000 볼트 사이, 예컨대 500 볼트이다. NF3의 유속은 약 10 sccm 내지 약 5,000 sccm 사이, 예컨대 200 sccm일 수 있다. 캐리어 가스의 유속은 약 5 sccm 내지 약 10,000 sccm 사이, 예컨대 3000 sccm일 수 있다. 플라즈마 공정의 압력은 약 0.5 torr 내지 약 300 torr 사이, 예컨대 15 torr일 수 있고, 플라즈마 공정의 지속 시간은 약 0.1 초 내지 약 300 초 사이, 예컨대 100 초일 수 있다.
다음으로, 도 11에 도시된 바와 같이, 표면 처리 공정(예를 들어, 열 공정 또는 플라즈마 공정) 후에, 선택적인(optional) 열 어닐링 공정(510)이 수행되어 층 스택(121) 내에 함유된 불화물(예를 들어, 캡핑층(96) 및 배리어층(98) 내의 불화물 라디칼)을 게이트 유전층(94) 내로 더 유도한다. 예시적인 실시예에서, 열 어닐링 공정(510)은 약 400 ℃ 내지 약 700 ℃ 사이, 예컨대 550 ℃의 온도에서, 약 0.1 초 내지 약 300 초 사이, 예를 들어 30 초의 지속 시간 동안 수행된다. 열 어닐링 공정 후에 1E15/cm2 내지 1E17/cm2 사이의 범위의 불화물 농도가 달성된다.
이제 도 12 및 도 13을 참조한다. 도 12 및 도 13은 각각 표면 처리 공정 및공정 및 후속하는 열 어닐링 공정의 또 다른 실시예를 도시한다. 도 12에 도시된 바와 같이, 표면 처리 공정은 불화물 함유 전구체(미도시)를 사용하여 배리어층(98) 위에 막(88)을 형성하는 단계를 포함한다. 예를 들어, 텅스텐 6 불화물(WF6) 또는 몰리브덴 6 불화물(MoF6)이 막(88)을 형성하기 위한 불화물 함유 전구체로서 사용될 수 있다. 막(88)을 형성하는데 사용될 수 있는 다른 불화물 함유 전구체는 FeF2, FeF3, NiF2, CoF2, CrF2, CrF3, CuF, MoF3, TiF3, TiF4, AlF3, SiF4, MnF2, ZrF4, NbF5, HfF4, TaF5, NaF, KF, LiF, MgF2, CaF2, BaF2, ZnF2, PbF2를 포함한다. 전구체는 N2, Ar, He 등 또는 이들의 조합과 같은 불활성 가스일 수 있는 캐리어 가스에 의해 운반될 수 있다. ALD, PVD, CVD 등 또는 이들의 조합과 같은 적절한 적층 방법이 막(88)을 형성하는데 사용될 수 있다.
일부 실시예에서, 불화물 함유 전구체(예를 들어, WF6 또는 MoF6)는 적층 공정 동안 분해하여, 전구체의 원소 M(예를 들어, W 또는 Mo)와 F 사이의 결합을 파괴시킨다. 전구체의 분해 후 전구체의 원소 M은 막(88)을 형성하고, 분해 후의 불화물은 적층 공정의 에너지(예를 들어 열에너지)에 의해 층 스택(121) 내로 게이트 유전층(94)을 향하여 유도된다. 예를 들어, WF6 또는 MoF6가 적층 공정의 전구체로서 사용되는 경우, 막(88)은 W의 층 또는 Mo의 층을 포함할 수 있다. 막(88)은 또한 불화물 및 소량의 분해되지 않은 전구체를 함유할 수 있다. 일부 실시예에서, 불화물은 적층 공정 동안 게이트 유전층(94) 내로 유도된다.
예시적인 실시예에서, 표면 처리 공정은 약 200 ℃ 내지 약 500 ℃ 사이, 예컨대 350 ℃의 온도에서 불화물 함유 전구체를 사용하여 막(88)을 형성하는 단계를 포함한다. 전구체의 유속은 약 10 sccm 내지 약 5,000 sccm 사이, 예컨대 500 sccm일 수 있다. 캐리어 가스의 유속은 약 5 sccm 내지 약 10,000 sccm 사이, 예컨대 3000 sccm일 수 있다. 막(88)을 형성하기 위한 적층 공정의 압력은 약 0.5 torr 내지 약 300 torr 사이, 예컨대 20 torr일 수 있다. 막(88)의 두께는 약 3Å 내지 약 200Å 사이, 예컨대 100Å일 수 있지만, 다른 치수도 가능하다.
다음으로, 도 13에 도시된 바와 같이, 도 12의 표면 처리 공정 후에, 층 스택(121) 내에 함유된 불화물(예를 들어, 캡핑층(96) 및 배리어층(98) 내의 불화물 라디칼)을 게이트 유전층(94)내로 더 유도하기 위해 선택적인(optioinal) 열 어닐링 공정(610)이 수행될 수 있다. 예시적인 실시예에서, 열 어닐링 공정(610)은 약 400 ℃ 내지 약 700 ℃ 사이, 예컨대 550 ℃의 온도에서, 약 0.1 초 내지 내지 약 300 초 사이, 예컨대 30 초의 지속 시간 동안 수행된다. 열 어닐링 공정 후에 1E15/cm2 내지 1E17/cm2 사이의 범위의 불화물 농도가 달성된다.
위에서 논의된 바와 같이, 표면 처리 공정(예를 들어, 열 공정, 플라즈마 공정, 또는 막 적층 공정)은 배리어층(98)의 표면 위에 원소 M(예를 들어, W, Mo)을 포함하는 층(미도시)을 형성할 수 있다. 일부 실시예에서, 리세스(92)가 충진되기 전에 에칭과 같은 적합한 공정에 의해 이 원소 M의 층이 제거된다. 다른 실시예에서, 원소 M을 포함하는 층은 제거되지 않는다. 그 대신에, 배리어층(98) 위에 잔류하고 FinFET 디바이스(100)의 임계 전압(Vt)을 조정하기 위해 일함수 층의 일부로서 사용된다. 단순화를 위해, 원소 M을 포함하는 층(제거되지 않았다면)은 후속 도면에 도시되지 않는다.
표면 처리 공정의 실시예는 많은 이점을 갖는다. 진화된 프로세싱 노드에서 반도체 디바이스의 크기가 점점 더 작아짐에 따라, FinFET 디바이스의 게이트 유전층을 도핑하는 데 사용되는 이온 주입 공정에 사용할 수 있는 주입 각도는 예를 들어 핀 및/또는 게이트 구조의 근접성 때문에 제한된다. 따라서, 이온 주입 공정은 타겟 도펀트 농도를 달성하도록 게이트 유전층의 특정 영역을 도핑할 수 없을 수도 있다. 본 개시내용은 게이트 유전층을 도핑하는 다양한 비파괴적이고 효과적인 방법을 제공한다. 그 결과, FinFET 디바이스(100)의 시간 의존 절연 파괴(TDDB) 성능이 향상된다. 침지 공정, 막 적층 및 에칭과 같은 여기에 개시된 표면 처리 공정에서 사용되는 프로세싱 단계는 반도체 제조에서 성숙한 공정 단계이고 용이하게 이용 가능하다. 또한, 표면 처리 공정에 사용되는 원료는 값이 싼 재료이므로 저비용의 표면 처리 공정이 가능하다. 또한, 개시된 표면 처리 공정은 기존의 대체 게이트 공정과 쉽게 통합될 수 있다. 예를 들어, 여기에 개시된 표면 처리 공정은 기존 공정 흐름을 사용하여 형성된 금속 게이트 막 스택에 어떠한 변화도 일으키지 않으므로, 기존 공정 흐름과의 양호한 호환성을 보장한다.
다음으로, 도 14 내지 도 20에 도시된 바와 같이, 도 10 내지 도 13에 도시된 표면 처리 공정 후에 프로세싱이 계속된다. 도 14를 참조하면, 배리어층(98) 위에 게이트 전극(99)이 적층되고, 리세스(92)의 나머지 부분이 충진된다. 게이트 전극(99)은 Cu, Al, W 등, 이들의 조합, 또는 이들의 다중층과 같은 금속 함유 물질로 이루어질 수 있으며, 예를 들어 전기 도금(electroplating), 무전해 도금(electroless plating), PVD, CVD 또는 다른 적절한 방법에 의해 형성될 수 있다.
다음으로, 도 15에 도시된 바와 같이, CMP와 같은 평탄화 공정이 수행되어 게이트 유전층(94), 캡핑층(96), 배리어층(98) 및 게이트 전극(99)의 재료의, 제1 ILD(90)의 상부 표면를 넘어서는 과량의 부분을 제거할 수 있다. 이에 따라 게이트 전극(99)의 재료, 배리어층(98), 캡핑층(96), 및 게이트 유전층(94)의 결과적으로 남은 부분은 결과적인 FinFET 디바이스(100)의 대체 게이트(97)를 형성한다.
다음으로, 도 16에서, 제2 ILD(95)는 제1 ILD(90) 위에 적층된다. 일 실시예에서, 제2 ILD(95)는 유동성 CVD 방법에 의해 형성된 유동성 막(flowable film)이다. 일부 실시예에서, 제2 ILD(95)는 PSG, BSG, BPSG, 또는 USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 적층될 수 있다. 컨택(102)(도 20 참조)을 위한 컨택 개구(91 및 93)는 제1 ILD(90) 및/또는 제2 ILD(95)를 관통하여 형성된다. 예를 들어, 컨택 개구(91)는 제2 ILD(95)를 관통하여 형성되고 대체 게이트(97)를 노출시키는 한편, 컨택 개구(93)는 제1 ILD(90) 및 제2 ILD(95)를 관통하여 형성되고 소스/드레인 영역(80)을 노출시킨다. 컨택 개구(91/93)는 예로서 하나의 횡단면에서 도시되며, 다른 횡단면들에 있을 수 있다.
다음으로, 도 17에서, 배리어층(104)이 제2 ILD(95) 위에 형성된다. 일부 실시예에서, 배리어층(104)은 제2 ILD(95) 위에 컨포멀하게 형성되며, 컨택 개구(91/93)의 측벽 및 바닥에 막을 형성한다(line). 배리어층(104)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN) 등과 같은 전기 도전성 물질을 포함할 수 있으며, PECVD와 같은 CVD 공정을 사용하여 형성될 수 있다. 그러나, 스퍼터링 또는 MOCVD, PVD, ALD와 같은 다른 대안적인 공정이 또한 사용될 수 있다.
일부 실시예들에서, 예를 들어 에피택셜 소스/드레인 영역(80)과 배리어층(104) 사이에서, 에피택셜 소스/드레인 영역(80) 위에 실리사이드 영역(82)이 형성된다. 실리사이드 영역(82)은 배리어층(104)을 형성하는 공정 중에 형성될 수도 있으나 배리어층(104)이 형성되기 전에 형성될 수 있다. 실리사이드 영역(82)은, 실리사이드(silicide) 또는 저마나이드(germanide) 영역을 형성하도록 반도체 물질(예를 들어, 실리콘, 게르마늄)과 반응할 수 있는 금속(예를 들어, 니켈, 코발트, 티타늄, 탄탈, 백금, 텅스텐, 기타 귀금속, 기타 내열성(refractory) 금속, 희토류 금속 또는 이들의 합금)을 에피택셜 소스/드레인 영역(80) 위에 먼저 적층하고, 그 후 실리사이드 영역(82)을 형성하도록 열 어닐링 공정을 수행함으로써 형성될 수 있다. 이후, 예를 들어 에칭 공정에 의해, 적층된 금속 중 미 반응 부분이 제거된다. 영역(82)은 실리사이드 영역으로 언급되지만, 영역(82)은 저마나이드 영역 또는 실리콘 저마나이드 영역(예를 들어, 실리사이드 및 저마나이드를 포함하는 영역)일 수도 있다.
다음으로, 도 18에 도시된 바와 같이, 배리어층(104) 위에 시드층(108)이 형성된다. 시드층(108)은 PVD, ALD 또는 CVD에 의해 적층될 수 있고, 텅스텐, 구리 또는 구리 합금으로 형성될 수 있으나, 다른 적절한 방법 및 재료가 대안적으로 사용될 수 있다.
일단 시드층(108)이 형성되면, 도 19에 도시된 바와 같이, 도전성 물질(110)이 시드층(108) 상에 형성되어, 컨택 개구부(91/93)를 충진 및 과충진할 수 있다. 도전성 물질(110)은 텅스텐을 포함할 수 있지만, 알루미늄(aluminum), 구리(copper), 텅스텐 질화물(tungsten nitride), 루테늄(rhuthenium), 은(silver), 금(gold), 로듐(rhodium), 몰리브덴(molybdenum), 니켈(nickel), 코발트(cobalt), 카드뮴(cadmium), 아연(zinc), 이들의 합금, 이들의 조합 등과 같은 다른 적합한 물질이 대안적으로 이용될 수도 있다. 도전성 물질(110)을 형성하기 위해, PVD, CVD, ALD, 도금(예를 들어, 전기 도금), 및 리플로우(reflow)와 같은 임의의 적합한 적층 방법이 사용될 수 있다.
도 20을 참조하면, 일단 컨택 개구(91/93)가 충진되면, 컨택 개구(91/93) 외부의 과량의 배리어층(104), 시드층(108), 및 도전성 물질(110)은 CMP와 같은 평탄화 공정을 통해 제거될 수 있으나, 임의의 적절한 제거 공정이 사용될 수 있다. 이에 따라, 컨택 플러그(102)가 컨택 개구(91/93) 내에 형성된다.
여기에 개시된 실시예의 변형 및 수정이 가능하다. 예를 들어, 위에서 논의된 표면 처리 공정의 다양한 실시예가 결합되어 게이트 유전층(94) 내의 불화물 농도를 추가로 향상시킬 수 있다. 예를 들어, 도 10을 참조하여 앞서 논의된 불화물 함유 가스(예를 들어, WF6)을 사용한 침지 공정이 수행될 수 있고, 그에 이어 도 12를 참조하여 앞서 논의된 막 적층 공정이 이어지고, 그 후 도 13에서 논의된 바와 같은 열 어닐링 공정이 수행되어 불화물을 게이트 유전층(94) 내로 추가로 유도시킬 수 있다. 다른 변형이 가능하다. 예를 들어, 도 10 내지 도 11에 도시된 프로세싱이 수행될 수 있고, 그 다음에 도 12 내지 도 13에 도시된 프로세싱이 수행될 수 있다. 따라서, 도 10 내지 도 14는 표면 처리 공정의 다른 실시예를 예시할 수 있다. 본 개시내용의 실시예들은 게이트 유전층(94)에 대한 도펀트로서 불화물을 사용하여 논의되어 있다. 게이트 유전층(94)의 TDDB 성능을 향상시키기 위한 도펀트로서 불화물 이외의 원소가 사용되는 실시예에서, 표면 처리 공정은 불화물 이외의 도펀트를 함유하는 화학물질 또는 전구체를 사용하도록 수정될 수 있다. 본 개시내용에 대한 이들 및 다른 변형은 가능하며, 본 개시내용의 범위 내에 포함되도록 충분히 의도된다.
도 21은 일부 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다. 도 21에 도시된 실시예 방법은 단지 많은 가능한 실시예 방법 중 일례일 뿐이라는 것을 알아야한다. 당업자는 많은 변형, 대안, 및 수정을 인식 할 것이다. 예를 들어, 도 21에 도시된 바와 같은 다양한 단계가 추가, 제거, 대체, 재배치 및 반복될 수 있다.
도 21을 참조하면, 단계 1010에서, 더미 게이트 구조가 반도체 핀 위에 형성된다. 단계 1020에서, 유전층은 더미 게이트 구조의 대향 측면들 상에 형성된다. 단계 1030에서, 더미 게이트 구조는 제거되어 유전층에 리세스를 형성한다. 단계 1040에서, 리세스의 측벽 및 바닥 위에 게이트 유전층과 적어도 하나의 도전층이 연이어 형성된다. 단계 1050에서, 게이트 유전층 및 적어도 하나의 도전층은 불화물(fluoride; F)을 함유하는 화학물질로 처리된다.
실시예들은 이점들을 달성할 수 있다. 본 개시내용에 개시된 표면 처리 공정은 게이트 유전층을 도핑하는 다양한 비파괴적이고 효과적인 방법을 제공한다. 그 결과, 반도체 디바이스의 TDDB 성능이 향상된다. 침지 공정, 막 적층 및 에칭과 같은, 개시된 표면 처리 공정에서 사용되는 프로세싱 단계는 성숙한 반도체 프로세싱 단계이고 용이하게 이용 가능하다. 표면 처리 공정에 사용되는 원료는 값이 싼 재료이다. 또한, 개시된 표면 처리 공정은 기존의 대체 게이트 공정과 쉽게 통합될 수 있다. 예를 들어, 여기에 개시된 방법을 사용하여 형성된 금속 게이트 막 스택에 어떠한 변경도 없으므로, 기존 공정 흐름과의 양호한 호환성을 보장한다.
일부 실시예에서, 방법은 반도체 핀 위에 더미 게이트 구조를 형성하는 단계, 더미 게이트 구조의 대향 측면 상에 유전층을 형성하는 단계, 및 더미 게이트 구조를 제거하여 유전층에 리세스를 형성하는 단계를 포함한다. 상기 방법은 또한 리세스의 측벽 및 바닥 위에 게이트 유전층 및 적어도 하나의 도전층을 연이어 형성하는 단계와, 불화물(F)을 함유하는 화학물질로 게이트 유전층 및 적어도 하나의 도전층을 처리하는 단계를 포함한다.
일부 실시예들에서, 핀 필드 전계 효과 트랜지스터(FinFET)를 형성하는 방법은 핀의 대향 측면 상에 배치된 격리 구조물의 상부면 위로 돌출된 핀을 가진 기판을 제공하는 단계, 핀 위에 제1 게이트 구조를 형성하는 단계, 제1 게이트 구조 주위에 층간 유전체(ILD) 층을 형성하는 단계로서, ILD 층은 제1 게이트 구조의 상부 표면을 노출 시키며, ILD 층에 리세스를 형성하도록 제1 게이트 구조를 제거하는 단계를 포함한다. 상기 방법은 또한 리세스 내에 층 스택을 형성하는 단계를 포함하며, 층 스택을 형성하는 단계는 리세스 내에 고유전율 유전층을 컨포멀하게 형성하는 단계와, 고유전율 유전층 위에 도전성 캡핑층을 컨포멀하게 형성하는 단계와, 도전성 캡핑층 위에 도전성 배리어층을 컨포멀하게 형성하는 단계를 포함한다. 상기 방법은 불화물을 포함하는 화학물질을 사용하여 층 스택을 위한 표면 처리 공정을 수행하는 단계로서, 표면 처리 공정은 불화물을 고유전율 유전층 내로 유도하는 단계와, 표면 처리 공정 후에 열 어닐링 공정을 수행하는 단계를 포함한다.
일부 실시예에서, 방법은 유전층을 형성하는 단계, 유전층을 적어도 하나의 도전층으로 덮는 단계, 적어도 하나의 도전층 위에 불화물 함유 전구체를 공급하는 단계, 및 불화물 함유 전구체의 불화물을 유전층 내로 유도하는 단계를 포함한다.
이상은 여러 실시예의 특징을 개관한 것이므로 당업자라면 본 개시내용의 양태를 더 잘 이해할 수 있다. 당업자라면 본 명세서에 소개하는 실시예들의 동일한 목적을 달성하고/하거나 동일한 효과를 달성하기 위하여 다른 공정 및 구조를 설계 또는 변형하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있음을 인식할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에 서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일 없이 다양한 변화, 대체 및 변형을 행할 수 있다는 것을 인식할 것이다. 본 개시내용이 예시적인 실시예를 참조하여 설명되었으나, 본 개시내용은 제한하는 취지로 해석되도록 의도되지 않는다. 발명의 상세한 설명을 참조시, 예시적인 실시예의 다양한 변경 및 조합뿐 아니라 본 개시내용의 다른 실시예가 당업자에게 명백할 것이다. 따라서, 첨부된 청구항은 어떠한 그러한 변경 또는 실시예도 아우르도록 의도된다.
<예시적인 실시예>
1. 방법으로서,
반도체 핀 위에 더미 게이트 구조를 형성하는 단계;
상기 더미 게이트 구조의 대향 측면 상에 유전층을 형성하는 단계;
상기 더미 게이트 구조를 제거하여 상기 유전층에 리세스를 형성하는 단계;
상기 리세스의 측벽 및 바닥 위에 게이트 유전층과 적어도 하나의 도전층을 연이어 형성하는 단계; 및
상기 게이트 유전층 및 상기 적어도 하나의 도전층을 불화물(fluoride; F)을 함유하는 화학물질로 처리하는 단계를 포함하는 방법.
2. 제1 실시예에 있어서, 상기 게이트 유전층과 상기 적어도 하나의 도전층을 형성하는 단계는,
상기 리세스의 측벽 및 바닥 위에 게이트 유전층을 형성하는 단계;
상기 게이트 유전층 위에, 제1 도전성 물질을 포함하는 캡핑층을 형성하는 단계; 및
상기 캡핑층 위에, 상기 제1 도전성 물질과는 다른 제2 도전성 물질을 포함하는 배리어층을 형성하는 단계를 포함하는 방법.
3. 제2 실시예에 있어서, 상기 게이트 유전층은 고유전율(high-k) 유전체 물질을 포함하는 방법.
4. 제3 실시예에 있어서, 상기 캡핑층은 티타늄 질화물(TiN)을 포함하고, 상기 배리어층은 탄탈륨 질화물(TaN)을 포함하는 방법.
5. 제1 실시예에 있어서, 상기 처리하는 단계는 불화물을 상기 게이트 유전층 내로 유도(drive)하는 방법.
6. 제1 실시예에 있어서, 상기 처리하는 단계는 6 불화 텅스텐(WF6)을 사용하여 열 공정을 수행하는 단계를 포함하는 방법.
7. 제1 실시예에 있어서, 상기 처리하는 단계는 3 불화 질소(NF3)를 사용하여 플라즈마 공정을 수행하는 단계를 포함하는 방법.
8. 제1 실시예에 있어서, 상기 처리하는 단계는 불화물 함유 전구체를 사용하여 상기 적어도 하나의 도전층 위에 막을 형성하는 단계를 포함하는 방법.
9. 제8 실시예에 있어서, 상기 불화물 함유 전구체는 6 불화 텅스텐(WF6) 또는 6 불화 몰리브덴(MoF6)을 포함하는 방법.
10. 제1 실시예에 있어서, 상기 처리하는 단계 후에 열 어닐링 공정을 수행하는 단계를 더 포함하는 방법.
11. 제1 실시예에 있어서, 상기 처리하는 단계는 :
상기 게이트 유전층 및 상기 적어도 하나의 도전층을 불화물을 포함하는 가스 또는 불화물을 포함하는 플라즈마에 노출시키는 단계;
불화물을 포함하는 전구체를 사용하여 상기 적어도 하나의 도전층 위에 막을 적층하는 단계; 및
상기 막을 적층한 후에 열 어닐링 공정을 수행하는 단계를 포함하는 방법.
12. 제1 실시예에 있어서, 상기 처리하는 단계 후에 도전성 물질을 사용하여 상기 리세스를 충진하는 단계를 더 포함하는 방법.
13. 핀 필드 전계 효과 트랜지스터(FinFET)를 형성하는 방법으로서,
핀을 가진 기판을 제공하는 단계로서, 상기 핀은 상기 핀의 대향 측면 상에 배치된 격리 구조의 상부면 위로 돌출된 것인, 상기 기판을 제공하는 단계;
상기 핀 위에 제1 게이트 구조를 형성하는 단계;
상기 제1 게이트 구조 주위에 층간 유전체(ILD) 층을 형성하는 단계로서, 상기 ILD 층은 상기 제1 게이트 구조의 상부면을 노출시키는 것인, 상기 ILD 층을 형성하는 단계;
상기 ILD 층에 리세스를 형성하기 위해 상기 제1 게이트 구조를 제거하는 단계;
상기 리세스 내에 층 스택을 형성하는 단계로서,
상기 리세스 내에 고유전율(high-k) 유전층을 컨포멀하게(conformally) 형성하는 단계;
상기 고유전율 유전층 위에 도전성 캡핑층을 컨포멀하게 형성하는 단계; 및
상기 도전성 캡핑층 위에 도전성 배리어층을 컨포멀하게 형성하는 단계
를 포함하는, 상기 층 스택을 형성하는 단계;
불화물을 포함하는 화학물질을 사용하여 상기 층 스택에 대한 표면 처리 공정을 수행하는 단계로서, 상기 표면 처리 공정은 불화물을 상기 고유전율 유전층 내로 유도하는 것인, 상기 표면 처리 공정을 수행하는 단계; 및
상기 표면 처리 공정 후에 열 어닐링 공정을 수행하는 단계
를 포함하는 FinFET 형성 방법.
14. 제13 실시예에 있어서, 상기 표면 처리 공정을 수행하는 단계는, 불화물을 포함하는 가스에 상기 층 스택을 침지시키는 단계, 상기 층 스택을 불화물을 포함하는 플라즈마에 침지시키는 단계, 또는 불화물 함유 전구체를 사용하여 상기 도전성 배리어층 위에 막을 적층하는 단계를 포함하는 FinFET 형성 방법.
15. 제13 실시예에 있어서, 상기 표면 처리 공정을 수행하는 단계는,
불화물 함유 가스 또는 불화물 함유 플라즈마에 상기 층 스택을 침지시키는 단계; 및
불화물 함유 전구체를 사용하여, 상기 침지 후 상기 도전성 배리어층 위에 막을 적층하는 단계를 포함하는 FinFET 형성 방법.
16. 제15 실시예에 있어서,
상기 열 어닐링 공정 후에 상기 막을 제거하는 단계; 및
상기 리세스를 도전성 물질로 충진하는 단계
를 더 포함하는 FinFET 형성 방법.
17. 방법에 있어서,
유전층을 형성하는 단계;
상기 유전층을 적어도 하나의 도전층으로 덮는 단계;
상기 적어도 하나의 도전층 위에 불화물 함유 전구체를 공급하는 단계; 및
불화물 함유 전구체의 불화물을 유전층 내로 유도하는 단계
를 포함하는 방법.
18. 제17 실시예에 있어서, 상기 불화물 함유 전구체는 불화물 함유 가스 또는 불화물 함유 플라즈마인 방법.
19. 제17 실시예에 있어서, 상기 공급하는 단계는 상기 적어도 하나의 도전층 위에 막을 적층하는 방법.
20. 제17 실시예에 있어서, 상기 유전층은 고유전율(high-k) 유전체 물질을 포함하고, 상기 유도하는 단계는 적어도 열 유도(thermal drive-in) 공정을 포함하는 방법.

Claims (10)

  1. 방법으로서,
    반도체 핀 위에 더미 게이트 구조를 형성하는 단계;
    상기 더미 게이트 구조의 대향 측면 상에 유전층을 형성하는 단계;
    상기 더미 게이트 구조를 제거하여 상기 유전층에 리세스를 형성하는 단계;
    상기 리세스의 측벽 및 바닥 위에 게이트 유전층과 적어도 하나의 도전층을 연이어 형성하는 단계; 및
    상기 게이트 유전층 및 상기 적어도 하나의 도전층을 불화물(fluoride; F)을 함유하는 화학물질로 처리하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 게이트 유전층과 상기 적어도 하나의 도전층을 형성하는 단계는,
    상기 리세스의 측벽 및 바닥 위에 게이트 유전층을 형성하는 단계;
    상기 게이트 유전층 위에, 제1 도전성 물질을 포함하는 캡핑층을 형성하는 단계; 및
    상기 캡핑층 위에, 상기 제1 도전성 물질과는 다른 제2 도전성 물질을 포함하는 배리어층을 형성하는 단계를 포함하는 방법.
  3. 제1항에 있어서, 상기 처리하는 단계는 불화물을 상기 게이트 유전층 내로 유도(drive)하는 방법.
  4. 제1항에 있어서, 상기 처리하는 단계는,
    6 불화 텅스텐(WF6)을 사용하여 열 공정을 수행하는 단계,
    3 불화 질소(NF3)를 사용하여 플라즈마 공정을 수행하는 단계, 또는
    불화물 함유 전구체를 사용하여 상기 적어도 하나의 도전층 위에 막을 형성하는 단계
    중 적어도 하나를 포함하는 방법.
  5. 제1항에 있어서, 상기 처리하는 단계 후에 열 어닐링 공정을 수행하는 단계를 더 포함하는 방법.
  6. 제1항에 있어서, 상기 처리하는 단계는 :
    상기 게이트 유전층 및 상기 적어도 하나의 도전층을 불화물을 포함하는 가스 또는 불화물을 포함하는 플라즈마에 노출시키는 단계;
    불화물을 포함하는 전구체를 사용하여 상기 적어도 하나의 도전층 위에 막을 적층하는 단계; 및
    상기 막을 적층한 후에 열 어닐링 공정을 수행하는 단계를 포함하는 방법.
  7. 핀 필드 전계 효과 트랜지스터(FinFET)를 형성하는 방법으로서,
    핀을 가진 기판을 제공하는 단계로서, 상기 핀은 상기 핀의 대향 측면 상에 배치된 격리 구조의 상부면 위로 돌출된 것인, 상기 기판을 제공하는 단계;
    상기 핀 위에 제1 게이트 구조를 형성하는 단계;
    상기 제1 게이트 구조 주위에 층간 유전체(ILD) 층을 형성하는 단계로서, 상기 ILD 층은 상기 제1 게이트 구조의 상부면을 노출시키는 것인, 상기 ILD 층을 형성하는 단계;
    상기 ILD 층에 리세스를 형성하기 위해 상기 제1 게이트 구조를 제거하는 단계;
    상기 리세스 내에 층 스택을 형성하는 단계로서,
    상기 리세스 내에 고유전율(high-k) 유전층을 컨포멀하게(conformally) 형성하는 단계;
    상기 고유전율 유전층 위에 도전성 캡핑층을 컨포멀하게 형성하는 단계; 및
    상기 도전성 캡핑층 위에 도전성 배리어층을 컨포멀하게 형성하는 단계
    를 포함하는, 상기 층 스택을 형성하는 단계;
    불화물을 포함하는 화학물질을 사용하여 상기 층 스택에 대한 표면 처리 공정을 수행하는 단계로서, 상기 표면 처리 공정은 불화물을 상기 고유전율 유전층 내로 유도하는 것인, 상기 표면 처리 공정을 수행하는 단계; 및
    상기 표면 처리 공정 후에 열 어닐링 공정을 수행하는 단계
    를 포함하는 FinFET 형성 방법.
  8. 제7항에 있어서, 상기 표면 처리 공정을 수행하는 단계는, 불화물을 포함하는 가스에 상기 층 스택을 침지시키는 단계, 상기 층 스택을 불화물을 포함하는 플라즈마에 침지시키는 단계, 또는 불화물 함유 전구체를 사용하여 상기 도전성 배리어층 위에 막을 적층하는 단계를 포함하는 FinFET 형성 방법.
  9. 방법에 있어서,
    유전층을 형성하는 단계;
    상기 유전층을 적어도 하나의 도전층으로 덮는 단계;
    상기 적어도 하나의 도전층 위에 불화물 함유 전구체를 공급하는 단계; 및
    불화물 함유 전구체의 불화물을 유전층 내로 유도하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서, 상기 유전층은 고유전율(high-k) 유전체 물질을 포함하고, 상기 유도하는 단계는 적어도 열 유도(thermal drive-in) 공정을 포함하는 방법.
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