KR20220007486A - 반도체 디바이스의 제조 방법 및 반도체 디바이스 - Google Patents

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치아-치 유
치-텡 리아오
유-리 린
치 수안 쳉
추-찬 웽
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Abstract

반도체 디바이스는, 기판 위에 배치된 아이솔레이션 절연 층으로부터 돌출하며 채널 영역을 갖는 핀 구조물, 상기 기판 위에 배치된 소스/드레인 영역, 상기 채널 영역 상에 배치된 게이트 유전체 층, 및 상기 게이트 유전체 층 상에 배치된 게이트 전극 층을 포함한다. 상기 게이트 전극은, 상기 채널 영역의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분을 포함하고, 상기 하부 부분의 폭은 일정하지 않다.

Description

반도체 디바이스의 제조 방법 및 반도체 디바이스 {METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 발전함에 따라, 제조 및 설계 이슈로부터의 난제로 인해 FinFET 및 GAA(gate-all-around) FET를 포함하는 멀티-게이트 전계 효과 트랜지스터(FET; field effect transistor)와 같은 3차원 설계의 개발을 가져왔다. FinFET에서는, 게이트 전극이 채널 영역의 3개의 측면 표면에 인접하며 게이트 유전체 층이 그 사이에 개재된다. FinFET의 게이트 전극은 게이트 대체 기술에 의해 형성된 금속성 재료의 하나 이상의 층을 포함한다.
반도체 디바이스는, 기판 위에 배치된 아이솔레이션 절연 층으로부터 돌출하며 채널 영역을 갖는 핀 구조물, 상기 기판 위에 배치된 소스/드레인 영역, 상기 채널 영역 상에 배치된 게이트 유전체 층, 및 상기 게이트 유전체 층 상에 배치된 게이트 전극 층을 포함한다. 상기 게이트 전극은, 상기 채널 영역의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분을 포함하고, 상기 하부 부분의 폭은 일정하지 않다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않고 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 2는 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 3은 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 4는 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 5는 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 6은 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 7은 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 8은 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 9는 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 10은 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 11은 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 12는 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 13은 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 14는 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 15는 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 16은 본 개시의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스의 단계들 중의 하나를 도시한다.
도 17a, 도 17b, 도 17c 및 도 17d는 본 개시의 실시예에 따라 희생 게이트 전극을 패터닝하기 위한 순차적 프로세스의 다양한 단계들을 도시한다.
도 18은 본 개시의 실시예에 따른 폴리실리콘 에칭 프로세스를 도시한다.
도 19a 및 도 19b는 본 개시의 실시예에 따른 희생 게이트 전극의 프로파일을 도시한다.
도 20a, 도 20b 및 도 20c는 본 개시의 실시예에 따른 희생 게이트 전극의 다양한 프로파일을 도시한다.
도 21 및 도 22는 본 개시의 실시예에 따라 코팅 재료 층을 형성하기 위한 다양한 조건들을 도시한다.
도 23은 본 개시의 실시예에 따라 코팅 재료 층을 형성하기 위한 조건 및 결과적인 구조물을 도시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 할 것이다. 컴포넌트 및 구성의 구체적 실시예 또는 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 구성요소들의 치수는 개시된 범위 또는 값에 한정되지 않고, 디바이스의 프로세스 조건 및/또는 원하는 특성에 따라 달라질 수 있다. 또한, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 다양한 특징부들은 단순하고 명확하게 하기 위해 임의로 상이한 스케일로 도시되어질 수 있다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 또한, 용어 “~로 제조되는”은 “포함하는” 또는 “구성되는”을 의미할 수 있다.
게이트 대체 기술에서는, 희생 게이트 전극(예를 들어, 폴리실리콘으로 제조됨)을 포함하는 희생 게이트 구조물이 먼저 채널 영역 위에 형성되고 그 후에 금속 게이트 구조물로 대체된다. 금속 게이트 FinFET에서, 디바이스 성능은 금속 게이트 프로파일(형상) 설계에 의해 영향을 받으며, 금속 게이트 프로파일은 종종 희생 게이트 전극의 프로파일에 따라 좌우된다. 그러나, 폴리실리콘 희생 게이트 전극을 패터닝하기 위한 에칭 프로세스가 다양하거나 잘 제어되지 않는 경우, 폴리실리콘 희생 게이트 전극의 프로파일, 형상 및/또는 치수는 웨이퍼 또는 웨이퍼-대-웨이퍼(wafer-to-wafer) 내에서 다양하다. 특히, 폴리실리콘 희생 게이트 전극의 프로파일의 웨이퍼-대-웨이퍼 변동(variation)은 낮은 수율 및 낮은 디바이스 성능을 초래할 것이다. 본 개시에서는, 희생 게이트 전극의 프로파일(형상)을 제어하는 방법이 제공된다.
도 1 내지 도 16은 본 개시의 하나의 실시예에 따라 FET 디바이스를 제조하기 위한 순차적 프로세스를 도시한다. 방법의 추가 실시예에 대하여, 도 1 내지 도 16에 의해 도시된 프로세스 전에, 프로세스 동안, 그리고 프로세스 후에 추가의 동작이 제공될 수 있고, 아래에 기재된 동작 중의 일부가 교체되거나 제거될 수 있다는 것을 이해하여야 할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다.
도 1에 도시된 바와 같이, 웰(well) 영역을 형성하도록 불순물 이온(도펀트)(12)이 실리콘 기판(10) 안으로 주입된다. 이온 주입은 펀치-트루(punch-through) 효과를 막도록 수행된다.
하나의 실시예에서, 기판(10)은 적어도 자신의 표면 부분 상에 단결정 반도체 층을 포함한다. 기판(10)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP(이에 한정되는 것은 아님)과 같은 단결정질 반도체 재료를 포함할 수 있다. 이 실시예에서, 기판(10)은 Si로 제조된다.
기판(10)은 자신의 표면 영역에 하나 이상의 버퍼 층(도시되지 않음)을 포함할 수 있다. 버퍼 층은 기판의 격자 상수로부터 소스/드레인 영역의 격자 상수로 격자 상수를 점진적으로 변화시키도록 작용할 수 있다. 버퍼 층은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP(이에 한정되는 것은 아님)와 같은 에피텍셜 성장된 단결정질 반도체 재료로부터 형성될 수 있다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피텍셜 성장된 실리콘 게르마늄(SiGe) 버퍼 층을 포함한다. SiGe 버퍼 층의 게르마늄 농도는 최하부(bottom-most) 버퍼 층에 대한 30 원자% 게르마늄으로부터 최상부(top-most) 버퍼 층에 대한 70 원자% 게르마늄으로 증가할 수 있다.
기판(10)은 불순물(예컨대, p 타입 또는 n 타입 전도성)로 적합하게 도핑된 다양한 영역을 포함할 수 있다. 도펀트(12)는, 예를 들어 n 타입 FinFET의 경우 붕소(BF2) 및 p 타입 FinFET의 경우 인이다.
도 2에서, 마스크 층(15)이 기판(10) 위에 형성된다. 일부 실시예에서, 마스크 층(15)은 제1 마스크 층(15A) 및 제2 마스크 층(15B)을 포함한다. 일부 실시예에서, 제1 마스크 층(15A)은 실리콘 질화물로 제조되고, 제2 마스크 층(15B)은 실리콘 산화물로 제조된다. 다른 실시예에서, 제1 마스크 층(15A)은 실리콘 산화물로 제조되고, 제2 마스크 층(15B)은 실리콘 질화물(SiN)로 제조된다. 제1 및 제2 마스크 층은, 저압 화학적 기상 증착(LPCVD; low pressure chemical vapor deposition) 및 플라즈마 강화 CVD(PECVD; plasma enhanced CVD)를 포함하는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 또는 다른 적합한 프로세스에 의해 형성된다. 마스크 층(15)은 포토 리소그래피 및 에칭을 포함한 패터닝 동작을 사용함으로써 마스크 패턴으로 패터닝된다.
다음으로, 도 3에 도시된 바와 같이, 기판(10)은 패터닝된 마스크 층(15)을 사용함으로써 X 방향으로 연장하는 핀 구조물(25)로 패터닝된다. 도 3에서, 2개의 핀 구조물(25)이 Y 방향으로 배열된다. 하지만 핀 구조물의 수는 2개에 한정되지 않고, 1개만큼 적거나 또는 3개 또는 더 많을 수 있다. 일부 실시예에서, 패터닝 동작에서 패턴 충실도(pattern fidelity)를 개선하기 위해 하나 이상의 더미 핀 구조물이 핀 구조물(25)의 양측 상에 형성된다.
핀 구조물(25)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서가 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서가 핀 구조물을 패터닝하는 데에 사용될 수 있다.
핀 구조물이 형성된 후에, 절연 재료의 하나 이상의 층을 포함하는 절연 재료 층이 기판 위에 형성되며, 그리하여 핀 구조물은 절연 층 내에 완전히 매립된다. 절연 층에 대한 절연 재료는, LPCVD(low pressure chemical vapor deposition), 플라즈마-CVD 또는 유동가능(flowable) CVD에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiCN, 불소 도핑된 실리케이트 유리(FSG; fluorine-doped silicate glass), 또는 로우 k(low-K) 유전체 재료를 포함할 수 있다. 절연 층의 형성 후에 어닐 동작이 수행될 수 있다. 그 다음, 도 4에 도시된 바와 같이, 최상부(uppermost) 제2 반도체 층(25)의 상부 표면이 절연 재료 층(30)으로부터 노출되도록, 화학 기계적 연마(CMP; chemical mechanical polishing) 방법 및/또는 에칭백(etch-back) 방법과 같은 평탄화 동작이 수행된다.
일부 실시예에서, 도 4에 도시된 바와 같이, 절연 재료 층(40)을 형성하기 전에 도 3의 구조물 위에 하나 이상의 라이너 층(22)이 형성된다. 라이너 층(22)은 실리콘 질화물, SiON, SiCN, SiOCN 및 실리콘 산화물 증의 하나 이상을 포함한다.
그 다음, 도 5에 도시된 바와 같이, 절연 재료 층(30)은 아이솔레이션 절연 층(30)을 형성하도록 리세싱되며, 그리하여 핀 구조물(20)의 상부 부분이 노출된다. 이 동작으로, 핀 구조물(25)은, 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)으로도 불리는 아이솔레이션 절연 층(30)에 의해 서로 전기적으로 분리된다. 핀 구조물의 하부 부분(11)은 아이솔레이션 절연 층(30)에 매립된다.
아이솔레이션 절연 층(30)이 형성된 후에, 도 6에 도시된 바와 같이, 희생 게이트 유전체 층(42)이 형성된다. 희생 게이트 유전체 층(42)은 실리콘 산화물 기반의 재료와 같은 절연 재료의 하나 이상의 층을 포함한다. 하나의 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 희생 게이트 유전체 층(42)의 두께는 일부 실시예에서 약 1 nm 내지 약 5 nm 범위 내에 있다.
도 7은 노출된 핀 구조물(25) 위에 희생 게이트 구조물(40)이 형성된 후의 구조물을 예시한다. 희생 게이트 구조물은 희생 게이트 전극(44) 및 희생 게이트 유전체 층(42)을 포함한다. 희생 게이트 구조물(40)은 채널 영역이 될 핀 구조물의 부분 위에 형성된다. 도 7에 도시된 바와 같이, 희생 게이트 구조물(40)은 핀 구조물 위에 희생 게이트 유전체 층(42)을 먼저 블랭킷(blanket) 퇴적함으로써 형성된다. 그 다음, 희생 게이트 전극 층이 희생 게이트 유전체 층 상에 그리고 핀 구조물 위에 블랭킷 퇴적되며, 그리하여 핀 구조물은 희생 게이트 전극 층 내에 완전히 매립된다. 희생 게이트 전극 층은 다결정질 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 희생 게이트 전극 층은 평탄화 동작을 받는다. 희생 게이트 유전체 층 및 희생 게이트 전극 층은, LPCVD 및 PECVD를 포함하는 CVD, PVD, ALD, 또는 다른 적합한 프로세스를 사용하여 퇴적된다. 그 후에, 마스크 층이 희생 게이트 전극 층 위에 형성된다. 마스크 층은 패드 SiN 층(46) 및 실리콘 산화물 마스크 층(48)을 포함한다.
다음으로, 도 7에 도시된 바와 같이, 마스크 층에 대해 패터닝 동작이 수행되고, 희생 게이트 전극 층이 희생 게이트 구조물(40)로 패터닝된다. 희생 게이트 구조물(40)의 패터닝 동작은 아래에 보다 상세하게 설명될 것이다.
희생 게이트 구조물(40)은 일부 실시예에서 희생 게이트 유전체 층(42), 희생 게이트 전극 층(44)(예컨대, 폴리 실리콘), 패드 SiN 층(46) 및 실리콘 산화물 마스크 층(48)을 포함한다. 희생 게이트 구조물(40)을 패터닝함으로써, 핀 구조물(20)의 상부 부분은 희생 게이트 구조물(40)의 대향측 상에 부분적으로 노출되며, 그에 의해 도 7에 도시된 바와 같이 소스/드레인(S/D) 영역을 정의한다. 본 개시에서, 소스 및 드레인은 상호교환 가능하게 사용되며 이의 구조물은 실질적으로 동일하다. 도 7에서, 하나의 희생 게이트 구조물이 형성되지만, 희생 게이트 구조물의 수는 하나에 한정되지 않는다. 일부 실시예에서, 둘 이상의 희생 게이트 구조물이 X 방향으로 배열된다. 특정 실시예에서, 패턴 충실도를 개선하기 위해 희생 게이트 구조물의 양측 상에 하나 이상의 더미 희생 게이트 구조물이 형성된다.
희생 게이트 구조물(40)이 형성된 후에, 도 8에 도시된 바와 같이, 측벽 스페이서(45)를 위한 절연 재료의 블랭킷 층(45)이 CVD 또는 다른 적합한 방법을 사용함으로써 컨포멀하게(conformally) 형성된다. 블랭킷 층(45)은, 측벽과 같은 수직 표면, 수평 표면 및 희생 게이트 구조물의 상부 상에 실질적으로 동일한 두께를 갖게 형성되도록 컨포멀 방식으로 퇴적된다. 일부 실시예에서, 블랭킷 층(45)은 약 2 nm 내지 약 10 nm 범위 내의 두께로 퇴적된다. 하나의 실시예에서, 블랭킷 층(45)의 절연 재료는 SiN, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물 기반의 재료이다.
또한, 도 9에 도시된 바와 같이, 측벽 스페이서(45)가 희생 게이트 구조물의 대향 측벽 상에 형성되고, 그 후에, S/D 영역의 핀 구조물이 아이솔레이션 절연 층(30)의 상부 표면 아래로 리세싱된다. 블랭킷 층(45)이 형성된 후에, 예를 들어 반응성 이온 에칭(RIE; reactive ion etching)을 사용하여 블랭킷 층(45)에 대해 이방성 에칭이 수행된다. 이방성 에칭 프로세스 동안, 대부분의 절연 재료가 수평 표면으로부터 제거되며, 희생 게이트 구조물의 측벽 및 노출된 핀 구조물의 측벽과 같은 수직 표면 상에 유전체 스페이서 층을 남긴다. 마스크 층(48)은 측벽 스페이서로부터 노출될 수 있다. 일부 실시예에서, 노출된 핀 구조물(25)의 S/D 영역의 상부 부분으로부터 절연 재료를 제거하도록 그 후에 등방성 에칭이 수행될 수 있다.
그 후에, S/D 영역의 핀 구조물은 건식 에칭 및/또는 습식 에칭을 사용함으로써 아이솔레이션 절연 층(30)의 상부 표면 아래로 리세싱된다. 도 9에 도시된 바와 같이, 노출된 핀 구조물(핀 측벽)의 S/D 영역 상에 형성된 측벽 스페이서(45)는 부분적으로 남아있다. 그러나, 다른 실시예에서, 노출된 핀 구조물의 S/D 영역 상에 형성된 측벽 스페이서(45)는 완전히 제거된다.
그 후에, 도 10에 도시된 바와 같이, 소스/드레인(S/D) 에피텍셜 층(50)이 형성된다. S/D 에피텍셜 층(50)은, n-채널 FET의 경우 Si, SiP, SiC 및 SiCP 또는 p-채널 FET의 경우 Si, SiGe, Ge, GeSn 및 SiGeSn의 하나 이상의 층을 포함한다. S/D 에피텍셜 층(50)은 CVD, ALD, 또는 분자 빔 에피텍시(MBE; molecular beam epitaxy)를 사용한 에피텍셜 성장 방법에 의해 형성된다.
도 10에 도시된 바와 같이, S/D 에피텍셜 층은 각각 리세싱된 핀 구조물로부터 성장한다. 일부 실시예에서, 성장된 에피텍셜 층은 아이솔레이션 절연 층 위로 합쳐져 보이드(52)를 형성한다.
그 후에, 도 11에 도시된 바와 같이, 에칭 정지 층으로서 절연 라이너 층(60)이 형성되고, 그 다음 층간 유전체(ILD; interlayer dielectric) 층(65)이 형성된다. 절연 라이너 층(60)은 SiN과 같은 실리콘 질화물 기반 재료로 제조되고, 후속 에칭 동작에서 콘택 에칭 정지 층으로서 기능한다. ILD 층(65)을 위한 재료는 Si, O, C, 및/또는 H를 포함하는 화합물, 예컨대 실리콘 산화물, SiCOH 및 SiOC를 포함한다. 폴리머와 같은 유기 재료가 ILD 층(65)에 사용될 수 있다. ILD 층(65)이 형성된 후에, 도 11에 도시된 바와 같이, 희생 게이트 전극 층(54)의 상부 부분이 노출되도록, CMP와 같은 평탄화 동작이 수행된다.
다음으로, 도 12에 도시된 바와 같이, 희생 게이트 전극 층(44) 및 희생 게이트 유전체 층(42)이 제거되며, 그에 의해 게이트 공간(49)에서 핀 구조물을 노출시킨다. ILD 층(65)은 희생 게이트 구조물의 제거 동안 S/D 구조물(50)을 보호한다. 희생 게이트 구조물은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극 층(54)이 폴리실리콘이고 ILD 층(65)이 실리콘 산화물일 때, 희생 게이트 전극 층(54)을 선택적으로 제거하도록 TMAH 용액과 같은 습식 에천트가 사용될 수 있다. 희생 게이트 유전체 층(42)은 그 후에 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
희생 게이트 구조물이 제거된 후에, 도 13에 도시된 바와 같이, 노출된 핀 구조물(20) 주위에 게이트 유전체 층(102)이 형성되고, 게이트 유전체 층(102) 상에 게이트 전극 층(104)이 형성된다.
특정 실시예에서, 게이트 유전체 층(102)은 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료과 같은 유전체 재료, 다른 적합한 유전체 재료, 및/또는 이들의 조합의 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 재료, 및/또는 이들의 조합을 포함한다. 일부 실시예에서, 게이트 유전체 층(102)은 채널 층과 유전체 재료 사이에 형성된 계면 층을 포함한다.
게이트 유전체 층(102)은 CVD, ALD, 또는 임의의 적합한 방법에 의해 형성될 수 있다. 하나의 실시예에서, 게이트 유전체 층(102)은, 채널 영역 상의 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위하여, ALD와 같은 매우 컨포멀한 퇴적 프로세스를 사용하여 형성된다. 하나의 실시예에서 게이트 유전체 층(102)의 두께는 약 1 nm 내지 약 6 nm 범위 내에 있다.
게이트 전극 층(104)은 게이트 유전체 층(102) 상에 배치된다. 게이트 전극(104)은 전도성 재료, 예컨대 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈럼, 텅스텐, 코발트, 몰리브덴, 탄탈럼 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료, 및/또는 이들의 조합의 하나 이상의 층을 포함한다.
게이트 전극 층(104)은 CVD, ALD, 전해도금 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 전극 층은 또한, ILD 층(65)의 상부 표면 위에 퇴적된다. ILD 층(65) 위에 형성된 게이트 유전체 층 및 게이트 전극 층은 그 다음, ILD 층(65)의 상부 표면이 드러날 때까지, 예를 들어 CMP를 사용함으로써 평탄화된다.
평탄화 동작 후에, 도 13에 도시된 바와 같이, 게이트 전극 층(104)이 리세싱되고, 리세싱된 게이트 전극(104) 위에 캡 절연 층(106)이 형성된다. 캡 절연 층은 SiN과 같은 실리콘 질화물 기반의 재료의 하나 이상의 층을 포함한다. 캡 절연 층(106)은 절연 재료를 퇴적한 다음에 평탄화 동작에 의해 형성될 수 있다.
본 개시의 특정 실시예에서, 하나 이상의 일함수 조정 층(도시되지 않음)이 게이트 유전체 층(102)과 게이트 전극(104) 사이에 개재된다. 일함수 조정 층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단층, 또는 이들 재료 중의 둘 이상의 다층과 같은 전도성 재료로 제조된다. n-채널 FinFET에 대하여, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일함수 조정 층으로서 사용되고, p-채널 FinFET에 대하여, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상이 일함수 조정 층으로서 사용된다. 일함수 조정 층은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 또한, 일함수 조정 층은, 상이한 금속 층을 사용할 수 있는, n-채널 FET 및 p-채널 FET에 대하여 개별적으로 형성될 수 있다.
그 후에, 도 14에 도시된 바와 같이, 건식 에칭을 사용함으로써, 콘택 홀(110)이 ILD 층(65)에 형성된다. 일부 실시예에서, S/D 에피텍셜 층(50)의 상부 부분이 에칭된다.
도 15에 도시된 바와 같이, S/D 에피텍셜 층(50) 위에 실리사이드 층(120)이 형성된다. 실리사이드 층은 WSi, CoSi, NiSi, TiSi, MoSi 및 TaSi 중의 하나 이상을 포함한다. 그 다음, 도 16에 도시된 바와 같이 콘택 홀에 전도성 재료(130)가 형성된다. 전도성 재료(130)는 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN 중의 하나 이상을 포함한다.
FinFET은 콘택/비아, 상호접속 금속 층, 유전체 층, 패시베이션 층 등과 같은 다양한 특징부를 형성하도록 부가의 CMOS 프로세스를 겪는다는 것을 이해하여야 한다.
금속 게이트 FinFET에서, 디바이스 성능은 금속 게이트 프로파일(형상) 설계에 의해 영향을 받으며, 금속 게이트 프로파일은 종종 희생 게이트 전극의 프로파일에 따라 좌우된다. 일부 실시예에서, 디바이스 성능은 구동 전류, 문턱 전압, 오프-전류(Ioff), 스위칭 속도, 전력 소비, DIBL(drain induced barrier lowering) 특성, 또는 FET 디바이스의 임의의 다른 전기적 특성을 포함한다. FET 디바이스의 상이한 용도에 대하여 상이한 디바이스 성능이 요구된다. 디바이스 성능의 하나 이상을 고려하여, 금속 게이트의 요구되는 프로파일이 결정된다. 도 17a, 도 17b, 도 17c 및 도 17d는 본 개시의 실시예에 따라 희생 게이트 전극을 패터닝하기 위한 순차적 프로세스의 다양한 단계들을 도시한다. 방법의 추가 실시예에 대하여, 도 17a 내지 도 17d에 의해 도시된 프로세스 전에, 프로세스 동안, 그리고 프로세스 후에 추가의 동작이 제공될 수 있고, 아래에 기재된 동작 중의 일부가 교체되거나 제거될 수 있다는 것을 이해하여야 할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다. 도 1 내지 도 16에 관련하여 설명된 재료, 구성 및/또는 프로세스는 도 17a 내지 도 17d에 대한 것에 적용될 수 있으며, 이의 상세한 설명은 생략될 것이다.
일부 실시예에서, 도 17a에 도시된 바와 같이, 폴리실리콘의 블랭킷 층(44)이 형성된 후에, 제1 하드 마스크 층(146), 제2 하드 마스크 층(147) 및 제3 하드 마스크 층(148)이 를 들어 CVD 또는 ALD 또는 다른 적합한 막 형성 방법에 의해 순차적으로 형성된다. 일부 실시예에서, 제1 하드 마스크 층(146)은 실리콘 질화물, SiON 및 SiOCN 중의 하나 이상으로 제조된다. 일부 실시예에서, 제2 하드 마스크 층(147)은 제1 하드 마스크 층(146)과는 상이한 재료로 제조되고, 실리콘 산화물 또는 SiON 중의 하나 이상으로 제조된다. 일부 실시예에서, 제3 하드 마스크 층(148)은 제2 하드 마스크 층(147)과는 상이한 재료로 제조되고, 실리콘 질화물, SiON 및 SiOCN 중의 하나 이상으로 제조된다. 일부 실시예에서, 디바이스 설계 및 프로세스 요건에 따라, 폴리실리콘 층(44)의 두께는 약 100 m 내지 약 300 nm 범위 내에 있고, 제1 하드 마스크 층(146)의 두께는 약 10 nm 내지 약 30 nm 범위 내에 있고, 제2 하드 마스크 층(147)의 두께는 약 60 nm 내지 약 100 nm 범위 내에 있고, 제3 하드 마스크 층(148)의 두께는 약 10 nm 내지 약 30 nm 범위 내에 있다.
일부 실시예에서, 도 17b에 도시된 바와 같이, 희생 게이트 전극을 위해 폴리실리콘 층을 패터닝하도록 삼층(tri-layer) 레지스트 시스템이 채용된다. 삼층 레지스트 시스템은 하부 층(210), 중간 층(220) 및 포토 레지스트 층(230)을 포함한다. 일부 실시예에서, 하부 층(210)은 유기 재료로 제조된다. 유기 재료는 가교되지 않은 복수의 모노머 또는 폴리머를 포함할 수 있다. 하부 층(210)은, 패터닝가능한 재료를 함유할 수 있고 그리고/또는 반사 방지 특성을 제공하도록 튜닝된 조성을 가질 수 있다. 하부 층(210)에 대한 예시적인 재료는, 폴리히드록시스티렌(PHS; polyhydroxystyrene), 폴리 메틸 메타아크릴레이트(PMMA; poly methyl methacrylate), 폴리에테르 및 이들의 조합과 같은 탄소 백본 폴리머, 및 방향족 고리를 함유하는 다른 유기 폴리머를 포함한다. 하부 층(210)은, 아래의 구조물이 고르지 않을 수 있으므로(uneven), 구조물을 평탄화하는데 사용된다. 일부 실시예에서, 하부 층(210)은 스핀 코팅 프로세스에 의해 형성된다. 다른 실시예에서, 하부 층(210)은 또다른 적합한 퇴적 프로세스에 의해 형성된다. 하부 층(210)의 두께는 일부 실시예에서 약 50 nm 내지 약 200 nm 범위 내에 있고, 다른 실시예에서 약 80 nm 내지 약 120 nm 범위 내에 있다. 일부 실시예에서, 하부 층(210)이 형성된 후에, 어닐링 동작이 수행된다.
일부 실시예에서, 중간 층(220)은 하부 층 위에 실리콘 함유 용액을 스핀 코팅함으로써 형성되고, 코팅된 층은 30초 내지 120초 동안 80-120 ℃에서 베이킹된다. 일부 실시예에서, 코팅된 층의 베이킹은 베이킹 플레이트 상에서 수행된다. 중간 층(220)의 두께는 일부 실시예에서 약 20 nm 내지 약 100 nm 범위 내에 있고, 다른 실시예에서 약 30 nm 내지 약 80 nm 범위 내에 있다. 일부 실시예에서, 중간 층(220)은 유기 폴리머를 더 포함한다. 유기 폴리머는 일부 실시예에서 실리콘 함유 폴리머를 포함하고, 다른 실시예에서 유기 폴리머 및 가교제를 포함한다. 특정 실시예에서, 실리콘 함유 폴리머는 발색단(염료), 광산 발생제, 염기 소광제 및/또는 플루오로카본을 더 포함한다. 유기 폴리머 백본은 폴리히드록시스티렌(PHS), 폴리 메틸 메타아크릴레이트(PMMA), 폴리에테르 및 이들의 조합, 및 방향족 고리를 함유하는 다른 유기 폴리머일 수 있다.
일부 실시예에서, 중간 층(220)이 형성된 후에, 어닐링 동작과 같은 열(thermal) 동작이 수행된다. 어닐링 동작은 상기 서술된 바와 같은 베이킹 동작에 추가하여 또는 이를 대신하여 수행된다. 어닐링 동작은 코팅된 중간 층(220)의 표면을 매끄럽게 또는 평평하게 한다. 어닐링 후에, 중간 층(220)의 표면 거칠기(Ra)는 일부 실시예에서 0 nm보다 더 크거나 5 nm보다 더 작다.
일부 실시예에서, 어닐링 동작의 온도는 기판 온도로서 약 250 ℃ 내지 약 600 ℃ 범위 내에 있고, 다른 실시예에서 약 300 ℃ 내지 약 500 ℃ 범위 내에 있다. 일부 실시예에서, 어닐링 동작은 베이킹 플레이트 상에서의 열 베이킹(thermal baking)이다. 이러한 경우, 열 베이킹의 프로세스 시간은, 일부 실시예에서 약 30초 내지 약 600초 범위 내에 있고, 다른 실시예에서 약 60초 내지 약 300초 범위 내에 있다. 일부 실시예에서, 어닐링 동작은, 제1 온도에서의 제1 단계 및 제1 온도보다는 높은 제2 온도에서의 제2 단계를 포함하는 2 단계를 포함한다. 일부 실시예에서 제1 온도는 약 80 ℃ 내지 약 200 ℃ 범위 내에 있고 제2 온도는 250 ℃ 내지 약 1000 ℃ 범위 내에 있다.
어닐링 동작 후에, 중간 층(220)의 두께는 일부 실시예에서 약 15 nm 내지 약 90 nm 범위 내에 있고, 다른 실시예에서 약 20 nm 내지 약 70 nm 범위 내에 있다.
또한, 도 17b에 도시된 바와 같이, 중간 층(220) 위에 포토 레지스트 층이 형성되고 포토 레지스트 패턴(230)으로 패터닝된다. 일부 실시예에서, 중간 층 상에 포토 레지스트 층이 스핀 코팅되고, 포토 레지스트 층은 포토 마스크를 통해 노출 광/빔으로 노출된다. 노출 광/빔은 DUV(deep ultra violet) 광, 예컨대 KrF 엑시머 레이저 광 및 ArF 엑시머 레이저 광, 13.5 nm 정도의 파장을 갖는 EUV(extreme ultra violet) 광, X-레이, 및/또는 전자 빔일 수 있다. 일부 실시예에서, 복수의 노출 프로세스가 적용된다. 일부 실시예에서, 포토 레지스트 패턴(230)은 미세 패턴(예컨대, 약 5 nm 내지 약 20 nm) 및 큰 패턴(예컨대, 약 100 nm 이상(예컨대, 10 ㎛))을 포함한다. EUV 리소그래피를 사용함으로써, 미세 패턴 및 큰 패턴이 동시에 패터닝될 수 있다(예컨대, 단일 노출). 노출된 포토 레지스트의 현상 후에, 레지스트 패턴(230)이 획득된다. 일부 실시예에서, 중간 층(220)과 포토 레지스트 층(230) 사이에 접착 층이 배치된다.
그 다음, 중간 층(220)은 포토 레지스트 패턴(230)을 에칭 마스크로서 사용함으로써 패터닝된 중간 층을 형성하도록 패터닝된다. 또한, 하부 층(210)은 패터닝된 중간 층을 에칭 마스크로서 사용함으로써 패터닝된 하부 층을 형성하도록 패터닝된다. 하부 층(210)이 유기 재료로 제조될 때, O2, SO2, CO2 및/또는 다른 적합한 에칭 가스를 사용한 하나 이상의 건식 에칭 동작이 하부 층(30)을 패터닝하도록 채용된다.
그 후에, 도 17c에 도시된 바와 같이, 제1 내지 제3 하드 마스크 층은, 패터닝된 중간 층 및 패터닝된 하부 층을 에칭 마스크로서 사용함으로써 하드 마스크 패턴(140)을 형성하도록 패터닝된다. 일부 실시예에서, 제3 하드 마스크 층(148)은 패터닝된 중간 층 및 패터닝된 하부 층을 에칭 마스크로서 사용함으로써 패터닝되고, 그 다음 제2 하드 마스크 패턴은 패터닝된 제3 하드 마스크 층을 에칭 마스크로서 사용함으로써 패터닝되고, 또한 제1 하드 마스크 패턴은 패터닝된 제2 및 제3 하드 마스크 층을 에칭 마스크로서 사용함으로써 패터닝된다. 일부 실시예에서, 제3 및 제1 하드 마스크 층이 동일 재료(예컨대, 실리콘 질화물)로 제조될 때, 제1 하드 마스크 층(146)을 패터닝하는 동안, 제3 하드 마스크 층(148)이 제거된다.
그 다음, 도 17d에 도시된 바와 같이, 폴리실리콘 층(44)은 하드 마스크 패턴(140)(또는 제3 하드 마스크 층이 제거된 경우, 패터닝된 제2 및 제1 하드 마스크 층)을 에칭 마스크로서 사용함으로써 패터닝된다. 본 개시에서는, 에칭된 폴리실리콘 패턴(44)의 프로파일을 제어하도록 챔버 코팅 기술이 채용된다.
도 18은 웨이퍼-대-웨이퍼 변동을 억제하도록 폴리실리콘 에칭을 제어하기 위한 챔버 코팅 기술을 예시한다. 챔버(300)는 바이어스 전압 소스(320)에 결합된 웨이퍼 스테이지(310), 상부 플레이트(330), 고주파수 전원(350)에 결합된 전력 공급 전극(340), 하나 이상의 진공 펌프에 결합된 하나 이상의 가스 입구(360) 및 하나 이상의 가스 출구(370)를 포함하는 플라즈마 에칭 진공 챔버이다.
먼저, 도 18의 상단 좌측에 도시된 바와 같이, 처리될 웨이퍼가 도입되기 전에 챔버 안이 세척된다. 세척은 챔버(300) 안에 플라즈마를 발생시키는 것을 포함한다.
그 다음, 웨이퍼 스테이지(310) 및 상부 플레이트(330)의 내벽 및 표면이 도시된 바와 같이 코팅 재료(380)에 의해 코팅된다. 코팅 재료(380)는 일부 실시예에서 실리콘 소스 가스(SiCl4, SiHCl3, SiH2Cl2 및/또는 SiH3Cl), O2 및 Ar의 혼합 가스로 플라즈마를 사용함으로써 형성된다. 특정 실시예에서, SiCl4가 실리콘 소스 가스로서 사용된다. 혼합 가스를 사용함으로써, SixOy로 표현되는 코팅 재료가 챔버(500) 안에 형성된다. 일부 실시예에서, 코팅 재료는 폴리머이다.
일부 실시예에서, 코팅 재료를 형성하기 위한 압력은 약 1 mTorr 내지 약 100 mTorr 범위 내에 있다. 일부 실시예에서, 입력 전기 전력은 약 300 W 내지 800 W 범위 내에 있다. 일부 실시예에서, 산소의 유량은 약 100 sccm 내지 300 sccm 범위 내에 있다. 일부 실시예에서, 실리콘 소스 가스(예컨대, SiCl4)의 유량은 약 20 sccm 내지 100 sccm 범위 내에 있다. 일부 실시예에서, Ar의 유량은 약 100 sccm 내지 300 sccm 범위 내에 있다. 코팅 재료를 형성하기 위한 프로세스 시간은 약 5 초 내지 약 30 초 범위 내에 있다.
코팅 재료(380)가 형성된 후에, 웨이퍼 스테이지(310) 상에 웨이퍼(390)가 로딩되고 에칭 동작이 수행된다. 에칭 동작 동안, 코팅 재료(380)의 일부가 제거된다. 프로세싱된 웨이퍼가 언로딩된 후에, 잔여 코팅 재료를 제거하기 위한 세척 동작이 수행된다. 챔버 코팅 기술에서는, 웨이퍼가 로딩될 때마다, 새로운 코팅이 형성되고, 따라서 폴리실리콘 에칭에서 웨이퍼-대-웨이퍼 변동을 억제하는 것이 가능하다.
플라즈마에 의한 폴리실리콘 층의 에칭이 진행됨에 따라, 코팅 재료 층의 일부도 또한 에칭되고, 일부 실시예에서 진공 챔버의 내측 표면의 일부가 노출된다. 코팅 재료 층의 일부가 제거될 때, 에칭 조건이 변하고, 따라서 에칭된 폴리실리콘 패턴의 프로파일(형상)이 변한다. 본 개시의 발명자들은, 코팅 재료를 형성하기 위한 조건을 제어하는 것이 코팅 재료의 특성을 제어하며, 따라서 폴리실리콘 희생 게이트 전극의 프로파일을 제어하는 것이 가능하다는 것을 알아냈다.
도 19a는 도 7과 동일하며, 하드 마스크 층(46 및 48)을 갖는 패터닝된 희생 게이트 전극(44)을 도시한다. 도 19b는 하드 마스크 층(46 및 48)을 갖는 희생 게이트 전극(44)의 패턴 프로파일을 도시한다. 설명의 목적으로 도 19a는 하나의 희생 게이트 전극을 도시하고 도 19b는 2개를 도시하지만, 희생 게이트 전극의 수는 하나 또는 둘에 한정되지 않는다.
희생 게이트 전극(44)은 핀 구조물(25)의 상부보다 낮은 하부 부분 및 상부 부분을 갖는다. 일부 실시예에서, 하부 부분은 아이솔레이션 절연 층(30)의 표면 및 핀 구조물(25)의 상부의 레벨로부터의 수직 길이 FH를 가지며(즉, 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물(20)의 상부 부분의 채널 영역의 높이), 상부 부분은 수직 길이 GH를 갖는다. 일부 실시예에서, GH는 약 1.5FH 내지 3FH 범위 내에 있다. 일부 실시예에서, 하드 마스크 층의 수직 길이 HM는 약 1.2FH 내지 약 2FH 범위 내에 있다.
본 개시에서, 코팅 재료를 형성하는 조건을 제어함으로써, 하부 부분에서의 폴리실리콘 층의 폭 A, B, 및 C가 제어된다. 폭 A는 핀 구조물(20)의 상부의 레벨에서 측정되고, 폭 C는 아이솔레이션 절연 층(30)의 표면에서의 폴리실리콘 층의 하부에서 측정된다. 폭 B는 아이솔레이션 절연 층(30)의 표면으로부터 0.45FH에 대응하는 폭이다.
도 20a에서, 희생 게이트 전극의 하부 부분은 핀쿠션(pincushion) 형상을 갖는다. 폭 A는 폭 B 및 C보다 크고 폭 B는 폭 C보다 작다. 일부 실시예에서, 폭 B는 폭 A보다 약 7-9% 더 작고(폭 A의 0.91-0.93), 폭 C는 폭 A보다 약 5-6% 더 작다. 일부 실시예에서, 희생 게이트 전극의 하부 부분은, 폭 C가 폭 B보다 더 작으며 폭 B가 폭 A보다 더 작은, 역(reverse) 테이퍼드(tapered) 형상을 갖는다. 일부 실시예에서, 가장 좁은 부분은 아이솔레이션 절연 층(30)의 상부 표면으로부터 약 0.4FH 내지 약 0.5FH의 레벨에 위치된다.
도 20b에서, 희생 게이트 전극의 하부 부분은 직사각형 형상을 갖는다. 폭 A, B 및 C는 서로 실질적으로 동일하다. 일부 실시예에서, 폭의 변동은 0 이상이고 폭 A의 약 2%보다 작다.
도 20c에서, 희생 게이트 전극의 하부 부분은 테이퍼드 형상을 갖는다. 폭 A는 폭 B 및 C보다 작고 폭 B는 폭 C보다 작다. 일부 실시예에서, 폭 B는 폭 A보다 약 13-17% 더 크고 폭 C는 폭 A보다 약 17-20% 더 크다. 일부 실시예에서, 가장 넓은 부분은 아이솔레이션 절연 층(30)의 상부 표면으로부터 약 0 내지 약 0.1FH의 레벨에 위치된다.
아래에 설명되는 바와 같이, 희생 게이트 전극(44)의 형상은 금속 게이트 전극의 형상에 대응한다. 설계, 프로세스 및/또는 전기적 성능 요건에 따라, 도 20a, 도 20b, 또는 도 20c의 형상 중의 하나가 선택된다.
희생 게이트 전극(44)의 하부 부분의 형상 또는 프로파일은 프로세스 조건 중의 하나 이상을 변경함으로써 제어된다. 조건은 코팅 재료 형성 중의 압력, 가스 유량, 가스 유량비, 및 입력 전기 전력을 포함한다.
일부 실시예에서, 도 21에 도시된 바와 같이, 코팅 재료를 형성하기 위한 압력은, 코팅 재료의 특성을 제어하고 그에 따라 희생 게이트 전극(44)의 하부 부분의 프로파일을 제어하도록, 제어된다. 약 5 mTorr 내지 약 10 mTorr 범위에서 압력이 비교적 낮을 때, 코팅 재료의 밀도는 더 높으며, 따라서 폴리실리콘 층의 에칭 동안 코팅 재료의 에칭(트리밍) 속도는 낮다. 일부 실시예에서, 도 21에 도시된 바와 같이, 경우 1에, 에칭 속도는 약 0.5 nm/s 내지 약 1.0 nm/s 범위 내에 있고, 경우 2에, 에칭 속도는 약 1.0 nm/s 내지 약 1.7 nm/s 범위 내에 있고, 경우 3에, 에칭 속도는 약 1.5 nm/s 내지 약 2.5 nm/s 범위 내에 있다. 일부 실시예에서, 도 22에 도시된 바와 같이, 경우 4에, 에칭 속도는 약 0.3 nm/s 내지 약 0.7 nm/s 범위 내에 있고, 경우 5에, 에칭 속도는 약 0.7 nm/s 내지 약 1.5 nm/s 범위 내에 있고, 경우 6에, 에칭 속도는 약 1.7 nm/s 내지 약 2.5 nm/s 범위 내에 있다.
또한, 코팅 재료의 두께는 낮고 코팅 재료의 두께 균일도는 높다(낮은 변동). 이 조건에 의해 코팅 재료가 형성되며 폴리실리콘 층이 에칭될 때, 패터닝된 희생 게이트 전극의 하부 부분의 형상은 핀쿠션 형상을 갖는다.
압력이 증가할 때, 코팅 재료의 밀도가 감소하고, 코팅 재료의 트리밍/에칭 속도는 증가한다. 압력을 증가시킴으로써, 희생 게이트 전극의 하부 부분은 직사각형 형상 또는 테이퍼드 형상을 갖는다.
일부 실시예에서, 도 22에 도시된 바와 같이, 코팅 재료를 형성하기 위한 가스 유량비(SiCl4/O2)는, 코팅 재료의 특성을 제어하고 그에 따라 희생 게이트 전극(44)의 하부 부분의 프로파일을 제어하도록, 제어된다. 약 0.05 내지 약 0.2 범위에서(O2 양에 비해) 실리콘 소스 가스가 비교적 적을 때, 코팅 재료의 밀도는 더 높으며, 따라서 폴리실리콘 층의 에칭 동안 코팅 재료의 에칭(트리밍) 속도는 낮다. 또한, 코팅 재료의 두께는 낮고 코팅 재료의 두께 균일도는 높다(낮은 변동). 이 조건에 의해 코팅 재료가 형성되며 폴리실리콘 층이 에칭될 때, 패터닝된 희생 게이트 전극의 하부 부분의 형상은 핀쿠션 형상을 갖는다.
가스 비가 증가할 때, 코팅 재료의 밀도는 감소하고, 코팅 재료의 트리밍/에칭 속도는 증가한다. 가스 비를 증가시킴으로써, 희생 게이트 전극의 하부 부분은 직사각형 형상 또는 테이퍼드 형상을 갖는다.
코팅 재료의 두께도 또한, 프로세스 시간을 조정함으로써 조정되고, 에칭될 폴리실리콘 층의 두께에 따라 달라진다.
도 23은 코팅 재료 형성 조건에 관련하여 희생 게이트 전극(44), 게이트 공간(49)(도 12 참조), 및 게이트 전극(104)(도 13 참조)의 하부 부분의 프로파일을 도시한다. 조건 1-6은 도 21 및 도 23에 나타나 있다.
조건 1 및 4에서, 희생 게이트 전극은 핀쿠션 형상을 갖는다. 일부 실시예에서, 희생 게이트 전극의 폭 A에 대한 폭 B의 비는 약 0.92 내지 0.94 범위 내에 있고, 폭 A, 폭 B 및 폭 C의 비는 1:약 0.92 내지 약 0.94:약 0.94 내지 약 0.96이다. 게이트 공간(49)도 또한 핀쿠션 형상을 갖는다. 일부 실시예에서, 게이트 공간의 폭 A에 대한 폭 B의 비는 약 0.83 내지 0.91 범위 내에 있고, 폭 A, 폭 B 및 폭 C의 비는 1:약 0.83 내지 약 0.91:약 0.91 내지 약 1이다. 게이트 전극(104)도 또한 핀쿠션 형상을 갖는다. 일부 실시예에서, 게이트 전극의 폭 A에 대한 폭 B의 비는 약 0.73 내지 0.81 범위 내에 있고, 폭 A, 폭 B 및 폭 C의 비는 1:약 0.73 내지 약 0.81:약 0.82 내지 약 0.88이다.
조건 2 및 5에서, 희생 게이트 전극은 직사각형 형상을 갖는다. 일부 실시예에서, 희생 게이트 전극(44)의 폭 A에 대한 폭 B의 비는 약 0.98 내지 1 범위 내에 있고, 폭 A, 폭 B 및 폭 C의 비는 1:약 0.98 내지 약 1:약 0.98 내지 약 1이다. 게이트 공간(49)도 또한 직사각형 형상을 갖는다. 일부 실시예에서, 게이트 공간의 폭 A에 대한 폭 B의 비는 약 0.90 내지 1.04 범위 내에 있고, 폭 A, 폭 B 및 폭 C의 비는 1:약 0.90 내지 약 1.04:약 0.93 내지 약 1.07이다. 게이트 전극(104)도 또한 직사각형 형상을 갖는다. 일부 실시예에서, 게이트 전극의 폭 A에 대한 폭 B의 비는 약 0.95 내지 1.09 범위 내에 있고, 폭 A, 폭 B 및 폭 C의 비는 1:약 0.95 내지 약 1.09:약 1 내지 약 1.14이다. 일부 실시예에서, 게이트 전극의 폭의 변동은 0보다 더 크다.
조건 3 및 6에서, 희생 게이트 전극은 테이퍼드 형상을 갖는다. 일부 실시예에서, 희생 게이트 전극(44)의 폭 A에 대한 폭 B의 비는 약 1.08 내지 1.16 범위 내에 있고, 폭 A, 폭 B 및 폭 C의 비는 1:약 1.08 내지 약 1.16:약 1.12 내지 약 1.2이다. 게이트 공간(49)도 또한 테이퍼드 형상을 갖는다. 일부 실시예에서, 게이트 공간의 폭 A에 대한 폭 B의 비는 약 1.04 내지 1.24 범위 내에 있고, 폭 A, 폭 B 및 폭 C의 비는 1:약 1.04 내지 약 1.24:약 1.13 내지 약 1.33이다. 게이트 전극(104)도 또한 테이퍼드 형상을 갖는다. 일부 실시예에서, 게이트 전극의 폭 A에 대한 폭 B의 비는 약 0.95 내지 1.09 범위 내에 있고, 폭 A, 폭 B 및 폭 C의 비는 1:약 1.17 내지 약 1.27:약 1.2 내지 약 1.3이다.
일부 실시예에서, 금속 게이트 구조물에, 예를 들어 금속 게이트 구조물의 가장 넓은 부분에 보이드의 이음매(seam)가 존재한다. 일부 실시예에서, 금속 게이트 구조물의 하부는 둥글어진 코너를 가지며, 이러한 경우에 폭 C는 금속 게이트 구조물의 최하부 부분보다 2-3 nm 더 높은 레벨에서 측정된다. 일부 실시예에서, 금속 게이트 구조물은 하나보다 많은 층을 포함하고, 금속 게이트 구조물에서 내측 측벽(수직 부분) 상의 층들 각각의 두께는 균일하지 않다. 일부 실시예에서, 두께의 변동은 그의 평균 두께에 관련하여 0%보다 크고 10%보다 작다.
여기에 기재된 다양한 실시예 또는 예는 기존의 기술 이상의 여러 이점을 제공한다. 본 개시의 실시예에서, 폴리실리콘 에칭을 수행하기 전에 에칭 챔버 내측 상에 코팅 재료 층이 형성되고, 코팅 재료를 형성하기 위한 조건은 에칭된 폴리실리콘의 프로파일(형상)을 제어하도록 조정된다. 폴리실리콘 패턴(희생 게이트 전극)의 프로파일을 제어함으로써, 후속 형성되는 게이트 전극의 프로파일을 제어하는 것이 가능하며, 이는 디바이스 성능 및 수율을 개선할 수 있다.
모든 이점들이 반드시 여기에 설명된 것은 아니고 어떠한 특정 이점도 모든 실시예 또는 예에 요구되는 것이 아니며 다른 실시예 또는 예가 다른 이점을 제공할 수 있다는 것을 이해하여야 할 것이다.
본 개시의 하나의 양상에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 기판 위에 배치된 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물이 형성되고, 상기 핀 구조물 위에 희생 게이트 유전체 층이 형성되고, 상기 희생 게이트 유전체 층 위에 폴리실리콘 층이 형성되고, 상기 폴리실리콘 층 위에 마스크 패턴이 형성되고, 상기 마스크 패턴을 에칭 마스크로서 사용하여 상기 폴리실리콘 층은 희생 게이트 전극으로 패터닝된다. 상기 폴리실리콘 층의 패터닝에 있어서, 에칭 챔버의 내벽 상에 코팅 재료 층이 형성되고, 상기 폴리실리콘 층을 갖는 상기 기판이 상기 에칭 챔버 안으로 로딩되고, 플라즈마 건식 에칭에 의해 상기 폴리실리콘 층이 에칭되고, 상기 에칭 챔버로부터 상기 플라즈마 건식 에칭 후의 상기 기판이 언로딩되고, 상기 에칭 챔버의 내벽으로부터 잔여 코팅 재료 층이 제거된다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 코팅 재료 층은 SixOy를 포함하고, 실리콘 소스 가스와 산소를 함유하는 가스로부터 형성된다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 실리콘 소스 가스는 SiCl4이다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 희생 게이트 전극은, 상기 핀 구조물의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분 및 상기 하부 부분 위에 있는 상부 부분을 포함하고, 상기 하부 부분은 핀쿠션 형상을 갖는다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 코팅 재료 층을 형성하는 것은, 5 mTorr 내지 10 mTorr 범위 내의 압력, 또는 0.05 내지 0.2 범위 내의, 산소에 대한 SiCl4의 유량비(flow ratio)의 적어도 하나의 조건을 포함한다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 희생 게이트 전극은, 상기 핀 구조물의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분 및 상기 하부 부분 위에 있는 상부 부분을 포함하고, 상기 하부 부분은 테이퍼드 형상을 갖는다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 코팅 재료 층을 형성하는 것은, 30 mTorr 내지 60 mTorr 범위 내의 압력, 또는 0.4 내지 0.6 범위 내의, 산소에 대한 SiCl4의 유량비의 적어도 하나의 조건을 포함한다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 희생 게이트 전극은, 상기 핀 구조물의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분 및 상기 하부 부분 위에 있는 상부 부분을 포함하고, 상기 하부 부분의 폭에 있어서의 변동은, 0보다 크고 상기 핀 구조물의 상부의 레벨에서의 상기 핀 구조물의 폭의 2%보다 작다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 코팅 재료 층을 형성하는 것은, 10 mTorr 내지 30 mTorr 범위 내의 압력, 또는 0.2 내지 0.4 범위 내의, 산소에 대한 SiCl4의 유량비의 적어도 하나의 조건을 포함한다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 게이트 측벽 스페이서가 더 형성되고, 에피텍셜 반도체 층을 포함하는 소스/드레인 구조물이 형성되고, 층간 유전체 층이 형성되고, 상기 희생 게이트 전극 및 희생 게이트 유전체 층이 제거되고, 게이트 유전체 층 및 하나 이상의 전도성 재료 층을 포함하는 게이트 전극 층이 형성된다.
본 개시의 다른 양상에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 기판 위에 폴리실리콘 층이 형성되고, 상기 폴리실리콘 층 위에 하드 마스크 패턴이 형성되고, 상기 하드 마스크 패턴을 에칭 마스크로서 사용하여 상기 폴리실리콘 층이 패터닝된다. 상기 폴리실리콘 층의 패터닝에서, 요구되는 디바이스 성능에 따라 상기 패터닝된 폴리실리콘 층의 프로파일이 결정되고, 상기 프로파일에 기초하여 코팅 재료 층을 형성하기 위한 하나 이상의 조건이 결정되고, 에칭 챔버의 내벽 상에 상기 코팅 재료 층이 형성되고, 상기 폴리실리콘 층을 갖는 상기 기판이 상기 에칭 챔버 안으로 로딩되고, 플라즈마 건식 에칭에 의해 상기 폴리실리콘 층이 에칭되고, 상기 에칭 챔버로부터 상기 플라즈마 건식 에칭 후의 상기 기판이 언로딩되고, 상기 에칭 챔버의 내벽으로부터 잔여 코팅 재료 층이 제거된다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 코팅 재료 층은 SixOy이고 SiCl4, O2 및 Ar의 가스 혼합물로부터 형성된다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 패터닝된 폴리실리콘 층은 하부 부분 및 상기 하부 부분 위의 상부 부분을 포함하고, 상기 결정된 프로파일이 상기 하부 부분에서의 핀쿠션 형상일 때, 상기 코팅 재료 층을 형성하기 위한 압력은 상기 하부 부분에서의 직사각형 프로파일을 위한 조건보다 더 낮게 설정된다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 패터닝된 폴리실리콘 층은 하부 부분 및 상기 하부 부분 위의 상부 부분을 포함하고, 상기 결정된 프로파일이 상기 하부 부분에서의 핀쿠션 형상일 때, O2에 대한 SiCl4의 가스 비는 상기 하부 부분에서의 직사각형 프로파일을 위한 조건보다 더 낮게 설정된다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 패터닝된 폴리실리콘 층은 하부 부분 및 상기 하부 부분 위의 상부 부분을 포함하고, 상기 결정된 프로파일이 상기 하부 부분에서의 테이퍼드 형상일 때, 상기 코팅 재료 층을 형성하기 위한 압력은 상기 하부 부분에서의 직사각형 프로파일을 위한 조건보다 더 높게 설정된다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 패터닝된 폴리실리콘 층은 하부 부분 및 상기 하부 부분 위의 상부 부분을 포함하고, 상기 결정된 프로파일이 상기 하부 부분에서의 테이퍼드 형상일 때, O2에 대한 SiCl4의 가스 비는 상기 하부 부분에서의 직사각형 프로파일을 위한 조건보다 더 높게 설정된다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 하드 마스크 패턴의 형성에서, 상기 폴리실리콘 층 상에 복수의 유전체 층을 포함한 마스크 층이 형성되고, 상기 마스크 층 상에 하부 층, 중간 층 및 포토 레지스트 층을 포함하는 삼층 레지스트가 형성되고, EUV 리소그래피에 의해 상기 포토 레지스트 층이 포토 레지스트 패턴으로 패터닝되고, 상기 중간 층 및 상기 하부 층이 패터닝되고, 상기 마스크 층이 상기 하드 마스크 패턴으로 패터닝된다. 상기 포토 레지스트 패턴은, 폭이 20 nm 미만인 작은 패턴 및 폭이 100 nm를 초과하는 큰 패턴을 포함한다.
본 개시의 또다른 양상에 따르면, 반도체 디바이스는, 기판 위에 배치된 아이솔레이션 절연 층으로부터 돌출하며 채널 영역을 갖는 핀 구조물, 상기 기판 위에 배치된 소스/드레인 영역, 상기 채널 영역 상에 배치된 게이트 유전체 층, 및 상기 게이트 유전체 층 상에 배치된 게이트 전극 층을 포함한다. 상기 게이트 전극은, 상기 채널 영역의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분을 포함하고, 상기 하부 부분의 폭이 일정하지 않다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 하부 부분은 핀쿠션 형상을 갖는다. 전술한 실시예 및 다음의 실시예 중의 하나 이상에 있어서, 상기 하부 부분은 테이퍼드 형상을 갖는다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예 또는 예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예 또는 예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 배치된 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물을 형성하는 단계;
상기 핀 구조물 위에 희생 게이트 유전체 층을 형성하는 단계;
상기 희생 게이트 유전체 층 위에 폴리실리콘 층을 형성하는 단계;
상기 폴리실리콘 층 위에 마스크 패턴을 형성하는 단계; 및
상기 마스크 패턴을 에칭 마스크로서 사용하여 상기 폴리실리콘 층을 희생 게이트 전극으로 패터닝하는 단계를 포함하고,
상기 폴리실리콘 층을 패터닝하는 단계는,
에칭 챔버의 내벽 상에 코팅 재료 층을 형성하는 단계;
상기 폴리실리콘 층을 갖는 상기 기판을 상기 에칭 챔버 안으로 로딩하는 단계;
플라즈마 건식 에칭에 의해 상기 폴리실리콘 층을 에칭하는 단계;
상기 에칭 챔버로부터 상기 플라즈마 건식 에칭 후의 상기 기판을 언로딩하는 단계; 및
상기 에칭 챔버의 내벽으로부터 잔여 코팅 재료 층을 제거하는 단계
를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 코팅 재료 층은 SixOy를 포함하고, 실리콘 소스 가스와 산소를 함유하는 가스로부터 형성되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 2에 있어서, 상기 실리콘 소스 가스는 SiCl4인 것인, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 3에 있어서,
상기 희생 게이트 전극은, 상기 핀 구조물의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분 및 상기 하부 부분 위에 있는 상부 부분을 포함하고,
상기 하부 부분은 핀쿠션(pincushion) 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 4에 있어서, 상기 코팅 재료 층을 형성하는 단계는, 5 mTorr 내지 10 mTorr 범위 내의 압력, 또는 0.05 내지 0.2 범위 내의, 산소에 대한 SiCl4의 유량비(flow ratio)의 적어도 하나의 조건을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 3에 있어서,
상기 희생 게이트 전극은, 상기 핀 구조물의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분 및 상기 하부 부분 위에 있는 상부 부분을 포함하고,
상기 하부 부분은 테이퍼드(tapered) 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 6에 있어서, 상기 코팅 재료 층을 형성하는 단계는, 30 mTorr 내지 60 mTorr 범위 내의 압력, 또는 0.4 내지 0.6 범위 내의, 산소에 대한 SiCl4의 유량비의 적어도 하나의 조건을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 8. 실시예 3에 있어서,
상기 희생 게이트 전극은, 상기 핀 구조물의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분 및 상기 하부 부분 위에 있는 상부 부분을 포함하고,
상기 하부 부분의 폭에 있어서의 변동(variation)은, 0보다 크고 상기 핀 구조물의 상부의 레벨에서의 상기 핀 구조물의 폭의 2%보다 작은 것인, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 8에 있어서, 상기 코팅 재료 층을 형성하는 단계는, 10 mTorr 내지 30 mTorr 범위 내의 압력, 또는 0.2 내지 0.4 범위 내의, 산소에 대한 SiCl4의 유량비의 적어도 하나의 조건을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 10. 실시예 1에 있어서,
게이트 측벽 스페이서를 형성하는 단계;
에피텍셜 반도체 층을 포함하는 소스/드레인 구조물을 형성하는 단계;
층간 유전체 층을 형성하는 단계;
상기 희생 게이트 전극 및 희생 게이트 유전체 층을 제거하는 단계; 및
게이트 유전체 층, 및 하나 이상의 전도성 재료 층을 포함하는 게이트 전극 층을 형성하는 단계
를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 11. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 폴리실리콘 층을 형성하는 단계;
상기 폴리실리콘 층 위에 하드 마스크 패턴을 형성하는 단계; 및
상기 하드 마스크 패턴을 에칭 마스크로서 사용하여 상기 폴리실리콘 층을 패터닝하는 단계를 포함하고,
상기 폴리실리콘 층을 패터닝하는 단계는,
요구되는 디바이스 성능에 따라 상기 패터닝된 폴리실리콘 층의 프로파일을 결정하는 단계;
상기 프로파일에 기초하여 코팅 재료 층을 형성하기 위한 하나 이상의 조건을 결정하는 단계;
에칭 챔버의 내벽 상에 상기 코팅 재료 층을 형성하는 단계;
상기 폴리실리콘 층을 갖는 상기 기판을 상기 에칭 챔버 안으로 로딩하는 단계;
상기 프로파일을 얻도록 플라즈마 건식 에칭에 의해 상기 폴리실리콘 층을 에칭하는 단계;
상기 에칭 챔버로부터 상기 플라즈마 건식 에칭 후의 상기 기판을 언로딩하는 단계; 및
상기 에칭 챔버의 내벽으로부터 잔여 코팅 재료 층을 제거하는 단계
를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 11에 있어서, 상기 코팅 재료 층은 SixOy이고 SiCl4, O2 및 Ar의 가스 혼합물로부터 형성되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 12에 있어서,
상기 패터닝된 폴리실리콘 층은 하부 부분 및 상기 하부 부분 위의 상부 부분을 포함하고,
상기 결정된 프로파일이 상기 하부 부분에서의 핀쿠션 형상일 때, 상기 코팅 재료 층을 형성하기 위한 압력은 상기 하부 부분에서의 직사각형 프로파일을 위한 조건보다 더 낮게 설정되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 12에 있어서,
상기 패터닝된 폴리실리콘 층은 하부 부분 및 상기 하부 부분 위의 상부 부분을 포함하고,
상기 결정된 프로파일이 상기 하부 부분에서의 핀쿠션 형상일 때, O2에 대한 SiCl4의 가스 비(gas ratio)는 상기 하부 부분에서의 직사각형 프로파일을 위한 조건보다 더 낮게 설정되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 실시예 11에 있어서,
상기 패터닝된 폴리실리콘 층은 하부 부분 및 상기 하부 부분 위의 상부 부분을 포함하고,
상기 결정된 프로파일이 상기 하부 부분에서의 테이퍼드 형상일 때, 상기 코팅 재료 층을 형성하기 위한 압력은 상기 하부 부분에서의 직사각형 프로파일을 위한 조건보다 더 높게 설정되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 16. 실시예 11에 있어서,
상기 패터닝된 폴리실리콘 층은 하부 부분 및 상기 하부 부분 위의 상부 부분을 포함하고,
상기 결정된 프로파일이 상기 하부 부분에서의 테이퍼드 형상일 때, O2에 대한 SiCl4의 가스 비는 상기 하부 부분에서의 직사각형 프로파일을 위한 조건보다 더 높게 설정되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 17. 실시예 11에 있어서,
상기 하드 마스크 패턴을 형성하는 단계는,
상기 폴리실리콘 층 상에 복수의 유전체 층을 포함한 마스크 층을 형성하는 단계;
상기 마스크 층 상에 하부 층, 중간 층 및 포토 레지스트 층을 포함하는 삼층(tri-layer) 레지스트를 형성하는 단계;
포토 레지스트 패턴을 형성하도록 EUV 리소그래피에 의해 상기 포토 레지스트 층을 패터닝하는 단계;
상기 중간 층 및 상기 하부 층을 패터닝하는 단계; 및
상기 하드 마스크 패턴을 형성하도록 상기 마스크 층을 패터닝하는 단계
를 포함하고,
상기 포토 레지스트 패턴은, 폭이 20 nm 미만인 작은 패턴 및 폭이 100 nm를 초과하는 큰 패턴을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 18. 반도체 디바이스에 있어서,
기판 위에 배치된 아이솔레이션 절연 층으로부터 돌출하며 채널 영역을 갖는 핀 구조물;
상기 기판 위에 배치된 소스/드레인 영역;
상기 채널 영역 상에 배치된 게이트 유전체 층; 및
상기 게이트 유전체 층 상에 배치된 게이트 전극 층을 포함하고,
상기 게이트 전극은, 상기 채널 영역의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분을 포함하고,
상기 하부 부분의 폭이 일정하지 않은 것인, 반도체 디바이스.
실시예 19. 실시예 18에 있어서, 상기 하부 부분은 핀쿠션 형상을 갖는 것인, 반도체 디바이스.
실시예 20. 실시예 18에 있어서, 상기 하부 부분은 테이퍼드 형상을 갖는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 배치된 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물을 형성하는 단계;
    상기 핀 구조물 위에 희생 게이트 유전체 층을 형성하는 단계;
    상기 희생 게이트 유전체 층 위에 폴리실리콘 층을 형성하는 단계;
    상기 폴리실리콘 층 위에 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 에칭 마스크로서 사용하여 상기 폴리실리콘 층을 희생 게이트 전극으로 패터닝하는 단계를 포함하고,
    상기 폴리실리콘 층을 패터닝하는 단계는,
    에칭 챔버의 내벽 상에 코팅 재료 층을 형성하는 단계;
    상기 폴리실리콘 층을 갖는 상기 기판을 상기 에칭 챔버 안으로 로딩하는 단계;
    플라즈마 건식 에칭에 의해 상기 폴리실리콘 층을 에칭하는 단계;
    상기 에칭 챔버로부터 상기 플라즈마 건식 에칭 후의 상기 기판을 언로딩하는 단계; 및
    상기 에칭 챔버의 내벽으로부터 잔여 코팅 재료 층을 제거하는 단계
    를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  2. 청구항 1에 있어서, 상기 코팅 재료 층은 SixOy를 포함하고, 실리콘 소스 가스와 산소를 함유하는 가스로부터 형성되는 것인, 반도체 디바이스를 제조하는 방법.
  3. 청구항 2에 있어서, 상기 실리콘 소스 가스는 SiCl4인 것인, 반도체 디바이스를 제조하는 방법.
  4. 청구항 3에 있어서,
    상기 희생 게이트 전극은, 상기 핀 구조물의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분 및 상기 하부 부분 위에 있는 상부 부분을 포함하고,
    상기 하부 부분은 핀쿠션(pincushion) 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
  5. 청구항 3에 있어서,
    상기 희생 게이트 전극은, 상기 핀 구조물의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분 및 상기 하부 부분 위에 있는 상부 부분을 포함하고,
    상기 하부 부분은 테이퍼드(tapered) 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
  6. 청구항 3에 있어서,
    상기 희생 게이트 전극은, 상기 핀 구조물의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분 및 상기 하부 부분 위에 있는 상부 부분을 포함하고,
    상기 하부 부분의 폭에 있어서의 변동(variation)은, 0보다 크고 상기 핀 구조물의 상부의 레벨에서의 상기 핀 구조물의 폭의 2%보다 작은 것인, 반도체 디바이스를 제조하는 방법.
  7. 청구항 1에 있어서,
    게이트 측벽 스페이서를 형성하는 단계;
    에피텍셜 반도체 층을 포함하는 소스/드레인 구조물을 형성하는 단계;
    층간 유전체 층을 형성하는 단계;
    상기 희생 게이트 전극 및 희생 게이트 유전체 층을 제거하는 단계; 및
    게이트 유전체 층, 및 하나 이상의 전도성 재료 층을 포함하는 게이트 전극 층을 형성하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 폴리실리콘 층을 형성하는 단계;
    상기 폴리실리콘 층 위에 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 에칭 마스크로서 사용하여 상기 폴리실리콘 층을 패터닝하는 단계를 포함하고,
    상기 폴리실리콘 층을 패터닝하는 단계는,
    요구되는 디바이스 성능에 따라 상기 패터닝된 폴리실리콘 층의 프로파일을 결정하는 단계;
    상기 프로파일에 기초하여 코팅 재료 층을 형성하기 위한 하나 이상의 조건을 결정하는 단계;
    에칭 챔버의 내벽 상에 상기 코팅 재료 층을 형성하는 단계;
    상기 폴리실리콘 층을 갖는 상기 기판을 상기 에칭 챔버 안으로 로딩하는 단계;
    상기 프로파일을 얻도록 플라즈마 건식 에칭에 의해 상기 폴리실리콘 층을 에칭하는 단계;
    상기 에칭 챔버로부터 상기 플라즈마 건식 에칭 후의 상기 기판을 언로딩하는 단계; 및
    상기 에칭 챔버의 내벽으로부터 잔여 코팅 재료 층을 제거하는 단계
    를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  9. 청구항 8에 있어서, 상기 코팅 재료 층은 SixOy이고 SiCl4, O2 및 Ar의 가스 혼합물로부터 형성되는 것인, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스에 있어서,
    기판 위에 배치된 아이솔레이션 절연 층으로부터 돌출하며 채널 영역을 갖는 핀 구조물;
    상기 기판 위에 배치된 소스/드레인 영역;
    상기 채널 영역 상에 배치된 게이트 유전체 층; 및
    상기 게이트 유전체 층 상에 배치된 게이트 전극 층을 포함하고,
    상기 게이트 전극은, 상기 채널 영역의 상부의 레벨 아래에 그리고 상기 아이솔레이션 절연 층의 상부 표면 위에 있는 하부 부분을 포함하고,
    상기 하부 부분의 폭이 일정하지 않은 것인, 반도체 디바이스.
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