KR101820226B1 - 핀 전계 효과 트랜지스터(finfet) 디바이스 구조물 및 이의 형성 방법 - Google Patents

핀 전계 효과 트랜지스터(finfet) 디바이스 구조물 및 이의 형성 방법 Download PDF

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Abstract

FinFET 디바이스 구조물 및 이의 형성 방법이 제공된다. FinFET 디바이스 구조물은 기판 위에 형성된 핀 구조물, 및 핀 구조물 위를 횡단하는 게이트 구조물을 포함한다. 게이트 구조물은 핀 구조물 위의 상위 부분, 및 핀 구조물 아래의 하위 부분을 포함하는 게이트 전극층을 포함하고, 가상 인터페이스가 상위 부분과 하위 부분 사이에 형성되며, 하위 부분은 가상 인터페이스에서부터 하위 부분의 하단 표면으로 점점 가늘어지는 테이퍼형 폭을 갖는다.

Description

핀 전계 효과 트랜지스터(FINFET) 디바이스 구조물 및 이의 형성 방법{FIN FIELD EFFECT TRANSISTOR (FINFET) DEVICE STRUCTURE AND METHOD FOR FORMING THE SAME}
관련 출원에 대한 상호 참조
본 발명은 발명의 명칭이 "fin field effect transistor (FinFET) device structure and method for forming the same"인 2015년 7월 2일자에 출원된 미국 가특허 출원 번호 제62/188,028호의 우선권을 주장하고, 이 전체는 참조로 본 명세서에 포함된다. 본 출원은 다음의 동시 계류 중인 공통으로 양도된 특허 출원, 발명의 명칭이 "Fin field effect transistor (FinFET) device structure and method for forming the same"(출원인 도켓 번호 제P20150483US01호)인 2015년 11월 16일자에 출원된 미국 출원 번호 제14/942,491호에 관한 것이고, 이 전체는 참조로 본 명세서에 포함된다.
반도체 디바이스는 퍼스널 컴퓨터, 셀룰러 폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에 이용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연층 또는 유전체층, 전도성층, 및 반도체 물질층을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트 및 요소들을 형성하기 위해 리소그래피를 이용하여 다양한 물질층들을 패턴화함으로써 제조된다. 많은 집적 회로들은 통상적으로 단일 반도체 웨이퍼 상에 제조되고, 웨이퍼 상의 개별 다이들은 스크라이브 라인을 따라 집적 회로 사이를 절단함으로써 개별화된다. 개별 다이들은 통상적으로 멀티 칩 모듈에서, 예를 들어, 또는 다른 타입의 패키징에서, 별도로 패키징된다.
반도체 디바이스의 제조에서, 반도체 디바이스의 크기는 디바이스 밀도를 증가시키기 위해서 계속해서 감소되었다. 따라서, 다층 상호 접속 구조물이 제공된다. 상호 접속 구조물은 하나 이상의 전도성 라인 및 비아층을 포함할 수 있다.
기존의 상호 접속 구조물 및 상호 접속 구조물을 제조하는 방법은 일반적으로 자신의 의도된 목적에는 적절하지만, 모든 면에서 완전히 만족스러운 것은 아니다.
FinFET 디바이스 구조물 및 이의 형성 방법이 제공된다. FinFET 디바이스 구조물은 기판 위에 형성된 핀 구조물, 및 핀 구조물 위를 횡단하는 게이트 구조물을 포함한다. 게이트 구조물은 핀 구조물 위의 상위 부분, 및 핀 구조물 아래의 하위 부분을 포함하는 게이트 전극층을 포함하고, 가상 인터페이스가 상위 부분과 하위 부분 사이에 형성되며, 하위 부분은 가상 인터페이스에서부터 하위 부분의 하단 표면으로 점점 가늘어지는 테이퍼형 폭을 갖는다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물 상의 상호 접속 구조물의 입체도를 도시한다.
도 2a 내지 도 2m은 본 발명개시의 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 다양한 단계들의 횡단면도를 도시한다.
도 3은 본 발명개시의 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물의 평면도를 도시한다.
도 4a 내지 도 4f는 일부 실시예들에 따라, FinFET 디바이스 구조물을 형성하기 위한 다양한 단계들의 횡단면도를 도시한다.
도 4db는 본 발명개시의 일부 실시예들에 따라, 도 4da의 영역 A의 확대도를 도시한다.
도 5a 내지 도 5c는 본 발명개시의 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 다양한 단계들의 횡단면도를 도시한다.
다음의 발명개시는 제공된 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 간략화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
실시예들의 일부 변형이 기술된다. 다양한 도면들 및 예시적인 실시예들에 걸쳐서, 동일한 참조 번호는 동일한 요소를 지정하기 위해 이용된다. 추가의 동작들이 상기 방법 이전에, 방법 동안에, 그리고 방법 이후에 제공될 수 있고, 기술된 동작들의 일부는 상기 방법의 다른 실시예들을 위해 교체되거나 제거될 수 있다는 것이 이해되어야 한다.
핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 실시예들이 제공된다. 도 1은 본 발명개시의 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물(100)의 배경도를 도시한다.
도 1을 참조하면, 기판(102)이 제공된다. 기판(102)은 실리콘 또는 다른 반도체 물질로 만들어질 수 있다. 대안적으로 또는 부가적으로, 기판(102)은 게르마늄과 같은 다른 원소 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 기판(102)은 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 또는 인듐 인화물과 같은 화합물 반도체로 만들어진다. 일부 실시예들에서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 혼정 반도체로 만들어진다. 일부 실시예들에서, 기판(102)은 에피택셜층을 포함한다. 예를 들어, 기판(102)은 벌크 반도체 위에 놓인 에피택셜층을 갖는다.
FinFET 디바이스 구조물(100)은 또한 기판(102)으로부터 연장된 하나 이상의 핀 구조물(104)(예컨대, Si 핀)을 포함한다. 핀 구조물(104)은 선택적으로 게르마늄을 포함할 수 있다. 핀 구조물(104)은 포토리소그래피 공정 및 에칭 공정과 같은 적합한 공정들을 이용함으로써 형성될 수 있다. 일부 실시예들에서, 핀 구조물(104)은 건식 에칭 공정 또는 플라즈마 공정을 이용하여 기판(102)으로부터 에칭된다.
쉘로우 트렌치 분리(shallow trench isolation; STI) 구조물과 같은 분리 구조물(108)이 핀 구조물(104)을 둘러싸도록 형성된다. 일부 실시예들에서, 도 1에 도시된 바와 같이, 핀 구조물(104)의 하위 부분은 분리 구조물(108)에 의해 둘러싸이고, 핀 구조물(104)의 상위 부분은 분리 구조물(108)로부터 돌출된다. 다시 말해서, 핀 구조물(104)의 일부분이 분리 구조물(108) 내에 임베딩된다. 분리 구조물(108)은 전기 방해 또는 크로스토크를 방지한다.
FinFET 디바이스 구조물(100)은 게이트 전극층(144) 및 게이트 유전체층(142)을 포함하는 게이트 스택 구조물을 더 포함한다. 게이트 스택 구조물은 핀 구조물(104)의 중앙 부분 위에 형성된다. 일부 실시예들에서, 다수의 게이트 스택 구조물들이 핀 구조물(104) 위에 형성된다. 예를 들어, 캐핑층, 계면층, 스페이서 요소 및/또는 다른 적합한 피처들과 같은 많은 다른 층들이 또한 게이트 구조물에 존재할 수 있다.
게이트 유전체층(142)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 고유전율(하이-k)(high-k)를 갖는 유전체 물질(들), 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 하이-k 유전체 물질의 예들은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산화질화물, 하프늄 탄탈룸 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물, 또는 이들의 조합 등을 포함한다.
게이트 전극층(144)은 폴리실리콘 또는 금속을 포함할 수 있다. 금속은 탄탈룸 질화물(TaN), 니켈 실리콘(NiSi), 코발트 실리콘(CoSi), 몰리브덴(Mo), 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 지르코늄(Zr), 백금(Pt), 또는 다른 적용 가능한 물질을 포함한다. 게이트 전극층(144)은 게이트 라스트 공정(또는 게이트 교체 공정)으로 형성될 수 있다. 일부 실시예들에서, 게이트 스택 구조물은 계면층, 캐핑층, 확산/장벽층, 또는 다른 적용 가능한 층들과 같은 추가의 층들을 포함한다.
핀 구조물(104)은 게이트 유전체층(142) 및 게이트 전극층(144)에 의해 둘러싸이거나 래핑된 채널 영역(114)을 포함한다. 핀 구조물(104)은 n형 FinFET(NMOS 디바이스) 또는 p형 FinFET(PMOS 디바이스)를 위해 적합한 채널을 제공하도록 도핑될 수 있다. 핀 구조물(104)은 이온 주입 공정, 확산 공정, 어닐링 공정, 다른 적용 가능한 공정, 또는 이들의 조합과 같은 적합한 공정을 이용하여 도핑될 수 있다. 핀 구조물(104)은 소스 영역(112)과 드레인 영역(116) 사이에 채널 영역(114)을 포함한다. FinFET 디바이스 구조물(100)은 마이크로프로세서, 메모리 셀(예컨대, 스태틱 랜덤 액세스 메모리(Static Random-Access Memory; SRAM)), 및/또는 다른 집적 회로에 포함될 수 있다.
도 2a 내지 도 2m은 본 발명개시의 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물(100)을 형성하는 다양한 단계들의 횡단면도를 도시한다.
도 2a를 참조하면, 유전체층(204) 및 하드 마스크층(206)이 기판(102) 상에 형성되고, 포토레지스트층(208)이 하드 마스크층(206) 상에 형성된다. 포토레지스트층(208)은 패턴화 공정에 의해 패턴화될 수 있다. 패턴화 공정은 포토리소그래피 공정 및 에칭 공정을 포함한다. 포토리소그래피 공정은 포토레지스트 코팅(예컨대, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 포스트-노광 베이킹, 포토레지스트 현상, 세정, 및 건조(예컨대, 하드 베이킹)를 포함한다. 에칭 공정은 습식 에칭 공정 또는 건식 에칭 공정을 포함한다.
유전체층(204)은 기판(102)과 하드 마스크층(206) 사이의 버퍼층이다. 게다가, 유전체층(204)은 하드 마스크층(206)이 제거될 때 정지층으로서 이용된다. 유전체층(204)은 실리콘 산화물로 만들어질 수 있다. 하드 마스크층(206)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다른 적용 가능한 물질로 만들어질 수 있다. 일부 다른 실시예들에서, 하나 이상의 하드 마스크층(206)이 유전체층(204) 상에 형성된다.
유전체층(204) 및 하드 마스크층(206)은 화학적 기상 증착(chemical vapor deposition; CVD) 공정, 고밀도 플라즈마 화학적 기상 증착(high-density plasma chemical vapor deposition; HDPCVD) 공정, 스핀-온 공정, 스퍼터링 공정, 또는 다른 적용 가능한 공정과 같은 퇴적 공정들에 의해 형성된다.
일부 실시예들에 따라, 도 2b에 도시된 바와 같이, 포토레지스트층(208)이 패턴화된 이후에, 유전체층(204) 및 하드 마스크층(206)은 마스크로서 패턴화된 포토레지스트층(208)을 이용함으로써 패턴화된다. 그 결과, 패턴화된 유전체층(204) 및 패턴화된 하드 마스크층(206)이 획득된다. 그 뒤에, 패턴화된 포토레지스트층(208)은 제거된다.
그 뒤에, 에칭 공정이 마스크로서 패턴화된 유전체층(204) 및 패턴화된 하드 마스크층(206)을 이용함으로써 핀 구조물(104)을 형성하기 위해 기판(102) 상에 수행된다. 에칭 공정은 습식 에칭 공정 또는 건식 에칭 공정일 수 있다. 에칭 공정은 시간 제어 공정일 수 있고, 핀 구조물(104)이 미리 결정된 높이에 도달할 때까지 계속된다.
핀 구조물(104)의 수는 실제 애플리케이션에 따라 조정될 수 있고, 이것은 하나의 핀 구조물(104)로 제한되지 않는다는 것을 유념해야 한다. 일부 실시예들에서, 핀 구조물(104)은 상위 부분에서 하위 부분으로 점진적으로 증가하는 폭을 갖는다.
그 뒤에, 일부 실시예들에 따라, 도 2c에 도시된 바와 같이, 유전체 물질(107)이 핀 구조물(104) 상에 형성된다. 일부 실시예들에서, 유전체 물질(107)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑된 규산염 유리(fluoride-doped silicate glass; FSG), 또는 다른 로우-k 유전체 물질로 만들어진다. 유전체 물질(107)은 화학적 기상 증착(CVD) 공정, 스핀-온-글래스 공정, 또는 다른 적용 가능한 공정에 의해 퇴적될 수 있다.
그 뒤에, 일부 실시예들에 따라, 도 2d에 도시된 바와 같이, 유전체 물질(107)은 분리 구조물(108)을 형성하기 위해 시닝(thinning) 또는 평탄화된다. 일부 실시예들에서, 유전체 물질(107)은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정에 의해 시닝된다. 그 결과, 핀 구조물(104)의 상단 부분은 노출되고, 유전체층(204) 및 하드 마스크층(206)은 제거된다. 분리 구조물(108)의 상단 표면은 핀 구조물(104)의 상단 표면과 동일 높이에 있다.
그 뒤에, 일부 실시예들에 따라, 도 2e에 도시된 바와 같이, 분리 구조물(108)의 상단 부분은 제거된다. 그 결과, 핀 구조물(104)은 분리 구조물(108)로부터 돌출된다. 다시 말해서, 핀 구조물(104)의 상단 부분은 분리 구조물(108)보다 높다. 분리 구조물(108)의 상단 부분은 습식 에칭 공정 또는 건식 에칭 공정에 의해 제거된다. 남아 있는 분리 구조물(108)은 쉘로우 트렌치 분리(STI) 구조물로서 보여진다.
그 뒤에, 일부 실시예들에 따라, 도 2f에 도시된 바와 같이, 더미 게이트 전극층(110)이 핀 구조물(104) 및 분리 구조물(108) 위에 형성된다.
일부 실시예들에서, 더미 게이트 전극층(110)은 전도성 또는 비전도성 물질로 만들어진다. 일부 실시예들에서, 더미 게이트 전극층(110)은 폴리실리콘으로 만들어진다. 더미 게이트 전극층(110)은 화학적 기상 증착(CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 유기 금속 CVD(metal organic CVD; MOCVD), 또는 플라즈마 강화 CVD(plasma enhanced CVD; PECVD)와 같은 퇴적 공정에 의해 형성된다.
일부 실시예들에 따라, 도 2g에 도시된 바와 같이, 더미 게이트 전극층(110)이 형성된 이후에, 제 1 하드 마스크층(212a) 및 제 2 하드 마스크층(212b)이 더미 게이트 전극층(110) 위에 형성된다. 포토레지스트층(214)이 제 2 하드 마스크층(212b) 위에 형성된다. 그 뒤에, 포토레지스트층(214)은 패턴화된 포토레지스트층(214)을 형성하기 위해 패턴화된다. 패턴화된 포토레지스트층(214)은 후속 공정들 동안에 밑에 놓인 층들을 에칭으로부터 보호하기 위해 이용된다.
그 뒤에, 일부 실시예들에 따라, 도 2h에 도시된 바와 같이, 제 1 하드 마스크층(212a) 및 제 2 하드 마스크층(212b)은 패턴화되고, 더미 게이트 전극층(110)의 일부분이 더미 게이트 구조물(110')을 형성하기 위해 제거된다. 더미 게이트 전극층(110)의 부분들은 건식 에칭 공정 또는 습식 에칭 공정과 같은 에칭 공정(121)에 의해 제거된다.
더미 게이트 구조물(110')은 핀 구조물(104)의 상단 표면 위의 상위 부분(110a) 및 핀 구조물(104)의 상단 표면 아래의 하위 부분(110b)을 포함한다. 상위 부분(110a)은 실질적인 수직 측벽을 갖고, 하위 부분(110b)은 경사진 측벽을 갖는다. 하위 부분(110b)은 역 사다리꼴 형상(도 4db에 도시됨)을 갖는다.
상위 부분(110a)은 제 1 폭(W1)을 갖는 상단 표면을 갖고, 하위 부분(110b)은 제 2 폭(W2)을 갖는 하단 표면을 갖는다. 가상 인터페이스가 상위 부분(110a)과 하위 부분(110b) 사이에 형성된다. 가상 인터페이스는 제 3 폭(W3)을 갖는다. 하위 부분(110b)은 가상 인터페이스로부터 하위 부분(110b)의 하단 표면으로 점점 가늘어지는 테이퍼형 폭을 갖는다.
일부 실시예들에서, 제 1 폭(W1)은 제 2 폭(W2)보다 크다. 일부 실시예들에서, 제 2 폭(W2)은 제 3 폭(W3)보다 작거나 같다. 일부 실시예들에서, 제 3 폭(W3)과 제 2 폭(W2)의 차이(ΔW=W3-W2)는 대략 0 nm 내지 대략 15 nm의 범위에 있다. 그 차이(ΔW)가 15 nm보다 크면, 더미 게이트 전극층(110)의 하위 부분(110b)은 너무 작아서 상위 부분(110a)을 지지할 수 없다. 그 차이가 0 nm보다 작으면, 소스/드레인(S/D) 구조물(116)(도 2j에 도시됨)을 형성하는 것이 어려울 수 있다.
가상 인터페이스는 두 개의 부분을 정의하기 위해 이용되고, 어떠한 실제 인터페이스도 상위 부분(110a)과 하위 부분(110b) 사이에 형성되지 않는다. 인터페이스는 상위 부분(110a)의 하단 표면으로서 간주될 수 있다. 또한, 인터페이스는 하위 부분(110b)의 상단 표면으로서 간주될 수 있다. 일부 실시예들에서, 가상 인터페이스는 핀 구조물(104)의 상단 표면과 실질적으로 동일 높이에 있다.
더미 게이트 구조물(110')의 상위 부분이 수평 방향에서 연장된 부분을 가지면, 더미 게이트 구조물(110')이 게이트 구조물로 교체될 때 게이트 구조물은 돌출될 수 있다. 돌출된 게이트 구조물은 돌출된 게이트 구조물에 인접하게 형성되는 콘택 구조물과 접촉할 수 있다. 그 결과, 전기 단락 문제가 발생할 수 있다. 보다 구체적으로, 게이트 전극층(144)의 돌출 문제는 FinFET 디바이스 구조물(100)의 성능을 저하시킬 수 있다.
기판(102)은 웨이퍼의 일부분이다. 일부 실시예들에서, 웨이퍼는 중앙 영역 및 에지 영역을 포함하고, 돌출 문제는 중앙 영역에서의 것과 비교하여 웨이퍼의 에지 영역에서 악화된다. 그러므로, 에지 영역에서의 에칭 가스는 잘 제어되어야 한다.
돌출 문제를 방지하기 위해서, 도 2h에 도시된 바와 같이, 더미 게이트 구조물(110')은 실질적인 수직 상위 부분(110a), 및 핀 구조물(104) 아래의 노치(notched) 하위 부분(110b)을 형성하기 위해 에칭된다. 다시 말해서, 더미 게이트 구조물(110')의 노치 하위 부분(110b)은 리세스된 측벽 부분을 갖는다.
또한, 제 2 폭(W2)은 제 3 폭(W3)보다 작거나 같으므로, 드레인 유기 장벽 감소(drain-induced barrier lowering; DIBL) 효과가 방지된다는 것을 유념해야 한다. 또한, 제 1 폭(W1)이 제 2 폭(W2)보다 큰 경우, 항복 전압(Vbd)의 테일링(Vbd가 전압 값의 넓은 범위에 걸쳐 확산됨)의 문제가 방지된다.
상위 부분(110a)은 제 1 높이(H1)를 갖고, 하위 부분(110b)은 제 2 높이(H2)를 갖는다. 일부 실시예들에서, 제 1 높이(H1)는 제 2 높이(H2)보다 크다. 제 2 높이(H2)보다 큰 제 1 높이(H1)는 핀 구조물(104) 위에 후속 공정으로 형성될 더욱 많은 금속 물질을 충전하기 위해 이용된다.
일부 실시예들에 따라, 도 2i에 도시된 바와 같이, 더미 게이트 구조물(110')이 형성된 이후에, 스페이서(212)가 더미 게이트 구조물(110')의 대향 측벽들 상에 형성된다. 일부 실시예들에서, 스페이서(212)는 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 실리콘 탄소, 실리콘 산화물, 실리콘 수소, 다른 적용 가능한 물질, 또는 이들의 조합으로 만들어진다.
그 뒤에, 일부 실시예들에 따라, 도 2j에 도시된 바와 같이, 핀 구조물(104)의 상단 부분이 리세스(도시되지 않음)를 형성하기 위해 제거되고, 소스/드레인(S/D) 구조물(116)은 리세스 내에 형성된다.
일부 실시예들에서, S/D 구조물(116)은 변형된 소스/드레인 구조물이다. 일부 실시예들에서, S/D 구조물(116)은 에피택셜(epi) 공정에 의해 핀 구조물(104)의 리세스 내에 변형된 물질을 성장시킴으로써 형성된다. 또한, 변형된 물질의 격자 상수는 기판(102)의 격자 상수와는 상이할 수 있다.
일부 실시예들에서, 소스/드레인 구조물(116)은 Ge, SiGe, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP, 또는 이들의 조합을 포함한다. 에피택셜 공정은 선택적 에피택시 성장(selective epitaxy growth; SEG) 공정, CVD 증착 기술(예컨대, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자 빔 에피택시, 또는 다른 적합한 epi 공정을 포함할 수 있다.
일부 실시예들에서, S/D 구조물(116)이 형성된 이후에, 콘택 에칭 정지층(contact etch stop layer; CESL)(도시되지 않음)이 S/D 구조물(116) 및 더미 게이트 구조물(110') 상에 형성된다. 일부 실시예들에서, 콘택 에칭 정지층은 실리콘 질화물, 실리콘 산화질화물, 및/또는 다른 적용 가능한 물질로 만들어진다. 콘택 에칭 정지층은 플라즈마 강화 CVD, 저압 CVD, ALD, 또는 다른 적용 가능한 공정에 의해 형성될 수 있다.
그 뒤에, 일부 실시예들에 따라, 도 2k에 도시된 바와 같이, 층간 유전체(inter-layer dielectric; ILD) 물질이 기판(102) 위의 핀 구조물(104) 위에 형성된다. 일부 실시예들에서, 층간 유전체(ILD) 물질은 분리 구조물(108) 위에 형성되고, 그런 다음 ILD 구조물(136)을 형성하기 위해 평탄화된다.
일부 실시예들에 따라, 도 2l에 도시된 바와 같이, ILD 구조물(136)이 형성된 이후에, 더미 게이트 구조물(110')은 제거되어 ILD 구조물(136) 내에 트렌치(138)를 형성한다. 더미 게이트 구조물(110')은 에칭 공정을 수행함으로써 제거된다. 핀 구조물(104)은 제거되지 않으므로, 핀 구조물(104)의 중간 부분은 트렌치(138)에 의해 노출된다는 것을 유념해야 한다.
일부 실시예들에 따라, 도 2m에 도시된 바와 같이, 트렌치(138)가 형성된 이후에, 게이트 유전체층(142) 및 게이트 전극층(144)이 트렌치(138) 내에 순차적으로 형성된다. 그러므로, 게이트 유전체층(142) 및 게이트 전극층(144)을 포함하는 게이트 구조물(146)이 획득된다.
게이트 유전체층(142)은 핀 구조물(104)의 상단 표면보다 높은 상위 부분, 및 핀 구조물(104)의 상단 표면보다 낮은 하위 부분을 갖는다. 게이트 유전체층(142)의 상위 부분은 일정한 폭을 갖고, 게이트 유전체층(142)의 하위 부분은 가변 폭을 갖는다.
일부 실시예들에서, 게이트 유전체층(142)은 하이-k 유전체 물질로 만들어진다. 하이-k 유전체 물질은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산화질화물, 하프늄 탄탈룸 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물 등을 포함할 수 있다.
게이트 전극층(144)은 핀 구조물(104)의 상단 표면보다 높은 상위 부분, 및 핀 구조물(104)의 상단 표면보다 낮은 하위 부분을 갖는다. 게이트 전극층(144)의 상위 부분은 일정한 폭을 갖고, 게이트 전극층(144)의 하위 부분은 가변 폭을 갖는다.
일부 실시예들에서, 게이트 전극층(144)은 금속 물질로 만들어진다. 금속 물질은 N 일함수 금속 또는 P 일함수 금속을 포함할 수 있다. N 일함수 금속은 텅스텐(W), 구리(Cu), 티타늄(Ti), 은(Ag), 알루미늄(Al), 티타늄 알루미늄 합금(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈룸 탄화물(TaC), 탄탈룸 탄소 질화물(TaCN), 탄탈룸 실리콘 질화물(TaSiN), 망간(Mn), 지르코늄(Zr) 또는 이들의 조합을 포함한다. P 일함수 금속은 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 루테늄(Ru) 또는 이들의 조합을 포함한다.
도 2m에 도시된 바와 같이, 게이트 전극층(144)은 상위 부분(144a) 및 하위 부분(144b)을 갖는다. 상위 부분(144a)은 실질적인 수직 측벽을 갖고, 하위 부분(144b)은 경사진 측벽을 갖는다. 하위 부분(144b)은 하위 부분(144b)의 가상 인터페이스로부터 하위 부분(144b)의 하단 표면으로 점점 가늘어지는 테이퍼형 폭을 갖는다. 게이트 전극층(144)의 상위 부분(144a)은 돌출 부분이 콘택 구조물을 접촉하는 것을 방지하기 위해 실질적인 수직 측벽을 갖는다는 것을 유념해야 한다. 또한, 하단 표면의 제 2 폭(W2)이 가상 인터페이스의 제 3 폭(W3)보다 작거나 같은 경우, 드레인 유기 장벽 감소(DIBL) 효과가 방지된다. 그러므로, FinFET 디바이스 구조물(100)의 성능은 개선된다.
게이트 전극층(144)의 상위 부분(144a)은 제 1 높이를 갖고, 게이트 전극층(144)의 하위 부분(144b)은 제 2 높이를 갖는다. 제 1 높이는 핀 구조물(104) 위에 더욱 많은 금속 물질을 충전하기 위해 제 2 높이보다 높다.
도 3은 본 발명개시의 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물(100)의 평면도를 도시한다. FinFET 디바이스 구조물(100)은 다수의 핀 구조물들(104) 및 다수의 게이트 구조물들(110)을 포함한다. 게이트 구조물(110)은 핀 구조물(104) 위를 횡단한다. FinFET 디바이스 구조물(100)은 분리 구조물(108)에 의해 둘러싸인다.
도 3에 도시된 바와 같이, 핀 구조물(104)은 실질적으로 서로 평행할 수 있다. 게이트 구조물(110)은 또한 서로 평행하고, 실질적으로 핀 구조물(104)에 수직일 수 있다. 일부 실시예들에서, 평면도에서 보면, 게이트 구조물(110)은 또한 게이트 전극 라인으로 불린다.
제 1 게이트 트랜지스터(300a) 및 제 2 게이트 트랜지스터(300b)가 제 1 핀 구조물(104a) 위에 형성된다. 제 3 게이트 트랜지스터(300c) 및 제 4 게이트 트랜지스터(300d)가 제 2 핀 구조물(104b) 위에 형성된다.
도 4a 내지 도 4f는 본 발명개시의 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물(100)을 형성하는 다양한 단계들의 횡단면도를 도시한다. 도 4a 내지 도 4f는 도 3의 AA' 라인을 따라 취해진 횡단면도이다.
도 4a를 참조하면, 게이트 전극층(110)이 제 1 핀 구조물(104a), 제 2 핀 구조물(104b), 및 분리 구조물(108) 위에 형성된다. 분리 구조물(108)의 상단 표면은 핀 구조물(104)의 상단 표면보다 낮다. 그 뒤에, 제 1 하드 마스크층(212a) 및 제 2 하드 마스크층(212b)이 게이트 전극층(110) 위에 형성된다.
본 발명개시의 일부 실시예들에 따라, 도 4b에 도시된 바와 같이, 제 2 하드 마스크층(212b)이 형성된 이후에, 포토레지스트층(214)이 제 2 하드 마스크층(212b) 위에 형성된다. 그 뒤에, 포토레지스트층(214)은 패턴화된다.
본 발명개시의 일부 실시예들에 따라, 도 4c에 도시된 바와 같이, 포토레지스트층(214)을 패턴화한 이후에, 제 1 하드 마스크층(212a)의 일부분 및 제 2 하드 마스크층(212b)의 일부분이 트렌치(352)를 형성하기 위해 패턴화된다.
본 발명개시의 일부 실시예들에 따라, 도 4da에 도시된 바와 같이, 트렌치(352)가 형성된 이후에, 게이트 전극층(110)의 일부분이 마스크로서 제 1 하드 마스크층(212a) 및 제 2 하드 마스크층(212b)을 이용함으로써 패턴화된다. 그 결과, 제 1 트렌치(354)가 핀 구조물(104) 위에 그리고 게이트 전극층(110) 내에 형성된다. 제 2 트렌치(356)가 분리 구조물(108) 위에 그리고 게이트 전극층(110) 내에 형성된다.
게이트 전극층(110)의 일부분은 에칭 공정(121)에 의해 제거된다. 일부 실시예들에서, 에칭 공정은 플라즈마 공정이다. 플라즈마 공정은 HBr과 같은 에칭 가스를 이용하는 것을 포함한다. 일부 실시예들에서, 헬륨(He) 및 산소(O2) 가스가 플라즈마 공정에 또한 이용된다. 에칭 공정에서 에칭 가스의 유량은 대략 700 sccm 내지 1000 sccm의 범위에 있다. 유량이 700 sccm보다 작으면, 에칭 선택성이 열악할 수 있다. 유량이 1000 sccm보다 크면, 에칭 속도는 제어하기 어려울 수 있다.
일부 실시예들에서, 플라즈마 공정은 대략 350 Watt 내지 대략 1500 Watt의 범위의 전력에서 수행된다. 전력이 350 W보다 작으면, 에칭 선택성이 열악할 수 있다. 전력이 1500 W보다 크면, 에칭 속도는 제어하기 어려울 수 있다. 일부 실시예들에서, 플라즈마 공정은 대략 10 torr 내지 대략 100 torr의 범위의 압력에서 수행된다. 압력이 10 torr보다 낮으면, 에칭 선택성이 열악할 수 있다. 압력이 100 torr보다 크면, 에칭 속도는 제어하기 어려울 수 있다.
기판(102)은 웨이퍼의 일부분이고, 웨이퍼는 중앙 영역 및 에지 영역을 포함한다는 것을 유념해야 한다. 웨이퍼의 에지 영역에서의 제 2 폭(W2)의 치수는 웨이퍼의 중앙 영역에서의 것보다 제어하기 힘들다. 제 2 폭(W2)을 제 3 폭(W3)보다 작거나 같게 만들기 위해서, 일부 실시예들에서, 에지 영역에서의 에칭 가스의 양 대 전체 영역에서의 에칭 가스의 양의 비율은 대략 50 vol.% 내지 대략 90 vol.%의 범위에 있다. 에칭 가스의 비율이 50 vol.%보다 작거나 90 vol.%보다 크면, 중앙 영역과 에지 영역 사이의 부하 효과가 커질 수 있으므로, 제 1 폭(W1)의 치수 또는 제 2 폭(W2)의 치수는 제어하기 어렵다.
도 4db는 본 발명개시의 일부 실시예들에 따라, 도 4da의 영역 A의 확대도를 도시한다. 도 4db에 도시된 바와 같이, 게이트 전극층(110)은 상위 부분(110a) 및 하위 부분(110b)을 포함한다. 상위 부분(110a)은 핀 구조물들(104a, 104b)의 상단 표면보다 높은 위치에 위치한다. 하위 부분(110b)은 핀 구조물들(104a, 104b)의 상단 표면보다 낮은 위치에 위치한다. 게이트 전극층(110)의 상위 부분(110a)은 실질적인 수직 측벽을 갖고, 게이트 전극층(110)의 하위 부분(110b)은 경사진 측벽을 갖는다.
인터페이스가 상위 부분(110a)과 하위 부분(110b) 사이에 형성된다. 인터페이스는 실제 경계가 아니고, 게이트 전극층(110)의 형상을 정의하기 위해 이용된다. 인터페이스는 상위 부분(110a)의 하단 표면으로서 간주될 수 있다. 또한, 인터페이스는 하위 부분(110b)의 상단 표면으로서 간주될 수 있다. 일부 실시예들에서, 상위 부분(110a)의 측벽과 가상 인터페이스 사이의 각(θ)은 대략 85 도 내지 대략 95 도의 범위에 있다.
상위 부분(110a)은 균일 폭을 갖고, 하위 부분(110b)은 가변 폭을 갖는다. 상위 부분(110a)은 제 1 폭(W1)을 갖고, 인터페이스는 제 3 폭(W3)을 갖는다. 하위 부분(110b)의 하단 표면은 제 2 폭(W2)을 갖는다. 일부 실시예들에서, 제 1 폭(W1)은 제 2 폭(W2)보다 크고, 제 2 폭(W2)은 제 3 폭(W3)보다 작다. 일부 실시예들에서, 제 3 폭(W3)과 제 2 폭(W2)의 차이(ΔW=W3-W2)는 대략 0 nm 내지 대략 15 nm의 범위에 있다. 그 차이(ΔW)가 15 nm보다 크면, 더미 게이트 전극층(110)의 하위 부분(110b)은 너무 작아서 상위 부분(110a)을 지지할 수 없다. 그 차이가 0 nm보다 작으면, 소스/드레인(S/D) 구조물(116)을 형성하는 것이 어려울 수 있다.
그 뒤에, 제 1 하드 마스크층(212a) 및 제 2 하드 마스크층(212b)은 제거되고, 스페이서(212)가 더미 게이트 구조물(110)의 대향 측벽들 상에 형성된다. 다음으로, 본 발명개시의 일부 실시예들에 따라, 도 4e에 도시된 바와 같이, 유전체 물질이 마스크로서 게이트 전극층(110) 상에 그리고 트렌치들(354, 356) 내에 충전된다.
유전체 물질이 충전된 이후에, 화학적 기계적 연마(CMP) 공정과 같은 평탄화 공정에 의해 트렌치들(354, 356) 밖의 유전체 물질의 일부분이 제거된다. 그 결과, ILD 구조물(136)이 형성된다. ILD 구조물(136)은 두 개의 인접한 게이트 구조물(146) 사이에 형성된다. ILD 구조물(136)은 상위 부분 및 하위 부분을 포함하고, 하위 부분은 상위 부분보다 넓다.
그 뒤에, 본 발명개시의 일부 실시예들에 따라, 도 4f에 도시된 바와 같이, 게이트 전극층(110)은 트렌치(도시되지 않음)를 형성하기 위해 제거되고, 게이트 유전체층(142) 및 게이트 전극(144)이 트렌치 내에 순차적으로 형성된다. 일부 실시예들에서, 게이트 유전체층(142)은 고유전율(하이-k) 유전체층이고, 게이트 전극(144)은 금속 게이트 전극이다. 다시 말해서, HK/MG 스택 구조물이 핀 구조물(104) 상에 형성된다.
도 4f에 도시된 바와 같이, 게이트 유전체층(142) 및 게이트 전극(144)은 네 개의 부분들로 분할되고, 제 1 트랜지스터(300a), 제 2 트랜지스터(300b), 제 3 트랜지스터(300c), 및 제 4 트랜지스터(300d)가 각각 형성된다. 제 1 트랜지스터(300a), 제 2 트랜지스터(300b), 제 3 트랜지스터(300c), 및 제 4 트랜지스터(300d) 각각은 게이트 유전체층(142) 및 게이트 전극(144)으로 구성된다. ILD 구조물(136)은 제 1 트랜지스터(300a)와 제 2 트랜지스터(300b) 사이에 위치한다. 또한, ILD 구조물(136)은 제 3 트랜지스터(300c)와 제 4 트랜지스터(300d) 사이에 위치한다.
도 5a 내지 도 5c는 본 발명개시의 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물(100)을 형성하는 다양한 단계들의 횡단면도를 도시한다. 도 5a 내지 도 5c는 도 3의 BB' 라인을 따라 취해진 횡단면도이다.
도 5a에 도시된 바와 같이, 제 1 하드 마스크층(212a) 및 제 2 하드 마스크층(212b)이 게이트 전극층(110) 위에 형성된다.
그 뒤에, 본 발명개시의 일부 실시예들에 따라, 도 5b에 도시된 바와 같이, 제 1 하드 마스크층(212a) 및 제 2 하드 마스크층(212b)은 패턴화된 제 1 하드 마스크층(212a) 및 패턴화된 제 2 하드 마스크층(212b)을 형성하기 위해 패턴화된다.
그 뒤에, 본 발명개시의 일부 실시예들에 따라, 도 5c에 도시된 바와 같이, 게이트 전극층(110)은 상위 부분(110a) 및 하위 부분(110b)을 형성하기 위해 에칭된다.
FinFET 디바이스 구조물을 형성하기 위한 실시예 및 이의 형성 방법이 제공된다. FinFET 디바이스 구조물은 기판 위에 형성된 핀 구조물, 및 핀 구조물 위에 형성된 게이트 구조물을 포함한다. 게이트 구조물은 상위 부분 및 하위 부분을 포함한다. 상위 부분은 실질적인 수직 측벽을 갖고, 하위 부분은 상단에서부터 하단으로 점점 가늘어지는 경사진 측벽을 갖는다. 상위 부분의 실질적인 수직 측벽은 돌출 문제를 방지하기 위해 이용된다. 가상 인터페이스가 상위 부분과 하위 부분 사이에 형성되고, 하위 부분의 하단 표면의 제 2 폭이 가상 인터페이스의 제 3 폭보다 작거나 같은 경우, 드레인 유기 장벽 감소(DIBL) 효과가 방지된다. 그러므로, FinFET 디바이스 구조물의 성능 및 신뢰성은 개선된다.
일부 실시예들에서, FinFET 디바이스 구조물이 제공된다. FinFET 디바이스 구조물은 기판 위에 형성된 핀 구조물, 및 핀 구조물 위를 횡단하는 게이트 구조물을 포함한다. 게이트 구조물은 핀 구조물 위의 상위 부분, 및 핀 구조물 아래의 하위 부분을 포함하는 게이트 전극층을 포함하고, 가상 인터페이스가 상위 부분과 하위 부분 사이에 형성되며, 하위 부분은 가상 인터페이스에서부터 하위 부분의 하단 표면으로 점점 가늘어지는 테이퍼형 폭을 갖는다.
일부 실시예들에서, FinFET 디바이스 구조물이 제공된다. FinFET 디바이스 구조물은 기판 위에 형성된 핀 구조물, 및 기판 위에 형성된 분리 구조물을 포함한다. 핀 구조물의 일부분이 분리 구조물 내에 임베딩된다. FinFET 디바이스 구조물은 핀 구조물 위를 횡단하는 제 1 게이트 구조물을 포함하고, 제 1 게이트 구조물은 핀 구조물 위의 상위 부분, 및 핀 구조물 아래의 하위 부분을 포함하는 제 1 게이트 전극층을 포함한다. 하위 부분은 역 사다리꼴 형상을 갖는다.
일부 실시예들에서, FinFET 디바이스 구조물을 형성하기 위한 방법이 제공된다. 방법은 기판 위에 핀 구조물을 형성하는 단계, 및 기판 위에 분리 구조물을 형성하는 단계를 포함한다. 핀 구조물의 일부분이 분리 구조물 내에 임베딩된다. 방법은 또한 핀 구조물 및 분리 구조물 위에 게이트 구조물을 형성하는 단계를 포함하고, 게이트 구조물은 핀 구조물 위의 상위 부분, 및 핀 구조물 아래의 하위 부분을 포함하는 게이트 전극층을 포함한다. 하위 부분은 가상 인터페이스에서부터 하위 부분의 하단 표면으로 점점 가늘어지는 테이퍼형 폭을 갖고, 가상 인터페이스는 상위 부분과 하위 부분 사이에 형성된다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 다른 공정 및 구조를 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 디바이스 구조물에 있어서,
    기판 위에 형성된 핀 구조물; 및
    상기 핀 구조물 위를 횡단하는 게이트 구조물을 포함하고,
    상기 게이트 구조물은 상기 핀 구조물 위의 상위 부분, 및 상기 핀 구조물 아래의 하위 부분을 포함하는 게이트 전극층을 포함하고, 가상 인터페이스가 상기 상위 부분과 상기 하위 부분 사이에 형성되며, 상기 하위 부분은 상기 가상 인터페이스에서부터 상기 하위 부분의 하단 표면으로 점점 가늘어지는 테이퍼형 폭을 갖고, 상기 게이트 구조물의 전체 상면(entire upper surface)은 전적으로 상기 핀 구조물의 상면 위에 있으며,
    상기 게이트 전극층의 상기 상위 부분은 상기 가상 인터페이스로부터 상기 게이트 전극층의 상면까지의 제1 높이를 갖고, 상기 게이트 전극층의 상기 하위 부분은 상기 가상 인터페이스로부터 상기 게이트 전극층의 바닥면까지의 제2 높이를 가지며, 상기 제1 높이는 상기 제2 높이보다 높은 것인, FinFET 디바이스 구조물.
  2. 제 1 항에 있어서, 상기 상위 부분은 제 1 폭을 갖는 상단 표면을 갖고, 상기 하위 부분은 제 2 폭을 갖는 하단 표면을 가지며, 상기 제 1 폭은 상기 제 2 폭보다 큰 것인, FinFET 디바이스 구조물.
  3. 제 2 항에 있어서, 상기 가상 인터페이스는 제 3 폭을 갖고, 상기 제 3 폭은 상기 제 2 폭보다 큰 것인, FinFET 디바이스 구조물.
  4. 제 1 항에 있어서, 상기 가상 인터페이스는 상기 핀 구조물의 상단 표면과 동일 높이에 있는 것인, FinFET 디바이스 구조물.
  5. 제 1 항에 있어서, 상기 게이트 전극층의 상기 상위 부분은 수직 측벽을 갖는 것인, FinFET 디바이스 구조물.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 기판 위에 형성된 분리 구조물을 더 포함하고,
    상기 게이트 구조물의 일부분이 상기 분리 구조물 위에 형성되는 것인, FinFET 디바이스 구조물.
  8. 제 1 항에 있어서, 상기 게이트 전극층의 상기 하위 부분은 역 사다리꼴 형상을 갖는 것인, FinFET 디바이스 구조물.
  9. FinFET 디바이스 구조물에 있어서,
    기판 위에 형성된 제1 핀 구조물과 제2 핀 구조물;
    상기 기판 위에 형성된 분리 구조물로서, 상기 제1 핀 구조물의 일부분과 상기 제2 핀 구조물의 일부분이 상기 분리 구조물 내에 임베딩되는 것인, 분리 구조물; 및
    상기 제1 핀 구조물과 제2 핀 구조물 위를 횡단하는 제 1 게이트 구조물로서, 상기 제 1 게이트 구조물은 상기 제1 핀 구조물 위의 상위 부분, 및 상기 제1 핀 구조물 아래의 하위 부분을 포함하는 제 1 게이트 전극층을 포함하고, 상기 하위 부분은 역 사다리꼴 형상을 갖도록 가상 인터페이스로부터 상기 하위 부분의 하단 표면으로 점점 가늘어지는 테이퍼형 폭을 갖고, 상기 제1 게이트 구조물의 상기 상위 부분은 상기 제1 핀 구조물로부터 상기 제2 핀 구조물로 연장되며, 상기 하위 부분의 역 사다리꼴 형상은 상기 제1 핀 구조물로부터 상기 제2 핀 구조물로 연장되는 것인, 제 1 게이트 구조물
    을 포함하고,
    상기 상위 부분은 상기 가상 인터페이스로부터 상기 제1 게이트 전극층의 상면까지의 제1 높이를 갖고, 상기 하위 부분은 상기 가상 인터페이스로부터 상기 제1 게이트 전극층의 바닥면까지의 제2 높이를 가지며, 상기 제1 높이는 상기 제2 높이보다 높은 것인 FinFET 디바이스 구조물.
  10. FinFET 디바이스 구조물을 형성하기 위한 방법에 있어서,
    기판 위에 핀 구조물을 형성하는 단계;
    상기 기판 위에 분리 구조물을 형성하는 단계로서, 상기 핀 구조물의 일부분이 상기 분리 구조물 내에 임베딩되는 것인, 분리 구조물을 형성하는 단계; 및
    상기 핀 구조물 및 상기 분리 구조물 위에 게이트 구조물을 형성하는 단계로서, 상기 게이트 구조물은 상기 핀 구조물 위의 상위 부분, 및 상기 핀 구조물 아래의 하위 부분을 포함하는 게이트 전극층을 포함하고, 상기 하위 부분은 가상 인터페이스에서부터 상기 하위 부분의 하단 표면으로 점점 가늘어지는 테이퍼형 폭을 갖고, 상기 가상 인터페이스는 상기 상위 부분과 상기 하위 부분 사이에 형성되며, 상기 게이트 구조물의 전체 상면(entire upper surface)은 전적으로 상기 핀 구조물의 상면 위에 있는 것인, 게이트 구조물을 형성하는 단계
    를 포함하고,
    상기 게이트 전극층의 상기 상위 부분은 상기 가상 인터페이스로부터 상기 게이트 전극층의 상면까지의 제1 높이를 갖고, 상기 게이트 전극층의 상기 하위 부분은 상기 가상 인터페이스로부터 상기 게이트 전극층의 바닥면까지의 제2 높이를 가지며, 상기 제1 높이는 상기 제2 높이보다 높은 것인 FinFET 디바이스 구조물을 형성하기 위한 방법.
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