DE102016100035B4 - Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) und Verfahren zum Ausbilden dieser - Google Patents

Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) und Verfahren zum Ausbilden dieser Download PDF

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Abstract

Fin-Feldeffekttransistor-Vorrichtungsstruktur, im Folgenden FinFET-Vorrichtungsstruktur genannt, (100) umfassend:eine über einem Substrat (102) ausgebildete Finnenstruktur (104,104b),eine über dem Substrat (102) ausgebildete Isolationsstruktur (108), wobei ein Abschnitt der Finnenstruktur (104b) in die Isolationsstruktur (108) eingebettet ist,eine erste Gatestruktur (300d), die die Finnenstruktur (104b) überquert, wobei die erste Gatestruktur (300d) eine Gateelektrodenschicht (144) umfasst, die einen oberen Abschnitt (144a) über einer oberen Fläche der Finnenstruktur (104b) und einen unteren Abschnitt (144b) unter der oberen Fläche der Finnenstruktur (104b) umfasst, wobei die virtuelle Grenzfläche zwischen dem oberen Abschnitt (144a) und dem unteren Abschnitt (144b) ausgebildet ist und sich im Wesentlichen auf gleicher Höhe mit der oberen Fläche der Finnenstruktur (104b) befindet, wobei der obere Abschnitt (144a) der Gateelektrodenschicht (144) im Wesentlichen vertikale Seitenwände aufweist und der untere Abschnitt (144b) eine sich verjüngende Breite aufweist, die sich allmählich von der virtuellen Grenzfläche zu einer unteren Fläche des unteren Abschnitts (144b) hin verjüngt, undeine zweite Gatestruktur (300c), die die Finnenstruktur (104b) überquert, wobei in der Querschnittsansicht durch die Finnenstruktur (104b) entlang ihrer Länge die zweite Gatestruktur (300c) teilweise auf der Finnenstruktur (104b) und teilweise auf der Isolationsstruktur (108) ausgebildet ist.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen, wie z.B. Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden in der Regel gefertigt, indem isolierende oder dielektrische Schichten, leitfähige Schichten und halbleitende Materialschichten sequenziell über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und - elemente darauf auszubilden. Viele integrierte Schaltungen werden normalerweise auf einem einzelnen Halbleiter-Wafer hergestellt, und einzelne Dies auf dem Wafer werden durch Sägen zwischen den integrierten Schaltungen entlang einer Ritzlinie vereinzelt. Die einzelnen Dies werden normalerweise getrennt, zum Beispiel in Multi-Chip-Modulen oder anderen Arten von Gehäusen, gehäust.
  • Bei der Fertigung von Halbleitervorrichtungen wurde die Größe von Halbleitervorrichtungen beständig reduziert, um die Vorrichtungsdichte zu erhöhen. Demzufolge wird eine mehrschichtige Verbindungsstruktur bereitgestellt. Die Verbindungsstruktur kann eine oder mehrere Schichten leitfähiger Leitungen und Durchkontaktierungen umfassen.
  • Obwohl bisherige Verbindungsstrukturen und Verfahren zum Fertigen von Verbindungsstrukturen für ihren vorgesehenen Zweck im Allgemeinen geeignet waren, waren sie nicht im Hinblick auf alle Aspekte vollständig zufriedenstellend.
  • US 2015/0 115 363 A1 offenbart eine Fin-Feldeffekttransistor-Vorrichtungsstruktur, aufweisend eine Finnenstruktur über einem Substrat und eine Gatestruktur, die die Finnenstruktur überquert. Die Gatestruktur weist eine Gateelektrodenschicht auf, die einen oberen Abschnitt über einer oberen Fläche der Finnenstruktur und einen unteren Abschnitt unter der oberen Fläche der Finnenstruktur umfasst, wobei der obere Abschnitt der Gateelektrodenschicht im Wesentlichen vertikale Seitenwände aufweist und der untere Abschnitt eine sich verjüngende Breite aufweist.
  • US 2013 / 0 292 777 A1 offenbart eine Gatestruktur, die eine Finnenstruktur überquert, wobei in der Querschnittsansicht durch die Finnenstruktur entlang ihrer Länge die Gatestruktur teilweise auf der Finnenstruktur ausgebildet ist.
  • US 2015/0 171 216 A1 offenbart eine Gateelektrode, die sich allmählich von der oberen Oberfläche zu der unteren Oberfläche hin verjüngt.
  • Die Erfindung sieht eine Fin-Feldeffekttransistor-Vorrichtungsstruktur gemäß Anspruch 1 und ein Verfahren zum Ausbilden einer Fin-Feldeffekttransistor-Vorrichtungsstruktur gemäß Anspruch 8 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine dreidimensionale Ansicht einer Verbindungsstruktur auf einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) gemäß einigen Ausführungsformen der Offenbarung.
    • 2A bis 2M zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) gemäß einigen Ausführungsformen der Offenbarung.
    • 3 zeigt eine Draufsicht auf eine Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) gemäß einigen Ausführungsformen der Offenbarung.
    • 4A bis 4F zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer FinFET-Vorrichtungsstruktur gemäß einigen Ausführungsformen.
    • 4D' zeigt eine vergrößerte Darstellung eines Bereichs A von 4D gemäß einigen Ausführungsformen der Offenbarung.
    • 5A bis 5C zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) gemäß einigen Ausführungsformen der Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Ausführungsformen zum Ausbilden einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) werden bereitgestellt. 1 zeigt eine perspektivische Darstellung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) 100 gemäß einigen Ausführungsformen der Offenbarung.
  • Unter Bezugnahme auf 1 wird ein Substrat 102 bereitgestellt. Das Substrat 102 kann aus Silizium oder anderen Halbleitermaterialien gefertigt werden. Alternativ oder zusätzlich kann das Substrat 102 andere Elementhalbleitermaterialien, wie z.B. Germanium, umfassen. In einigen Ausführungsformen wird das Substrat 102 aus einem Verbindungshalbleiter, wie z.B. Siliziumkarbid, Galliumarsenid, Indiumarsenid oder Indiumphosphid, gefertigt. In einigen Ausführungsformen wird das Substrat 102 aus einem Legierungshalbleiter, wie z.B. Siliziumgermanium, Silizium-Germaniumkarbid, Galliumarsenidphosphid oder Galliumindiumphosphid gefertigt. In einigen Ausführungsformen umfasst das Substrat 102 eine epitaktische Schicht. Zum Beispiel weist das Substrat 102 eine epitaktische Schicht auf, die über einem Bulk-Halbleiter liegt.
  • Die FinFET-Vorrichtungsstruktur 100 umfasst außerdem eine oder mehrere Finnenstrukturen 104 (z.B. Si-Finnen), die sich von dem Substrat 102 erstrecken. Die Finnenstrukturen 104 können fakultativ Germanium umfassen. Die Finnenstrukturen 104 können unter Verwendung geeigneter Prozesse, wie z.B. fotolithografischer und Ätzprozesse, ausgebildet werden. In einigen Ausführungsformen werden die Finnenstrukturen 104 unter Verwendung eines Trockenätz- oder Plasmaprozesses vom Substrat 102 geätzt.
  • Eine Isolationsstruktur 108, wie z.B. eine STI-Struktur (flache Grabenisolation), wird derart ausgebildet, dass sie die Finnenstrukturen 104 umgibt. In einigen Ausführungsformen ist ein unterer Abschnitt der Finnenstrukturen 104 durch die Isolationsstruktur 108 umgeben, und ein oberer Abschnitt der Finnenstrukturen 104 steht von der Isolationsstruktur 108 hervor, wie in 1 dargestellt. Mit anderen Worten ist ein Abschnitt der Finnenstrukturen 104 in die Isolationsstruktur 108 eingebettet. Die Isolationsstruktur 108 verhindert elektrische Störungen oder ein Übersprechen.
  • Die FinFET-Vorrichtungsstruktur 100 umfasst außerdem eine Gatestapelstruktur, die eine Gateelektrodenschicht 144 und eine Gatedielektrikumsschicht 142 umfasst. Die Gatestapelstruktur wird über einem mittleren Abschnitt der Finnenstrukturen 104 ausgebildet. In einigen Ausführungsformen werden mehrfache Gatestapelstrukturen über den Finnenstrukturen 104 ausgebildet. Zahlreiche andere Schichten können ebenfalls in den Gatestrukturen vorhanden sein, zum Beispiel Abdeckschichten, Grenzflächenschichten, Spacer-Elemente und/oder andere geeignete Merkmale.
  • Die Gatedielektrikumsschicht 142 kann dielektrische Materialien, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein dielektrisches Material (dielektrische Materialien) mit einer hohen Dielektrizitätskonstante (high-k) oder Kombinationen davon, umfassen. Zu Beispielen von High-k-Dielektrikumsmaterialien gehören Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, Legierung aus Hafniumdioxid-Alluminiumoxid, Hafnium-Siliziumoxid, Hafnium-Siliziumoxinitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirkoniumoxid, dergleichen oder Kombinationen davon.
  • Die Gateelektrodenschicht 144 kann Polysilizium oder ein Metall umfassen. Das Metall umfasst Tantalnitrid (TaN), Nickel-Silizium (NiSi), Kobalt-Silizium (CoSi), Molybdän (Mo), Kupfer (Cu), Wolfram (W), Aluminium (Al), Kobalt (Co), Zirkonium (Zr), Platin (Pt) oder andere geeignete Materialien. Die Gateelektrodenschicht 144 kann in einem Gate-Zuletzt-Prozess (Gate last process) (oder einem Gateaustauschprozess) ausgebildet werden. In einigen Ausführungsformen umfasst die Gatestapelstruktur zusätzliche Schichten, wie z.B. Grenzflächenschichten, Abdeckschichten, Diffusions-/Sperrschichten oder andere geeignete Schichten.
  • Die Finnenstrukturen 104 umfassen ein Kanalgebiet 114, das durch die Gateelektrodenschicht 144 und die Gatedielektrikumsschicht 142 umgeben oder umschlossen ist. Die Finnenstrukturen 104 können dotiert werden, um einen geeigneten Kanal für einen n-Kanal-FinFET (NMOS-Vorrichtung) oder einen p-Kanal-FinFET (PMOS-Vorrichtung) bereitzustellen. Die Finnenstrukturen 104 können unter Verwendung eines geeigneten Prozesses, wie eines Ionenimplantationsprozesses, eines Diffusionsprozesses, eines Ausheilungsprozesses, anderer geeigneter Prozesse oder Kombinationen davon dotiert werden. Die Finnenstrukturen 104 umfassen ein Kanalgebiet 114 zwischen dem Sourcegebiet 112 und dem Draingebiet 116. Die FinFET-Vorrichtung 100 kann eine Vorrichtung sein, die in einem Mikroprozessor, einer Speicherzelle, z.B. einem statischen Direktzugriffspeicher (Static Random Access Memory, SRAM) und/oder anderen integrierten Schaltungen aufgenommen ist.
  • 2A bis 2M zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) 100 gemäß einigen Ausführungsformen der Offenbarung.
  • Unter Bezugnahme auf 2A werden eine dielektrische Schicht 204 und eine Hartmaskenschicht 206 auf dem Substrat 102 ausgebildet, und eine Fotolackschicht 208 wird auf der Hartmaskenschicht 206 ausgebildet. Die Fotolackschicht 208 wird mithilfe eines Strukturierungsprozesses strukturiert. Der Strukturierungsprozess umfasst einen fotolithografischen Prozess und einen Ätzprozess. Der fotolithografische Prozess umfasst ein Fotolackbeschichten (z.B. Rotationsbeschichten), Softbake, Maskenausrichten, Belichten, Backen nach dem Belichten, Entwickeln des Fotolacks, Spülen, Trocknen (z.B. Hardbake). Der Ätzprozess umfasst einen Trockenätzprozess oder einen Nassätzprozess.
  • Die dielektrische Schicht 204 ist eine Pufferschicht zwischen dem Substrat 102 und der Hartmaskenschicht 206. Außerdem wird die dielektrische Schicht 204 als eine Stoppschicht verwendet, wenn die Hartmaskenschicht 206 entfernt wird. Die dielektrische Schicht 204 kann aus Siliziumoxid gefertigt werden. Die Hartmaskenschicht 206 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder einem anderen geeigneten Material gefertigt werden. In einigen anderen Ausführungsformen wird mehr als eine Hartmaskenschicht 206 auf der dielektrischen Schicht 204 ausgebildet.
  • Die dielektrische Schicht 204 und die Hartmaskenschicht 206 werden mithilfe eines Abscheidungsprozesses, wie z.B. eines chemischen Gasphasenabscheidungsprozesses (CVD), eines chemischen Gasphasenabscheidungsprozesses unter Verwendung von hochdichtem Plasma (HDPCVD), eines Rotationsbeschichtungsprozesses, eines Sputterprozesses oder anderer geeigneter Prozesse ausgebildet.
  • Nachdem die Fotolackschicht 208 strukturiert wurde, werden gemäß einigen Ausführungsformen die dielektrische Schicht 204 und die Hartmaskenschicht 206 unter Verwendung der strukturierten Fotolackschicht 208 als einer Maske strukturiert, wie in 2B dargestellt. Folglich werden eine strukturierte dielektrische Schicht 204 und eine strukturierte Hartmaskenschicht 206 erzielt. Danach wird die strukturierte Fotolackschicht 208 entfernt.
  • Danach wird das Substrat 102 einem Ätzprozess unterzogen, um die Finnenstruktur 104 unter Verwendung der strukturierten dielektrischen Schicht 204 und der strukturierten Hartmaskenschicht 206 als einer Maske auszubilden. Der Ätzprozess kann ein Trockenätzprozess oder ein Nassätzprozess sein. Der Ätzprozess kann ein zeitgesteuerter Prozess sein, und er kann fortgesetzt werden, bis die Finnenstruktur 104 eine vorgegebene Höhe erreicht.
  • Es ist zu beachten, dass die Anzahl der Finnenstrukturen 104 gemäß der tatsächlichen Anwendung angepasst werden kann und nicht auf eine Finnenstruktur 104 beschränkt ist. In einigen Ausführungsformen weist die Finnenstruktur 104 eine Breite auf, die allmählich von dem oberen Abschnitt zu dem unteren Abschnitt hin größer wird.
  • Danach wird gemäß einigen Ausführungsformen ein dielektrisches Material 107 auf der Finnenstruktur 104 ausgebildet, wie in 2C dargestellt. In einigen Ausführungsformen wird das dielektrische Material 107 aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, einem mit Fluor dotierten Silikatglas (FSG) oder anderen Low-k-Dielektrikumsmaterialien gefertigt. Das dielektrische Material 107 kann mithilfe eines chemischen Gasphasenabscheidungsprozesses (CVD), eines Rotationsbeschichtungsprozesses oder eines anderen geeigneten Prozesses abgeschieden werden.
  • Danach wird gemäß einigen Ausführungsformen das dielektrische Material 107 gedünnt oder planarisiert, um eine Isolationsstruktur 108 freizulegen, wie in 2D dargestellt. In einigen Ausführungsformen wird das dielektrische Material 107 mithilfe eines chemisch-mechanischen Polierprozesses (CMP) gedünnt. Folglich wird ein oberer Abschnitt der Finnenstruktur 104 freigelegt und die dielektrische Schicht 204 und die Hartmaskenschicht 206 werden entfernt. Die obere Fläche der Isolationsstruktur 108 befindet sich auf gleicher Höhe wie die obere Fläche der Finnenstruktur 104.
  • Danach wird gemäß einigen Ausführungsformen der obere Abschnitt der Isolationsstruktur 108 entfernt, wie in 2E dargestellt. Folglich steht die Finnenstruktur 104 von der Isolationsstruktur 108 hervor. Mit anderen Worten ist der obere Abschnitt der Finnenstruktur 104 höher als die Isolationsstruktur 108. Der obere Abschnitt der Isolationsstruktur 108 wird mithilfe eines Nassätzprozesses oder eines Trockenätzprozesses entfernt. Die verbleibende Isolationsstruktur 108 wird als eine flache Grabenisolationsstruktur (STI-Struktur) betrachtet.
  • Danach wird gemäß einigen Ausführungsformen eine Dummy-Gateelektrodenschicht 110 über der Finnenstruktur 104 und der Isolationsstruktur 108 ausgebildet, wie in 2F dargestellt.
  • In einigen Ausführungsformen wird die Dummy-Gateelektrodenschicht 110 aus leitfähigen oder nicht leitfähigen Materialien gefertigt. In einigen Ausführungsformen wird die Dummy-Gateelektrodenschicht 110 aus Polysilizium gefertigt. Die Dummy-Gateelektrodenschicht 110 wird mithilfe eines Abscheidungsprozesses ausgebildet, wie z.B. einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), einer Atomlagenabscheidung (ALD), einer CVD unter Verwendung von hochdichtem Plasma (HDPCVD), einer metallorganischen CVD (MOCVD), oder einer plasmaunterstützten CVD (PECVD).
  • Nachdem die Dummy-Gateelektrodenschicht 110 ausgebildet wurde, werden gemäß einigen Ausführungsformen eine erste Hartmaskenschicht 212a und eine zweite Hartmaskenschicht 212b über der Dummy-Gateelektrodenschicht 110 ausgebildet, wie in 2G dargestellt. Eine Fotolackschicht 214 wird über der zweiten Hartmaskenschicht 212b ausgebildet. Danach wird die Fotolackschicht 214 strukturiert, um eine strukturierte Fotolackschicht 214 auszubilden. Die strukturierte Fotolackschicht 214 wird zum Schutz der darunterliegenden Schichten verwendet, so dass sie während der nachfolgenden Prozesse nicht geätzt werden.
  • Danach werden gemäß einigen Ausführungsformen die erste Hartmaskenschicht 212a und die zweite Hartmaskenschicht 212b strukturiert, und ein Abschnitt der Dummy-Gateelektrodenschicht 110 wird entfernt, um eine Dummy-Gatestruktur 110' auszubilden, wie in 2H dargestellt. Die Abschnitte der Dummy-Gateelektrodenschicht 110 werden mithilfe eines Ätzprozesses 121, wie z.B. eines Nassätzprozesses oder eines Trockenätzprozesses, entfernt.
  • Die Dummy-Gatestruktur 110' umfasst einen oberen Abschnitt 110a oberhalb einer oberen Fläche der Finnenstruktur 104 und einen unteren Abschnitt 110b unterhalb der oberen Fläche der Finnenstruktur 104. Der obere Abschnitt 110a weist im Wesentlichen vertikale Seitenwände auf, und der untere Abschnitt 110b weist abgeschrägte Seitenwände auf. Der untere Abschnitt 110b weist eine umgedrehte Trapezform auf (dargestellt in 4D').
  • Der obere Abschnitt 110a weist eine obere Fläche mit einer ersten Breite W1 auf, und der untere Abschnitt 110b weist eine untere Fläche mit einer zweiten Breite W2 auf. Eine virtuelle Grenzfläche ist zwischen dem oberen Abschnitt 110a und dem unteren Abschnitt 110b ausgebildet. Die virtuelle Grenzfläche weist eine dritte Breite W3 auf. Der untere Abschnitt 110b weist eine sich verjüngende Breite auf, die sich allmählich von der virtuellen Grenzfläche zu der unteren Fläche des unteren Abschnitts 110b hin verjüngt.
  • In einigen Ausführungsformen ist die erste Breite W1 größer als die zweite Breite W2. In einigen Ausführungsformen ist die zweite Breite W2 kleiner gleich der dritten Breite W3. In einigen Ausführungsformen liegt der Unterschied (ΔW = W3-W2) zwischen der dritten Breite W2 und der zweiten Breite W2 in einem Bereich von ungefähr 0 nm bis ungefähr 15 nm. Wenn der Unterschied (ΔW) größer als 15 nm ist, kann der untere Abschnitt 110b der Dummy-Gateelektrodenschicht 110 zu klein sein, um den oberen Abschnitt 110a zu stützen. Wenn der Unterschied kleiner als 0 nm ist, kann es schwierig sein, die Source/Drain-Strukturen (S/D-Strukturen) 116 (dargestellt in 2J) auszubilden.
  • Die virtuelle Grenzfläche wird verwendet, um zwei Abschnitte zu definieren, und es wird keine tatsächliche Grenzfläche zwischen dem oberen Abschnitt 110a und dem unteren Abschnitt 110b ausgebildet. Die Grenzfläche kann als eine untere Fläche des oberen Abschnitts 110a betrachtet werden. Außerdem kann die Grenzfläche als eine obere Fläche des unteren Abschnitts 110b betrachtet werden. In einigen Ausführungsformen befindet sich die virtuelle Grenzfläche im Wesentlichen auf gleicher Höhe mit einer oberen Fläche der Finnenstruktur 104.
  • Wenn der obere Abschnitt der Dummy-Gatestruktur 110' einen in horizontaler Richtung verlaufenden Abschnitt aufweist, kann die Gatestruktur hervorstehen, wenn die Dummy-Gatestruktur 110' durch die Gatestruktur ersetzt wird. Die hervorstehende Gatestruktur kann mit einer Kontaktstruktur, die benachbart zu der hervorstehenden Gatestruktur ausgebildet wird, in Kontakt stehen. Folglich kann ein Problem mit elektrischen Kurzschlüssen auftreten. Insbesondere kann das Problem mit dem Hervorstehen der Gateelektrodenschicht 144 die Leistungsfähigkeit der FinFET-Vorrichtungsstruktur 100 verschlechtern.
  • Das Substrat 102 ist ein Abschnitt eines Wafers. In einigen Ausführungsformen umfasst der Wafer einen Mittelbereich und einen Randbereich, und das Problem des Hervorstehens ist im Randbereich des Wafers im Vergleich mit jenem des Mittelbereichs verschlimmert. Daher sollte das Ätzgas im Randbereich gut gesteuert werden.
  • Um das Problem des Hervorstehens zu verhindern, wie in 2H dargestellt, wird die Dummy-Gatestruktur 110' geätzt, um einen im Wesentlichen vertikalen oberen Abschnitt 110a und einen eingekerbten unteren Abschnitt 110b unterhalb der Finnenstruktur 104 auszubilden. Mit anderen Worten weist der eingekerbte untere Abschnitt 110b der Dummy-Gatestruktur 110' einen ausgesparten Seitenwandabschnitt auf.
  • Außerdem sollte beachtet werden, dass die zweite Breite W2 kleiner gleich der dritten Breite W3 ist, und daher wird der Effekt der draininduzierten Barrierenerniedrigung (DIBL) unterbunden. Außerdem wird das Tailing-Problem (Vbd ist über einen breiteren Bereich von Spannungswerten gestreut) der Durchschlagsspannung (Vbd) vermieden, wenn die erste Breite W1 größer ist als die zweite Breite W2.
  • Der obere Abschnitt 110a weist eine erste Höhe H1 auf, und der untere Abschnitt 110b weist eine zweite Höhe H2 auf. In einigen Ausführungsformen ist die erste Höhe H1 größer als die zweite Höhe H2. Die erste Höhe H1, die höher ist als die zweite Höhe H2, wird verwendet, um mehr Metallmaterial zu füllen, das in einem nachfolgenden Prozess über der Finnenstruktur 104 ausgebildet wird.
  • Nachdem die Dummy-Gatestruktur 110' ausgebildet wurde, werden gemäß einigen Ausführungsformen Spacer 212 auf den gegenüberliegenden Seitenwänden der Dummy-Gatestruktur 110' ausgebildet, wie in 2I dargestellt. In einigen Ausführungsformen werden die Spacer 212 aus Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid, Siliziumkohlenstoff, Siliziumoxid, Silizium-Wasserstoff, anderen geeigneten Materialien oder einer Kombination davon ausgebildet.
  • Danach wird gemäß einigen Ausführungsformen ein oberer Abschnitt der Finnenstruktur 104 entfernt, um eine Aussparung (nicht dargestellt) auszubilden, und die Source/Drain-Strukturen (S/D-Strukturen) 116 werden in der Aussparung ausgebildet, wie in 2J dargestellt.
  • In einigen Ausführungsformen sind die S/D-Strukturen 116 verspannte Source/Drain-Strukturen. In einigen Ausführungsformen werden die S/D-Strukturen 116 ausgebildet, indem ein verspanntes Material in den Aussparungen der Finnenstruktur 104 mithilfe eines epitaktischen Prozesses (Epi-Prozesses) aufgewachsen wird. Außerdem kann die Gitterkonstante des verspannten Materials von der Gitterkonstante des Substrats 102 verschieden sein.
  • In einigen Ausführungsformen umfassen die Source/Drain-Strukturen 116 Ge, SiGe, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP oder eine Kombination davon. Der epitaktische Prozess kann einen SEG-Prozess (selektives epitaktisches Aufwachsen), CVD-Abscheidungstechniken (z.B. Gasphasenepitaxie (VPE) und/oder eine Ultrahochvakuum-CVD (UHV-CVD)), eine Molekularstrahlepitaxie und/oder andere geeignete Epi-Prozesse umfassen.
  • Nachdem die S/D-Strukturen 116 ausgebildet wurden, wird in einigen Ausführungsformen eine Kontakt-Ätzstoppschicht (contact etch stop layer, CESL) (nicht dargestellt) auf den S/D-Strukturen 116 und der Dummy-Gatestruktur 110' ausgebildet. In einigen Ausführungsformen wird die Kontakt-Ätzstoppschicht aus Siliziumnitrid, Siliziumoxinitrid und/oder anderen geeigneten Materialien gefertigt. Die Kontakt-Ätzstoppschicht kann mithilfe einer plasmaunterstützten CVD, einer Niederdruck-CVD, einer ALD oder anderer geeigneter Prozesse ausgebildet werden.
  • Danach wird gemäß einigen Ausführungsformen ein dielektrisches Zwischenschichtmaterial (ILD-Material) über der Finnenstruktur 104 über dem Substrat 102 ausgebildet, wie in 2K dargestellt. In einigen Ausführungsformen wird ein dielektrisches Zwischenschichtmaterial (ILD-Material) über der Isolationsstruktur 108 ausgebildet und anschließend planarisiert, um die ILD-Struktur 136 auszubilden.
  • Nachdem die ILD-Struktur 136 ausgebildet wurde, wird gemäß einigen Ausführungsformen die Dummy-Gatestruktur 110' entfernt, um einen Graben 138 in der ILD-Struktur 136 auszubilden, wie in 2L dargestellt. Die Dummy-Gatestruktur 110' wird entfernt, indem ein Ätzprozess durchgeführt wird. Es ist zu beachten, dass die Finnenstruktur 104 nicht entfernt wird, und somit der mittlere Abschnitt der Finnenstruktur 104 durch den Graben 138 freigelegt wird.
  • Nachdem der Graben 138 ausgebildet wurde, werden gemäß einigen Ausführungsformen eine Gatedielektrikumsschicht 142 und eine Gateelektrode 144 sequenziell in dem Graben 138 ausgebildet, wie in 2M dargestellt. Daher wird eine Gatestruktur 146, die die Gatedielektrikumsschicht 142 und die Gateelektrodenschicht 144 umfasst, erzielt.
  • Die Gatedielektrikumsschicht 142 weist einen oberen Abschnitt, der höher ist als eine obere Fläche der Finnenstruktur 104, und einen unteren Abschnitt, der niedriger ist als die obere Fläche der Finnenstruktur 104, auf. Der obere Abschnitt der Gatedielektrikumsschicht 142 weist eine konstante Breite auf, und der untere Abschnitt der Gatedielektrikumsschicht 142 weist eine variierende Breite auf.
  • In einigen Ausführungsformen wird die Gatedielektrikumsschicht 142 aus einem High-k-Dielektrikumsmaterial gefertigt. Zu Beispielen des High-k-Dielektrikumsmaterials können Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, eine Legierung aus Hafniumdioxid-Alluminiumoxid, Hafnium-Siliziumoxid, Hafnium-Siliziumoxinitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirkoniumoxid oder dergleichen gehören.
  • Die Gateelektrodenschicht 144 weist einen oberen Abschnitt, der höher ist als eine obere Fläche der Finnenstruktur 104, und einen unteren Abschnitt, der niedriger ist als die obere Fläche der Finnenstruktur 104, auf. Der obere Abschnitt der Gateelektrodenschicht 144 weist eine konstante Breite auf, und der untere Abschnitt der Gateelektrodenschicht 144 weist eine variierende Breite auf.
  • In einigen Ausführungsformen wird die Gateelektrodenschicht 144 aus einem Metallmaterial gefertigt. Das Metallmaterial kann ein N-Austrittsarbeitsmetall oder ein P-Austrittsarbeitsmetall umfassen. Das N-Austrittsarbeitsmetall umfasst Wolfram (W), Kupfer (Cu), Titan (Ti), Silber (Ag), Aluminium (Al), eine Legierung aus Titan und Aluminium (TiAl), Titan-Aluminiumnitrid (TiAlN), Tantalkarbid (TaC), Tantal-Kohlenstoffnitrid (TaCN), Tantal-Siliziumnitrid (TaSiN), Mangan (Mn), Zirkonium (Zr) oder Kombinationen davon. Das P-Austrittsarbeitsmetall umfasst Titannitrid (TiN), Wolframnitrid (WN), Tantalnitrid (TaN), Ruthenium (Ru) oder Kombinationen davon.
  • Wie in 2M dargestellt, weist die Gateelektrodenschicht 144 einen oberen Abschnitt 144a und einen unteren Abschnitt 144b auf. Der obere Abschnitt 144a weist im Wesentlichen vertikale Seitenwände auf, und der untere Abschnitt 144b weist abgeschrägte Seitenwände auf. Der untere Abschnitt 144b weist eine sich verjüngende Breite auf, die sich von der virtuellen Grenzflächevirtuellen Grenzfläche des unteren Abschnitts 144b zu der unteren Fläche des unteren Abschnitts 144b hin verjüngt. Es ist zu beachten, dass der obere Abschnitt 144a der Gateelektrodenschicht 144 im Wesentlichen vertikale Seitenwände aufweist, um den hervorstehenden Abschnitt, der eine Kontaktstruktur kontaktiert, zu vermeiden. Außerdem wird der Effekt der draininduzierten Barrierenerniedrigung (DIBL) unterbunden, wenn die zweite Breite W2 der unteren Fläche kleiner gleich der dritten Breite W3 der virtuellen Grenzflächevirtuellen Grenzfläche ist. Daher ist die Leistungsfähigkeit der FinFET-Struktur 100 verbessert.
  • Der obere Abschnitt 144a der Gateelektrodenschicht 144 weist eine erste Höhe auf, und der untere Abschnitt 144b der Gateelektrodenschicht 144 weist eine zweite Höhe auf. Die erste Höhe ist höher als die zweite Höhe, damit mehr Metallmaterial oberhalb der Finnenstruktur 104 gefüllt wird.
  • 3 zeigt eine Draufsicht auf eine Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) 100 gemäß einigen Ausführungsformen der Offenbarung. Die FinFET-Vorrichtungsstruktur 100 umfasst mehrere Finnenstrukturen 104 und mehrere Gatestrukturen 110. Die Gatestrukturen 110 überqueren die Finnenstrukturen 104. Die FinFET-Vorrichtungsstruktur 100 ist durch die Isolationsstruktur 108 umgeben.
  • Wie in 3 dargestellt, können die Finnenstrukturen 104 im Wesentlichen parallel zueinander sein. Die Gatestrukturen 110 können ebenfalls parallel zueinander und im Wesentlichen senkrecht zu den Finnenstrukturen 104 sein. In einigen Ausführungsformen werden die Gatestrukturen 110 auch Gateelektrodenleitungen genannt, wenn sie von oben betrachtet werden.
  • Ein erster Gatetransistor 300a und ein zweiter Gatetransistor 300b werden über einer ersten Finnenstruktur 104a ausgebildet. Ein dritter Gatetransistor 300c und ein vierter Gatetransistor 300d werden über einer zweiten Finnenstruktur 104a ausgebildet.
  • 4A bis 4F zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) 100 gemäß einigen Ausführungsformen der Offenbarung. 4A bis 4F sind Querschnittsdarstellungen, die entlang der Linie AA' von 3 gezeichnet sind.
  • Unter Bezugnahme auf 4A wird die Gateelektrodenschicht 110 über der ersten Finnenstruktur 104a und der zweiten Finnenstruktur 104b und der Isolationsstruktur 108 ausgebildet. Die obere Fläche der Isolationsstruktur 108 ist niedriger als die obere Fläche der Finnenstruktur 104. Danach werden die erste Hartmaskenschicht 212a und die zweite Hartmaskenschicht 212b über der Gateelektrodenschicht 110 ausgebildet.
  • Nach dem Ausbilden der zweiten Hartmaskenschicht 212b wird gemäß einigen Ausführungsformen der Offenbarung die Fotolackschicht 214 über der zweiten Hartmaskenschicht 212b ausgebildet, wie in 4B dargestellt. Danach wird die Fotolackschicht 214 strukturiert.
  • Nach dem Strukturieren der Fotolackschicht 214 werden gemäß einigen Ausführungsformen der Offenbarung ein Abschnitt der ersten Hartmaskenschicht 212a und ein Abschnitt der zweiten Fotolackschicht 212b strukturiert, um Gräben 352 auszubilden, wie in 4C dargestellt.
  • Nachdem die Gräben 352 ausgebildet wurden, wird gemäß einigen Ausführungsformen der Offenbarung ein Abschnitt der Gateelektrodenschicht 110 unter Verwendung der ersten Hartmaskenschicht 212a und der zweiten Hartmaskenschicht 212b als einer Maske strukturiert, wie in 4D dargestellt. Folglich, wird ein erster Graben 354 über der Finnenstruktur 104 und in der Gateelektrodenschicht 110 ausgebildet. Ein zweiter Graben 356 wird über der Isolationsstruktur 108 und in der Gateelektrodenschicht 110 ausgebildet.
  • Die Abschnitte der Gateelektrodenschicht 110 werden mithilfe des Ätzprozesses 121 entfernt. In einigen Ausführungsformen ist der Ätzprozess ein Plasmaprozess. Der Plasmaprozess umfasst ein Verwenden eines Ätzgases, wie z.B. HBr. In einigen Ausführungsformen werden auch ein Helium- (He) und ein Sauerstoffgas (O2) in dem Plasmaprozess verwendet. Die Durchflussrate des Ätzgases liegt bei dem Ätzprozess in einem Bereich von ungefähr 700 sccm bis ungefähr 1000 sccm. Wenn die Durchflussrate kleiner ist als 700 sccm, kann die Ätzselektivität mangelhaft sein. Wenn die Durchflussrate größer ist als 1000 sccm, kann es schwierig sein, die Ätzrate zu steuern.
  • In einigen Ausführungsformen wird der Plasmaprozess bei einer Leistung in einem Bereich von ungefähr 350 Watt bis ungefähr 1500 Watt durchgeführt. Wenn die Leistung kleiner als 350 W ist, ist die Ätzselektivität mangelhaft. Wenn die Leistung größer als 1500 W ist, kann es schwierig sein, die Ätzrate zu steuern. In einigen Ausführungsformen wird der Plasmaprozess bei einem Druck in einem Bereich von ungefähr 1,333 kPa bis ungefähr 13,332 kPa durchgeführt. Wenn der Druck kleiner als 1,333 kPa ist, ist die Ätzselektivität mangelhaft. Wenn der Druck größer als 13,332 kPa ist, kann es schwierig sein, die Ätzrate zu steuern.
  • Es ist zu beachten, dass das Substrat 102 ein Abschnitt eines Wafers ist, und der Wafer einen Mittelbereich und einen Randbereich umfasst. Es ist schwieriger, die Abmessung der zweiten Breite W2 im Randbereich des Wafers als im Mittelbereich des Wafers zu steuern. Um die zweite Breite W2 derart zu gestalten, dass sie kleiner gleich der dritten Breite W3 ist, liegt in einigen Ausführungsformen ein Verhältnis einer Menge des Ätzgases im Randbereich zu jener des Ätzgases im Gesamtbereich in einem Bereich von ungefähr 50 Vol.-% bis ungefähr 90 Vol.- %. Wenn das Verhältnis des Ätzgases kleiner als 50 Vol.-% oder größer als 90 Vol.-% ist, kann der Loading-Effekt zwischen dem Mittelbereich und dem Randbereich groß sein, und daher ist es schwierig, die Abmessungen der ersten Breite W1 und der zweiten Breite W2 zu steuern.
  • 4D' zeigt eine vergrößerte Darstellung eines Bereichs A von 4D gemäß einigen Ausführungsformen der Offenbarung. Wie in 4D' dargestellt, umfasst die Gateelektrodenschicht 110 den oberen Abschnitt 110a und den unteren Abschnitt 110b. Der obere Abschnitt 110a befindet sich an einer Position, die höher ist als die obere Fläche der Finnenstrukturen 104a, 104b. Der untere Abschnitt 110b befindet sich an einer Position, die tiefer ist als die obere Fläche der Finnenstrukturen 104a, 104b. Der obere Abschnitt 110a der Gateelektrodenschicht 110 weist im Wesentlichen vertikale Seitenwände auf, und der untere Abschnitt 110b der Gateelektrodenschicht 110 weist abgeschrägte Seitenwände auf.
  • Eine Grenzfläche wird zwischen dem oberen Abschnitt 110a und dem unteren Abschnitt 110b ausgebildet. Die Grenzfläche ist keine wirkliche Abgrenzung und wird verwendet, um die Form der Gateelektrodenschicht 110 zu definieren. Die Grenzfläche kann als eine untere Fläche des oberen Abschnitts 110a betrachtet werden. Außerdem kann die Grenzfläche als eine obere Fläche des unteren Abschnitts 110b betrachtet werden. In einigen Ausführungsformen liegt ein Winkel θ zwischen der Seitenwand des oberen Abschnitts 110a und der virtuellen Grenzflächevirtuellen Grenzfläche in einem Bereich von ungefähr 85 Grad bis ungefähr 95 Grad.
  • Der obere Abschnitt 110a weist eine gleichmäßige Breite auf, und der untere Abschnitt 110b weist eine variierende Breite auf. Der obere Abschnitt 110a weist die erste Breite W1 auf, die Grenzfläche weist die dritte Breite W3 auf. Die untere Fläche des unteren Abschnitts 110b weist die zweite Breite W2 auf. In einigen Ausführungsformen ist die erste Breite W1 größer als die zweite Breite W2, und die zweite Breite W2 ist kleiner als die dritte Breite W3. In einigen Ausführungsformen liegt der Unterschied (ΔW = W3-W2) zwischen der dritten Breite W3 und der zweiten Breite W2 in einem Bereich von ungefähr 0 nm bis ungefähr 15 nm. Wenn der Unterschied (ΔW) größer als 15 nm ist, kann der untere Abschnitt 110b der Dummy-Gateelektrodenschicht 110 zu klein sein, um den oberen Abschnitt 110a zu stützen. Wenn der Unterschied kleiner als 0 nm ist, kann es schwierig sein, die Source/Drain-Strukturen (S/D-Strukturen) 116 auszubilden.
  • Danach werden die erste Hartmaskenschicht 212a und die zweite Hartmaskenschicht 212b entfernt, und Spacer 212 werden auf gegenüberliegenden Seitenwänden der Dummy-Gatestruktur 110 ausgebildet. Als Nächstes wird gemäß einigen Ausführungsformen der Offenbarung ein dielektrisches Material in die Gräben 354, 356 und auf die Gateelektrodenschicht 110 als eine Maske eingefüllt, wie in 4E dargestellt.
  • Nachdem das dielektrische Material eingefüllt wurde, wird ein Abschnitt des dielektrischen Materials aus den Gräben 354, 356 mithilfe eines Planarisierungsprozesses, wie z.B. eines chemisch-mechanischen Polierprozesses (CMP), entfernt. Folglich wird die ILD-Struktur 136 ausgebildet. Die ILD-Struktur 136 wird zwischen zwei benachbarten Gatestrukturen 146 ausgebildet. Die ILD-Struktur 136 umfasst einen oberen Abschnitt und einen unteren Abschnitt, und der untere Abschnitt ist breiter als der obere Abschnitt.
  • Danach wird gemäß einigen Ausführungsformen der Offenbarung die Gateelektrodenschicht 110 entfernt, um einen Graben (nicht dargestellt) auszubilden, und die Gatedielektrikumsschicht 142 und die Gateelektrode 144 werden nacheinander in dem Graben ausgebildet, wie in 4F dargestellt. In einigen Ausführungsformen ist die Gatedielektrikumsschicht 142 eine Schicht aus einem Dielektrikum mit einer hohen Dielektrizitätskonstante (High-k-Dielektrikum), und die Gateelektrode 144 ist eine Metallgateelektrode. Mit anderen Worten wird eine HK/MG-Stapelstruktur auf der Finnenstruktur 104 ausgebildet.
  • Wie in 4F dargestellt, werden die Gatedielektrikumsschicht 142 und die Gateelektrode 144 in vier Teile aufgeteilt, und der erste Transistor 300a, der zweite Transistor 300b, der dritte Transistor 300c und der vierte Transistor 300d werden jeweils ausgebildet. Jeder von dem ersten Transistor 300a, dem zweiten Transistor 300b, dem dritten Transistor 300c und dem vierten Transistor 300d wird aus der Gatedielektrikumsschicht 142 und der Gateelektrode 144 aufgebaut. Die ILD-Struktur 136 ist zwischen dem ersten Transistor 300a und dem zweiten Transistor 300b angeordnet. Außerdem ist die ILD-Struktur 136 zwischen dem dritten Transistor 300c und dem vierten Transistor 300d angeordnet.
  • 5A bis 5C zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) 100 gemäß einigen Ausführungsformen der Offenbarung. 5A bis 5C sind Querschnittsdarstellungen, die entlang der Linie BB' von 3 gezeichnet sind.
  • Wie in 5A dargestellt, werden die erste Hartmaskenschicht 212a und die zweite Hartmaskenschicht 212b über der Gateelektrodenschicht 110 ausgebildet.
  • Danach werden gemäß einigen Ausführungsformen der Offenbarung die erste Hartmaskenschicht 212a und die zweite Hartmaskenschicht 212b strukturiert, um die strukturierte erste Hartmaskenschicht 212a und die strukturierte zweite Hartmaskenschicht 212b auszubilden, wie in 5B dargestellt.
  • Danach wird gemäß einigen Ausführungsformen der Offenbarung die Gateelektrodenschicht 110 geätzt, um den oberen Abschnitt 110a und den unteren Abschnitt 110b auszubilden, wie in 5C dargestellt.
  • Ausführungsformen zum Ausbilden einer FinFET-Vorrichtungsstruktur und ein Verfahren zum Ausbilden von dieser sind bereitgestellt. Eine FinFET-Vorrichtungsstruktur umfasst eine über einem Substrat ausgebildete Finnenstruktur und eine über der Finnenstruktur ausgebildete Gatestruktur. Die Gatestruktur umfasst einen oberen Abschnitt und einen unteren Abschnitt. Der obere Abschnitt weist im Wesentlichen vertikale Seitenwände auf, und der untere Abschnitt weist eine abgeschrägte Seitenwand auf, die sich allmählich von einer Oberseite zu einer Unterseite hin verjüngt. Die im Wesentlichen vertikalen Seitenwände des oberen Abschnitts werden verwendet, um das Problem des Hervorstehens zu vermeiden. Eine virtuelle Grenzfläche wird zwischen dem oberen Abschnitt und dem unteren Abschnitt ausgebildet, wobei der Effekt der draininduzierten Barrierenerniedrigung (DIBL) unterbunden wird, wenn eine zweite Breite der unteren Fläche des unteren Abschnitts kleiner gleich einer dritten Breite der virtuellen Grenzfläche ist. Daher sind die Leistungsfähigkeit und Zuverlässigkeit der der FinFET-Vorrichtungsstruktur verbessert.

Claims (11)

  1. Fin-Feldeffekttransistor-Vorrichtungsstruktur, im Folgenden FinFET-Vorrichtungsstruktur genannt, (100) umfassend: eine über einem Substrat (102) ausgebildete Finnenstruktur (104,104b), eine über dem Substrat (102) ausgebildete Isolationsstruktur (108), wobei ein Abschnitt der Finnenstruktur (104b) in die Isolationsstruktur (108) eingebettet ist, eine erste Gatestruktur (300d), die die Finnenstruktur (104b) überquert, wobei die erste Gatestruktur (300d) eine Gateelektrodenschicht (144) umfasst, die einen oberen Abschnitt (144a) über einer oberen Fläche der Finnenstruktur (104b) und einen unteren Abschnitt (144b) unter der oberen Fläche der Finnenstruktur (104b) umfasst, wobei die virtuelle Grenzfläche zwischen dem oberen Abschnitt (144a) und dem unteren Abschnitt (144b) ausgebildet ist und sich im Wesentlichen auf gleicher Höhe mit der oberen Fläche der Finnenstruktur (104b) befindet, wobei der obere Abschnitt (144a) der Gateelektrodenschicht (144) im Wesentlichen vertikale Seitenwände aufweist und der untere Abschnitt (144b) eine sich verjüngende Breite aufweist, die sich allmählich von der virtuellen Grenzfläche zu einer unteren Fläche des unteren Abschnitts (144b) hin verjüngt, und eine zweite Gatestruktur (300c), die die Finnenstruktur (104b) überquert, wobei in der Querschnittsansicht durch die Finnenstruktur (104b) entlang ihrer Länge die zweite Gatestruktur (300c) teilweise auf der Finnenstruktur (104b) und teilweise auf der Isolationsstruktur (108) ausgebildet ist.
  2. FinFET-Vorrichtungsstruktur (100) nach Anspruch 1, wobei der obere Abschnitt (144a) eine obere Fläche mit einer ersten Breite aufweist, und der untere Abschnitt (144b) eine untere Fläche mit einer zweiten Breite aufweist, und die erste Breite größer ist als die zweite Breite.
  3. FinFET-Vorrichtungsstruktur (100) nach einem der vorhergehenden Ansprüche, wobei der obere Abschnitt (144a) der Gateelektrodenschicht (144) eine erste Höhe aufweist, und der untere Abschnitt (144b) der Gateelektrodenschicht (144) eine zweite Höhe aufweist, und die erste Höhe höher ist als die zweite Höhe.
  4. FinFET-Vorrichtungsstruktur (100) nach einem der vorhergehenden Ansprüche, wobei ein Abschnitt der ersten Gatestruktur (300d) über der Isolationsstruktur (108) ausgebildet ist.
  5. FinFET-Vorrichtungsstruktur (100) nach einem der vorhergehenden Ansprüche, wobei der untere Abschnitt (144b) der Gateelektrodenschicht (144) eine umgekehrte Trapezform aufweist.
  6. FinFET-Vorrichtungsstruktur (100) nach einem der vorhergehenden Ansprüche, ferner umfassend: eine dielektrische Zwischenschichtstruktur, ILD-Struktur (136), zwischen der ersten Gatestruktur (300d) und der zweiten Gatestruktur (300c), wobei die ILD-Struktur (136) eine obere Fläche und eine untere Fläche umfasst, wobei die untere Fläche breiter ist als die obere Fläche.
  7. FinFET-Vorrichtungsstruktur, (100) nach Anspruch 6, wobei der untere Abschnitt der ILD-Struktur (136) abgeschrägte Seitenwände aufweist, die sich allmählich von einer unteren Fläche des unteren Abschnitts zu einer oberen Fläche des unteren Abschnitts hin verjüngen.
  8. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (100), im Folgenden FinFET-Vorrichtungsstruktur (100) genannt, umfassend: Ausbilden einer Finnenstruktur (104b) über einem Substrat (102), Ausbilden einer Isolationsstruktur (108) über dem Substrat (102), wobei ein Abschnitt der Finnenstruktur (104b) in die Isolationsstruktur (108) eingebettet wird, Ausbilden einer ersten Gatestruktur (300d) über der Finnenstruktur (104b) und der Isolationsstruktur (108), wobei die erste Gatestruktur (300d) eine Gateelektrodenschicht (144) umfasst, die einen oberen Abschnitt (144a) über einer oberen Fläche der Finnenstruktur (104b) und einen unteren Abschnitt (144b) unter der oberen Fläche der Finnenstruktur (104b) umfasst, wobei der obere Abschnitt (144a) der Gateelektrodenschicht (144) im Wesentlichen vertikale Seitenwände aufweist und der untere Abschnitt (144b) eine sich verjüngende Breite aufweist, die sich allmählich von einer virtuellen Grenzfläche zu einer unteren Fläche des unteren Abschnitts (144b) hin verjüngt, wobei die virtuelle Grenzfläche zwischen dem oberen Abschnitt (144a) und dem unteren Abschnitt (144b) ausgebildet wird, wobei sich die virtuelle Grenzfläche im Wesentlichen auf gleicher Höhe mit der oberen Fläche der Finnenstruktur (104b) befindet, und Ausbilden einer zweiten Gatestruktur (300c), die die Finnenstruktur (104b) überquert, wobei in der Querschnittsansicht durch die Finnenstruktur (104b) entlang ihrer Länge die zweite Gatestruktur (300c) teilweise auf der Finnenstruktur (104b) und teilweise auf der Isolationsstruktur (108) ausgebildet ist.
  9. Verfahren zum Ausbilden der FinFET-Vorrichtungsstruktur (100) nach Anspruch 8, wobei das Ausbilden der ersten Gatestruktur (300d) über der Finnenstruktur (104b) und der Isolationsstruktur (108) umfasst: Ausbilden eines Gatematerials (110) über der Finnenstruktur (104b) und der Isolationsstruktur (108), Ausbilden einer Hartmaskenschicht (212a, 212b) über dem Gatematerial (110), Strukturieren der Hartmaskenschicht (212a, 212b), und Ätzen des Gatematerials (110) unter Verwendung der Hartmaskenschicht (212a, 212b) als einer Maske, um eine Dummy-Gatestruktur (110') auszubilden.
  10. Verfahren zum Ausbilden der FinFET-Vorrichtungsstruktur (100) nach Anspruch 9, wobei das Ätzen des Gatematerials ein Verwenden eines Ätzprozesses umfasst, und der Ätzprozess bei einem Druck in einem Bereich von ungefähr 1,333 kPa bis ungefähr 13,332 kPa durchgeführt wird.
  11. Verfahren zum Ausbilden derFinFET-Vorrichtungsstruktur (100) nach Anspruch 9 oder 10, ferner umfassend: Ausbilden einer ILD-Struktur (136) über dem Substrat (102) und zu der Dummy-Gatestruktur (110') benachbart, Entfernen der Dummy-Gatestruktur (110'), um einen Graben (138) in der ILD-Struktur (136) auszubilden, und Einfüllen einer Gatedielektrikumsschicht (142) und der Gateelektrodenschicht (144) in den Graben (138).
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