DE102015104490A1 - Fin-feldeffekttransistor-bauelement (finfet-bauelement) und verfahren zum ausbilden eines finfet-bauelements - Google Patents

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Tung-Wen CHENG
Chang-Yin Chen
Che-Cheng Chang
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Abstract

Eine Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) und ein Verfahren zum Ausbilden einer FinFET-Bauelementstruktur sind bereitgestellt. Die FinFET-Struktur umfasst ein Substrat und eine auf dem Substrat ausgebildete Isolationsstruktur. Die FinFET-Struktur umfasst außerdem eine sich über dem Substrat erstreckende Finnenstruktur, und die Finnenstruktur ist in die Isolationsstruktur eingebettet. Die FinFET-Struktur umfasst ferner eine in der Finnenstruktur ausgebildete epitaktische Struktur, die epitaktische Struktur weist eine pentagonartige Form auf, und eine Grenzfläche zwischen der epitaktischen Struktur und der Finnenstruktur liegt niedriger als eine obere Fläche der Isolationsstruktur.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung ist mit den folgenden ebenfalls anhängigen und gemeinsam übertragenen Patentanmeldungen verwandt: US-Serien-Nr. 14/–,–, die am 17. Oktober 2014 eingereicht wurde und den Titel „Fin field effect transistor (FinFET) device and method for forming the same” trägt (Aktenzeichen-Nr. der Anmelderin TSMC 2014-0686; Aktenzeichen-Nr. des Anwalts 0941-3065PUS1).
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiterbauelemente werden in einer Vielfalt von elektronischen Anwendungen, wie Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleiterbauelemente werden in der Regel gefertigt, indem sequenziell isolierende oder dielektrische Schichten, leitfähige Schichten und halbleitende Schichten aus einem Material über einem Halbleitersubstrat abgeschieden werden, und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden. Viele integrierte Schaltungen werden normalerweise auf einem einzelnen Halbleiter-Wafer hergestellt, und einzelne Dies (Nacktchips) auf dem Wafer werden durch Durchsägen zwischen den integrierten Schaltungen entlang einer Ritzlinie vereinzelt. Die einzelnen Dies werden normalerweise separat zum Beispiel in Multichip-Modulen, oder in anderen Arten von Gehäusen, gehäust.
  • Da die Halbleiterindustrie zur Erzielung einer höheren Bauelementdichte, höheren Leistung und niedrigerer Kosten die Nanometer-Technologieknoten erreichte, führten Herausforderungen sowohl hinsichtlich der Herstellung als auch der Designprobleme zur Entwicklung von dreidimensionalen Ausgestaltungen, wie z. B. dem Fin-Feldeffekttransistor (FinFET), wobei FinFETs mit einer dünnen vertikalen „Finne” (oder Finnen- oder Gratstruktur), die sich von dem Substrat erstreckt, gefertigt werden. Der Kanal des FinFETs wird in dieser vertikalen Finne ausgebildet. Ein Gate wird über der Finne bereitgestellt. Vorteile des FinFETs können eine Reduzierung der Kurzkanaleffekte und einen höheren Stromfluss umfassen.
  • Obwohl bisherige FinFET-Bauelemente und Verfahren zum Fertigen von FinFET-Bauelementen im Allgemeinen für ihren vorgesehenen Zweck geeignet waren, waren sie nicht im Hinblick auf alle Aspekte vollkommen zufriedenstellend.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
  • 1 zeigt eine perspektivische Darstellung einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) gemäß einigen Ausführungsformen der Offenbarung.
  • 2A bis 2F zeigen Seitenansichten verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) gemäß einigen Ausführungsformen der Offenbarung.
  • 3 ist eine vergrößerte Darstellung eines Bereichs A von 2F gemäß einigen Ausführungsformen der Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Einige Abwandlungen der Ausführungsformen sind beschrieben. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach dem Verfahren vorgesehen werden können, und einige der beschriebenen Vorgänge für andere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können.
  • Ausführungsformen zum Ausbilden einer Fin-Feldeffekttransistor-Bauelementstruktur oder -Einrichtung (FinFET-Bauelementstruktur) werden bereitgestellt. 1 zeigt eine perspektivische Darstellung einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) 10 gemäß einigen Ausführungsformen der Offenbarung. Die FinFET-Bauelementstruktur 10 umfasst eine n-Kanal-FinFET-Bauelementstruktur (NMOS) 15 und eine p-Kanal-FinFET-Bauelementstruktur (PMOS) 25.
  • Die FinFET-Bauelementstruktur 10 umfasst ein Substrat 102. Das Substrat 102 kann aus Silizium oder anderen Halbleitermaterialien gefertigt werden. Alternativ oder zusätzlich kann das Substrat 102 andere Elementhalbleitermaterialien, wie z. B. Germanium, umfassen. In einigen Ausführungsformen wird das Substrat 102 aus einem Verbindungshalbleiter, wie z. B. Siliciumcarbid (SiC), Galliumarsenid (GaAs), Indiumarsenid (InAs) oder Indiumphosphid (InP) gefertigt. In einigen Ausführungsformen wird das Substrat 102 aus einem Legierungshalbleiter, wie z. B. Siliziumgermanium (SiGe), Silizium-Germanium-Karbid (SiGeC), Galliumarsenidphosphid (GaAsP) oder Galliumindiumphosphid (GaInP) gefertigt. In einigen Ausführungsformen umfasst das Substrat 102 eine epitaktische Schicht. Zum Beispiel weist das Substrat 102 eine epitaktische Schicht, die über einem Bulk-Halbleiter liegt.
  • Die FinFET-Bauelementstruktur 10 umfasst außerdem eine oder mehrere Finnenstrukturen 104 (z. B. Si-Finnen), die sich von dem Substrat 102 erstrecken. Die Finnenstruktur 104 kann fakultativ Germanium (Ge) umfassen. Die Finnenstruktur 104 kann unter Verwendung geeigneter Prozesse, wie z. B. eines fotolithografischen oder Ätzprozesses, ausgebildet werden. In einigen Ausführungsformen wird die Finnenstruktur 104 unter Verwendung eines Trockenätz- oder Plasmaprozesses vom Substrat 102 geätzt.
  • In einigen anderen Ausführungsformen kann die Finnenstruktur 104 mithilfe eines Doppelstrukturierungs-Lithografieprozesses (double-patterning lithography, DPL) ausgebildet werden. Ein DPL-Prozess ist ein Verfahren zum Gestalten einer Struktur auf einem Substrat, indem die Struktur in zwei ineinander verschachtelte Strukturen aufgeteilt wird; ein DPL-Prozess ermöglicht eine erhöhte Merkmaldichte (z. B. Finnendichte).
  • Eine Isolationsstruktur 108, wie z. B. eine STI-Struktur (flache Grabenisolation), wird derart ausgebildet, dass sie die Finnenstruktur 104 umgibt. In einigen Ausführungsformen ist ein unterer Abschnitt der Finnenstruktur 104 durch die Isolationsstruktur 108 umgeben, und ein oberer Abschnitt der Finnenstruktur 104 steht von der Isolationsstruktur 108 hervor, wie in 1 dargestellt. Mit anderen Worten ist ein Abschnitt der Finnenstruktur 104 in die Isolationsstruktur 108 eingebettet. Die Isolationsstruktur 108 verhindert elektrische Störungen oder Übersprechen.
  • Die FinFET-Bauelementstruktur 10 umfasst außerdem eine Gatestapelstruktur, die eine Gateelektrode 110 und eine Gatedielektrikumsschicht (nicht dargestellt) umfasst. Die Gatestapelstruktur wird über einem mittleren Abschnitt der Finnenstruktur 104 ausgebildet. In einigen anderen Ausführungsformen werden mehrfache Gatestapelstrukturen über der Finnenstruktur 104 ausgebildet.
  • In einigen anderen Ausführungsformen ist die Gatestapelstruktur ein Dummy-Gatestapel und wird später durch ein Metallgate (MG) ersetzt, nachdem Prozesse mit hohem thermischem Budget durchgeführt wurden.
  • Die Gatedielektrikumsschicht (nicht dargestellt) kann dielektrische Materialien, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, dielektrisches Material (dielektrische Materialien) mit hoher Dielektrizitätskonstante (high-k) oder Kombinationen davon, umfassen. Zu Beispielen von High-k-Dielektrikumsmaterialien gehören Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, eine Legierung aus Hafniumdioxid und Aluminiumoxid, Hafnium-Siliziumoxid, Hafnium-Siliziumoxynitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirkoniumoxid, dergleichen oder Kombinationen davon.
  • Die Gateelektrode 110 kann Polysilizium oder ein Metall umfassen. Das Metall umfasst Tantalnitrid (TaN), Nickel-Silizium (NiSi), Kobalt-Silizium (CoSi), Molybdän (Mo), Kupfer (Cu), Wolfram (W), Aluminium (Al), Kobalt (Co), Zirkonium (Zr), Platin (Pt) oder andere geeignete Materialien. Die Gateelektrode 110 kann in einem Gate-Zuletzt-Prozess (gate last process) (oder einem Gateaustauschprozess) ausgebildet werden. In einigen Ausführungsformen umfasst die Gatestapelstruktur zusätzliche Schichten, wie z. B. Grenzflächenschichten, Abdeckschichten, Diffusions-/Sperrschichten oder andere geeignete Schichten.
  • Die Gatestapelstruktur wird mithilfe eines Abscheidungsprozesses, eines fotolithografischen Prozesses und eines Ätzprozesses ausgebildet. Der Abscheidungsprozess umfasst chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), chemische CVD unter Verwendung von hochdichtem Plasma (HDPCVD), metallorganische CVD (MOCVD), Remote-Plasma-CVD (RPCVD), plasmaunterstützte CVD (PECVD), Plattieren, andere geeignete Verfahren und/oder Kombinationen davon. Der fotolithografische Prozess umfasst ein Fotolackbeschichten (z. B. Rotationsbeschichten), Softbake, Maskenausrichten, Belichten, Backen nach der Belichtung, Entwickeln des Fotolacks, Spülen, Trocknen (z. B. Hardbake). Der Ätzprozess umfasst einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon. Alternativ wird der fotolithografische Prozess durch andere geeignete Verfahren, wie z. B. maskenlose Fotolithografie, Elektronenstahlschreiben, Ionenstrahlschreiben, implementiert oder ersetzt.
  • 2A bis 2F zeigen Seitenansichten verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) gemäß einigen Ausführungsformen der Offenbarung. 2A bis 2F zeigen Seitenansichten, die entlang des Pfeils 1 von 1 gezeichnet wurden, und Pfeil 1 ist parallel zur X-Achse.
  • Unter Bezugnahme auf 2A wird eine erste Hartmaskenschicht 112 auf der Gateelektrode 110 ausgebildet, und eine zweite Hartmaskenschicht 114 wird auf der ersten Hartmaskenschicht 112 ausgebildet. In einigen Ausführungsformen wird die erste Hartmaskenschicht 112 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder anderen geeigneten Materialien gefertigt. In einigen Ausführungsformen wird die zweite Hartmaskenschicht 114 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder anderen geeigneten Materialien gefertigt.
  • Gateseitenwandspacer 115 werden auf den einander gegenüberliegenden Seitenwänden der Gateelektrode 110 ausgebildet, Finnenseitenwandspacer 105 werden auf den einander genüberliegenden Seitenwänden der Finnenstruktur 104 ausgebildet. Die Gateseitenwandspacer 115 und die Finnenseitenwandspacer 105 umfassen unabhängig voneinander dielektrische Materialien, wie z. B. Siliziumoxid, Siliziumnitrid, Siliciumcarbid (SiC), Siliziumoxynitrid oder Kombinationen davon.
  • Danach wird eine untere Antireflexbeschichtungsschicht (bottom anti-reflective coating, BARC) 202 auf den Gateseitenwandspacern 115 ausgebildet. Die BARC-Schicht 202 wird unter einer Fotolackschicht verwendet, um die Strukturübertragung auf die Hartmaskenschichten 112, 114 während eines Strukturierungsprozesses zu verbessern. Wenn die n-Kanal-FinFET-Bauelementstruktur (NMOS) 15 einem ein Implantationsprozess unterzogen wird, werden in einigen Ausführungsformen die BARC 202 und ein auf der BARC 202 ausgebildeter Fotolack (nicht dargestellt) auf der Gateelektrode 110 ausgebildet, um die Gateelektrode 110 in der p-Kanal-FinFET-Bauelementstruktur (PMOS) 25 abzudecken.
  • Danach werden der Fotolack (nicht dargestellt) und die BARC 202 mithilfe eines Ätzprozesses gemäß einigen Ausführungsformen der Offenbarung entfernt, wie in 2B dargestellt. Der Ätzprozess kann ein Trockenätzprozess oder ein Nassätzprozess sein. In einigen Ausführungsformen wird ein erster Trockenätzprozess bei einem Druck in einem Bereich von ungefähr 3 mTorr bis ungefähr 50 mTorr betrieben. In einigen Ausführungsformen umfasst das in dem ersten Trockenätzprozess verwendete Gas Methan (CH4), Stickstoff (N2), Helium (He), Sauerstoff (O2) oder Kombinationen davon. In einigen Ausführungsformen wird der erste Trockenätzprozess bei einer Leistung in einem Bereich von ungefähr 50 W bis ungefähr 1000 W betrieben. In einigen Ausführungsformen wird der erste Trockenätzprozess bei einer Temperatur in einem Bereich von ungefähr 20°C bis ungefähr 80°C betrieben.
  • Nachdem die BARC 202 entfernt wurde, werden ein Abschnitt der Gateseitenwandspacer 115 und ein Abschnitt der Finnenseitenwandspacer 105 gemäß einigen Ausführungsformen der Offenbarung entfernt, wie in 2C dargestellt. Insbesondere wird ein oberer Abschnitt der Gateseitenwandspacer 115 entfernt, um die zweite Hartmaskenschicht 114 freizulegen. Ein oberer Abschnitt der Finnenseitenwandspacer 105 wird entfernt, um die Finnenstruktur 104 freizulegen.
  • Wenn die Gateseitenwandspacer 115 und die Finnenseitenwandspacer 105 aus Siliziumnitrid gefertigt werden, wird in einigen Ausführungsformen ein zweiter Ätzprozess durchgeführt, um das Siliziumnitrid zu entfernen. In einigen Ausführungsformen ist der zweite Ätzprozess ein zweiter Trockenätzprozess und er wird bei einem Druck in einem Bereich von ungefähr 3 mTorr bis ungefähr 50 mTorr betrieben. In einigen Ausführungsformen umfasst das in dem zweiten Trockenätzprozess verwendete Gas Fluormethan (CH3F), Difluormethan (CH2F2), Methan (CH4), Argon (Ar), Bromwasserstoff (HBr), Stickstoff (N2), Helium (He), Sauerstoff (O2) oder Kombinationen davon. In einigen Ausführungsformen wird der zweite Trockenätzprozess bei einer Leistung in einem Bereich von ungefähr 50 W bis ungefähr 1000 W betrieben. In einigen Ausführungsformen wird der zweite Trockenätzprozess bei einer Temperatur in einem Bereich von ungefähr 20°C bis ungefähr 70°C betrieben.
  • Nach dem zweiten Trockenätzprozess weist jeder der Finnenseitenwandspacer 105 eine erste Höhe H1 auf. In einigen Ausführungsformen befindet sich die erste Höhe H1 in einem Bereich von ungefähr 0,1 nm bis ungefähr 50 nm.
  • Nachdem der Abschnitt der Gateseitenwandspacer 115 und der Abschnitt der Finnenseitenwandspacer 105 entfernt wurden, werden die verbleibenden Finnenseitenwandspacer 105 gemäß einigen Ausführungsformen der Offenbarung entfernt, wie in 2D dargestellt. Die Finnenseitenwandspacer 105 werden mithilfe eines dritten Ätzprozesses entfernt. Der dritte Ätzprozess kann ein Trockenätzprozess oder ein Nassätzprozess sein.
  • In einigen Ausführungsformen ist der dritte Ätzprozess ein dritter Trockenätzprozess und er wird bei einem Druck in einem Bereich von ungefähr 3 mTorr bis ungefähr 50 mTorr betrieben. In einigen Ausführungsformen umfasst das in dem dritten Trockenätzprozess verwendete Gas Fluormethan (CH3F), Difluormethan (CH2F2), Methan (CH4), Argon (Ar), Bromwasserstoff (HBr), Stickstoff (N2), Helium (He), Sauerstoff (O2) oder Kombinationen davon. In einigen Ausführungsformen wird der dritte Trockenätzprozess bei einer Leistung in einem Bereich von ungefähr 50 W bis ungefähr 1000 W betrieben. In einigen Ausführungsformen wird der dritte Trockenätzprozess bei einer Temperatur in einem Bereich von ungefähr 20°C bis ungefähr 70°C betrieben.
  • Die Leistung der FinFET-Bauelementstruktur steht im Verhältnis zum Volumen einer epitaktischen Struktur (wie z. B. der in 2F dargestellten 210). Wenn die Finnenseitenwandspacer 105 auf der Isolationsstruktur verbleiben, ist das Volumen einer epitaktischen Struktur (wie z. B. der in 2F dargestellten 210) durch die Finnenseitenwandspacer 105 begrenzt. Um ein großes Volumen der epitaktischen Struktur zu erhalten, ist zu beachten, dass die gesamten Finnenseitenwandspacer 105 entfernt werden. Mit anderen Worten werden keine Finnenseitenwandspacer zu der Finnenstruktur 104 benachbart ausgebildet.
  • Nach dem dritten Trockenätzprozess wird ein Abschnitt der Finnenstruktur 104 gemäß einigen Ausführungsformen der Offenbarung entfernt, wie in 2E dargestellt. Danach wird ein Abschnitt der Isolationsstruktur 108 entfernt. Die Finnenstruktur 104 und die Isolationsstruktur 108 werden unabhängig voneinander mithilfe eines Ätzprozesses, wie z. B. eines Trockenätzprozesses oder eines Nassätzprozesses, entfernt.
  • Wie in 2E dargestellt, ist eine obere Fläche der verbleibenden Finnenstruktur 104 niedriger als eine obere Fläche der Isolationsstruktur 108. Ein Graben 204 wird durch Aussparen eines Abschnitts der Finnenstruktur 104 und des Abschnitts der Isolationsstruktur 108 ausgebildet. Der Aussparungsprozess umfasst einen Trockenätzprozess, einen Nassätzprozess oder Kombinationen davon. Eine in dem Nassätzprozess verwendete Nassätzlösung umfasst Ammoniumhydroxid (NH4OH), Kaliumhydroxid (KOH), Flusssäure (HF), Tetramethylammoniumhydroxid (TMAH), eine andere geeignete Lösung oder Kombinationen davon. Der Trockenätzprozess umfasst einen Biased-Plasma-Ätzprozess. In einigen Ausführungsformen umfasst das in dem Biased-Plasma-Ätzprozess verwendete Gas Tetrafluormethan (CF4), Stickstofftrifluorid (NF3), Schwefelhexafluorid (SF6) oder Helium (He).
  • Es ist zu beachten, dass die epitaktische Struktur (wie z. B. die in 2F dargestellte 210) in dem Graben 204 ausgebildet wird, und daher sollte die Größe des Grabens 204 gut reguliert werden. Der Graben 204 weist eine untere Fläche und geneigte, mit der unteren Fläche verbundenen Seitenwände auf. Der Graben 204 weist eine Tiefe D1 und einen Winkel θ1 zwischen der unteren Fläche und der Seitenwand auf. In einigen Ausführungsformen liegt die Tiefe D1 in einem Bereich von ungefähr 0,1 nm bis ungefähr 50 nm. In einigen Ausführungsformen liegt der Winkel θ1 zwischen der unteren Fläche und der Seitenwand des Grabens 204 in einem Bereich von ungefähr 90 Grad und ungefähr 175 Grad. Wenn der Winkel θ1 zu groß ist, verfügt die epitaktische Struktur (wie z. B. die in 2F dargestellte 210) möglicherweise über zu viel Raum zum Wachsen. Wenn der Winkel θ1 zu klein ist, ist das Volumen der epitaktischen Struktur (wie z. B. der in 2F dargestellten 210) durch einen kleinen Raum beschränkt, und die epitaktische Struktur wird kleiner sein. Die Bauelement-Ladungsträgerbeweglichkeit der epitaktischen Struktur wird durch das Volumen beeinflusst.
  • Nachdem der Abschnitt der Finnenstruktur 104 und der Abschnitt der Isolationsstruktur 108 entfernt wurden, wird gemäß einigen Ausführungsformen der Offenbarung eine epitaktische Struktur 210 auf der Finnenstruktur 104 gebildet, wie in 2F dargestellt.
  • Die epitaktische Struktur 210 umfasst eine epitaktische Source-/Drainstruktur. Wenn ein n-Kanal-FET-Bauelement (NFET-Bauelement) gewünscht wird, umfassen in einigen Ausführungsformen die epitaktischen Source-/Drainstrukturen ein epitaktisch aufgewachsenes Silizium (epi-Si). Wenn alternativ ein p-Kanal-FET-Bauelement (PFET) gewünscht wird, umfassen epitaktische Source-/Drainstrukturen ein epitaktisch aufgewachsenes Siliziumgermanium (SiGe). Die epitaktische Struktur 210 kann eine einzelne Schicht oder mehrere Schichten aufweisen.
  • Es ist zu beachten, dass die Grenzfläche zwischen der epitaktischen Struktur 210 und der Finnenstruktur 104 niedriger ist als die obere Fläche der Isolationsstruktur 108. Die epitaktische Struktur 210 wird im Graben 204 ausgebildet und erstreckt sich durchgehend nach oben, um eine pentagonartige Form zu bilden.
  • 3 ist eine vergrößerte Darstellung eines Bereichs A von 2F gemäß einigen Ausführungsformen der Offenbarung. Wie in 3 dargestellt, weist die epitaktische Struktur 210 die pentagonartige Form auf. Die epitaktische Struktur 210 weist eine erste Fläche 210A, ein zweite Fläche 210B, eine dritte Fläche 210C, eine vierte Fläche 210D und eine fünfte Fläche 210E auf. Jede von der ersten Fläche 210A, einer zweiten Fläche 210B, einer dritten Fläche 210C, einer vierten Fläche 210D weist eine kristallographische (111)-Orientierung auf.
  • Ein erster Schnittpunkt P1 zwischen der ersten Fläche 210A und der zweiten Fläche 210B liegt höher als eine obere Fläche der Isolationsstruktur. Ein zweiter Schnittpunkt P2 zwischen der dritten Fläche 210C und der vierten Fläche 210D liegt höher als eine obere Fläche der Isolationsstruktur. Der erste Schnittpunkt P1 und der zweite Schnittpunkt P2 befinden sich im Wesentlichen in gleicher Höhe. Der erste Schnittpunkt P1 erstreckt sich von der oberen Fläche der Isolationsstruktur 108 zu einer Höhe H2. In einigen Ausführungsformen liegt die Höhe H2 in einem Bereich von ungefähr 0,1 nm bis ungefähr 50 nm. Ein Winkel θ1 zwischen der fünften Fläche 210E und der ersten Fläche 210A liegt in einem Bereich von ungefähr 90 Grad bis ungefähr 175 Grad. Ein Winkel θ2 zwischen der ersten Fläche 210A und der zweiten Fläche 210B liegt in einem Bereich von 10 Grad bis ungefähr 175 Grad.
  • Wie in 3 dargestellt, weist die epitaktische Struktur 210 eine Höhe H3 und eine Breite W1 auf. In einigen Ausführungsformen liegt die Höhe H3 in einem Bereich von ungefähr 1 nm bis ungefähr 100 nm. Wenn die Höhe H3 zu groß ist, nimmt der elektrische Widerstand ab. Wenn die Höhe H3 zu klein ist, wird der elektrische Widerstand höher, um die Geschwindigkeit des Bauelements zu beeinflussen. In einigen Ausführungsformen liegt die Breite W1 in einem Bereich von ungefähr 1 nm bis ungefähr 100 nm. Wenn die Breite W1 zu groß ist, kann sich die epitaktische Struktur 210 mit einer benachbarten Struktur verbinden und Kurzschlusseffekte verursachen. Wenn die Breite W1 zu klein ist, wird ein Kontaktfenster zum Kontaktieren mit der epitaktischen Struktur 210 schmal, und daher kann die Schaltungswirkung defekt sein. Die Finnenstruktur 104 weist eine Breite W2 auf. In einigen Ausführungsformen ist die Breite W2 der Finnenstruktur 104 kleiner als die Breite W1 der epitaktischen Struktur 210.
  • Außerdem liegt ein Verhältnis (H3/W1) der Höhe H3 der epitaktischen Struktur 210 zu der Breite W1 der epitaktischen Struktur 210 in einem Bereich von ungefähr 1 bis ungefähr 100. Wenn das Verhältnis zu groß ist, ist die EPI-Höhe zu kurz, um den Widerstandswert zu beeinflussen. Wenn das Verhältnis zu klein ist, ist das EPI-Volumen kleiner, um die Verspannung des Bauelements zu reduzieren. Beides wirkt sich auf die Ladungsträgerbeweglichkeit des Bauelements aus.
  • Die epitaktische Struktur 210 umfasst ein Einzelelementhalbleitermaterial, wie z. B. Germanium (Ge) oder Silizium (Si), oder Verbindungshalbleitermaterialien, wie z. B. Galliumarsenid (GaAs), Aluminium-Gallium-Arsenid (AlGaAs), oder eine Halbleiterlegierung, wie z. B. Siliziumgermanium (SiGe), Galliumarsenidphosphid (GaAsP).
  • Die epitaktische Struktur 210 wird mithilfe eines EPI-Prozesses ausgebildet. Der EPI-Prozess kann einen selektiven epitaktischen Aufwachsprozess (selective epitaxial growth, SEG), einen chemischen Gasphasenabscheidungsprozess (CVD-Prozess) (z. B. eine Gasphasenepitaxie (VPE), eine chemische Niederdruck-Gasphasenabscheidung (LPCVD) oder/und eine Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie, andere geeignete EPI-Prozesse oder Kombinationen davon umfassen. Der Ausbildungsprozess der epitaktischen Struktur 210 kann gasförmige und/oder flüssige Vorstufen verwenden, die mit der Zusammensetzung der Finnenstruktur 104 darunter interagieren können.
  • Die epitaktische Struktur 210 kann während des EPI-Prozesses in-situ dotiert oder nicht dotiert werden. Zum Beispiel kann die epitaktisch aufgewachsene epitaktische SiGe-Struktur mit Bor dotiert werden; und die epitaktisch aufgewachsene epitaktische Si-Struktur kann mit Kohlenstoff dotiert werden, um eine epitaktische Si:C-Struktur auszubilden, mit Phosphor, um eine epitaktische Si:P-Struktur auszubilden, oder mit sowohl Kohlenstoff als auch Phosphor, um eine epitaktische SiCP-Struktur auszubilden. Die Dotierung kann durch einen Ionenimplantationsprozess, einen Plasma-Immersions-Ionenimplantationsprozess (PIII), einen Gas- und/oder Feststoffquellendiffusionsprozess, einen anderen geeigneten Prozess oder Kombinationen davon erhalten werden. Die epitaktische Struktur 210 kann ferner einem Ausheilungsprozess, wie einem RTA-Prozess (rapid thermal annealing, schnelle thermische Ausheilung) unterzogen werden. Der Ausheilungsprozess wird zum Aktivieren der Dotierstoffe verwendet. Der Ausheilungsprozess umfasst einen RTA-Prozess und/oder einen Laserausheilungsprozess (Laser-Annealing-Prozess).
  • Wenn die epitaktische Struktur 210 nicht in-situ dotiert wird, wird ein zweiter Implantationsprozess (z. B. ein Übergangsimplantationsprozess) durchgeführt, um die epitaktische Struktur 210 zu dotieren.
  • Die Finnenstruktur 104 umfasst ein Kanalgebiet (nicht dargestellt), das durch die Gateelektrode 110 umgeben oder umschlossen ist. Die Gitterkonstanten der epitaktischen Struktur 210 sind von dem Substrat 102 insofern verschieden, als die Kanalgebiete gedehnt oder verspannt sind, um die Ladungsträgerbeweglichkeit der FinFET-Bauelementstruktur zu ermöglichen und die Leistung der FinFET-Bauelementstruktur zu verbessern.
  • Danach kann die FinFET-Bauelementstruktur weiter anderen Prozessen unterzogen werden, um andere Strukturen oder Bauelemente auszubilden. In einigen Ausführungsformen umfasst eine Metallisierung vertikale Verbindungen, wie z. B. herkömmliche Durchkontaktierungen oder Kontakte, und horizontale Verbindungen, wie z. B. Metallleiterbahnen. Die verschiedenen Verbindungsmerkmale können verschiedene leitfähige Materialien, einschließlich von Kupfer, Wolfram und/oder Siliziden, implementieren.
  • Die Leistung der FinFET-Bauelementstruktur steht im Verhältnis zum Volumen der epitaktischen Struktur 210. Wenn das Volumen der epitaktischen Struktur 210 zu klein ist, ist die Betriebsgeschwindigkeit der FinFET-Bauelementstruktur zu niedrig, um der Anforderung zu genügen.
  • Wenn die Finnenseitenwandspacer 105 auf der Isolationsstruktur 108 verbleiben, ist, wie vorstehend erwähnt, das Wachstumsvolumen der epitaktischen Struktur durch die Finnenseitenwandspacer 105 begrenzt. Um ein großes Volumen der epitaktischen Struktur zu erhalten, werden die Finnenseitenwandspacer 105 vollständig entfernt. Außerdem wird ein Abschnitt der Isolationsstruktur 108 entfernt, um die Breite des Grabens 204 zu vergrößern. Es ist zu beachten, dass der Graben 204 derart ausgestaltet ist, dass er eine Tiefe D1 und einen Winkel θ1 aufweist, und daher verfügt die epitaktische Struktur 210 über einen größeren Raum, um zu wachsen oder erweitert zu werden.
  • Es ist zu beachten, dass das Volumen und die Höhe H1 der epitaktischen Struktur 210 durch Einstellen der Tiefe D1 und des Winkels θ1 des Grabens 204 reguliert werden. Nachdem das Volumen und die Höhe H1 der epitaktischen Struktur 210 gut reguliert wurden, ist die Leistung der FinFET-Bauelementstruktur weiter verbessert. Insbesondere ist die Betriebsgeschwindigkeit der FinFET-Bauelementstruktur weiter erhöht. Außerdem kann der Widerstand der Gateelektrode 110 reduziert werden.
  • Ausführungsformen zum Ausbilden einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) sind bereitgestellt. Die FinFET-Bauelementstruktur umfasst eine auf einem Substrat ausgebildete Isolationsstruktur und eine sich über dem Substrat erstreckende Finnenstruktur. Ein Graben wird durch Aussparen eines Abschnitts der Finnenstruktur und eines Abschnitts der Isolationsstruktur ausgebildet. Eine epitaktische Struktur wird auf der Finnenstruktur und in dem Graben ausgebildet. Die epitaktische Struktur ist zu der Gatestapelstruktur benachbart. Das Volumen und die Höhe der epitaktischen Struktur werden reguliert, indem eine Tiefe und ein Winkel eines Grabens eingestellt werden. Nachdem das Volumen der epitaktischen Struktur effizient reguliert wurde, ist die Leistung der FinFET-Bauelementstruktur weiter verbessert. Insbesondere ist die Betriebsgeschwindigkeit der FinFET-Bauelementstruktur weiter erhöht.
  • In einigen Ausführungsformen ist eine Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) bereitgestellt. Die FinFET-Struktur umfasst ein Substrat und eine auf dem Substrat ausgebildete Isolationsstruktur. Die FinFET-Struktur umfasst außerdem eine sich über dem Substrat erstreckende Finnenstruktur, und die Finnenstruktur ist in die Isolationsstruktur eingebettet. Die FinFET-Struktur umfasst ferner eine in der Finnenstruktur ausgebildete epitaktische Struktur, die epitaktische Struktur weist eine pentagonartige Form auf, und die Grenzfläche zwischen der epitaktischen Struktur und der Finnenstruktur liegt niedriger als die obere Fläche der Isolationsstruktur.
  • In einigen Ausführungsformen ist eine Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) bereitgestellt. Die FinFET-Struktur umfasst ein Substrat und eine auf dem Substrat ausgebildete Isolationsstruktur. Die FinFET-Struktur umfasst außerdem eine sich über dem Substrat erstreckende Finnenstruktur, und die Finnenstruktur steht von der Isolationsstruktur hervor. Die FinFET-Struktur umfasst ferner eine auf der Finnenstruktur ausgebildete epitaktische Struktur, die epitaktische Struktur umfasst eine untere Fläche und eine an die untere Fläche angrenzende erste Fläche, und ein Winkel zwischen der unteren Fläche und der ersten Fläche liegt in einem Bereich von ungefähr 90 Grad bis ungefähr 175 Grad.
  • In einigen Ausführungsformen ist ein Verfahren zum Ausbilden einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) bereitgestellt. Das Verfahren umfasst ein Bereitstellen eines Substrats und Ausbilden einer Isolationsstruktur auf dem Substrat. Das Verfahren umfasst außerdem ein Ausbilden einer Finnenstruktur über dem Substrat, und die Finnenstruktur wird in die Isolationsstruktur eingebettet. Das Verfahren umfasst ferner ein Ausbilden von Finnenseitenwandspacern auf einer oberen Fläche und Seitenwänden der Finnenstruktur und Entfernen der Finnenseitenwandspacer, um die Finnenstruktur freizulegen. Das Verfahren umfasst ein Aussparen eines Abschnitts der Finnenstruktur und eines Abschnitts der Isolationsstruktur, um einen Graben in der Isolationsstruktur auszubilden. Das Verfahren umfasst ferner epitaktisches Aufwachsen einer epitaktischen Struktur von dem Graben, die epitaktische Struktur wird über der Finnenstruktur ausgebildet, und eine Grenzfläche zwischen der epitaktischen Struktur und der Finnenstruktur liegt niedriger als die obere Fläche der Isolationsstruktur.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann soll ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur), umfassend: ein Substrat, eine auf dem Substrat ausgebildete Isolationsstruktur, eine sich über dem Substrat erstreckende Finnenstruktur, wobei die Finnenstruktur in die Isolationsstruktur eingebettet ist, und eine auf der Finnenstruktur ausgebildete epitaktische Struktur, wobei die epitaktische Struktur eine pentagonartige Form aufweist und wobei eine Grenzfläche zwischen der epitaktischen Struktur und der Finnenstruktur niedriger liegt als die obere Fläche der Isolationsstruktur.
  2. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach Anspruch 1, ferner umfassend: eine Gatestapelstruktur, die über einem mittleren Abschnitt der Finnenstruktur ausgebildet ist, und Gateseitenwände, die zu der Gatestapelstruktur benachbart ausgebildet sind.
  3. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach Anspruch 1 oder 2, wobei die epitaktische Struktur in einem Graben ausgebildet ist und der Graben in der Isolationsstruktur eine Tiefe in einem Bereich von ungefähr 0,1 nm bis ungefähr 50 nm aufweist.
  4. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach einem der vorhergehenden Ansprüche, wobei die epitaktische Struktur eine untere Fläche und eine an die untere Fläche angrenzende erste Fläche umfasst, und wobei ein Winkel zwischen der unteren Fläche und der ersten Fläche in einem Bereich von ungefähr 90 Grad bis ungefähr 175 Grad liegt.
  5. Fin-Feldeffekttransistor-Bauelementstruktur (Fin-FET-Bauelementstruktur) nach Anspruch 4, wobei die epitaktische Struktur ferner eine an die erste Fläche angrenzende zweite Fläche umfasst, und ein Schnittpunkt der ersten Fläche und der zweiten Fläche höher liegt als eine obere Fläche der Isolationsstruktur.
  6. Fin-Feldeffekttransistor-Bauelementstruktur (Fin-FET-Bauelementstruktur) nach Anspruch 5, wobei ein Winkel zwischen der ersten Fläche und der zweiten Fläche ungefähr 1 Grad bis ungefähr 175 Grad beträgt.
  7. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach einem der vorhergehenden Ansprüche, wobei die epitaktische Struktur eine Source-/Drainstruktur umfasst.
  8. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach einem der vorhergehenden Ansprüche, wobei die epitaktische Struktur eine erste Breite aufweist, die Finnenstruktur eine zweite Breite aufweist und die erste Breite größer ist als die zweite Breite.
  9. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach Anspruch 8, wobei die epitaktische Struktur eine erste Höhe aufweist und ein Verhältnis der ersten Höhe zu der ersten Breite in einem Bereich von ungefähr 1 bis ungefähr 100 liegt.
  10. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur), umfassend: ein Substrat, eine auf dem Substrat ausgebildete Isolationsstruktur, eine sich über dem Substrat erstreckende Finnenstruktur, wobei die Finnenstruktur von der Isolationsstruktur hervorsteht, und eine auf der Finnenstruktur ausgebildete epitaktische Struktur, wobei die epitaktische Struktur eine untere Fläche und eine an die untere Fläche angrenzende erste Fläche umfasst, und wobei ein Winkel zwischen der unteren Fläche und der ersten Fläche in einem Bereich von ungefähr 90 Grad bis ungefähr 175 Grad liegt.
  11. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach Anspruch 10, wobei die epitaktische Struktur ferner eine an die erste Fläche angrenzende zweite Fläche umfasst und ein Schnittpunkt zwischen der ersten Fläche und der zweiten Fläche höher liegt als die obere Fläche der Isolationsstruktur.
  12. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach Anspruch 10 oder 11, wobei die epitaktische Struktur eine erste Breite und eine erste Höhe aufweist, und ein Verhältnis der ersten Höhe zu der ersten Breite in einem Bereich von ungefähr 1 bis ungefähr 100 liegt.
  13. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach Anspruch 12, wobei die Finnenstruktur eine zweite Breite aufweist und die erste Breite größer ist als die zweite Breite.
  14. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach einem der Ansprüche 10 bis 13, ferner umfassend: eine Gatestapelstruktur, die über einem mittleren Abschnitt der Finnenstruktur ausgebildet ist, und die epitaktische Struktur, die zu der Gatestapelstruktur benachbart ausgebildet ist.
  15. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach einem der Ansprüche 10 bis 14, wobei die epitaktische Struktur in einem Graben ausgebildet ist und der Graben in der Isolationsstruktur eine Tiefe in einem Bereich von ungefähr 0,1 nm bis ungefähr 50 nm aufweist.
  16. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach einem der Ansprüche 10 bis 15, wobei die epitaktische Struktur eine Source-/Drainstruktur umfasst.
  17. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur), umfassend: Bereitstellen eines Substrats, Ausbilden einer Isolationsstruktur auf dem Substrat, Ausbilden einer Finnenstruktur über dem Substrat, wobei die Finnenstruktur in die Isolationsstruktur eingebettet wird, Ausbilden von Finnenseitenwandspacern auf einer oberen Fläche und Seitenwänden der Finnenstruktur, Entfernen der Finnenseitenwandspacer, um die Finnenstruktur freizulegen, Aussparen eines Abschnitts der Finnenstruktur und eines Abschnitts der Isolationsstruktur, um einen Graben in der Isolationsstruktur auszubilden, und epitaktisches Aufwachsen einer epitaktischen Struktur von dem Graben, wobei die epitaktische Struktur über der Finnenstruktur ausgebildet wird und wobei eine Grenzfläche zwischen der epitaktischen Struktur und der Finnenstruktur niedriger liegt als die obere Fläche der Isolationsstruktur.
  18. Verfahren zum Ausbilden der FinFET-Bauelementstruktur nach Anspruch 17, ferner umfassend: Ausbilden einer Gatestapelstruktur über einem mittleren Abschnitt der Finnenstruktur, und Ausbilden der Gateseitenwandspacer auf der Finnenstruktur.
  19. Verfahren zum Ausbilden der FinFET-Bauelementstruktur nach Anspruch 17 oder 18, wobei das Aussparen eines Abschnitts der Finnenstruktur, um einen Graben auszubilden, ein Durchführen eines Trockenätzens oder eines Nassätzens der Finnenstruktur umfasst.
  20. Verfahren zum Ausbilden der FinFET-Bauelementstruktur nach einem der Ansprüche 17 bis 19, wobei der Graben eine Tiefe in einem Bereich von ungefähr 0,1 nm bis ungefähr 50 nm aufweist.
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