TWI463655B - 具有合併式源汲極的鰭式場效電晶體結構及形成該結構的方法 - Google Patents

Description

具有合併式源汲極的鰭式場效電晶體結構及形成該結構的方法

本發明大體上有關於鰭式場效電晶體，更明確而言，是有關於一種具有藉由一導體(例如金屬矽化物)來合併多個鰭片的鰭式場效電晶體。

電晶體的設計持續地改良與革新，不斷創造出多種不同型式的電晶體。已研發出多閘極式的非平面金屬氧化物半導體場效電晶體，包括雙閘極鰭式與三閘極鰭式場效電晶體，以提供比平面式電晶體具有更快驅動電流及較小短通道效應的裝置。

雙閘極鰭式場效電晶體是一種通道區位在半導體鰭片中央處內的場效電晶體(FET)。源極區與汲極區則分別位在通道區兩側上的鰭片相反兩端中。閘極通常形成在與通道區對應的薄半導體鰭片各側上。「鰭式電晶體(finFET)」通常是指雙閘極鰭式電晶體(dual－gate fin－type FET)，在此種電晶體中，鰭片因為太薄而造成完全空乏。鰭片的高度決定有效的鰭片寬度，例如粗短型鰭片(short wide fin)可能造成通道部分空乏。對於鰭式電晶體，鰭片厚度約為四分之一閘極長度(或更小)可確保壓制住有害的短通道效應，例如臨界電壓變異性以及過大的汲極漏電電流。在授與Hu等人的美國專利6413802號中揭露了數種FinFET，其引用於本文中以供參考。

三閘極鰭式場效電晶體的結構類似於雙閘極鰭式電晶體，但其鰭片寬度與高度則大致相同，因此可以在通道區的三個面上形成閘極，包括頂面和相反兩側壁。高度與寬度的比值通常介於3：2至2：3之間，使得通道區將保持完全空乏(fully depleted)，並且三閘極式電晶體的三方向場效應將會提供比平面式電晶體更大的驅動電流以及改善的短通道特性。

可在場效電晶體結構中納入多個鰭片來進一步增加雙閘極與三閘極鰭式電晶體的有效通道寬度。然而，當此類場效電晶體的尺寸縮小時，驅動電流將會受到串聯電阻的限制。

有鑒於上述情形，本文中揭露一種多鰭式場效電晶體(即，多鰭式雙閘或三閘場效電晶體)的數個實施例，在此種電晶體中，利用高導體材料，例如金屬矽化物，將多個鰭片部分或完全合併(merged)。合併鰭片能夠減小串聯電阻，並且僅增加些許閘極和源/汲極區之間的寄生電容(若有的話)。合併半導體鰭片還允許利用單一個接觸孔(contact via)來接觸該些合併的源/汲極區，並且提供更彈性化的接觸孔配置方式。

更明確而言，本文揭示一種多鰭式場效電晶體的數個實施例，例如多鰭式雙閘極場效電晶體或多鰭式三閘極場效電晶體。

FET可包含多個位在一基板上的半導體鰭片，例如至少兩個半導體鰭片，更明確而言，是位在基板的絕緣層上。該些半導體鰭片各自包含一頂面、相反兩側壁、兩相反端區(即是，源極區和汲極區)以及介在兩相反端區之間的中央區(即，通道區)。該些半導體鰭片更可定位成彼此互相平行且相隔一間距。此外，在每個鰭片之端區(end regions)的頂面和側壁上具有磊晶矽層。但是這些磊晶矽層的厚度不會使該些鰭片合併在一起。

依據該場效電晶體是雙閘極場效電晶體或三閘極場效電晶體，來改變位於中央區(即是，通道區)處之鰭片的高寬比。例如，若是雙閘極FET，每個鰭片在通道區的高寬比可約為4：1或更大；若是三閘極FET，則每個鰭片在通道區的高寬比則介於3：2至2：3之間。

閘極設置成與每個半導體鰭片位在相反兩端(源極區和汲極區)之間的中央區(即，通道區)鄰接。同樣地，依據該場效電晶體是雙閘極場效電晶體或三閘極場效電晶體，來改變閘極相對於鰭片的位置。例如，若是雙閘極FET，閘極可設置成鄰接每個鰭片在通道區處的側壁，但是可利用例如鰭片覆蓋層(fin cap)而與每個鰭片在通道區處的頂面電性絕緣。若是三閘極FET，則閘極可設置成與每個鰭片在通道區處的側壁和頂面相鄰接。

一導體在一端上橫越且合併該些半導體鰭片，也就是在閘極的其中一側上橫越且合併每個鰭片的源/汲極區。該導體包括位在每個鰭片頂面上且位在相鄰鰭片間之間距中 的高導體材料(例如金屬矽化物)。位在間距中的導體材料可延伸達到介於一鰭片側壁和相鄰鰭片側壁之間的間距寬度，以合併該些鰭片。需了解到，若該些鰭片的頂面與側壁上具有磊晶矽層，則導電材料會形成在該些鰭片頂面的磊晶矽層上，並且延伸在介於相鄰鰭片側壁上之磊晶矽層之間的間距中。

相鄰鰭片之間的間距可以導體材料完全填滿，也就是導體材料延伸在從基板到頂面的相鄰鰭片側壁之間，以減小串聯電阻；或者也可利用導體材料來部分填充相鄰鰭片之間的間距，也就是導體材料延伸在相鄰鰭片側壁之間，但是沒有延伸至從基板到頂面的鰭片全長，以選擇性地調整串聯電阻。

FET亦可包含一類似結構的導體(即是，第二導體)，該第二導體橫越且合併位在閘極相反兩側上之鰭片的源極/汲極區。其可調整串聯電阻，特別是可相對於閘極另一側地調整閘極一側上的電阻。因此，可推知FET結構可能不對稱。

鄰接半導體鰭片的介電間隙壁可將導體與閘極電性絕緣開來。

文中還揭露數個形成上述多鰭式雙閘極或三閘極場效電晶體之方法的實施例。該些方法實施例包括提供一基材，並且形成多個半導體鰭片(例如，矽鰭片)在基材上。該些鰭片可更各自具有一頂面、兩相反側壁、兩相反端區以及一介於兩相反端的中央區。用於雙閘極FET時，每個 半導體鰭片之通道區部份的高寬比可約為4：1或更大；用於三閘極FET時，每個半導體鰭片之通道區部份的高寬比約介於3：2至2：3之間。

形成的閘極可與每個鰭片的中央區鄰接。對於雙閘極FET，閘極可鄰接每個鰭片中央區的側壁，並且可藉著例如一覆蓋層(cap layer)而與每個鰭片中央區的頂面電性絕緣。用於三閘極FET時，閘極可鄰接每個半導體鰭片中央區的側壁和頂面。

形成與閘極鄰接的介電間隙壁，以使後續形成的導體與該閘極電性絕緣。可在每個鰭片兩端區的側壁和頂面上形成磊晶矽層，但不會合併該些鰭片。因此，即使在形成磊晶矽層之後，仍在相鄰鰭片之間保留部分的間距。之後，執行佈植製程，以在鰭片的相反端區中形成源極區與汲極區。

形成源/汲極區之後，可形成一導體(即是，第一導體)橫越每個半導體鰭片的一端區(即是，第一端區)，以將位於閘極一側上的源/汲極區合併起來。此導體的形成可藉著在每個鰭片第一端區的側壁和頂面上形成一高導體材料，使得導體材料位在間距中並且延伸在相鄰鰭片之間的間距寬度，因而讓此導體材料延伸在這些相鄰半導體鰭片側壁之間。在形成導體的步驟中，導體材料可以完全填滿相鄰鰭片之間的間距(也就是，導體材料延伸在介於相鄰鰭片側壁之間的間距寬度，並且延伸達到從鰭片頂面到基材的整個間距長度)以使串聯電阻減至最小；或者，導體材料可以 部分填充相鄰鰭片之間的間距(也就是，導體材料延伸在介於相鄰鰭片側壁之間的間距寬度，但是不會延伸至從鰭片頂面到基材的整個間距長度)以調整串聯電阻。

可用來形成該導體的範例技術包括執行自我對準矽化物形成製程(即是，矽化反應製程)，以在每個半導體鰭片端區的側壁和頂面上形成金屬矽化物層。可持續執行自我對準矽化物形成製程，直到相鄰半導體鰭片側壁上的金屬矽化物層合併在一起。

亦形成另一相似配置方式的導體(即是，第二導體)，使其橫越且合併每個半導體鰭片的相反端區。形成第一與第二導體使FET結構具有對稱性，而使閘極兩側上的串聯電阻大致相等。然而，電晶體設計者還發現到，相較於位在閘極相反側上的汲極來說，必須選擇性地改變位在閘極一側上之源極中的串聯電阻。因此，可預期到，這些方法實施例可能不會產生對稱性的FET結構。

參照下列敘述內容與附圖可更佳地了解本發明所述和其他實施例態樣，同時本發明所顯示的實施例和各種特定細節僅作為示範之用，並非用來限制本發明。在不偏離本發明精神的情況下，本發明範圍還包含所有實施例的修飾態樣。

參照繪於附圖中的非限制性實施例和下述詳細內容來說明本發明的多個實施例及其各種特徵與優點。需注意 到，圖中所示的特徵無須按比例繪製。並且省略對公知部件與處理技術的描述，以避免讓本發明實施例變得晦澀難懂。文中所舉範例僅幫助了解如何實施本發明實施例而使該領域中熟悉該項技術者能夠實施本發明實施例。因此，該些範例不應用來限制本發明實施例的範圍。

如上所述，可藉著在場效電晶體(FET)結構中納入多個鰭片來增加雙閘極與三閘極之鰭式場效電晶體的有效通道寬度。然而，按比例配置FET的尺寸時，驅動電流會受到串聯電阻的限制。串聯電阻主要來自矽化物與矽的接觸電阻。藉著增加鰭片之源/汲極區中矽化物和矽的界面面積，可降低矽化物和矽之接觸電阻的影響。

參閱第1圖，藉著提高矽化物與矽之界面面積110來降低多鰭式FET100中之串聯電阻的技術包括在鰭片150上磊晶成長矽120直到該些鰭片合併在一起(也就是，利用磊晶成長矽120來電性連接該些鰭片)，並且隨後在頂面上形成矽化物(見矽化物160)。此技術的優點在於因為將該些鰭片和矽化物160合併在一起，因此僅需要分別提供一個接觸孔(contact via)給閘極170兩側上的源極區和汲極區175。此外，接觸孔的配置更靈活。然而此技術有數個缺點。其一，由於矽化物與矽的界面面積110有限，並且矽化物160和通道區(即，與閘極170鄰接的鰭片中央區)之間的距離相對較長，因此串聯電阻仍然相對較高。再者，此技術會在閘極170和源/汲極區175中的矽120之間產生相對較高的寄生電容。

參閱第2圖，藉著提高矽化物與矽之界面面積110來降低多鰭式FET200中之串聯電阻的另一技術還包括在鰭片250上磊晶成長矽220。然而，此技術並不合併該些鰭片250，而是利用磊晶成長矽220來提高鰭片250的寬度和高度。在鰭片250之磊晶矽220的側壁表面和頂面上形成矽化物260，並且在每個具有矽化物的鰭片之間留下一間距221。相較於上述技術，此技術的優點在於可增加矽化物和矽的界面面積210，且減少矽化物260與通道之間的距離，以及減少閘極270與源/汲極區275之間的寄生電容。然而，此技術無法僅在閘極270的各側上僅分別設置單一個接觸孔。即是，需為每個鰭片250設置各自的接觸。

基於上述情形，本文揭露多鰭式場效電晶體(多鰭式雙閘極或三閘極場效電晶體)的數種實施例，在該些實施例中，利用一高導體材料(例如，金屬矽化物)來合併該多個鰭片。合併鰭片可以降低串聯電阻，並且僅小幅升高閘極和源/汲極區之間的寄生電容(若有的話)。合併半導體鰭片還允許只利用單一個接觸孔就可接觸每個源/及極區，並且提供更彈性靈活的接觸孔配置方式。

更明確而言，參閱第3至5圖，本文揭示多鰭式場效電晶體(FET)300的數個實施例。例如，參閱第3圖的FET實施例300a、第4圖的FET實施例300b，以及第5圖之場效電晶體300的剖面圖。

場效電晶體300可包含多個半導體鰭片350(例如至少兩個半導體鰭片)，該些半導體鰭片350位在基材301上， 且更明確而言是位在基材301的絕緣層上。例如，半導體鰭片350可以是位在絕緣層上的矽鰭片，例如位在絕緣層上覆矽(SOI)晶圓的包埋氧化層上。該些半導體鰭片350可分別呈矩形，且一鄰接基材301的底面(也就是與基材的絕緣層相鄰接)、一頂面352、相反側壁353、相反端區(即，摻雜源/汲極區375a和375b)以及介於該相反端區375a和375b之間的一中央區。該些半導體鰭片350更可設置成彼此大致平行並且以一間距321分隔開來。

依據該場效電晶體300是雙閘極FET或是三閘極FET來改變鰭片中央區(即，通道區)處的高寬比。舉例而言，用於雙閘極FET時，每個鰭片之通道區376的高寬比大致為4：1或更大，參閱第6圖。或者，用於三閘極FET時，每個鰭片的通道區376的高寬比介於約3：2至2：3之間，參閱第7圖。

此外，如上所述，基本鰭片結構350可能包含一矽鰭片。然而，FET結構300可能在每個鰭片350之其中一個端區或兩個端區375a、375b的側壁和頂面上更包含一磊晶矽層320。因此，每個鰭片之端區(也就是源/汲極區375a和375b)的總高度及/或寬度與中央區376(也就是通道區)的高度和寬度不相同。

閘極370(即，閘介電層和閘導體)設置成與每個半導體鰭片350介於相反端區375(也就是介於源/汲極區)之間的中央區376(即通道區)相鄰接。同樣地，根據該場效電晶體300是雙閘極FET或三閘極FET來改變閘極相對於每 個鰭片350的位置。更明確而言，用於雙閘極FET時，閘極370可橫越每個鰭片350，且設置成鄰接每個半導體鰭片350之通道區376的多個側壁353，但是卻可藉由鰭片覆蓋層而與頂面375電性絕緣開來，參閱第6圖的剖面圖。或者，用於三閘極FET時，閘極370可設置成與每個半導體鰭片350之通道區376的多個側壁353和頂面352相鄰接，參閱第7圖的剖面圖。

同樣參閱第3至5圖，導體360a(第一導體)可橫越且合併每個半導體鰭片350的其中一端375a，也就是橫越且合併位在閘極370其中一側上之鰭片350的源/汲極區375a。此導體360a可包含高導體材料，該高導體材料位於每個鰭片350的頂面上，並且更位在兩相鄰鰭片350之間的間距321中。明確而言，位在相鄰鰭片350間之間距321中的該導體材料可延伸達到介於一鰭片350之側壁353和相鄰鰭片350之側壁353之間的間距寬度，而將該些鰭片合併在一起。需了解到，若每個鰭片350在其頂面352和側壁353上包含一磊晶矽層320，該導體材料則必須位在每個鰭片350頂面的磊晶矽層320上，並且更延伸達到介於相鄰鰭片側壁353之磊晶矽層320之間的間距寬度。導體360可能包含高導體材料。例如，導體材料可包括金屬矽化物，如矽化鎳(NiSi)、矽化鈷(CoSi₂ )、矽化鈦(TiSi₂ )等等。

更明確而言，可如第3圖所示般，使用導體材料完全填滿介於相鄰鰭片之間的間距321。也就是，導體材料延 伸達到介於相鄰鰭片側壁之間的間距寬度，並且延伸達到從鰭片頂面下至基板的間距長度。此種結構可增加矽化物和矽的界面面積310，從而減小源/汲極區375a中的串聯電阻。或者，可如第4圖所示般，使用導體材料來部分填滿相鄰鰭片之間的間距321。也就是，導體材料延伸達到介於相鄰鰭片側壁之間的間距寬度，並且從鰭片頂面向下延伸達一預定距離的間距長度，但小於從鰭片頂面到基材的長度。此種結構可供設計者選擇性地調整源/汲極區375a中的串聯電阻。

場效電晶體300可更包含另一個類似配置方式的導體360b(第二導體)，該導體360b橫越且合併每個半導體鰭片350的該相反端區375b，也就是橫越且合併該些鰭片350位於閘極370之反側上的源/汲極區375b。因此，該場效電晶體結構可為對稱的，並且在閘極370兩側上之源/汲極區375a和375b中的串聯電阻大致相同。

然而，建議電晶體設計者可相較於汲極(位於閘極的另一相反側上)中的串聯電阻來選擇性地改變源極(位於閘極的一側上)中的串聯電阻。因此，可推知該場效電晶體結構300在閘極370的兩側處可能不對稱。

舉例而言，導體可以只合併閘極370其中一側上的該些鰭片。或者，可使位在閘極其中一側上之相鄰鰭片350之間的間距321完全填滿導體材料，但位在閘極另一相反側處的間距321則僅部份填充導體材料。該領域中的習知技藝者將可了解到上述的不對稱結構是作為示範之用，依 據本發明可推知其他的非對稱性結構。

與半導體鰭片350和閘極370相鄰的介電間隙壁380能把閘極370和導體360a－b電性絕緣開來。此外，可分別使用單個接觸孔來個別接觸已合併的源/汲極區375a及/或375b。

參閱第8圖，本文還揭露數種用來形成上述多鰭式雙閘極或三閘極場效電晶體300的方法實施例。該些方法實施例包括提供晶圓(步驟802)。此晶圓包括，例如具有一覆蓋層902的絕緣層上覆矽(SOI)晶圓。參閱第9圖，使用習知處理技術在絕緣層上的矽層中形成多個半導體鰭片(步驟804)。舉例而言，在絕緣層上覆矽(SOI)晶圓的矽層中圖案化且蝕刻出至少兩個半導體鰭片350。可執行圖案化與蝕刻製程，以形成多個彼此大致平行且彼此之間以一間距321分隔開來的半導體鰭片350。更可執行圖案化和蝕刻製程，使得每個半導體鰭片為矩形，並且具有一鄰接絕緣層301的底面、一頂面、相反的側壁353、相反端區375a和375b，以及一介於該些相反端區375a－b之間的中央區376。

根據欲形成的場效電晶體類型，可改變鰭片中央區376的高寬比，鰭片中央區將相當於場效電晶體的通道區。如第6圖所示，若是形成雙閘極FET，每個半導體鰭片之通道區376的高寬比可約為4：1；又如第7圖所示，若形成三閘極FET，每個半導體鰭片之通道區的高寬比則介於約3：2至2：3之間。

例如第9圖所示，雙閘極場效電晶體的製造可始於步驟802的提供一絕緣層上覆矽晶圓，該絕緣層上覆矽晶圓具有40奈米厚之矽層以及厚度約20奈米的鰭片覆蓋層902(例如氧化物層)。圖案化且蝕刻貫穿該鰭片覆蓋層902和矽層901，而形成多個厚度約15奈米且間距約80奈米的鰭片。

在步驟804中形成多個半導體鰭片之後，若該多鰭式FET是三閘極FET，則可選擇性地從鰭片頂面上移除該氧化物覆蓋層902，使得隨後形成的閘即370不會與該些鰭片之通道區的頂面電性絕緣開來(未顯示)。

參閱第10圖，接著可形成閘極370，其鄰接每個鰭片的中央區(步驟806)。可使用習知處理技術來形成閘極370。舉例而言，可利用沉積與圖案化來形成閘極堆疊，閘極堆疊包括一閘介電層、一閘導體層1003以及一閘覆蓋層1001。同樣地，根據所欲形成的FET種類(也就是三閘極FET或雙閘極FET)，閘極370可與每個半導體鰭片之中央區的頂面電性絕緣。也就是，如第6圖所示，若形成多鰭式雙閘極電晶體，閘極370可鄰接每個鰭片之中央區376的側壁353，但是可藉由例如氧化物覆蓋層351而與每個鰭片中央區376的頂面352電性絕緣。或者，如第7圖所示，若形成多鰭式三閘極電晶體，閘極370則可與每個半導體鰭片之中央區376的側壁353和頂面352相鄰接。

例如第10圖所示，在步驟806中，所沉積的閘極導體層1003可包含厚度約80奈米的多晶矽層1003，並且所沉 積的閘覆蓋層1004可包含厚度約60奈米的氮化物覆蓋層。隨後可圖案化該閘極堆疊，使得閘極長度約28奈米，並且露出端區375a和375b。

在步驟806中形成閘極370之後，可使用習知的間隙壁形成技術來形成介電間隙壁380(例如，氧化物間隙壁)與閘極370相鄰接，以使後續形成的導體360a－b與閘極370電性絕緣開來，參閱第11圖。該些間隙壁380的厚度可例如約25奈米。

接著，若鰭片上有覆蓋層902的話，可從鰭片露出來的部分上移除覆蓋層902。隨後，在每個半導體鰭片350之端區375a－b的側壁353和頂面352上形成一磊晶矽層320，但不合併該些鰭片350(步驟810，參閱第13圖)。因此，即便在形成磊晶矽層320之後，相鄰鰭片之間仍保留一部分的間距321。可使用習知的磊晶成長製程來達成此步驟。形成此磊晶矽層允許執行後續步驟812的自我對準矽化製程，而不會損耗任何的原始矽鰭片350。

舉例而言，在步驟810，位於鰭片350之側壁以及頂面上的磊晶矽層320可具有約20奈米的厚度。因此，對於雙閘極FET而言，若間距約為80奈米，且鰭片厚度約為15奈米時，介於相鄰鰭片350側壁上之磊晶矽層320之間的殘留間距則約為25奈米。

接著，在該些鰭片350的相反端區375a和375b中形成源/汲極區(步驟812)。可利用習知的摻雜技術，例如佈植製程，使用適當的n型或p型摻雜物沿著閘極多晶矽370 來摻閘該些含有磊晶矽層之半導體鰭片的端區，而達成此步驟。也就是說，對於n型FET而言，可使用例如磷(P)、銻(Sb)或砷(As)來佈植源/汲極區375a與375b。或者，對於p型FET，可使用例如硼(B)來佈植源/汲極區375a與375b。

接續形成源/汲極的步驟812之後，可形成一導體360a(第一導體)而橫越每個半導體鰭片350的一端區375a(第一端區)，進而將位在閘極370一側上之每個鰭片的源/汲極區375a合併在一起。可藉著在每個鰭片350之端區375a的側壁和頂面上形成高導體材料，使得導體材料位在介於相鄰半導體鰭片350之間的間距321中，並且延伸達到介於相鄰半導體鰭片350之側壁353之間的間距寬度，而形成導體360a。

在形成導體的步驟中，可如第3圖所示般，導體材料可能完全填滿相鄰鰭片350之間的間距321(也就是導體材料形成在間距內而延伸達到從相鄰鰭片之側壁到側壁之間的間距寬度，且導體材料延伸達到從鰭片頂面向下至基材的間距長度)，以減小串聯電阻。或者，如第4圖所示，導體材料可部分填充間距321(也就是導體材料形成在間距內而延伸達到從相鄰鰭片之側壁到側壁之間的間距寬度，但是導體材料未達到從鰭片頂面向下至基材的間距全長長度)，以調整串聯電阻。需了解到若該些鰭片350的側壁353和頂面352上具有磊晶矽層320，則導體材料必須位在每個鰭片350頂面上之磊晶矽層320上，並且將延伸達到 在間距321中介於側壁353上之磊晶矽層320之間的間距寬度。

可用來形成導體360a的示範技術包括執行一自我對準矽化製程(也就是金屬矽化製程)，以在每個半導體鰭片350之端區375a的側壁和頂面上形成金屬矽化物層。自我對準矽化製程會將諸如鎳、鈷或鈦等高導體金屬引導至位在鰭片350之側壁353和頂面352上的暴露磊晶矽層上。可使用習知的矽化技術來達成此矽化步驟。也就是，可將所選的金屬(例如鎳、鈷、鈦)沉積在露出的磊晶矽上。沉積之後，可執行一熱退火製程，以產生金屬與矽的化合物，例如矽化鎳(NiSi)、矽化鈷(CoSi₂ )、矽化鈦(TiSi₂ )等等。自我對準矽化製程可持續，直到相鄰半導體鰭片側壁上的金屬矽化物層360合併在一起為止，參閱第3圖。

如上所述，串聯電阻與矽化物－矽界面310有關。也就是說，增加矽化物和矽的界面310可減小串聯電阻。因此，為了減小串聯電阻，可在間距321中形成金屬矽化物360，使得間距321完全填滿(也就是使金屬矽化物延伸達到介於相鄰鰭片側壁上之磊晶矽層之間的間距寬度，並且延伸達到從鰭片頂面至基材的間距長度)，如第3圖所示。或者，建議可調整串聯電阻，而不將串聯電阻減至最小。因此，在執行金屬矽化製程之前，可把鰭片350的一預定部分遮蔽住，以調整後續形成的矽化物與矽的介面310，進而調整串聯電阻(步驟815)。例如，可沉積且選擇性回蝕介電層390(例如氮化層)，以暴露出將被矽化的鰭片區域 (參閱第14圖)。因此，在矽化過程中，會形成金屬矽化物360，而只會部分填充相鄰鰭片之間的間距，也就是金屬矽化物延伸達到介於相鄰鰭片側壁353上之磊晶矽層320之間的間距寬度，但是僅延伸在介於從鰭片350之頂面352下至高於基材頂面一預定高度的部分間距長度，如第4圖所示。

除了在步驟814形成導體360a以外，步驟814可包括形成另一個類似結構的導體360b(第二導體)，其橫越且合併每個半導體鰭片350的該相反端區375b，也就是橫越且合併位於閘極370反側上之該些鰭片350的源/汲極區375b。這些導體360a和360b可以是對稱的，因此閘極兩側上的串聯電阻大致相等。然而，電晶體設計者可能也發現到，相較於汲極(位於閘極的該相反側上)的串聯電阻，必須選擇性地改變源極(位在閘極的一側上)中的串聯電阻。因此，舉例而言，可預期到該方法實施例可能產生不對稱的場效電晶體結構。

例如，步驟814可能只會在閘極370的其中一側上產生合併的矽化物鰭片。或者，閘極370其中一側上之相鄰鰭片350之間的間距321可被導體材料完全填滿；而使用導體材料部份填充位在閘極該相反側上的間距321。該領域中的習知技藝者可理解到，上述的非對稱性結構僅是作為示範說明之用，亦可推知其他的非對稱性結構。

在形成導體的步驟814之後，完成場效電晶體的處理(步驟816)。例如，可沉積毯覆介電層、形成接觸孔等等。 如上所述，如上述方法合併該些鰭片350的額外優點在於，每個已合併的源/汲極區375a及/或375b僅各自需要單一個接觸孔。

因此，以上揭示的數種多鰭式場效電晶體實施例(即是，多鰭式雙閘極或三閘極場效電晶體)，利用一高導體材料(例如金屬矽化物)將多個鰭片完全或部分合併在一起。合併多個鰭片可減小串聯電阻，並且僅會提升些許閘極與源/汲極區之間的寄生電容。合併多個半導體鰭片還允許利用單一個接觸孔來接觸每個源/汲極區，並且提供更靈活的接觸孔配置。

第15圖顯示設計流程範例1500的方塊圖。設計流程1500可根據欲設計的積體電路(IC)類型而改變。例如，用來建構一特定用途IC(ASIC)的設計流程1500與用來設計標準留件的設計流程1500不相同。設計結構1520較佳是鍵入設計程序1510的輸入值，並且可來自於IP提供者、核心研發人員、其他設計公司、設計流程操作員所產生或來自其他來源。設計結構1520包含概要圖或HDL、硬體描述語言(如Verilog、VHDL、C語言等)形式的第1至7圖以及第9至14圖之電路。設計結構1520可存錄在一或多個機械可讀取媒體上。例如，設計結構1520可能是第1－7與7－14圖之電路的文字檔或圖形檔。設計程序1510較佳可將第1－7和9－14圖的電路合成為一網絡表(netlist)1580，網絡表1580可例如是線路、電晶體、邏輯閘、控制電路、I/O、模組等用來描述積體電路設計中之其 他元件與電路連接關係的列表，並且紀錄在至少其中一種機器可讀取媒體上。此可為一種互動程序(interactive process)，根據電路的設計規格和參數，可以重複一或多次地合成出該網絡表1580。

設計程序1510可包括使用各種輸入，例如來自庫源件1530(library elements)、設計規格1540、特徵資料1550、驗證資料1560、設計規則1570以及測試資料檔1585(可包含測試模式與其他測試資訊)的輸入，庫元件1530可包含一組用於指定製造技術(例如32奈米、45奈米、90奈米等不同技術節點)的常用元件、電路與裝置，包括模組、佈局與代表符號。設計程序1510可更包含，例如標準電路設計製程，例如時序分析、驗證、設計規則檢查、操作的設置與路線安排等等。積體電路設計領域中具有通常知識者能在不偏離本發明精神與範圍的情況下理解可用於設計程序1510中的電子設計自動化工具和應用。本發明的設計結構受限於任何特定的設計流程。

如第15圖所示，設計程序1510較佳可將本發明實施例以及任何額外的積體電路設計或資料(若可實施的話)轉譯成第二設計結構1590。設計結構1590以可用於交換積體電路佈局資料的資料格式，例如以GDSII(GDS2)、GL1、OASIS或其他適合儲存此類設計結構的格式，存錄在一儲存媒體上。設計結構1590可能包含多種資訊，例如測試資料檔、設計內容檔、製造資料、佈局參數、線路、金屬層、介層孔、形狀、製程線的動線資料，以及半導體製造業者 製造本發明實施例所需要的任何其他資料，如第15圖所示。設計結構1590隨後可進行至階段1595，例如設計結構1590可進行試產(tape－out)、釋出進行生產製造、釋出給光罩製作廠(Mask House)、送至其他設計廠、送回給客戶等等。

以上揭露內容是有關於多鰭式場效電晶體(多鰭式雙閘極或三閘極場效電晶體)的數個實施例，該些實施例中，利用一高導體材料(例如金屬矽化物)將多個鰭片完全或部分地合併在一起。合併該些鰭片允許降低串聯電阻，並且僅微量增加閘極與源/汲極區之間的寄生電容。合併該些半導體鰭片還允許可利用單一個接觸孔就可接觸每個源/汲汲區，並且使接觸孔的配置更加靈活。

以上特定實施例的描述內容可完整呈現本發明的大體本質，並且可藉著應用當前知識在不偏離本發明的整體概念下，依據不同用途來修飾及/或變化這些特定實施例。因此，此類修飾與變化態樣應屬於文中揭露實施例之均等物的範圍。又需了解到，文中所使用的專業術語和用詞僅是作為說明之用，而非用來限制本發明。因此，該領域中熟悉此項技術者將明白可在不偏離後附申請專利範圍與精神下對本發明實施例做出各種修飾變化。

100、200、300a、300b‧‧‧場效電晶體

110、210、310‧‧‧矽化物和矽的界面

120、220、320‧‧‧磊晶矽

150、250、350‧‧‧半導體鰭片

160、260‧‧‧矽化物

170、270、370‧‧‧閘極

175、275、375a－b‧‧‧源/汲極區

221、321‧‧‧間距

301‧‧‧基材

351‧‧‧覆蓋層

352‧‧‧頂面

353‧‧‧側壁

360a‧‧‧導體

376‧‧‧通道區/中央區

380‧‧‧介電間隙壁

390‧‧‧介電層

812、814、815、816‧‧‧步驟

802、804、806、808、810、901‧‧‧矽層

902‧‧‧覆蓋層

1003‧‧‧閘導體層

1004‧‧‧閘覆蓋層

1500‧‧‧設計流程

1510‧‧‧設計程序

1520‧‧‧設計結構

1530‧‧‧庫元件

1540‧‧‧設計規格

1550‧‧‧特徵資料

1560‧‧‧驗證資料

1570‧‧‧設計規則

1580‧‧‧網絡表

1590‧‧‧最終設計結構

1585‧‧‧測試資料

1595‧‧‧階段

參照所附圖式來閱讀以上詳細說明將可更佳地了解本發明實施例，該些附圖為：第1圖顯示一多鰭式場效電晶體的示意圖； 第2圖顯示另一種多鰭式場效電晶體的示意圖；第3圖顯示本發明之多鰭式場效電晶體實施例的示意圖；第4圖顯示本發明之之多鰭式場效電晶體另一實施例的示意圖；第5圖顯示本發明場效電晶體實施例的示範剖面圖；第6圖顯示本發明場效電晶體實施例的示範剖面圖；第7圖顯示本發明場效電晶體實施例的另一個示範剖面圖；第8圖顯示形成第3與4圖場效電晶體之方法實施例的流程圖；第9圖顯示部分完成之多鰭式場效電晶體的示意圖；第10圖顯示部分完成之多鰭式場效電晶體的示意圖；第11圖顯示部分完成之多鰭式場效電晶體的示意圖；第12圖顯示部分完成之多鰭式場效電晶體的示意圖；第13圖顯示部分完成之多鰭式場效電晶體的示意圖；第14圖顯示部分完成之多鰭式場效電晶體的示意圖；以及第15圖是用於半導體設計、製造及/或測試的設計程序流程圖。

300b‧‧‧場效電晶體

301‧‧‧基材

310‧‧‧矽化物和矽的界面

320‧‧‧磊晶矽層

321‧‧‧間距

350‧‧‧半導體鰭片

353‧‧‧側壁

360a‧‧‧導體

370‧‧‧閘極

375a－b‧‧‧源/汲極區

390‧‧‧介電層

Claims (40)

1. 一種存錄在一用於設計程序中之機器可讀取媒體內的設計結構，該設計結構包含一場效電晶體，該場效電晶體包括：一基材；多個半導體鰭片，位在該基材上；該每個半導體鰭片具有一頂面、多個側壁、一第一端區、一第二端區及一中央區，該中央區橫向定位於該第一端區與該第二端區之間，該第一端區及該第二端區包括源極/汲極區，且該中央區包括一通道區；一閘極，該閘極位於在該中央區的每個該些半導體鰭片之該頂面及該些側壁上；多個閘極側壁間隙壁，該些閘極側壁間隙壁位於緊鄰該閘極相對側之每個該些半導體鰭片的該頂面及該些側壁上；以及一導體，該導體包含一金屬矽化物材料，該金屬矽化物材料位於僅在該第一端區的每個該些半導體鰭片之該頂面及該些側壁上，該第一端區緊鄰至該些閘極側壁間隙壁之其中一個，使得該金屬矽化物材料至少填滿在相鄰半導體鰭片的相鄰第一端區之間延伸的間距之一上部分，以電性連接該些第一端區，該些閘極側壁間隙壁之該其中一個將該導體從該閘極電性絕緣。
2. 如申請專利範圍第1項所述之設計結構，該金屬矽化物材料包括矽化鎳、矽化鈷及矽化鈦其中任一者。
3. 如申請專利範圍第1項所述之設計結構，在該第一端區之每個該些半導體鰭片的該些相對側壁和該頂面上進一步包含一磊晶矽層，使得該磊晶矽層係定位於該些半導體鰭片及該導體材料之間。
4. 如申請專利範圍第1項所述之設計結構，該設計結構包含一描述電路的網絡表。
5. 如申請專利範圍第1項所述之設計結構，該設計結構以一用於交換積體電路佈局資料的資料格式存錄在一儲存媒體上。
6. 如申請專利範圍第1項所述之設計結構，該設計結構包含下列至少一者：測試資料檔、特徵資料、驗證資料與設計規格。
7. 一種存錄在一用於設計程序中之機器可讀取媒體內的設計結構，該設計結構包含一場效電晶體，該場效電晶體包括：一基材； 多個半導體鰭片，位在該基材上；該每個半導體鰭片具有一頂面、多個側壁、一第一端區、一第二端區及一中央區，該中央區橫向定位於該第一端區與該第二端區之間，該第一端區及該第二端區包括源極/汲極區，且該中央區包括一通道區；一閘極，該閘極位於在該中央區的每個該些半導體鰭片之該頂面及該些側壁上；多個閘極側壁間隙壁，該些閘極側壁間隙壁位於緊鄰該閘極相對側之每個該些半導體鰭片的該頂面及該些側壁上；以及一導體，該導體包含一導體材料，該導體材料僅在該第一端區覆蓋每個該些半導體鰭片之該頂面及該些側壁，該第一端區緊鄰至該些閘極側壁間隙壁之其中一個，使得該導體材料完全填滿在相鄰半導體鰭片的相鄰第一端區之間延伸的一間距，以電性連接該些相鄰的第一端區，該些閘極側壁間隙壁之該其中一個將該導體從該閘極電性絕緣。
8. 如申請專利範圍第7項所述之設計結構，該金屬矽化物材料包括矽化鎳、矽化鈷及矽化鈦其中任一者。
9. 如申請專利範圍第7項所述之設計結構，在該第一端區之每個該些半導體鰭片的該些相對側壁和該頂面上進一步 包含一磊晶矽層，使得該磊晶矽層係定位於該些半導體鰭片及該導體材料之間。
10. 如申請專利範圍第9項所述之設計結構，該設計結構包含一敘述電路的網絡表。
11. 如申請專利範圍第7項所述之設計結構，該設計結構以一用於交換積體電路佈局資料的資料格式存錄在一儲存媒體上。
12. 如申請專利範圍第7項所述之設計結構，該設計結構包括下列至少一者：測試資料檔、特徵資料、驗證資料與設計規格。
13. 一種存錄在一用於設計程序中之機器可讀取媒體內的設計結構，該設計結構包含一場效電晶體，該場效電晶體包括：一基材；多個半導體鰭片，位在該基材上；該每個半導體鰭片具有一頂面、多個側壁、一第一端區、一第二端區及一中央區，該中央區橫向定位於該第一端區與該第二端區之間，該第一端區及該第二端區包括源極/汲極區，且該中央區包括一通道區； 一閘極，該閘極位於在該中央區的每個該些半導體鰭片之該頂面及該些側壁上；多個閘極側壁間隙壁，該些閘極側壁間隙壁位於緊鄰該閘極相對側之每個該些半導體鰭片的該頂面及該些側壁上；一第一導體，該第一導體包含一金屬矽化物材料，該金屬矽化物材料位於在該第一端區的每個該些半導體鰭片之該頂面及該些側壁上，該第一端區緊鄰至其中一個該些閘極側壁間隙壁，使得該金屬矽化物材料至少填滿在相鄰半導體鰭片的相鄰第一端區之間延伸的一第一間距之一第一上部分，以電性連接該些第一端區；以及一第二導體，該第二導體包含該金屬矽化物材料，該金屬矽化物材料位於在該第二端區的每個該些半導體鰭片之該頂面及該些側壁上，該第二端區緊鄰至該些閘極側壁間隙壁之其中另一個，使得該金屬矽化物材料至少填滿在相鄰半導體鰭片的相鄰第一端區之間延伸的一第二間距之一第二上部分，以電性連接該些第二端區，該閘極側壁間隙壁將該第一導體及該第二導體從該閘極電性絕緣。
14. 如申請專利範圍第13項所述之設計結構，該金屬矽化物材料包括矽化鎳、矽化鈷及矽化鈦其中任一者。
15. 如申請專利範圍第13項所述之設計結構，該設計結構 包含位在每個該些半導體鰭片之該些相對側壁和該頂面上的一磊晶矽層，使得該磊晶矽層係定位於該些半導體鰭片及該導體材料之間。
16. 如申請專利範圍第13項所述之設計結構，該些半導體鰭片包含至少兩個半導體鰭片。
17. 如申請專利範圍第13項所述之設計結構，該些半導體鰭片大致平行。
18. 如申請專利範圍第13項所述之設計結構，該設計結構包含一描述電路的網絡表(netlist)。
19. 如申請專利範圍第13項所述之設計結構，該設計結構以一用於交換積體電路佈局的資料格式存錄在一儲存媒體上。
20. 如申請專利範圍第13項所述之設計結構，該設計結構包括下列至少一者：測試資料、特徵資料、驗證資料與設計規格。
21. 一種場效電晶體，包括：一基材； 多個半導體鰭片，位在該基材上；其中相鄰的半導體鰭片以一間距隔開來；其中該每個半導體鰭片具有一頂面和多個端區；以及一導體，其橫越該每個半導體鰭片之該些端區的其中一端區，且該導體係與跨越該些鰭片的其他導體電性絕緣；其中該導體包含一導體材料，該導體材料完全填滿介於該些相鄰半導體鰭片之間的該間距且更位在該每個半導體鰭片的該頂面上，其中該導體包含一金屬矽化物。
22. 如申請專利範圍第21項所述之場效電晶體，其中該些半導體鰭片包含矽鰭片，且在該些半導體鰭片的該些側壁和該頂面上包含一磊晶矽層。
23. 如申請專利範圍第21項所述之場效電晶體，其中該些半導體鰭片包含至少兩個半導體鰭片。
24. 如申請專利範圍第21項所述之場效電晶體，其中該些半導體鰭片大致平行。
25. 如申請專利範圍第21項所述之場效電晶體，其中該基材包含一絕緣層，該絕緣層鄰接該些半導體鰭片。
26. 一種場效電晶體，包括：一基材；多個半導體鰭片，位於該基材上；其中該相鄰的半導體鰭片以一間距隔開來；其中該每個半導體鰭片具有一頂面、多個側壁、包含一源極區及一汲極區的多個端區和介於該些端區之間的一中央區；以及多個導體，鄰接該些半導體鰭片；其中該每個導體橫越該每個半導體鰭片的對應端區；其中該每個導體包含一導電材料，該導電材料位於該間距中且延伸達到介在該相鄰半導體鰭片之該些側壁之間的間距寬度，並且位在每個半導體鰭片的頂面上；一閘極，其鄰接該中央區且該閘極位於該源極區與汲極區之間；以及多個介電間隙壁，鄰接該些半導體鰭片，使該些導體與該閘極電性絕緣開來。
27. 如申請專利範圍第26項所述之場效電晶體，其中該導體材料包括一金屬矽化物。
28. 如申請專利範圍第26項所述之場效電晶體，其中該些半導體鰭片包含多個矽鰭片，該些矽鰭片包含位在該些側 壁和該頂面上的一磊晶矽層。
29. 如申請專利範圍第26項所述之場效電晶體，其中該些半導體鰭片包括至少兩個半導體鰭片。
30. 如申請專利範圍第26項所述之場效電晶體，其中該些半導體鰭片大致平行。
31. 如申請專利範圍第26項所述之場效電晶體，其中該基材包含一鄰接該些半導體鰭片的絕緣層。
32. 如申請專利範圍第26項所述之場效電晶體，其中該些導體各自為下列其中一者：完全填滿該間距以減小串聯電阻；以及部分填充該間距以調整串聯電阻。
33. 一種場效電晶體，包括：一基材；多個半導體鰭片，位在該基材上；其中相鄰的半導體鰭片以一間距隔開來；且其中該每個半導體鰭片具有一頂面和多個端區，該些多個端區包含一源極區及一汲極區；一導體，該導體橫越該每個半導體鰭片之該些端區的其中一端區；及 一閘極，該閘極相鄰於該多個半導體鰭片的該源極端區與該汲極端區之間的一中央區，使得該導體係從該閘極電性絕緣，其中該導體包含一導體材料，該導體材料延伸於該些相鄰半導體鰭片之該些側壁之間的該間距寬度，且該導體材料係進一步位於每個該些半導體鰭片之該頂面上。
34. 如申請專利範圍第33項所述之場效電晶體，其中該些導體材料包含一金屬矽化物。
35. 如申請專利範圍第33項所述之場效電晶體，其中該些半導體鰭片包含矽鰭片，該些矽鰭片在該些半導體鰭片的該些側壁和該頂面上包含一磊晶矽層。
36. 如申請專利範圍第33項所述之場效電晶體，其中該多個半導體鰭片包含至少兩個半導體鰭片。
37. 如申請專利範圍第33項所述之場效電晶體，其中該些半導體鰭片大致平行。
38. 如申請專利範圍第33項所述之場效電晶體，其中該基材包含一絕緣層，該絕緣層鄰接該些半導體鰭片。
39. 一種場效電晶體，包括：一基材；多個半導體鰭片，位於該基材上；其中該相鄰的半導體鰭片以一間距隔開來；其中該每個半導體鰭片具有一頂面、多個側壁、多個端區和介於該些端區之間的一中央區；以及多個導體，其鄰接該些半導體鰭片；其中該每個導體橫越該每個半導體鰭片的其中一個對應端區；其中該每個導體包含一導電材料，該導電材料位於該間距中且延伸達到介在該相鄰半導體鰭片之該些側壁之間的間距寬度，並且位在每個半導體鰭片的頂面上；一閘極，其鄰接該中央區；以及多個介電間隙壁，該些多個介電間隙壁鄰接該些半導體鰭片，使該些導體與該閘極電性絕緣開來，其中該些半導體鰭片的高寬比為至少4：1，且其中該閘極鄰接該每個半導體鰭片之該中央區的該些側壁，且該閘極與該每個半導體鰭片之該中央區的該頂面電性絕緣，使該場效電晶體包含一多鰭式雙閘極電晶體。
40. 一種場效電晶體，包括：一基材；多個半導體鰭片，其位於該基材上； 其中該相鄰的半導體鰭片以一間距隔開來；其中該每個半導體鰭片具有一頂面、多個側壁、多個端區和介於該些端區之間的一中央區；以及多個導體，其鄰接該些半導體鰭片；其中該每個導體橫越該每個半導體鰭片的其中一個對應端區；及其中該每個導體包含一導體材料，該導體材料位於該間距中且延伸達到介在該相鄰半導體鰭片之該些側壁之間的間距寬度，並且位在每個該些半導體鰭片的頂面上；一閘極，其鄰接該中央區；以及多個介電間隙壁，該些多個介電間隙壁鄰接該些半導體鰭片，使該些導體與該閘極電性絕緣開來，其中該些半導體鰭片的高寬比介於約3：2至2：3之間，且其中該閘極鄰接該每個半導體鰭片之該中央區的該些側壁和該頂面，使該場效電晶體包含一多鰭式三閘極電晶體。