JP5325106B2 - 高い位置のソース／ドレイン・フィン・ストラップを備える電界効果トランジスタ - Google Patents

高い位置のソース／ドレイン・フィン・ストラップを備える電界効果トランジスタ Download PDF

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Description

本発明の実施形態は、全般的にマルチ・フィン電界効果トランジスタ（ｍｕｌｔｉ−ｆｉｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）に関し、特に、ゲートへのキャパシタンスを最小化するよう構成されたソース／ドレイン・フィン・ストラップ（ｓｏｕｒｃｅ／ｄｒａｉｎ ｆｉｎ ｓｔｒａｐ）を有するマルチ・フィン電界効果トランジスタに関する。
トランジスタの設計が改良され、進化するにつれ、異なる種類のトランジスタの数は増加し続ける。デュアル・ゲート非プレーナ型ＦＥＴ（ｄｕａｌ−ｇａｔｅ ｎｏｎ−ｐｌａｎａｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）（例えばｆｉｎＦＥＴ）およびトライ・ゲート非プレーナ型ＦＥＴ（ｔｒｉ−ｇａｔｅ ｎｏｎ−ｐｌａｎａｒ ＦＥＴ）を含む、マルチ・ゲート非プレーナ型金属酸化膜半導体電界効果トランジスタ（ＦＥＴ）は、プレーナ型ＦＥＴより駆動電流が速く短チャネル効果が軽減された拡張デバイス（ｓｃａｌｅｄ ｄｅｖｉｃｅ）を提供するべく開発された。
デュアル・ゲート非プレーナ型ＦＥＴは、チャネル領域が薄い半導体フィンの中央に形成されたＦＥＴである。ソースおよびドレイン領域は、チャネル領域の両側で、フィンの両端部に形成される。ゲートは、チャネル領域に対応するエリアにおいて、薄い半導体フィンの両側面に形成され、場合によっては、フィンの上部または下部にも形成される。ｆｉｎＦＥＴとは、具体的には、フィンが完全に空乏化するほど薄いデュアル・ゲート非プレーナ型ＦＥＴである。効果的なフィンの幅は、フィンの高さによって決定される（例えば、低く幅広のフィンは、チャネルの部分的な空乏化を生じ得る）。ｆｉｎＦＥＴに関しては、ゲート長のほぼ４分の１（以下）のフィン厚さで、閾値電圧の変動および過度のドレイン・リーク電流などの有害な短チャネル効果を確実に抑制することができる。ｆｉｎＦＥＴは、フー（Ｈｕ）らの米国特許第６４１３８０２号で詳細に論じられており、これは参照によって本願明細書に援用したものとする。
トライ・ゲート非プレーナ型ＦＥＴの構造は、デュアル・ゲート非プレーナ型ＦＥＴの構造と似ているが、チャネルの上面および両側壁を含む三方にゲートを形成可能なように、フィンの幅と高さとがほぼ同じである。高さ幅比は、通常３：２から２：３の範囲であり、その結果、チャネルは完全に空乏化したままとなり、トライ・ゲートＦＥＴの３次元電界効果は、プレーナ型トランジスタよりも大きな駆動電流と、改善された短チャネル特性を与える。デュアル・ゲートＦＥＴとトライ・ゲートＦＥＴとの構造差の詳細な論考については、Ａブリード（Ｂｒｅｅｄ）およびＫ．Ｐ．レンカー（Ｒｏｅｎｋｅｒ）著、「Ｄｕａｌ−ｇａｔｅ （ｆｉｎＦＥＴ） ａｎｄ Ｔｒｉ−Ｇａｔｅ ＭＯＳＦＥＴｓ： Ｓｉｍｕｌａｔｉｏｎ ａｎｄ Ｄｅｓｉｇｎ」、半導体素子研究シンポジウム２００３（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｓｙｍｐｏｓｉｕｍ， ２００３）、ｐ．１５０‐１５１、２００３年１２月（参照によって本願明細書に援用したものとする）を参照されたい。
デュアル・ゲートＦＥＴおよびトライ・ゲートＦＥＴ両方の効果的なチャネル幅は、ＦＥＴ構造に複数のフィンを組み込むことにより広げることができる。このようなマルチ・フィンＦＥＴでは、各フィンのソース／ドレイン領域が、導電性ストラップ（ｃｏｎｄｕｃｔｉｖｅ ｓｔｒａｐ）でつながれることが多い。これらのソース／ドレイン・ストラップはプレーナ型電界効果トランジスタのソース／ドレイン領域をまねて、コンタクト・ビア（ｃｏｎｔａｃｔ ｖｉａ）をより柔軟に配置できるようにする。しかし、ゲートとソース／ドレイン・ストラップとの間、特に、ゲートとドレイン・ストラップとの間のキャパシタンスは、ミラー効果が原因で、回路遅延を大幅に増やし（すなわち、スイッチング速度を低下させ）、電力を増加させる可能性がある。したがって、当技術分野において、フィンのソース／ドレイン領域の低抵抗ストラッピング（ｌｏｗ ｒｅｓｉｓｔａｎｃｅ ｓｔｒａｐｐｉｎｇ）を提供する一方で、さらにゲートへの低キャパシタンスを維持する、マルチ・フィン電界効果トランジスタ構造、および、この構造の形成方法が必要とされている。
前述のことを考慮して、本願明細書では、フィンのソース／ドレイン領域の低抵抗ストラッピングを提供する一方で、さらに、ストラップの高度をゲートより上に上げることによってゲートへの低キャパシタンスを維持するマルチ・フィン電界効果トランジスタ構造（例えばマルチ・フィン・デュアル・ゲートＦＥＴまたはトライ・ゲートＦＥＴ）の実施形態が開示される。本発明の構造の実施形態は、高い位置のソース／ドレイン・ストラップ（ｒａｉｓｅｄ ｓｏｕｒｃｅ／ｄｒａｉｎ ｓｔｒａｐｓ）を各フィンのソース／ドレイン領域に電気的に接続するために、導電ビアまたは背を高くしたソース／ドレイン領域を、構造に組み込む。さらに、これらの構造を形成する関連の方法の実施形態が開示される。
より詳しくは、本願明細書において、絶縁層上に、平行な複数の半導体フィンを含む電界効果トランジスタ（ＦＥＴ）の実施形態が開示される。絶縁層は、半導体フィンの、下部の基板からの電気絶縁をもたらし、例えば、絶縁体または絶縁半導体領域（ｉｓｏｌａｔｉｎｇ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｒｅｇｉｏｎ）を含むとよい。各フィンは、その両端部にソース／ドレイン領域を含み、フィンのソース／ドレイン領域間の中央部分にチャネル領域を含む。例えば、トライ・ゲートＦＥＴでは、各フィンのチャネル領域の高さ幅比は、ほぼ３：２〜２：３の範囲とするとよい。一方、ｆｉｎＦＥＴでは、各フィンのチャネル領域の高さ幅比は、例えばほぼ４：１とするとよい。任意選択で、抵抗を減らすために、各フィンにおいて両端部のソース／ドレイン領域の幅を、中央部分のチャネル領域よりも広くすることができる。ゲートが、各チャネル領域の上面および両側壁を覆うように、各フィンの中央部分を横切る。ゲートの上面、ならびにソース／ドレイン領域の上面および任意選択で両側壁は、シリサイドを含むことができる。
さらに、高い位置の導体（すなわち高い位置のソース／ドレイン・ストラップ）が、各フィンのソース／ドレイン領域を横切り、それらに電気的に接続される。具体的には、１つの導体が、一端においてフィンを横切ってフィンに電気的に接続され、別の導体が、他端においてフィンを横切ってフィンに電気的に接続されている。なお、ゲートへのキャパシタンスを最小化するために、導体の高度は、ゲートの高度より上に上げられる。したがって、絶縁層とゲートの上面との間の第１の距離は、絶縁層と各導体の底面との間の第２の距離よりも短い。
一実施形態では、フィンをストラップに電気的に接続するよう、高い位置のソース／ドレイン・ストラップと各フィンとの間にビアが延在する。具体的には、各フィンに対し、第１のビアがフィンの第１の端部から第１の導体まで延在し、第２のビアがフィンの第２の端部から第２の導体まで延在する。これらのビアは、導電性ライニング（例えばチタン（Ｔｉ：ｔｉｔａｎｉｕｍ）、タンタル（Ｔａ：ｔａｎｔａｌｕｍ）、窒化チタン（ＴｉＮ：ｔｉｔａｎｉｕｍ ｎｉｔｒｉｄｅ）、窒化タンタル（ＴａＮ：ｔａｎｔａｌｕｍ ｎｉｔｒｉｄｅ）など）でライニングされ、導体材料（例えば銅（Ｃｕ））で充填されるとよい。
上述の、高い位置の導体（すなわち、高い位置のソース／ドレイン・ストラップ）をフィンに電気的に接続するビアを備えた電界効果トランジスタの実施形態を形成する方法は、絶縁層上に半導体層を備えたウエハを準備することを含み得る。平行な半導体フィンが、半導体層において形成される。具体的には、フィンは、中央部分（すなわちチャネル領域）における高さ幅比が、形成されるＦＥＴの種類（例えばｆｉｎＦＥＴまたはトライ・ゲートＦＥＴ）に適切となるように、パターン形成される。さらにフィンは、この中央部分よりもフィンの端部（すなわちソース／ドレイン領域）の幅が広くなるようパターン形成されるとよい。フィン形成の後、各フィンの中央部分（すなわちチャネル領域）を、上面および両側壁の両方を覆いながら横切るゲートが形成されるとよい。ソース／ドレイン注入およびシリサイド形成を含むさらなるＦＥＴ加工は、ゲート形成の後に実行可能である。
次に、デュアル・ダマシン・プロセスを使用して、各端部においてフィンを横切る高い位置の導体（すなわち、高い位置のソース／ドレイン・ストラップ）、ならびにソース／ドレイン・ストラップを各フィンのソース／ドレイン領域に電気的に接続するビアが形成されるとよい。具体的には、第１の誘電体層が構造体上に形成されるとよく、この第１の誘電体層において複数のトレンチが形成される。つまり、第１の端部においてフィンを横切る第１のトレンチが形成され、第２の端部においてフィンを横切る第２のトレンチが形成される。これらのトレンチはさらに、絶縁層とゲートの上面との間の第１の距離が、絶縁層とトレンチの底面との間の第２の距離よりも短くなるように形成される。次に、２つのビア・ホール、すなわち、第１のソース／ドレイン領域を備えた第１の端部における第１のビア・ホール、および第２のソース／ドレイン領域を備えた第２の端部における第２のビア・ホールが各フィンに接触するように、トレンチの底面にて第１の誘電体層を貫いてビア・ホールが形成される。次に、ビア・ホールおよびトレンチは導体で充填される。
ビア・ホールおよびトレンチを充填するために、それらはまず、導電性ライナ（例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）など）でライニングされる。ビア・ホールおよびトレンチがライニングされると、電気めっきプロセスを実行してビア・ホールおよびトレンチが導体（例えば銅（Ｃｕ））で充填されるとよい。電気めっきプロセスの後、第１の誘電体層より上から導体材料（例えば導体または導電性ライナ）を除去するために、研磨プロセスが実行される。
第１の誘電体層から導電材料を除去した後、第１の誘電体層上および導体で充填されたトレンチ上（すなわちソース／ドレイン・ストラップ上）に、第２の誘電体層が形成されるとよい。コンタクト・ビアが、下のソース／ドレイン・ストラップおよびゲートまで、第２の誘電体層を貫いて形成されるとよい。
本発明の電界効果トランジスタの別の実施形態では、高い位置の導体（すなわち、高い位置のソース／ドレイン・ストラップ）を、ビアを使用してフィンに電気的に接続する代わりに、ソース／ドレイン領域の背が高くされる。具体的には、絶縁層とゲートの上面との間の第１の距離が、絶縁層とソース／ドレイン・ストラップの底面との間の第２の距離よりも短くなるよう、各フィンのチャネル領域は、ソース／ドレイン領域の第２の高さよりも低い第１の高さを有する。例えば、高い位置のソース／ドレイン・ストラップが確実にゲートの高度より上になるよう、ソース／ドレイン領域の高さは、チャネル領域の高さのほぼ２倍とすることができる。なお、高さの増大により生じるソース／ドレイン領域における抵抗を減らすために、ソース／ドレイン領域のフィンの上部（例えば上半分）はシリサイドを含むことができる。
上述の、高い位置のソース／ドレイン・ストラップに接続される、背の高いソース／ドレイン領域を備えた電界効果トランジスタの形成方法は、絶縁上に半導体層を備えたウエハを準備することを含むとよい。平行な半導体フィンは、各フィンが、第２の高さの両端部（すなわちソース／ドレイン領域）の間に配置された、第１の高さの中央部分（すなわちチャネル領域）を有し、第１の高さが第２の高さより低くなるよう、半導体層から形成されるとよい。例えば、フィンの端部は、フィンの中央部分のほぼ２倍高くなるように形成されるとよい。
さらに具体的には、所定の第２の高さを有する半導体層を備えたウエハが準備される。ハード・マスクが半導体層上に形成され、次に、半導体層の一部分を露出させるトレンチを形成するためにエッチングが行われる。半導体層の該一部分の露出している表面が酸化される。任意選択で、半導体層の酸化部分が、平坦化または除去される。該一部分における半導体層の残りは、他の半導体層の高さ（すなわち第２の高さ）よりも低い（例えばほぼ１／２）縮小された高さ（すなわち第１の高さ）になる。
次に、各フィンの中央部分（すなわちチャネル領域）が第１の高さを有し、端部（すなわちソース／ドレイン領域）が第２の高さを有するように、半導体層においてフィンが形成される。さらに、フィンは、中央部分（すなわちチャネル領域）における高さ幅比が、形成されるＦＥＴの種類（例えばｆｉｎＦＥＴまたはトライ・ゲートＦＥＴ）に適切となるように、パターン形成される。
フィン形成の後、各フィンの中央部分（すなわちチャネル領域）を、上面および両側壁を覆いながら横切るゲートが形成されるとよく、シリサイドがゲートの上面に形成されるとよい。
次に、第１の誘電体層が、構造体全体にわたって形成されるとよい。第１の誘電体層は、ハード・マスクを露出させるために平坦化されるとよく、ハード・マスクの残りは、フィンの端部（すなわち、ソース／ドレイン領域）を露出させるために選択的に除去されるとよい。
ハード・マスクの残りを選択的に除去した後、ソース／ドレイン注入およびシリサイド形成を含む、さらなるＦＥＴ加工を実行することができる。
具体的には、ソース／ドレイン領域の高さを増したことにより生じる抵抗を減らすために、各フィンのソース／ドレイン領域の上部（例えば上半分）に厚いシリサイドが形成されるとよい。
次に、高い位置の導体（すなわち高い位置のソース／ドレイン・ストラップ）が背を高くしたソース／ドレイン領域上に形成される。例えば、タングステン（Ｗ）などの導体材料が、構造体上に堆積され、リソグラフィ法によってパターン形成され（ｌｉｔｈｏｇｒａｐｈｉｃａｌｌｙ ｐａｔｔｅｒｎｅｄ）、エッチングされて、各フィンを両端部において横切るストラップが形成されるとよい（すなわち、第１の端部における第１のソース／ドレイン・ストラップおよび第２の端部における第２のソース／ドレイン・ストラップ）。
ソース／ドレイン・ストラップの形成後、第２の誘電体層がストラップ上に形成されるとよい。コンタクト・ビアが、下のソース／ドレイン・ストラップおよびゲートまで、第２の誘電体層を貫いて形成されるとよい。
本発明の実施形態のこれらの態様およびその他の態様は、以下の説明および添付の図面と併せて考察されるとより深く認識および理解されるであろう。なお、当然のことながら、以下の説明およびその数々の具体的な詳細は、制限としてではなく実例として与えられるものである。本発明の意図から逸脱せずに、本発明の実施形態の範囲内で多数の変更および修正を加えることができ、本発明の実施形態にはそのような修正すべてが含まれる。
本発明の実施形態は、図面に関連して、以下の詳細な説明からより深く理解される。
ソース／ドレイン・ストラップを備えたマルチ・フィン電界効果トランジスタの断面図を示す概略図である。 ソース／ドレイン・ストラップを備えたマルチ・フィン電界効果トランジスタの上面図を示す概略図である。 本発明の高い位置のソース／ドレイン・ストラップを備えたマルチ・フィン電界効果トランジスタの実施形態の断面図を示す概略図である。 本発明の高い位置のソース／ドレイン・ストラップを備えたマルチ・フィン電界効果トランジスタの実施形態の断面図を示す概略図である。 図３の電界効果トランジスタ３００を形成する方法の実施形態を示す流れ図である。 未完成の電界効果トランジスタ３００の上面図を示す概略図である。 図６の構造の断面図を示す概略図である。 未完成の電界効果トランジスタ３００の断面図を示す概略図である。 未完成の電界効果トランジスタ３００の断面図を示す概略図である。 未完成の電界効果トランジスタ３００の断面図を示す概略図である。 未完成の電界効果トランジスタ３００の断面図を示す概略図である。 未完成の電界効果トランジスタ３００の断面図を示す概略図である。 図４の電界効果トランジスタ４００を形成する方法の実施形態を示す流れ図である。 未完成の電界効果トランジスタ４００の断面図を示す概略図である。 未完成の電界効果トランジスタ４００の断面図を示す概略図である。 未完成の電界効果トランジスタ４００の断面図を示す概略図である。 未完成の電界効果トランジスタ４００の断面図を示す概略図である。 図１７の構造の上面図を示す概略図である。 未完成の電界効果トランジスタ４００の上面図を示す概略図である。 未完成の電界効果トランジスタ４００の断面図を示す概略図である。 未完成の電界効果トランジスタ４００の断面図を示す概略図である。 未完成の電界効果トランジスタ４００の断面図を示す概略図である。 未完成の電界効果トランジスタ４００の断面図を示す概略図である。 未完成の電界効果トランジスタ４００の断面図を示す概略図である。
本発明の実施形態、ならびにその種々の特徴および有利な詳細事項について、添付の図面に示され以下の説明で詳述される非限定的な実施形態を参照してさらに詳しく説明する。なお、図面に示されている特徴は、必ずしも一定の比率で拡大されたものではない。本発明の実施形態を不必要に不明瞭化しないよう、周知のコンポーネントおよび加工技術の説明は省略される。本願明細書で使用される例は、単に、本発明の実施形態を実践し得る方法を容易に理解できるようにし、さらに当業者が本発明の実施形態を実践できるようにすることを目的としている。したがって、例は本発明の実施形態の範囲を制限するものとして解釈されるべきではない。
図１および２を併せて参照する。上記のように、デュアル・ゲートＦＥＴおよびトライ・ゲートＦＥＴ両方の効果的なチャネル幅は、複数のフィン６０ａ〜ｃをＦＥＴ構造１００に組み込むことによって広げることができる。デュアル・ゲートＦＥＴおよびトライ・ゲートＦＥＴでは、複数フィン６０ａ〜ｃのソース／ドレイン領域４１、４２が、導電性ストラップ（すなわちソース／ドレイン・ストラップ７１、７２）でつながれることが多い。これらのソース／ドレイン・ストラップ７１、７２は、プレーナ型ＦＥＴのソース／ドレイン領域をまねて、コンタクト・ビア９１、９２をより柔軟に配置できるようにする。なお、図１の構造１００に示されているように、これらの導電性ソース／ドレイン・ストラップ７１、７２は、通常、ゲート８０と同じ水平面に形成され、寄生キャパシタンスをもたらす。ゲート８０とソース／ドレイン・ストラップ７１、７２との間、特に、ゲートとドレイン・ストラップとの間のこのキャパシタンスは、ミラー効果が原因で、回路遅延を大幅に増やし（すなわち、スイッチング速度を低下させ）、電力を増加させる可能性がある。したがって、当技術分野において、フィンのソース／ドレイン領域の低抵抗ストラッピングを提供する一方で、さらにゲートへの低キャパシタンスを維持する、マルチ・フィン電界効果トランジスタ構造、および、この構造の形成方法が必要とされている。
上記を考慮し、図２と併せて図３および４の両方を参照する。本願明細書では、フィン６０ａ〜ｃのソース／ドレイン領域４１、４２の低抵抗ストラッピングを提供する一方で、さらに、ストラップ７１、７２の高度をゲート８０の高度より上に上げることによってゲート８０への低キャパシタンスを維持する、マルチ・フィン電界効果トランジスタ構造（例えば、ｆｉｎＦＥＴなどのマルチ・フィン・デュアル・ゲートＦＥＴ、またはマルチ・フィン・トライ・ゲートＦＥＴ）の実施形態が開示される。本発明の構造の実施形態は、ソース／ドレイン・ストラップ７１、７２を各フィン６０ａ〜ｃのソース／ドレイン領域４１、４２に電気的に接続するために、導電性ビア３１、３２（図３の構造３００参照）、または背を高くしたソース／ドレイン領域（図４の構造４００参照）を組み込む。さらに、これらの構造を形成する関連の方法の実施形態が開示される。
より詳しくは、本願明細書において、ｆｉｎＦＥＴなどのデュアル・ゲートＦＥＴ、またはトライ・ゲートＦＥＴとして構成される、図３の電界効果トランジスタ３００または図４の電界効果トランジスタ４００の実施形態が開示される。構造３００および４００はそれぞれ、平行な複数の半導体フィン６０ａ〜ｃを、絶縁層１０上に含む（図２参照）。絶縁層は、半導体フィンの、下部の基板からの電気絶縁をもたらす。これは、シリコン・オン・インシュレータ（ＳＯＩ：Ｓｉｌｉｃｏｎ‐Ｏｎ‐Ｉｎｓｕｌａｔｏｒ）ウエハを使用して形成された絶縁体などの絶縁体を含んでもよく、あるいは、絶縁半導体領域を含んでもよい。これらの半導体フィンは、例えばシリコン・フィンを含み得る。
各フィン６０は、両端部２１、２２にソース／ドレイン領域４１、４２を含み、ソース／ドレイン領域４１、４２間の中央部分２３にチャネル領域４３を含む。各フィンのソース／ドレイン領域およびチャネル領域は、ＦＥＴがｎ‐ＦＥＴであるかまたはｐ‐ＦＥＴであるかに応じて適切にドープされるとよい。
さらに、各フィンのチャネル領域の高さ、幅およびドーピングは、ＦＥＴが、完全空乏化型もしくは部分空乏化型デュアル・ゲートＦＥＴであるか、または完全空乏化型もしくは部分空乏化型トライ・ゲートＦＥＴであるかに応じてあらかじめ定めることができる。例えば、トライ・ゲートＦＥＴに関しては、各フィン６０のチャネル領域４３は、ほぼ３：２〜２：３の範囲の所定の高さ幅比とすることができる。一方、ｆｉｎＦＥＴ（例えば完全空乏化型デュアル・ゲートＦＥＴ）に関しては、各フィン６０のチャネル領域４３は、ほぼ４：１以上の所定の高さ幅比とすることができる。
任意選択で、抵抗を減らすために、フィン６０それぞれの端部２１、２２（すなわちソース／ドレイン領域４１、４２）の幅を、中央２３（すなわちチャネル領域４３）よりも広くすることができる。例えば、各フィンの中央部分２３の幅は、ほぼ３〜４０ｎｍとすることができ、端部２１、２２における幅は、中央部分の３倍以上の幅とすることができる（例えば約９〜２００ｎｍ）。さらに、ゲート８０の上面１２、ならびにフィン６０の端部２１、２２（すなわちソース／ドレイン領域４１、４２）の上面および任意選択で両側壁は、シリサイド５０を含むことができる。
ゲート８０は、各フィン６０の中央部分２３（すなわちチャネル領域４３）を、上面および両側壁を覆うように横切る。具体的には、薄膜ゲート誘電体層（ｔｈｉｎ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）が、各フィンの中央部分２３の両側壁、および任意選択で上面に隣接し、堆積およびパターン形成されたゲート導体（例えばゲート・ポリシリコン）がゲート誘電体層上にある。ゲート８０には、単一のコンタクト・ビア９３が接触する。ゲートにはさらに、電気的に絶縁するスペーサ８５が隣接し、スペーサ８５は通常、窒化ケイ素または二酸化ケイ素を含む。
さらに、高い位置の導体７１、７２（例えば銅（Ｃｕ）またはタングステン（Ｗ）のソース／ドレイン・ストラップ）が、各フィン６０のソース／ドレイン領域４１、４２を横切り、フィン６０の上面および任意選択で側壁部分に、電気的に接続されている。具体的には、１つの導体７１（すなわち第１の導体または第１のース／ドレイン・ストラップ）が、一端２１において、フィン６０を横切ってフィン６０に電気的に接続されており（すなわち、第１の端部２１において各フィン６０の第１のソース／ドレイン領域４１に接続されており）、別の導体７２（すなわち、第２の導体または第２のソース／ドレイン・ストラップ）が、他端２２においてフィンを横切ってフィンに電気的に接続されている（すなわち、第２の端部２２において各フィンの第２のソース／ドレイン領域４２に接続されている）。なお、ゲート８０へのキャパシタンス、および特にゲート導体と導電性ストラップとの間のキャパシタンスを最小化するために、導体７１、７２の高度がゲート８０より上に上げられる。したがって、絶縁層１０とゲート８０の上面１２との間の第１の距離１６は、絶縁層１０と各導体７１、７２の底面１３との間の第２の距離１５よりも短い。上述のとおり、本発明の実施形態は、ソース／ドレイン・ストラップ７１、７２をフィン６０のソース／ドレイン領域４１、４２に電気的に接続するために、導電ビア３１、３２（図３の構造３００参照）または背を高くしたソース／ドレイン領域４１、４２を備えるフィン（図４の構造４００参照）を組み込む。
図２と併せて図３を参照すると、本発明の構造の実施形態３００では、フィン６０ａ〜ｃと、高い位置の導体７１、７２とを電気的に接続するために、ビア３１、３２が、高い位置の導体７１、７２（すなわちソース／ドレイン・ストラップ）と、各フィン６０ａ〜Ｃとの間に延在する。具体的には、各フィン６０について、第１のビア３１がフィンの第１の端部２１と第１の導体７１との間に延在し、第２のビア３２がフィンの第２の端部２２と第２の導体７２との間に延在する。これらのビア３１、３２は、導電性ライニング５４（例えばチタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）など）でライニングされ、導体材料５５（例えば銅（Ｃｕ））で充填されるとよい。フィンと導体との間のビア３１、３２の長さは、フィンより上のゲートの高さ１８を超える、所定の長さとするべきである。現在の加工技術では、ゲート８０の、フィン６０の中央部分２３より上の部分の長さ１８は、通常、フィン６０の高さ１７とほぼ等しい。したがって、ビア３１、３２の所定の長さ１９は、ゲート８０のフィン６０より上の部分の長さ１８、ならびにフィン自体の高さ１７とほぼ等しいか、それらよりも大きいということになる。
図５を参照する。ソース／ドレイン・ストラップ７１、７２をフィン６０に電気的に接続するビア３１、３２を備えた図３の電界効果トランジスタ３００を形成する方法の実施形態は、絶縁層１０上に半導体層（例えばシリコン層）を含むウエハを準備することを含むとよい（５０２）。
平行な半導体フィン６０ａ〜ｃが、従来のリソグラフィ加工技術を使用して、絶縁層１０上の半導体層において形成される（５０４、図６参照）。フィン６０は、チャネル領域に対応する中央部分における高さ幅比が、形成されるＦＥＴの種類に適切となるようにパターン形成される（５０５）。具体的には、トライ・ゲートＦＥＴが形成される場合、後でチャネル領域４３を形成される中央部分２３の高さ幅比が、ほぼ３：２〜２：３の範囲となるように、フィンがパターン形成およびエッチングされるとよい。さらに、フィンの上部に絶縁キャップ（図示せず）を配置して、フィンの上面に誘電体を設けることができ、これは、フィンの側壁のゲート誘電体よりも厚いものとなるであろう。これは、露出しているシリコンを酸化して二酸化ケイ素のキャップを形成することによって形成されてもよく、通常は４ｎｍ〜２０ｎｍの厚さである。ｆｉｎＦＥＴが形成される場合、後でチャネル領域４３が形成される中央部分２３の高さ幅比がほぼ４：１となるように、フィンのパターン形成およびエッチングが行われるとよい。さらに、フィン６０ａ〜ｃは、両端部２１、２２（すなわちソース／ドレイン領域４１、４２）が中央部分２３（すなわちチャネル領域４３）よりも幅広になるようにパターン形成されてもよい（５０６）。例えば、各フィン６０の中央部分２３の幅は、ほぼ３〜４０ｎｍとすることができ、両端部２１、２２における幅は、中央部分２３の３倍以上の幅とすることができる（例えば約９〜２００ｎｍ）。
プロセス５０４でのフィン形成後、各フィンの中央部分２３を横切るゲート８０が形成されるとよく、それによって、チャネル領域４３が覆われる（５０８）。具体的には、薄膜ゲート誘電体層が、各フィンの中央部分の側壁、および任意選択で上面に堆積または成長させられるとよい。次に、ゲート導体が、各フィンの中央部分に交差して延在するように、ゲート誘電体層上に堆積され、リソグラフィ法によってパターン形成されるとよい。さらに、電気的に絶縁する側壁スペーサ８５（例えば、窒化ケイ素または二酸化ケイ素側壁スペーサ）が、従来の側壁スペーサ加工技術を用いてゲート側壁に隣接して形成されるとよい。
プロセス５０８でのゲート形成に続き、さらなるＦＥＴ加工を行うことができる（例えば、ハロ注入（ｈａｌｏ ｉｍｐｌａｎｔａｔｉｏｎ）、ソース／ドレイン・エクステンション注入、ソース／ドレイン注入、フィン・スペーサ形成、ゲート側壁スペーサ形成など）（５０９）。さらに、シリコンまたはシリコン／ゲルマニウムが、フィンの露出している端部に選択的に成長させられるとよく、シリサイド５０（例えばコバルト、白金またはニッケル・シリサイド）が、ゲート導体８０の上面１２、ならびに各フィン６０のソース／ドレイン領域４１、４２の上面および任意選択で側壁に、形成されるとよい（５１０、図７参照）。
従来のデュアル・ダマシン・プロセスを用いて、図３の構造３００の、各端部２１、２２にてフィン６０を横切る高い位置の導体７１、７２（すなわち、金属（例えばＣｕ）ソース／ドレイン・ストラップ）、ならびにソース／ドレイン・ストラップ７１、７２を各フィンのソース／ドレイン領域に電気的に接続するビア３１、３２を形成することができる。具体的には、第１の誘電体層８０１（例えば酸化物層）が、構造体上（すなわちフィン６０およびゲート８０上）に形成（例えば堆積）され、平坦化されるとよい（５１２、図８参照）。次に、第１の誘電体層８０１においてトレンチ９１１、９１２が形成（例えば、リソグラフィ法によってパターン形成およびエッチング）される。これは、第１のトレンチ９１１が、第１の端部２１にてフィン６０を横切り、第２のトレンチ９１２が、第２の端部２２にてフィン６０を横切り、絶縁層１０とゲート８０の上面１２との間の第１の距離１６が、絶縁層１０とトレンチ９１１、９１２の底面１３との間の第２の距離１５よりも短くなるように行われる（５１４〜５１６、図９参照）。トレンチの形成後、対応する２つのビア・ホールが、一方はフィンの第１の端部２１において、他方はフィンの第２の端部２２において各フィン６０に接触するように、ビア・ホール１０１１、１０１２が、トレンチの底面１３において第１の誘電体層８０１を貫いて形成される（５１８、図１０参照）。
続いて、ビア・ホール１０１１、１０１２およびトレンチ９１１、９１２が、導体５５で充填される。さらに具体的には、ビア１０１１、１０１２およびトレンチ９１１、９１２は、導電性ライナ５４（例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）など）でライニングされる（５２０、図１０参照）。ビア・ホール１０１１、１０１２およびトレンチ９１１、９１２がプロセス５２０でライニングされると、電気めっきプロセスを実行して、ライニング済みビア・ホール１０１１、１０１２およびトレンチ９１１、９１２が導体５５（例えば銅（Ｃｕ））で充填されるとよい（５２２）。このようにして、金属ソース／ドレイン・ストラップ７１、７２は、ゲート８０の高度よりも高く形成され、ビア３１、３２によってソース／ドレイン領域４１、４２に電気的に接続される。任意選択で、ゲート電極へのビア（接点）が、これらのプロセス・ステップの間に同時形成されてもよい。
５２２での電気めっきプロセスの後、第１の誘電体層８０１より上から導体材料（例えば、導体５５または導電性ライナ５４）を除去するために、研磨プロセス（例えば化学機械平坦化）が実行される（５２４、図１１参照）。
プロセス５２４で第１の誘電体層８０１から導体材料を除去した後、第２の誘電体層８０２（例えば別の酸化物層）が、第１の誘電体層８０１上および、導体で充填されたトレンチ（すなわちソース／ドレイン・ストラップ７１、７２）上に形成（例えば堆積）されるとよい（５２６、図１２参照）。次に、第２の誘電体層が平坦化され、トランジスタの各端部２１、２２において、さらなるビア９１、９２（すなわちコンタクト・ビア）が、下部の対応するソース／ドレイン・ストラップ７１、７２まで、第２の誘電体層８０２を貫いて形成されるとよい（５２８、図３参照）。同時に、ゲート８０へのコンタクト・ビア９３が、第２の誘電体層８０２を貫いて形成されるとよい（図２参照）。
あるいは、図２と併せて図４を参照し、本発明の電界効果トランジスタ４００では、ビアを使用して高くした導体７１、７２（すなわち高い位置のソース／ドレイン・ストラップ）をフィン６０に電気的に接続する代わりに、ソース／ドレイン領域４１、４２の背を高くする。具体的には、各フィン６０の中央部分２３（すなわちチャネル領域４３）は、フィンの端部２１、２２（すなわちソース／ドレイン領域４１、４２）の第２の高さ１５よりも低い第１の高さ１４を有する。ストラップ７１、７２は、絶縁層１０とゲート８０の上面１２との間の第１の距離１６が、絶縁層１０とソース／ドレイン・ストラップ７１、７２の底面１３との間の第２の距離１５（すなわち端部２１、２２でのフィンの高さ）よりも短くなるよう、背を高くしたソース／ドレイン領域４１、４２上に直接配置される。
例えば、現在の加工技術では、フィン６０の中央部分２３より上のゲート８０の部分の長さ１８は、通常、その中央部分におけるフィンの高さ１４とほぼ等しい。したがって、この実施形態におけるソース／ドレイン領域４１、４２の第２の高さ１５を、チャネル領域４３の第１の高さ１４のほぼ２倍以上として、確実にソース／ドレイン・ストラップ７１、７２がゲート８０の高度より高くなるようにすることができる。なお、高さの増大により生じるソース／ドレイン領域４１、４２における抵抗を減らすために、ソース／ドレイン領域４１、４２のフィン６０の上部９（例えば上半分）は厚いシリサイド５０を含むことができる。
図１３を参照する。背を高くしたソース／ドレイン領域４１、４２を備えた図４の電界効果トランジスタ４００を形成する方法の実施形態は、各フィン６０が、第１の高さ１４と一致する中央部分２３（すなわちチャネル領域４３）と、中央部分２３の両側にある第２の高さ１５の端部２１、２２（すなわちソース／ドレイン領域４１、４２）とを有するように、絶縁層１０上の半導体層から平行な半導体フィン６０を形成することを含むとよい。具体的には、各フィンの中央部分２３は、フィン６０の端部２１、２２の高さよりも低い（例えば約１／２）高さ１４で形成される。
さらに具体的には、絶縁層１０上に、所定の高さ１５（すなわち第２の高さ）を有する半導体層１４６０（例えばシリコン層）を含むウエハが準備される（１３０２、図１４参照）。
半導体層１４６０上にはハード・マスク１４９０が形成される（１３０４）。例えば、半導体層１４９０上に二酸化ケイ素（ＳｉＯ２）層、ＳｉＯ２層上にポリシリコン層、ポリシリコン層上に窒化ケイ素（ＳｉＮ）層を含む多層ハード・マスクが形成可能である。
トレンチまたは開口部１５９１が、ハード・マスク１４９０を貫いてエッチングされ、半導体層１４６０の一部分が露出されるとよい（１３０６、図１５参照）。半導体層１４６０の露出されている表面が酸化され（例えば、ポリ・バッファ局所酸化プロセス（ｐｏｌｙ−ｂｕｆｆｅｒｅｄ ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｐｒｏｃｅｓｓ）を使用して）、半導体層の酸化部分１５９２が形成される（１３０８、図１５参照）。ポリ・バッファ局所酸化プロセス、および特にハード・マスクの種々の層が原因で、酸化部分１５９２は、所定の深度、半導体層１４６０に広がり、外縁部において上向きにテーパ状となる。
半導体層１４６０の酸化部分１５９２は除去され（例えば、ウェット・エッチング、選択的非方向性エッチングなどによって）、該一部分における半導体層１４６０の残りは、他の半導体層１４６０の高さ１５（すなわち第２の高さ）よりも低い（例えばほぼ１／２）縮小された高さ１４（すなわち第１の高さ）になる（１３１０、図１６参照）。上述のとおり、ポリ・バッファ局所酸化プロセスが原因で、酸化部分１５９２は、所定の深度、半導体層に広がり、外縁部において上向きにテーパ状となる。したがって、この酸化部分が除去されると、該一部分における半導体層１４６０の残りは、第１の高さ１４においてほぼ平らな表面を有し、この表面は、外縁部において、第２の高さ１５まで、上向きにテーパ状となる。
酸化部分を半導体層から除去した後、誘電キャップ１４７０（例えば、二酸化ケイ素キャップ、または窒化ケイ素／二酸化ケイ素スタック・キャップ（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ／ｓｉｌｉｃｏｎ ｄｉｏｘｉｄｅ ｓｔａｃｋ ｃａｐ））が形成される（１３１１）。次に、各フィン６０ａ〜ｃの中央部分２３（すなわちチャネル領域）が第１の高さ１４を有し、端部２１、２２（すなわちソース／ドレイン領域４１、４２）が第２の高さ１５を有するように、半導体層１４６０‐キャップ１４７０／ハード・マスク１４９０スタックにおいて平行な複数のフィン６０が形成される（例えば、リソグラフィ法によってパターン形成およびエッチングされる）（１３１２〜１３１３、図１７〜１８参照）。さらにフィンは、チャネル領域４３の高さ幅比が、形成されるＦＥＴの種類に適切となるようにパターン形成される（１３１４）。具体的には、トライ・ゲートＦＥＴが形成される場合、フィン６０は、中央部分２３の高さ幅比がほぼ３：２〜２：３の範囲となるように形成されるとよい。一方、ｆｉｎＦＥＴが形成される場合であれば、フィン６０はチャネル部分２３の高さ幅比がほぼ４：１以上となるように形成されるとよい。さらに、フィン６０ａ〜ｃは、両端部２１、２２（すなわちソース／ドレイン領域４１、４２）が中央部分２３（すなわちチャネル領域４３）よりも幅広になるようにパターン形成およびエッチングされるとよい（１３１５）。例えば、各フィン６０の中央部分２３の幅は、約３〜４０ｎｍとすることができ、両端部２１、２２での幅は、中央部分２３の３倍以上の幅とすることができる（例えばほぼ９〜２００ｎｍ）。任意選択で、誘電キャップ１４７０は、特にトライ・ゲートＦＥＴが形成される場合、フィンより上から除去可能である。
プロセス１３１２でのフィン形成後、各フィン６０の中央部分２３を横切るゲート８０が形成されるとよく、それによって、チャネル領域４３が覆われる（１３１６、図１９参照）。具体的には、薄膜ゲート誘電体層が、各フィンの中央部分の両側壁、および任意選択で上面に堆積または成長させられるとよい。次に、ゲート導体が、各フィンの中央部分に交差して延在するように、ゲート誘電体層上に堆積され、リソグラフィ法によってパターン形成されるとよい。さらに、電気的に絶縁する側壁スペーサ８５（例えば、窒化ケイ素または二酸化ケイ素側壁スペーサ）が、ゲート側壁に隣接して形成されるとよい。
ゲート８０が形成されると、素子の設計要件に従い、種々のスペーサ、エクステンションおよびハロ・イオン注入（ｈａｌｏ ｉｏｎ−ｉｍｐｌａｎｔ）が実行される（１３１７）。さらに、選択的にシリコンまたはシリコン／ゲルマニウムがフィンの露出している端部に形成されるとよく、シリサイド５０が、フィン端部の表面およびゲート８０の上面１２に形成されるとよい（１３１８）。
プロセス１３１８でシリサイド５０が形成された後、第１の誘電体層２００１（例えば酸化物層）が、フィンおよびゲート上に形成（例えば堆積）され、続いて平坦化され（例えば、化学機械平坦化プロセスを使用して）、ハード・マスク１４９０を露出させるとよい（１３２０〜１３２２、図２０参照）。露出しているハード・マスク１４９０の残りは、選択的に除去されて、フィン６０の端部２１、２２にあるソース／ドレイン領域４１、４２を露出させるとよく、その一方で、各フィン６０の中央２３のゲート８０上に第１の誘電体層２００１を残すとよい（１３２４、図２１参照）。
シリサイド５０（例えば、コバルト、白金またはニッケル・シリサイド）が、フィンそれぞれの露出しているソース／ドレイン領域４１、４２の上部９で形成されるとよい。ソース／ドレイン領域４１、４２の高さを増すことにより生じる抵抗を減らすために、厚いシリサイド５０が形成されるとよい。例えば、シリサイド５０を、ソース／ドレイン領域の上半分全体を構成するよう形成することができる（１３２８、図２２参照）。
続いて、導体７１、７２（すなわちソース／ドレイン・ストラップ）が、露出しているソース／ドレイン領域４１、４２、およびフィン６０間の第１の誘電体層２００１に交差して形成される（１３３０、図２４参照）。これらソース／ドレイン・ストラップ７１、７２は、導体材料（例えばタングステン（Ｗ））のブランケット層をソース／ドレイン領域４１、４２上に堆積させることによって形成可能である。導体材料は、両端部２１、２２にて各フィン６０を横切るソース／ドレイン・ストラップ（すなわち、第１の端部２１における第１のストラップ７１、および第２の端部２２における第２のストラップ７２）が形成されるよう、リソグラフィ法によってパターン形成およびエッチングされるとよい。ソース／ドレイン・ストラップ７１、７２はソース／ドレイン領域４１、４２と接触し、ソース／ドレイン領域４１、４２はゲート８０と同じ高さかそれより高いため、金属ソース／ドレイン・ストラップ７１、７２はゲート８０の高度より上に形成される。
あるいは、ダマシン・ストラップ・プロセスを使用してストラップ７１、７２が形成されてもよい。当該のダマシン・ストラップ・プロセスの間、ウエハの表面にさらなる誘電体層が形成され、トレンチが、シリサイド化したフィンの少なくとも上部を露出させるのに十分な深さまで、パターン形成およびエッチングされ、トレンチを充填するよう導体が堆積させられる（例えば、ＣＶＤタングステン、または電気めっき銅）。次に、ＣＭＰまたはその他の平坦化プロセスを使用して、すでに形成されているトレンチを導体が充填したままとなる部分を除いて、ウエハの上面から導体が除去される。
プロセス１３３０でソース／ドレイン・ストラップが形成された後、構造物上（すなわち、ストラップ上、フィンの露出されている領域上、第１の誘電体層上など）に第２の誘電体層２００２が形成（例えば、堆積および平坦化）されるとよい（１３３２、図２４参照）。続いて、ビア（すなわちコンタクト・ビア９１、９２、９３）が、ソース／ドレイン・ストラップ７１、７２、ならびにそれより下のゲート８０まで、第２の誘電体層２００２を貫いて形成される（１３３４、図２および４参照）。
したがって、上記では、マルチ・フィン電界効果トランジスタ構造（例えばマルチ・フィン・デュアル・ゲートＦＥＴまたはトライ・ゲートＦＥＴ）の実施形態および複数フィンのソース／ドレイン領域の低抵抗ストラッピングを提供する一方で、さらにストラップの高度をゲートの高度より上に上げることによってゲートへの低キャパシタンスを維持する方法が開示された。本発明の構造の実施形態は、ソース／ドレイン・ストラップを各フィンのソース／ドレイン領域に電気的に接続するために、導電ビアまたは背を高くしたソース／ドレイン領域を組み込む。本発明の構造は、キャパシタンスの低減をもたらし、その結果、ｆｉｎＦＥＴまたはトライ・ゲート回路の動作電力の低下、回路遅延の軽減および回路速度の増大をもたらす。これらの利点は、マイクロプロセッサ、メモリ、ＡＳＩＣ、アナログ、デジタル信号プロセッサ、およびその他大規模集積回路用途において実現することができる。
具体的な実施形態の前述の説明は、他者が現在の知識を応用することによって、上記の具体的な実施形態を、上位概念から逸脱することなく種々の用途向けに容易に修正することまたは適応させること、あるいはその両方ができるよう、本発明の一般的性質を十分に明らかにする。そのため、このような適応および修正は、開示された実施形態の等価物の意図および範囲内に含まれるべきであり、含まれるものとする。当然ながら、本願明細書において採用された表現及び用語は、説明を目的としており、制限を目的とするものではない。したがって、当業者には当然ながら、本願明細書で説明した本発明の実施形態は、添付の特許請求の範囲の意図および範囲内で、修正を加えて実践することができる。

Claims (7)

  1. 絶縁層と、
    前記絶縁層上の平行な複数の半導体フィンであって、それぞれ、ソース／ドレイン領域と、前記ソース／ドレイン領域間のチャネル領域とを含む、前記半導体フィンと、
    前記半導体フィンそれぞれの前記チャネル領域を覆うゲートと、
    端部において、前記半導体フィンそれぞれを横切り前記半導体フィンそれぞれに電気的に接続されている導体と、を備え、
    前記導体は、前記ソース／ドレイン領域の抵抗を低減する金属ストラップを含み、
    前記絶縁層と前記ゲートの上面との間の第１の距離が、前記絶縁層と前記導体の底面との間の第２の距離より短く、
    前記絶縁層から前記チャネル領域の上面までの第１の高さが、前記絶縁層から前記ソース／ドレイン領域の上面までの第２の高さより低く、
    前記ソース／ドレイン領域は、前記チャネル領域に対向する側面が、前記絶縁層から垂直方向に離れるにしたがって当該絶縁層に平行な方向に当該チャネル領域から離れるように構成されている、
    電界効果トランジスタ。
  2. 前記導体の含む前記金属ストラップは銅ストラップおよびタングステン・ストラップのうちの１つを含む、請求項１に記載の電界効果トランジスタ。
  3. 第２の端部において、前記半導体フィンそれぞれを横切り前記半導体フィンそれぞれに電気的に接続されている、第２の導体をさらに含む、請求項１に記載の電界効果トランジスタ。
  4. 前記半導体フィンそれぞれにおいて、前記ソース／ドレイン領域は前記チャネル領域よりも幅が広い、請求項１に記載の電界効果トランジスタ。
  5. 前記第２の高さは前記第１の高さのほぼ２倍である、請求項１に記載の電界効果トランジスタ。
  6. 前記ソース／ドレイン領域において、前記半導体フィンそれぞれの上部がシリサイドを含む、請求項１に記載の電界効果トランジスタ。
  7. 前記ソース／ドレイン領域において、前記半導体フィンそれぞれの上半分がシリサイドを含む、請求項１に記載の電界効果トランジスタ。
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