JP2010118481A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】ゲート電極のミスアライメントに起因してトランジスタのオン電流が変動することを抑制する。
【解決手段】この半導体装置は、第１トランジスタ２００、第２トランジスタ３００、第１配線４１０、第２配線４２０、及び第１ゲート電極１２０を備えている。第１ゲート電極１２０は、第１トランジスタ２００及び第２トランジスタ３００のゲート電極であって、第１チャネル領域２２５上及び第２チャネル領域３２５上を直線状に延伸している。そして、第１トランジスタ２００の第１ソース２１０は、第１ゲート電極１２０を介して第２トランジスタ３００の第２ソース３１０の反対側に位置しており、第１トランジスタ２００の第１ドレイン２２０は、第１ゲート電極１２０を介して第２トランジスタ３００の第２ドレイン３２０の反対側に位置している。
【選択図】図１

Description

本発明は、ゲート電極のミスアライメントに起因してトランジスタのオン電流が変動することを抑制できる半導体装置及び半導体装置の製造方法に関する。
半導体装置におけるトランジスタの形状には、例えば特許文献１，２及び非特許文献１に記載されているように、様々な工夫が施されている。
また、近年はフィン状の半導体層を用いたトランジスタ、いわゆるＦｉｎ−ＦＥＴ（Field Effect Transistor）の開発が進められている。例えば特許文献３には、フィンの長辺をｘ方向として短辺をｙ方向とした場合に、フィンのｙ方向の幅が３段階に変化したトランジスタが開示されている。このトランジスタにおいて、フィンのｙ方向の幅は、チャネル領域、ソース及びドレインエクステンション領域、ソース及びドレイン領域の順に幅が広くなっている。また特許文献４には、絶縁膜上に並置された複数のフィンと、フィンの中央部の両側面にゲート絶縁膜を介して設けられたゲート電極と、ゲート電極の両側に位置するフィン部分間を相互接続する半導体層を有するトランジスタが開示されている。ゲート電極の両側に位置するフィン部分及び半導体層は、不純物が導入されることによりソース及びドレイン層を形成している。
特開平３−２７８５７９号公報 特開２００５−２４３９２８号公報 特開２００５−８６０２４号公報 特開２００６−２６９９７５号公報 "Mis-match Characterization of 1.8V and 3.3V Devices in 0.18μm Mixed Signal CMOS Technology",Ta-Hsun Yeh 他４名,Proc. IEEE 2001 Int. Conference on Microelectronic Test Structure, Vol 14, March 2001
トランジスタのゲート電極がミスアライメントした場合、ソース領域及びドレイン領域のいずれか一方が大きくなり、他方が小さくなる。この場合、トランジスタの寄生抵抗が変動し、トランジスタのオン電流値が変動してしまう。
本発明によれば、第１ソース、第１チャネル領域、及び第１ドレインを有する第１トランジスタと、
第２ソース、第２チャネル領域、及び第２ドレインを有する第２トランジスタと、
第１プラグを介して前記第１ソースに接続し、かつ第２プラグを介して前記第２ソースに接続する第１配線と、
第３プラグを介して前記第１ドレインに接続し、かつ第４プラグを介して前記第２ドレインに接続する第２配線と、
前記第１トランジスタ及び前記第２トランジスタのゲート電極であって、前記第１チャネル領域上及び前記第２チャネル領域上を直線状に延伸する第１ゲート電極と、
を備え、
前記第１ソースは、前記第１ゲート電極を介して前記第２ソースの反対側に位置しており、前記第１ドレインは、前記第１ゲート電極を介して前記第２ドレインの反対側に位置している半導体装置が提供される。
本発明によれば、第１ゲート電極は、第１トランジスタの第１チャネル領域上及び第２トランジスタの第２チャネル領域上を直線状に延伸している。また、第１配線は第１ソース及び第２ソースの双方に接続しており、第２配線は第１ドレイン及び第２ドレインの双方に接続している。このため、第１トランジスタ及び第２トランジスタは、見かけ上一つのトランジスタとして駆動する。一方、第１トランジスタの第１ソースは第１ゲート電極を介して第２トランジスタの第２ソースの反対側に位置しており、第１ドレインは、第１ゲート電極を介して第２ドレインの反対側に位置している。このため、第１ゲート電極にミスアライメントが生じても、第１ソースの第１プラグから第１チャネル領域までの距離と、第２ソースの第２プラグから第２チャネル領域までの距離の和は変動せず、かつ第１ドレインの第３プラグから第１チャネル領域までの距離と、第２ドレインの第４プラグから第２チャネル領域までの距離の和は変動しない。従って、第１ゲート電極のミスアライメントが生じても、ソース及びドレインの寄生抵抗が変動することが抑制され、この結果、トランジスタのオン電流が変動することが抑制される。
本発明によれば、第１トランジスタが形成される第１素子形成領域及び第２トランジスタが形成される第２素子形成領域を互いに分離する工程と、
前記第１素子形成領域及び前記第２素子形成領域に、第１トランジスタのゲート電極及び第２トランジスタのゲート電極を一本の直線状の第１ゲート電極として形成する工程と、
前記第１ゲート電極をマスクとして前記第１素子形成領域及び前記第２素子形成領域に不純物を導入することにより、前記第１トランジスタの第１ソース及び第１ドレイン、並びに前記第２トランジスタの第２ソース及び第２ドレインを形成する工程と、
第１プラグを介して前記第１ソースに接続し、かつ第２プラグを介して前記第２ソースに接続する第１配線を形成する工程と、
第３プラグを介して前記第１ドレインに接続し、かつ第４プラグを介して前記第２ドレインに接続する第２配線を形成する工程と、
を備え、
前記第１配線及び前記第２配線を形成する工程において、前記第１ソースを、前記第１ゲート電極を介して前記第２ソースの反対側に位置させ、かつ前記第１ドレインを、前記第１ゲート電極を介して前記第２ドレインの反対側に位置させる半導体装置の製造方法が提供される。
本発明によれば、ゲート電極のミスアライメントに起因してトランジスタのオン電流が変動することを抑制できる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、第１の実施形態にかかる半導体装置の構成を示す平面図である。図２は図１に示した半導体装置の斜視図であり、図３は図１のＡ−Ａ´断面図であり、図４は図１のＢ−Ｂ´断面図であり、図５は図１のＣ−Ｃ´断面図である。この半導体装置は、第１トランジスタ２００、第２トランジスタ３００、第１配線４１０、第２配線４２０、及び第１ゲート電極１２０を備えている。第１トランジスタ２００及び第２トランジスタ３００は、例えばｎ型トランジスタであるが、ｐ型トランジスタであってもよい。
第１トランジスタ２００は、第１ソース２１０、第１チャネル領域２２５、及び第１ドレイン２２０を有しており、第２トランジスタ３００は第２ソース３１０、第２チャネル領域３２５、及び第２ドレイン３２０を有している。第１配線４１０は、第１プラグ２３０を介して第１ソース２１０に接続し、かつ第２プラグ３３０を介して第２ソース３１０に接続する。第２配線４２０は、第３プラグ２４０を介して第１ドレイン２２０に接続し、かつ第４プラグ３４０を介して第２ドレイン３２０に接続する。第１ゲート電極１２０は、第１トランジスタ２００及び第２トランジスタ３００のゲート電極であって、第１チャネル領域２２５上及び第２チャネル領域３２５上を直線状に延伸している。そして、第１ソース２１０は、第１ゲート電極１２０を介して第２ソース３１０の反対側に位置しており、第１ドレイン２２０は、第１ゲート電極１２０を介して第２ドレイン３２０の反対側に位置している。
本実施形態において、半導体装置はフィン状の第１半導体層２５０及び第２半導体層３５０を備えている。第１トランジスタ２００の第１ソース２１０、第１チャネル領域２２５、及び第１ドレイン２２０は第１半導体層２５０に形成されており、第２トランジスタ３００の第２ソース３１０、第２チャネル領域３２５、及び第２ドレイン３２０は第２半導体層３５０に形成されている。第１半導体層２５０は、第１プラグ２３０及び第３プラグ２４０が接続している部分の周囲が他の部分より太くなっており、第２半導体層３５０は、第２プラグ３３０及び第４プラグ３４０が接続している部分の周囲が他の部分より太くなっている。すなわち第１半導体層２５０は、第１チャネル領域２２５及びその周囲で幅が小さくなっており、第１チャネル領域２２５の周囲で第１ソース２１０及び第１ドレイン２２０の抵抗値が大きくなっている。また第２半導体層３５０は、第２チャネル領域３２５及びその周囲で幅が小さくなっており、第２チャネル領域３２５の周囲で第２ソース３１０及び第２ドレイン３２０の抵抗値が大きくなっている。
第１トランジスタ２００及び第２トランジスタ３００の間には素子が形成されていない。また平面視において、第１トランジスタ２００の形状は、第２トランジスタ３００の形状と略同一である。第１トランジスタ２００及び第２トランジスタ３００は、それぞれ第１ゲート電極１２０を基準として線対称な形状を有している。また第１ゲート電極１２０の幅は１００ｎｍ以下である。
第１配線４１０と第２配線４２０は、互いに異なる配線層に形成されている。本実施形態では、第１配線４１０が第１ゲート電極１２０のすぐ上の配線層に形成されており、第２配線４２０が第１配線４１０のすぐ上の配線層に形成されている。そして平面視において、第１配線４１０及び第２配線４２０は、いずれも第１トランジスタ２００、第２トランジスタ３００、及びこれらに挟まれた領域のいずれかと重なっている。なお、図１において第１配線４１０と第２配線４２０の太さは、第１プラグ２３０等を図示するために第１ゲート電極１２０より細くなっているが、第１ゲート電極１２０の太さ以上であっても良い。
次に、図１〜図５に示した半導体装置の製造方法について説明する。まず、基板１０上に半導体層を形成し、半導体層を選択的に除去する。基板１０は、例えば半導体基板上に絶縁層を形成したものである。これにより、基板１０上には、第１素子形成領域としての第１半導体層２５０及び第２素子形成領域としての第２半導体層３５０が形成される。第１半導体層２５０及び第２半導体層３５０は互いに分離している。次いで、第１半導体層２５０及び第２半導体層３５０にゲート絶縁膜（図示せず）を形成する。
次いで、ゲート絶縁膜上に第１ゲート電極となる膜を形成し、この膜を選択的に除去する。これにより、第１ゲート電極１２０が形成される。第１ゲート電極１２０はポリシリコンゲート電極であっても良いし、メタルゲート電極であってもよい。なお第１ゲート電極１２０の形成方法は、上記した方法に限定されない。
次いで、第１ゲート電極１２０をマスクとして第１半導体層２５０及び第２半導体層３５０に不純物をイオン注入する。これにより、第１トランジスタの第１ソース２１０及び第１ドレイン２２０、並びに第２トランジスタの第２ソース３１０及び第２ドレイン３２０が形成される。
なお、第１ソース２１０、第１ドレイン２２０、第２ソース３１０、及び第２ドレイン３２０を形成する前に、第１半導体層２５０及び第２半導体層３５０にソース及びドレインのエクステンション領域を形成しても良い。この場合、エクステンション領域を形成した後、第１ソース２１０、第１ドレイン２２０、第２ソース３１０、及び第２ドレイン３２０を形成する前に、第１ゲート電極１２０の側壁にサイドウォールを形成しても良い。
次いで、基板１０上、第１半導体層２５０、第２半導体層３５０、及び第１ゲート電極１２０上に層間絶縁層５００を形成する。次いで層間絶縁層５００にプラグを埋め込むための開口を形成し、この開口内にプラグを埋め込む。これにより、第１プラグ２３０、第２プラグ３３０、第３プラグ２４０の一部、及び第４プラグ３４０の一部が形成される。
次いで、絶縁層５００上に配線絶縁層５１０を形成する。次いで、配線絶縁層５１０に溝及び開口を形成し、この溝及び開口内に導電体（例えば銅）を埋め込む。これにより、第１配線４１０、第３プラグ２４０の一部、及び第４プラグ３４０の一部が形成される。
次いで、配線絶縁層５１０上に層間絶縁層５２０を形成し、層間絶縁層５２０に第３プラグ２４０の一部、及び第４プラグ３４０の一部を埋め込む。これにより、第３プラグ２４０及び第４プラグ３４０の残りの部分が形成される。次いで、層間絶縁層５２０上に配線絶縁層５３０を形成する。次いで、配線絶縁層５３０に溝を形成し、この溝内に導電体（例えば銅）を埋め込む。これにより、第２配線４２０が形成される。
次に、本実施形態の作用及び効果について、図６および図７を用いて説明する。第１ゲート電極１２０は、第１トランジスタ２００の第１チャネル領域２２５上及び第２トランジスタ３００の第２チャネル領域３２５上を直線状に延伸している。また、第１配線４１０は第１トランジスタ２００の第１ソース２１０及び第２トランジスタの第２ソース３１０の双方に接続しており、第２配線４２０は第１トランジスタ２００の第１ドレイン２２０及び第２トランジスタ３００の第２ドレイン３２０の双方に接続している。このため、第１トランジスタ２００及び第２トランジスタ３００は、見かけ上一つのトランジスタとして駆動する。
図６は、第１ゲート電極１２０がミスアライメントした場合を示す平面図である。上記したように、第１トランジスタ２００の第１ソース２１０は第１ゲート電極１２０を介して第２トランジスタ３００の第２ソース３１０の反対側に位置しており、第１トランジスタ２００の第１ドレイン２２０は、第１ゲート電極１２０を介して第２ドレイン３２０の反対側に位置している。このため、図６に示すように第１ゲート電極１２０にミスアライメントが生じても、第１ソース２１０の第１プラグ２３０から第１チャネル領域２２５までの距離と、第２ソース３１０の第２プラグ３３０から第２チャネル領域３２５までの距離の和は変動せず、かつ第１ドレイン２２０の第３プラグ２４０から第１チャネル領域２２５までの距離と、第２ドレイン３２０の第４プラグ３４０から第２チャネル領域３２５までの距離の和は変動しない。従って、第１ゲート電極１２０のミスアライメントが生じても、ソース及びドレインの寄生抵抗が変動することが抑制され、この結果、トランジスタのオン電流が変動することが抑制される。
図７は、本実施形態の効果をシミュレーションした結果を示すグラフである。このグラフにおいて、横軸は第１ゲート電極１２０のミスアライメント量（ｎｍ）であり、縦軸はトランジスタのオン電流量である。また第１トランジスタ２００及び第２トランジスタ３００は、ｎ型トランジスタとしてシミュレーションした。比較例としては、第１トランジスタ２００及び第２トランジスタ３００それぞれを単独で駆動させた場合を用いた。このグラフから、本実施形態によりトランジスタのオン電流の変動が抑制されることがわかる。
上記した効果は、平面視において第１トランジスタ２００の形状と第２トランジスタ３００の形状が略同一である場合、特に顕著になる。また半導体装置が微細化して第１ゲート電極１２０の幅が１００ｎｍ以下になった場合、及び第１トランジスタ２００及び第２トランジスタ３００がフィン状の第１半導体層２５０及び第２半導体層３５０に形成されている場合それぞれにおいて、トランジスタのソース抵抗及びドレイン抵抗は大きくなるため、上記した効果は顕著になる。
また、例えば特許文献１及び特許文献２に記載されているようにゲート電極が途中で折れ曲がっている場合、トランジスタの微細化が進むと、光近接効果によってこの折れ曲がり部分が丸まってしまい、トランジスタの特性が劣化してしまう。これに対して本実施形態では第１ゲート電極１２０は直線状であるため、光近接効果の影響を受けにくく、この結果、トランジスタの微細化が進んでもトランジスタの特性は劣化しにくい。
また、第１トランジスタ２００が第２トランジスタ３００の隣に位置しており、これらの間に素子が形成されていない場合は、第１ソース２１０、第１ドレイン２２０、第２ソース３１０、及び第２ドレイン３２０相互間で抵抗の大きさがばらつくことを抑制できるため、トランジスタのオン電流が変動することがさらに抑制される。
また、第１配線４１０と第２配線４２０は、互いに異なる配線層に形成されているため、平面視において、第１配線４１０及び第２配線４２０のいずれも第１トランジスタ２００、第２トランジスタ３００、及びこれらに挟まれた領域と重ねることができる。従って、半導体装置を小型化することができる。
図８は、第２の実施形態にかかる半導体装置の平面図である。図９は図８のＡ−Ａ´断面図であり、図１０は図８のＢ−Ｂ´断面図である。本実施形態にかかる半導体装置は、第１トランジスタ２００及び第２トランジスタ３００が半導体基板である基板１０に形成されている点、並びに第１トランジスタ２００が形成されている第１素子形成領域及び第２トランジスタ３００が形成されている第２素子形成領域が素子分離膜２０によって相互に分離されている点を除いて第１の実施形態と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
図１１は、第３の実施形態にかかる半導体装置の平面図である。この半導体装置は、第１トランジスタ２００と第２トランジスタ３００の間に、第３トランジスタ６００が形成されている点を除いて、第１の実施形態と同様の構成である。第３トランジスタ６００は、第１トランジスタ２００及び第２トランジスタ３００と同様に、フィン状の半導体層６５０を用いて形成されている。
本実施形態によっても、第１の実施形態と同様の作用により、ソース及びドレインの寄生抵抗が変動することが抑制され、この結果、トランジスタのオン電流が変動することが抑制される。ただし本図に示す例では、トランジスタは奇数個であるが、偶数個であるときのほうが、上記した効果が顕著になる。
図１２は、第４の実施形態にかかる半導体装置の平面図である。この半導体装置は、以下の点を除いて、第１の実施形態にかかる半導体装置と同様の構成である。
第１トランジスタ２００は、第３チャネル領域２６５及び第３ソース２６０を有している。第３チャネル領域２６５は、第１ドレイン２２０を挟んで第１チャネル領域２２５の反対側に位置しており、第３ソース２６０は、第３チャネル領域２６５を挟んで第１ドレイン２２０の反対側に位置している。
第２トランジスタ３００は、第４チャネル領域３６５及び第３ドレイン３６０を有している。第４チャネル領域３６５は、第２ソース３１０を挟んで第２チャネル領域３２５の反対側に位置しており、第３ドレイン３６０は、第４チャネル領域３６５を挟んで第２ソース３１０の反対側に位置している。
また、第１トランジスタ２００及び第２トランジスタ３００は、第２ゲート電極１４０を有している。第２ゲート電極１４０は、第３チャネル領域２６５上及び第４チャネル領域３６５上を、第１ゲート電極１２０と平行な方向に直線状に延伸している。第１ゲート電極１２０と第２ゲート電極１４０の間隔Ｗは、例えば１００ｎｍ以下である。
また第１配線４１０は第５プラグ２７０を介して第３ソース２６０に接続しており、第２配線４２０は第６プラグ３７０を介して第３ドレイン３６０に接続している。第５プラグ２７０の構成は第１プラグ２３０と同様の構成であり、第６プラグ３７０の構成は第４プラグ３４０と同様の構成である。
本実施形態にかかる半導体装置の製造方法は、以下のとおり、第１ゲート電極１２０及び第２ゲート電極１４０を形成する工程の詳細を除いて、第１の実施形態にかかる半導体装置の製造方法と同様である。
すなわち第１ゲート電極１２０を形成する工程において第２ゲート電極１４０が形成される。また、第１ソース２１０、第１ドレイン２２０、第２ソース３１０、及び第２ドレイン３２０を形成する工程において、第１素子形成領域である第１半導体層２５０に第３ソース２６０が形成され、かつ第２素子形成領域である第２半導体層３５０に第３ドレイン３６０が形成される。また第１プラグ２３０を形成する工程において第５プラグ２７０が形成され、第４プラグ３４０を形成する工程において第６プラグ３７０が形成される。さらに、第１配線４１０を形成する工程において、第１配線４１０を、第５プラグ２７０を介して第３ソース２６０に接続し、第２配線４２０を形成する工程において、第２配線４２０を、第６プラグ３７０を介して第３ドレイン３６０に接続する。
図１３、図１４、及び図１５は、本実施形態において第１ゲート電極１２０及び第２ゲート電極１４０を形成する方法の詳細を示す断面図であり、図１２のＡ−Ａ´断面図に対応している。本実施形態において、第１ゲート電極１２０及び第２ゲート電極１４０は、ダブルパターニングを用いて形成される。すなわち第１ゲート電極１２０及び第２ゲート電極１４０を形成する工程は、第１ゲート電極１２０を形成するための第１露光工程と、第２ゲート電極１４０を形成するための第２露光工程を有する。
まず図１３に示すように、第１ゲート電極１２０及び第２ゲート電極１４０となる膜１６０を形成し、さらに膜１６０上にレジスト膜５０を形成する。レジスト膜５０は、例えばネガ型である。次いで、レジスト膜５０に第１レチクル（図示せず）を用いて第１露光を行い、レジスト膜５０のうち第１ゲート電極１２０となる領域の上に位置する第１マスク領域５２を変質させる。
次いで図１４に示すように、レジスト膜５０に第２レチクル（図示せず）を用いて第２露光を行い、レジスト膜５０のうち第２ゲート電極１４０となる領域の上に位置する第２マスク領域５４を変質させる。
その後、図１５に示すようにレジスト膜５０を現像する。これにより、レジスト膜５０は第１マスク領域５２及び第２マスク領域５４を除いて除去される。次いで、レジスト膜５０の第１マスク領域５２及び第２マスク領域５４をマスクとして、膜１６０をエッチングする。これにより、膜１６０は選択的に除去され、第１ゲート電極１２０及び第２ゲート電極１４０が形成される。その後、レジスト膜５０の第１マスク領域５２及び第２マスク領域５４を除去する。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１ゲート電極１２０と第２ゲート電極１４０が直線状であり、かつ互いに平行であるため、第１ゲート電極１２０と第２ゲート電極１４０を形成するときに、ダブルパターニングを用いることができる。従って、トランジスタを微細化して第１ゲート電極１２０と第２ゲート電極１４０の間隔を狭く（例えば１００ｎｍ以下）にすることができる。
なお、ダブルパターニングは上記した手法に限定されず、露光、現像、及びエッチングを２回ずつ行うことにより第１ゲート電極１２０と第２ゲート電極１４０を形成しても良い。また、レジスト膜５０としてはポジ型のレジストを用いても良い。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
第１の実施形態にかかる半導体装置の構成を示す平面図である。 図１に示した半導体装置の斜視図である。 図１のＡ−Ａ´断面図である。 図１のＢ−Ｂ´断面図である。 図１のＣ−Ｃ´断面図である。 第１ゲート電極がミスアライメントした場合を示す平面図である。 本実施形態の効果をシミュレーションした結果を示すグラフである。 第２の実施形態にかかる半導体装置の平面図である。 図８のＡ−Ａ´断面図である。 図８のＢ−Ｂ´断面図である。 第３の実施形態にかかる半導体装置の平面図である。 第４の実施形態にかかる半導体装置の平面図である。 第１ゲート電極及び第２ゲート電極を形成する方法の詳細を示す断面図である。 第１ゲート電極及び第２ゲート電極を形成する方法の詳細を示す断面図である。 第１ゲート電極及び第２ゲート電極を形成する方法の詳細を示す断面図である。
符号の説明
１０ 基板
２０ 素子分離膜
５０ レジスト膜
５２ 第１マスク領域
５４ 第２マスク領域
１２０ 第１ゲート電極
１４０ 第２ゲート電極
１６０ 膜
２００ 第１トランジスタ
２１０ 第１ソース
２２０ 第１ドレイン
２２５ 第１チャネル領域
２３０ 第１プラグ
２４０ 第３プラグ
２５０ 第１半導体層
２６０ 第３ソース
２６５ 第３チャネル領域
２７０ 第５プラグ
３００ 第２トランジスタ
３１０ 第２ソース
３２０ 第２ドレイン
３２５ 第２チャネル領域
３３０ 第２プラグ
３４０ 第４プラグ
３５０ 第２半導体層
３６０ 第３ドレイン
３６５ 第４チャネル領域
３７０ 第６プラグ
４１０ 第１配線
４２０ 第２配線
５００ 層間絶縁層
５１０ 配線絶縁層
５２０ 層間絶縁層
５３０ 配線絶縁層
６００ 第３トランジスタ
６５０ 半導体層

Claims (10)

  1. 第１ソース、第１チャネル領域、及び第１ドレインを有する第１トランジスタと、
    第２ソース、第２チャネル領域、及び第２ドレインを有する第２トランジスタと、
    第１プラグを介して前記第１ソースに接続し、かつ第２プラグを介して前記第２ソースに接続する第１配線と、
    第３プラグを介して前記第１ドレインに接続し、かつ第４プラグを介して前記第２ドレインに接続する第２配線と、
    前記第１トランジスタ及び前記第２トランジスタのゲート電極であって、前記第１チャネル領域上及び前記第２チャネル領域上を直線状に延伸する第１ゲート電極と、
    を備え、
    前記第１ソースは、前記第１ゲート電極を介して前記第２ソースの反対側に位置しており、前記第１ドレインは、前記第１ゲート電極を介して前記第２ドレインの反対側に位置している半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１トランジスタ及び前記第２トランジスタの間には素子が形成されていない半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    平面視において、前記第１トランジスタの形状は、前記第２トランジスタの形状と略同一である半導体装置。
  4. 請求項１〜３のいずれか一つに記載の半導体装置において、
    前記第１配線と前記第２配線は、互いに異なる配線層に形成されている半導体装置。
  5. 請求項１〜４のいずれか一つに記載の半導体装置において、
    前記第１ゲート電極の幅は１００ｎｍ以下である半導体装置。
  6. 請求項１〜５のいずれかひとつに記載の半導体装置において、
    前記第１トランジスタは、
    前記第１ドレインを挟んで前記第１チャネル領域の反対側に位置する第３チャネル領域と、
    前記第３チャネル領域を挟んで前記第１ドレインの反対側に位置する第３ソースと、
    を有し、
    前記第２トランジスタは、
    前記第２ソースを挟んで前記第２チャネル領域の反対側に位置する第４チャネル領域と、
    前記第４チャネル領域を挟んで前記第２ソースの反対側に位置する第３ドレインと、
    を有し、
    さらに、前記第１トランジスタ及び前記第２トランジスタの第２のゲート電極であって、前記第３チャネル領域上及び前記第４チャネル領域上を、前記第１ゲート電極と平行な方向に直線状に延伸する第２ゲート電極と、
    を備え、
    前記第１配線は第５プラグを介して前記第３ソースに接続し、
    前記第２配線は第６プラグを介して前記第３ドレインに接続している半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１ゲート電極と前記第２ゲート電極の間隔は１００ｎｍ以下である半導体装置。
  8. 請求項１〜７のいずれか一つに記載の半導体装置において、
    フィン状の第１半導体層及び第２半導体層を備え、
    前記第１トランジスタの前記第１ソース、前記第１チャネル領域、及び前記第１ドレインは前記第１半導体層に形成され、
    前記第２トランジスタの前記第２ソース、前記第２チャネル領域、及び前記第２ドレインは前記第２半導体層に形成されている半導体装置。
  9. 第１トランジスタが形成される第１素子形成領域及び第２トランジスタが形成される第２素子形成領域を互いに分離する工程と、
    前記第１素子形成領域、及び前記第２素子形成領域に、第１トランジスタのゲート電極及び第２トランジスタのゲート電極を一本の直線状の第１ゲート電極として形成する工程と、
    前記第１ゲート電極をマスクとして前記第１素子形成領域及び前記第２素子形成領域に不純物を導入することにより、前記第１トランジスタの第１ソース及び第１ドレイン、並びに前記第２トランジスタの第２ソース及び第２ドレインを形成する工程と、
    第１プラグを介して前記第１ソースに接続し、かつ第２プラグを介して前記第２ソースに接続する第１配線を形成する工程と、
    第３プラグを介して前記第１ドレインに接続し、かつ第４プラグを介して前記第２ドレインに接続する第２配線を形成する工程と、
    を備え、
    前記第１配線及び前記第２配線を形成する工程において、前記第１ソースを、前記第１ゲート電極を介して前記第２ソースの反対側に位置させ、かつ前記第１ドレインを、前記第１ゲート電極を介して前記第２ドレインの反対側に位置させる半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記第１ゲート電極を形成する工程において、前記第１素子形成領域及び前記第２素子形成領域に、前記第１ゲート電極と平行に延伸する第２ゲート電極を形成し、
    前記第１ソース、前記第１ドレイン、前記第２ソース、及び前記第２ドレインを形成する工程において、前記第１素子形成領域に、前記第２ゲート電極を挟んで前記第１ドレインの反対側に位置する第３ソースを形成し、かつ前記第２素子形成領域に、前記第２ゲート電極を挟んで前記第２ソースの反対側に位置する第３ドレインを形成し、
    前記第１配線を形成する工程において、前記第１配線を、第５プラグを介して前記第３ソースに接続し、
    前記第２配線を形成する工程において、前記第２配線を、第６プラグを介して前記第３ドレインに接続し、
    前記第１ゲート電極及び前記第２ゲート電極を形成する工程は、前記第１ゲート電極を形成するための第１露光工程と、前記第２ゲート電極を形成するための第２露光工程を有する半導体装置の製造方法。
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