JP2007019064A - 電界効果トランジスタおよび半導体装置 - Google Patents
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Abstract
【課題】オン電流が十分に大きいnチャネルMOSFETをSOS基板上に形成する技術を提供する。
【解決手段】SOS基板のシリコンエピタキシャル層にp型で六面体構造のチャネル形成部121を設けるとともに、このチャネル形成部121の両側面にゲート酸化膜125とゲート電極131とを設ける。これにより、チャネル形成部121の両側面に沿ってチャネルを形成することができる。SOS基板110では、製造時にシリコンエピタキシャル層112に、表面と平行な方向の圧縮応力が発生する。このため、チャネル形成部121の上面に沿ってチャネルを形成すると、電子の移動度が小さくなる。これに対して、シリコンエピタキシャル層112の表面と垂直な方向には引張応力が発生するので、チャネル形成部121の側面に沿ってチャネルを形成することにより、電子の移動度を大きくすることができ、オン電流を大きくできる。
【選択図】図1
【解決手段】SOS基板のシリコンエピタキシャル層にp型で六面体構造のチャネル形成部121を設けるとともに、このチャネル形成部121の両側面にゲート酸化膜125とゲート電極131とを設ける。これにより、チャネル形成部121の両側面に沿ってチャネルを形成することができる。SOS基板110では、製造時にシリコンエピタキシャル層112に、表面と平行な方向の圧縮応力が発生する。このため、チャネル形成部121の上面に沿ってチャネルを形成すると、電子の移動度が小さくなる。これに対して、シリコンエピタキシャル層112の表面と垂直な方向には引張応力が発生するので、チャネル形成部121の側面に沿ってチャネルを形成することにより、電子の移動度を大きくすることができ、オン電流を大きくできる。
【選択図】図1
Description
この発明は、SOS(Silicon on Sapphire) 基板を用いて作製した電界効果トランジスタ(FET;Field Effect Transistor) と、この電界効果トランジスタを用いた半導体装置とに関する。
従来より、絶縁基板上にシリコン半導体層を形成してなる半導体基板が知られており、SOI(Silicon On Insulater)基板と称されている。SOI基板は、集積率が非常に高い集積回路の作製に適している。SOI基板にMOS(Metal Oxide Semiconductor) 型の電界効果トランジスタ(以下、MOSFETと記す)を作製する技術としては、例えば下記特許文献1に記載されたものがある。
また、サファイア基板上にシリコンエピタキシャル層を形成してなるSOI基板が知られており、SOS基板と称されている。SOS基板にMOSFETを作製する技術としては、例えば下記特許文献2に記載されたものが知られている。サファイアは絶縁性が非常に高いため、SOS基板に形成したMOSFETは寄生容量が非常に小さくなり、したがって、高周波性能に優れている。また、サファイアの絶縁性が高いことにより、SOS基板には、Q値(Q=ωL/R;ωは角周波数、Lはインダクタンス、Rは実効抵抗値)が非常に高いインダクタを形成することができる。その一方で、SOS基板を用いる場合、通常のシリコン基板を用いる場合と同じCMOS(Complementary Metal Oxide Semiconductor) プロセスを使用できること、ウェル形成工程が不要であることなどの理由により、高価なサファイア基板を使用しているにも拘わらず、バルク構造のシリコンチップと同程度あるいはこれよりも安価に、集積回路チップを製造することができる。このような理由から、SOS基板を用いた集積回路は、基板、製造コストともに高価なGaAs集積回路に代えて、ギガヘルツレベルの高周波回路に適用することが期待される。
しかしながら、SOS基板にMOSFETを作製する場合、通常のシリコン基板を用いる場合と比較して、nチャネルFETのオン電流が非常に小さくなってしまうという欠点がある。これは、以下のような原因によるものであると考えられる。
サファイア基板上にシリコンエピタキシャル層を形成するときの成膜温度は、非常に高温(例えば900〜1000℃程度)である。このため、成膜後に基板温度を室温まで低下させる際に、サファイア基板およびシリコンエピタキシャル層は、収縮する。しかし、サファイア基板とシリコンエピタキシャル層とは、熱膨張係数に約2倍の差があり、したがって温度低下時の収縮率にも大きな差がある。このため、室温まで冷却されたとき、シリコンエピタキシャル層には、圧縮応力が発生する。この圧縮応力により、シリコンエピタキシャル層の結晶格子間隔は、基板表面と平行な方向に縮む。格子間隔が小さくなると、ホールの移動度は大きくなるが、電子の移動度は小さくなる。このためSOS基板を用いたMOSFETでは、通常のシリコン基板を用いたMOSFETと比較して、pチャネルFETのオン電流は大きくなるが、nチャネルFETのオン電流が小さくなってしまうのである。
このような欠点を解消する方法としては、例えば、下記特許文献3に記載されたものを適用することが考えられる。特許文献3では、FET素子形成面に引張応力を有する被膜を形成することにより、チャネル領域の収縮を緩和している(例えば特許文献3の段落0043参照)。しかし、このような技術をSOS基板技術に適用しても、nチャネルFETのオン電流を十分に大きくすることはできない。
特開平1−183855号公報
特表平8−512432号公報
特開2003−060076号公報
この発明の課題は、オン電流が十分に大きい電界効果トランジスタをSOS基板上に形成する技術を提供することにある。
(1)第1の発明に係る電界効果トランジスタは、サファイア基板とシリコン半導体層とを有する半導体基板に形成された電界効果トランジスタに関する。
そして、シリコン半導体層を用いて形成されたp型で六面体構造のチャネル形成部と、シリコン半導体層を用いてチャネル形成部の対応する端面と接するように形成されたn型ソース領域およびn型ドレイン領域と、チャネル形成部の側面にゲート絶縁膜を介して接するように形成されたゲート電極とを備える。
(2)第2の発明に係る半導体装置は、サファイア基板とシリコン半導体層とを有する半導体基板に形成された半導体装置に関する。
そして、シリコン半導体層を用いて形成されたp型で六面体構造の第1チャネル形成部と、半導体層を用いて第1チャネル形成部の対応する端面と接するように形成されたn型ソース領域およびn型ドレイン領域と、第1チャネル形成部の側面に第1ゲート絶縁膜を介して接する第1ゲート電極とを有するn型電界効果トランジスタと、半導体層を用いて形成されたn型の第2チャネル形成部と、半導体層を用いて第2チャネル形成部の対応する端面と接するように形成されたp型ソース領域およびp型ドレイン領域と、第2チャネル形成部の上面に第2ゲート絶縁膜を介して接する第2ゲート電極とを有するp型電界効果トランジスタとを備える。
(1)第1の発明によれば、p型チャネル形成部の側面にチャネルを形成するので、オン電流が十分に大きいnチャネル電界効果トランジスタを提供することができる。
(2)第2の発明によれば、p型チャネル形成部の側面にチャネルを形成し且つn型チャネル形成部の上面にチャネルを形成するので、nチャネル電界効果トランジスタ、pチャネル電界効果トランジスタともにオン電流が十分に大きい半導体装置を提供することができる。
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
第1の実施形態
以下、この発明の第1の実施形態に係るnチャネルMOSFETについて、図1および図2を用いて説明する。
以下、この発明の第1の実施形態に係るnチャネルMOSFETについて、図1および図2を用いて説明する。
図1はこの実施形態に係るnチャネルMOSFETの構造を示す平面図、図2(A)は図1のA−A”断面図、図2(B)は図1のB−B”断面図である。
図1および図2に示したように、この実施形態に係るnチャネルMOSFET100は、SOS基板110に、素子形成領域120、ゲートパターン130、中間絶縁膜140および配線パターン150,160を形成することによって、得られる。
SOS基板110は、サファイア基板111とシリコンエピタキシャル層112とによって構成される。
素子形成領域120は、シリコンエピタキシャル層112をエッチング加工することにより、「ロ」字状に形成される。この素子形成領域120は、2個のチャネル形成部121と、ソース領域122と、ドレイン領域123とを有する。
チャネル形成部121は、「ロ」字形状の、ゲートパターン130直下部分に、素子分離領域124を挟んで配置される。これらのチャネル形成部121は、六面体構造に形成され、p型である。チャネル形成部121の両側面には、それぞれ、ゲート酸化膜125が形成される。また、チャネル形成部121の上面には、酸化膜126が形成される。酸化膜126は、ゲート電極131(後述)がチャネル形成部121の上面側にチャネルを形成しないような厚さに、形成される。
ソース領域122およびドレイン領域123は、2個のチャネル形成部121の対応する端面と接するように、形成される。ソース領域122およびドレイン領域123は、n型である。
ゲートパターン130は、ゲート電極131と、サイドウォール132とを有している。ゲート電極131は、ゲート酸化膜125を介して、2個のチャネル形成部121の側面とそれぞれ接する。サイドウォール132は絶縁材料で形成され、ゲート電極131と中間絶縁膜140との境界に空隙が発生することを防止するための膜である。
中間絶縁膜140は、素子形成領域120およびゲートパターン130の全面を覆うように形成される。この中間絶縁膜140は、ソース領域122上に形成された1個または複数個のコンタクトホール141と、ドレイン領域123上に形成された1個または複数個のコンタクトホール142とを有する。
配線パターン150,160は、中間絶縁膜140上に形成される。配線パターン150は、コンタクトホール141を介して、ソース領域122に接続される。同様に、配線パターン160は、コンタクトホール142を介して、ドレイン領域123に接続される。
次に、この実施形態に係るnチャネルMOSFETの動作を説明する。
ゲート電極131に電位を印加すると、ゲート酸化膜125を介して、各チャネル形成部121の側面に、この電位が印加される。これにより、各チャネル形成部121の各側面は、チャネル201が形成される(図2(A)参照)。これにより、ソース領域122とドレイン領域123とが導通し、電流が流れる。
上述のように、SOS基板110のシリコンエピタキシャル層112は、圧縮応力のために、サファイア基板111の表面に平行な方向の結晶格子間隔が縮小している。チャネル形成部121も、シリコンエピタキシャル層112から形成されるので、当該方向に結晶格子間隔が縮小している。ここで、サファイア基板111の表面に平行な方向の格子間隔が縮小すると、この圧縮応力を緩和するために、該基板111の表面に垂直な方向の格子間隔が大きくなる。すなわち、サファイア基板111の表面と平行な方向に圧縮応力が発生した場合、該表面と垂直な方向に引張応力が発生することになる。このため、チャネル形成部121の側面にチャネル201を形成した場合、電子の移動度は、圧縮応力が発生していない場合よりも、かえって大きくなる。したがって、この実施形態のnチャネルMOSFET100では、通常のシリコン基板を用いたnチャネルMOSFETよりも、オン電流が大きくなる。
本発明者の検討によれば、SOS基板110に圧縮応力が発生した場合、該圧縮応力が発生していない場合と比較して、電子の移動度が30パーセント程度減少する。これに対して、引張応力が発生した面にチャネルを形成した場合、圧縮・引張応力が発生していないSOS基板110と比較して、電子の移動度を30パーセント程度増加させることができる。したがって、この実施形態によれば、従来のMOSFET(圧縮応力が発生したSOS基板のシリコンエピタキシャル層上面にゲート電極を形成したMOSFET)と比較して、電子の移動度を60パーセント程度増加させることができる。
一方、pチャネルMOSFETにおいて、SOS基板110に圧縮応力が発生すると、該圧縮応力が発生していない場合と比較して、ホールの移動度が30パーセント程度増加する。したがって、従来のMOSFETと同様の構成により十分なオン電流を得ることができる。
なお、この実施形態では、チャネル形成部121の両側面にチャネル201を形成することとしたが、チャネル形成部121の片方の側面のみにチャネル201を形成することとしてもよい。この場合には、ゲート電極131とチャネル形成部121とが対向する面積を小さくでき、これにより寄生容量を減らすことができる。
第2の実施形態
次に、この発明の第2の実施形態に係るnチャネルMOSFETについて、図3を用いて説明する。
次に、この発明の第2の実施形態に係るnチャネルMOSFETについて、図3を用いて説明する。
この実施形態に係るnチャネルMOSFETの平面構造は、第1の実施形態と場合(図1参照)と同様である。
図3は、この実施形態に係るnチャネルMOSFETの構造を示す概念図であり、(A)は図1のA−A”断面図、(B)は図1のB−B”断面図に相当する。図3において、図1、図2と同じ符号は、これらの図と同じ構成要素を示している。
図3に示したように、この実施形態に係るnチャネルMOSFETは、チャネル形成部121の上面もゲート酸化膜301を介してゲート電極131と接している点で、第1の実施形態に係るMOSFET100と異なる。これにより、チャネル形成部121の上面および側面の両方に、チャネル302が形成される。
上述したように、チャネル形成部121の上面にチャネルを形成した場合、当該チャネル形成部121の側面に形成したチャネルと比較して、70パーセント程度の電子移動度が得られる。したがって、チャネル形成部121の側面に加えて、当該チャネル形成部121の上面にもチャネルを形成することにより、nチャネルMOSFETのオン電流をさらに増加させることができる。この効果は、チャネル形成部121の上面の面積が大きい場合ほど有効である。
なお、ここではnチャネルMOSFETを例に採って説明したが、この実施形態に係る構造は、pチャネルMOSFETにも適用することができる。すなわち、pチャネルMOSFETにおいて、チャネル形成部の側面および上面の両方と接するようなゲート電極を設けることにより、ホール移動度が大きい面と小さい面の両方にチャネルを形成することができるので、従来よりもオン電流を増大させることができる。
第3の実施形態
次に、この発明の第3の実施形態に係る半導体装置について、図4〜図6を用いて説明する。
次に、この発明の第3の実施形態に係る半導体装置について、図4〜図6を用いて説明する。
図4〜図6は、この実施形態に係る半導体装置の構造を示す概念図であり、図4は平面図、図5は図4のA−A”断面図、図6(A)は図4のB−B”断面図、図6(B)は図4のC−C”断面図である。図4〜図6において、図1、図2と同じ符号は、これらの図と同じ構成要素を示している。
図4〜図6に示したように、この実施形態に係る半導体装置は、pチャネルMOSFET400と、nチャネルMOSFET100とを備えている。nチャネルMOSFET100の構造は、第1の実施形態に係るnチャネルMOSFET100と同じである。一方、pチャネルMOSFET400は、素子形成領域410、ゲートパターン420、配線パターン440,450を有する。
素子形成領域410は、シリコンエピタキシャル層112をエッチング加工することにより、矩形に形成される。この素子形成領域410は、チャネル形成部411と、ソース領域412と、ドレイン領域413とを有する。
チャネル形成部411は、ゲートパターン420の直下部分に配置される。このチャネル形成部411は、n型である。チャネル形成部411の上面および側面には、ゲート酸化膜127が形成される。
ソース領域412およびドレイン領域413は、チャネル形成部411の対応する端面と接するように、形成される。ソース領域412およびドレイン領域413は、p型である。
ゲートパターン420は、ゲート電極421と、サイドウォール422とを有している。ゲート電極421は、ゲート酸化膜127を介して、チャネル形成部411と接する。サイドウォール422は絶縁材料で形成され、ゲート電極421と中間絶縁膜140との境界に空隙が発生することを防止するための膜である。
中間絶縁膜140には、コンタクトホール143,144が、1個または複数個ずつ形成される。コンタクトホール143は、ソース領域412上に形成される。また、コンタクトホール144は、ドレイン領域413上に形成される。
配線パターン440,450は、中間絶縁膜140上に形成される。配線パターン440は、コンタクトホール143を介して、ソース領域412に接続される。同様に、配線パターン450は、コンタクトホール144を介して、ドレイン領域413に接続される。
次に、この実施形態に係る半導体装置の動作を説明する。
ゲート電極131,421に電位を印加すると、ゲート酸化膜126,127を介して、チャネル形成部121の側面とチャネル形成部411の上面、側面とに、この電位が印加される。これにより、チャネル形成部121の各側面にはチャネル201が形成され、且つ、チャネル形成部411の上面にはチャネル501が形成される(図5参照)。これにより、ソース領域122とドレイン領域123とが導通して電流が流れるとともに、ソース領域412とドレイン領域413とが導通して電流が流れる。
第1の実施形態と同様、nチャネルMOSFET100では、チャネル形成部121の側面(すなわち引張応力が発生している面)にチャネル201,201が形成されるので、電子移動度が増大し、したがって、通常のシリコン基板を用いたnチャネルMOSFETよりもオン電流が大きくなる。また、pチャネルMOSFET400では、チャネル形成部411の上面(すなわち圧縮応力が発生している面)と側面の両方にチャネル501が形成されるので、ホール移動度が増大し、したがって、通常のシリコン基板を用いたpチャネルMOSFETよりもオン電流が大きくなる。このように、この実施形態に係る半導体装置によれば、nチャネルMOSFET100、pチャネルMOSFET400ともに、オン電流を大きくすることができる。
第4の実施形態
次に、この発明の第4の実施形態に係る半導体装置について、図7〜図9を用いて説明する。
次に、この発明の第4の実施形態に係る半導体装置について、図7〜図9を用いて説明する。
図7〜図9は、この実施形態に係る半導体装置の構造を示す概念図であり、図7は平面図、図8は図7のA−A”断面図、図9(A)は図7のB−B”断面図、図9(B)は図7のC−C”断面図である。図7〜図9において、図1〜図6と同じ符号は、これらの図と同じ構成要素を示している。
図7〜図9に示したように、この実施形態に係る半導体装置は、pチャネルMOSFET600と、nチャネルMOSFET300とを備えている。nチャネルMOSFET300の構造は、第2の実施形態に係るnチャネルMOSFET(図1、図3参照)と同じである。一方、pチャネルMOSFET600は、素子形成領域610を有する。
素子形成領域610は、シリコンエピタキシャル層112内に、「ロ」字状に形成される。この素子形成領域610は、2個のチャネル形成部611と、ソース領域612と、ドレイン領域613とを有する。
チャネル形成部611は、「ロ」字形状の、ゲートパターン420直下部分に、素子分離領域614を挟んで配置される。チャネル形成部611は、六面体構造に形成され、n型である。チャネル形成部611の両側面および上面には、それぞれ、ゲート酸化膜615が形成される。
このように、この実施形態では、nチャネルMOSFET600およびpチャネルMOSFET300の両方において、チャネル形成部611,121の側面および上面に、ゲート酸化膜615,301が形成されている。したがって、MOSFET600,300において、チャネル形成部611,121の側面および上面の両方に、チャネルを形成することができる。このため、この実施形態によれば、pチャネルMOSFET600およびnチャネルMOSFET300ともに、オン電流を大きくすることができる。
100 nチャネルMOSFET
110 SOS基板
111 サファイア基板
112 シリコンエピタキシャル層
120 素子形成領域
121 チャネル形成部
122 ソース領域
123 ドレイン領域
124 素子分離領域
125 ゲート酸化膜
126 酸化膜
130 ゲートパターン
131 ゲート電極
132 サイドウォール
140 中間絶縁膜
141,142 コンタクトホール
150,160 配線パターン
201 チャネル
110 SOS基板
111 サファイア基板
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120 素子形成領域
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122 ソース領域
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124 素子分離領域
125 ゲート酸化膜
126 酸化膜
130 ゲートパターン
131 ゲート電極
132 サイドウォール
140 中間絶縁膜
141,142 コンタクトホール
150,160 配線パターン
201 チャネル
Claims (7)
- サファイア基板とシリコン半導体層とを有する半導体基板に形成された電界効果トランジスタであって、
前記シリコン半導体層を用いて形成された、p型で六面体構造のチャネル形成部と、
該シリコン半導体層を用いて、前記チャネル形成部の対応する端面と接するように形成されたn型ソース領域およびn型ドレイン領域と、
前記チャネル形成部の側面にゲート絶縁膜を介して接するように形成されたゲート電極と、
を備えることを特徴とする電界効果トランジスタ。 - 前記ゲート電極が、前記ゲート絶縁膜を介して前記チャネル形成部の側面のみと接するように形成されたことを特徴とする請求項1に記載の電界効果トランジスタ。
- 前記ゲート電極が、前記ゲート絶縁膜を介して前記チャネル形成部の両側面および上面と接するように形成されたことを特徴とする請求項1に記載の電界効果トランジスタ。
- サファイア基板とシリコン半導体層とを有する半導体基板に形成された半導体装置であって、
前記シリコン半導体層を用いて形成されたp型で六面体構造の第1チャネル形成部と、前記半導体層を用いて前記第1チャネル形成部の対応する端面と接するように形成されたn型ソース領域およびn型ドレイン領域と、前記第1チャネル形成部の側面に第1ゲート絶縁膜を介して接する第1ゲート電極とを有するn型電界効果トランジスタと、
前記半導体層を用いて形成されたn型の第2チャネル形成部と、前記半導体層を用いて前記第2チャネル形成部の対応する端面と接するように形成されたp型ソース領域およびp型ドレイン領域と、前記第2チャネル形成部の上面に第2ゲート絶縁膜を介して接する第2ゲート電極とを有するp型電界効果トランジスタと、
を備えることを特徴とする半導体装置。 - 前記第1ゲート電極が、前記第1ゲート絶縁膜を介して前記第1チャネル形成部の側面のみと接するように形成されたことを特徴とする請求項4に記載の半導体装置。
- 前記第1ゲート電極が、前記第1ゲート絶縁膜を介して前記第1チャネル形成部の両側面および上面と接するように形成されたことを特徴とする請求項4に記載の半導体装置。
- 前記第2チャネル形成部が六面体構造に形成され、且つ、前記第2ゲート電極が前記第2ゲート絶縁膜を介して前記第2チャネル形成部の両側面および上面と接するように形成されたことを特徴とする請求項6に記載の半導体装置。
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