TWI503957B - 具有電晶體區域互連的半導體設備 - Google Patents

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Description

具有電晶體區域互連的半導體設備
本發明一般係相關於半導體設備，特別是關於在半導體設備中電晶體之間的區域互連。
隨著半導體設備的尺寸持續縮小，建立例如掃描D正反器(scan-D flip flop)及多工器之標準電路元件庫(standard cell library)變得更加困難。在20奈米節點(20nm node)特別是如此，其中，微影技術的限制導致標準電路元件庫設備之比例縮放(scaling)的缺乏。對標準電路元件庫設備之比例縮放而言，電晶體的交叉耦合係為關鍵的。在沒有交叉耦合之情形下，邏輯縮放(logic scaling)會佔用半導體設備的更多面積。此外，使用標準金屬層之傳統交叉耦合亦會佔用大量的面積。此些狀況之任一者明顯地係為不想要的，將導致較大的半導體設備或在半導體設備中較少的功能性。
因此，在不依靠標準金屬層來製造標準電路元件庫設備之情形下，希望提供電晶體之交叉耦合而節省半導體設備的面積。此外，由後續之實施方式及附加的申請專利範圍，結合附加圖式與本先前技術，本發明之其他所欲的特徵及特點將變得顯而易見。
本發明係提供一種用於實施至少一個邏輯元件之半導體設備。在本發明之一實施態樣中，該半導體設備包含半 導體基板，該半導體基板上形成有第一電晶體及第二電晶體。各該電晶體包括源極、汲極與閘極。CA層係電性連接至該第一電晶體之源極或汲極中之至少一者。CB層係電性連接至該等電晶體中之該等閘極的至少一者及該CA層。
在本發明之另一實施態樣中，該半導體設備包含半導體基板，該半導體基板上形成有第一電晶體、第二電晶體及第三電晶體。該等電晶體係從該第一電晶體至該第三電晶體連續地設置。各該電晶體包括源極、汲極與閘極。第一CB層係電性連接至該第一電晶體之閘極。第二CB層係電性連接至該第三電晶體之閘極。CA層係電性連接至該第一CB層及該第二CB層，並與該第二電晶體之閘極電性絕緣。
下列之本發明的實施方式本質上僅為範例，並不欲限制本發明或本發明之應用與使用。再者，並非意圖受前述之本發明的先前技術或以下所述之本發明的實施方式中所出現之理論的限制。
參照附圖，係顯示並描述半導體設備20，於該附圖中，相同之元件符號係表示貫徹各個視圖中相似之部件。如本技術領域中具有通常知識者所熟知的，該半導體設備20可為積體電路(不分開編號)之一部分。
參照第1圖，該半導體設備20包含半導體基板22。該半導體設備20包含複數個電晶體24。具體而言，於本實施例中，該電晶體24係為場效電晶體(FET)，且更具體 而言，係為金氧半場效電晶體(MOSFET)。各該電晶體24包含源極26、汲極28與閘極30。
該源極26與汲極28係使用本領域中具有通常知識者所熟知之技術形成於該半導體基板22中及/或該半導體基板22上。於本實施例中，該源極26與汲極28係形成為凸起的(raised)源極26與汲極28，亦即，至少一部分之該源極26與汲極28係形成於該半導體基板22上方。在第1圖所示之組構中，該凸起的源極26與汲極28在該基板22上方各自延伸約15nm。然而，可替換地實現其他尺寸。可使用本領域中具有通常知識者所理解的嵌入式矽鍺(embedded silicon germanium,eSiGe)技術來形成該凸起的源極26與汲極28。當然，可實施其他技術來形成該凸起的源極26與汲極28。再者，在其他實施例中(未圖示)，該源極26與汲極28可不凸起於該基板22上方。
該閘極30使用本領域中具有通常知識者所熟知之技術典型地形成於該基板22上方。於本實施例中，主要以通常也稱為polysilicon或簡稱為PolySi的多晶矽(polycrystalline silicon)形成該閘極30，設置於該基板22上方。然而，該閘極30亦可由其他材料所形成，例如，高K材料。在第1圖所示之組構中，該閘極30在該基板22上方延伸約35nm。然而，可替換地實現用於該閘極30的其他尺寸。
如參考第2圖可見的，該閘極30係形成為大致彼此平行的線性條(linear strip)31。在該線性條31中，可形成 間隙(gap)32以使一個以上的電晶體30可沿各線性條31縱向地設置。可使用本領域中具有通常知識者已輕易理解的切割遮罩(cut mask)技術來形成該等間隙32。
參照第1圖及第3圖，如本領域中具有通常知識者所理解的，該半導體設備20包含設置於該電晶體24之該源極26、汲極28與閘極30上方的至少一個金屬層33。該金屬層33幫助該設備20的各種邏輯元件之間以及該設備20的其他邏輯元件與該設備20之外的其他系統的電性連通。亦如本領域中具有通常知識者了解的，該金屬層33係通常地被標示並稱為M1、M2等等。在第1圖所示之組構中，係於該基板22上方約165nm處設置一個金屬層33。然而，可替換地實現用於該金屬層33的其他距離或尺寸。
該半導體設備20復包含至少一個區域互連層(local interconnect layer)34、36以選擇性地將該電晶體24之該源極26、汲極28與閘極30和其他電晶體24之該源極26、汲極28與閘極30連接。該至少一個區域互連層34、36亦選擇性地連接至該至少一個金屬層33。該至少一個區域互連層34、36係設置於該至少一個金屬層33及該基板22之間。換句話說，該金屬層33係設置於該至少一個區域互連層34、36相對於該基板22之上方。該至少一個區域互連層34、36於本實施例中主要係以鎢形成。於其他實施例中，該至少一個區域互連層34、36主要係以銅形成。然而，該區域互連層34、36可以由其他元素或化合物形成或包含其他元素或化合物。
顯示該至少一個區域互連層34、36之不同形狀、排列及電性連接之該半導體設備20的各種實施例係顯示於各種圖式中並於以下進行描述。第一區域互連層34係於此處稱為CA層34，且第二區域互連層36係於此處稱為CB層36。當然，在該半導體設備20中，可實施多個CA層34及多個CB層36，且亦可實施其他區域互連層(未圖示)。典型地，該CA層34係電性連接至源極26或汲極28，同時該CB層36係電性連接至閘極30。然而，此典型的組構毫無疑問地不應被視為限制。事實上，在下述的一些實施例中，CA層34及/或CB層36可不與源極26、汲極28或閘極30連接。
於本實施例中使用該CA及CB層34、36可利用來製造各種標準電路元件，例如，舉例而言，掃描D正反器(scan-D flip-flop)。在習知技術中，係典型地使用金屬層來提供用於掃描D正反器之連接。藉由使用該CA及CB層34、36，其相較於該典型的金屬層係設置成較接近該基板，產生的掃描D正反器相較於習知技術設備具有縮小的面積。
該半導體設備20復可包含一個或多個溝槽矽化物層(trench silicide layer)37。該溝槽矽化物層37可被利用來將該電晶體24之該源極26及/或汲極28電性連接至該CA或CB層34、36中之一者(典型地為該CA層)，如第1圖所示。如此一來，該溝槽矽化物層37係被夾於該CA或CB層34、36中之一者以及該電晶體24之該源極26或該汲極28中的至少一者之間。藉由在介電層(未圖示)中切 割溝槽(未分別編號)至該基板22的深度，再以矽化物材料填充該溝槽以形成該溝槽矽化物層37。舉例而言，該矽化物材料可為金屬，例如鎳、鈷或鎢。
顯示於第1圖之組構的該溝槽矽化物層37具有約50nm之高度。第1圖的該CA層34係由該溝槽矽化物層37所支持並具有約40nm之高度。第1圖的該CB層36具有約70nm之高度。第1圖的該CA層34及該CB層36一般係相對於該基板22為彼此齊平的。再者，如在第1圖中可見的，本實施例中的該CA及CB層34、36並未於該基板22上方延伸超過105nm。當然，依據任意數量之因素，在其他實施例中，該溝槽矽化物層37、該CA層34及該CB層36之高度及尺寸可不相同。
該半導體設備20可包含複數個貫孔(via)38以選擇性地提供該CA或CB層34、36與該至少一個金屬層33之間的電性連接。因此，該等貫孔中之一者可設置於該至少一個金屬層33及該CA或CB層34、36中之一者之間。該貫孔38主要係以金屬形成，例如，銅。然而，其他金屬或導電性材料亦可適用。第1圖的該貫孔38具有約60nm之高度。
在第一實施例中，如第4圖所示，該半導體設備20包含至少第一電晶體24a以及第二電晶體24b。該半導體設備20包含CA層34及CB層36。該CA層34係電性連接至該電晶體24a的該源極26a或該汲極28a中的至少一者。該CB層36係電性連接至該等電晶體24a、24b的該等閘極 30中的至少一者。根據特定的應用，該CB層36可電性連接至該等電晶體24a、24b的該等閘極30二者。該CA及CB層34、36亦彼此電性連接。
在該第一實施例中，該CA層34於第一端40與第二端42之間延伸。該CB層36大致係設置於該CA層34之二端40、42之間的中心44。更特別的是，該CB層36之一端46大致係設置於該CA層34的中心44。如此一來，當由上方往下看時，該CA及CB層34、36形成長的T形。
該半導體設備20之第二實施例係實質地與該第一實施例類似，但進一步包含設置於該CA層34與該第一電晶體24a的該源極26或該汲極28中的至少一者之間的溝槽矽化物層37。此等設置可再度參考第1圖。
在第三實施例中，如第5圖所示，該半導體設備20包含至少該第一電晶體24a以及該第二電晶體24b。該半導體設備20包含第一CA層34a及CB層36。該第一CA層34a係電性連接至該電晶體24a的該源極26a或該汲極28a中的至少一者。該CB層36係電性連接至該等電晶體24a、24b的該等閘極30a、30b中的至少一者。根據特定的應用，該CB層36可電性連接至該等電晶體24a、24b的該等閘極30a、30b二者。該CA及CB層34、36亦彼此電性連接。
在該第三實施例中，如同該第一實施例，該CA層34於該第一端40與該第二端42之間延伸。然而，在第三實施例中，該CB層36係設置成鄰接該二端40、42中之一者。如此一來，當由上方往下看時，該CA及CB層34、36形成 長的L形。該第三實施例之長的L形使該CB層36能夠被設置成遠離第二CA層48，以避免該CB層36及該第二CA層48之間的電性導通。
參考第6及7圖，該半導體設備20的第四實施例包含形成在該基板22上的第一電晶體24a、第二電晶體24b及第三電晶體24c。該等電晶體24係從該第一電晶體24a至該第三電晶體24c連續地設置。該設備20復可包含第四電晶體24d，其中，該等電晶體24係從該第一電晶體24a至該第四電晶體24d連續地設置。
第一CB層36a係電性連接至該第一電晶體24a之閘極30a，且第二CB層36b係電性連接至該第三電晶體24c之閘極30c。CA層34係將該第一CB層36a及該第二CB層36b彼此電性連接。如此一來，第一電晶體24a之閘極30及該第三電晶體24c之閘極30c係透過該等CB層36a、36b及該CA層34彼此電性連接。
該CA層34係與該第二電晶體24b之閘極30b電性絕緣。如此一來，該CA層34形成跨過該第二電晶體24b之閘極30b的電橋(bridge)或跨接線(jumper)。一個或多個絕緣層44可被夾在該CA層34及該第二電晶體24b之閘極30b之間。該一個或多個絕緣層44亦可被夾在該CA層36及該基板22之間。
依據特定的邏輯元件需求，該第二CB層36b亦可電性連接至該第四電晶體24d之閘極30。再者，該CA層34亦可電性連接至該等電晶體24a、24b、24c其中一者的該源 極26或汲極28之至少一者。如第6及7圖所示，該CA層34及該等CB層36a、36b係相對於該基板22地設置於該等電晶體24a、24b、24c、24d之閘極30上方。
在第五實施例中，該半導體設備20包含具有第一電晶體24a以及第二電晶體24b設置於其上的半導體基板22，如第8圖所示。第一CB層36a係電性連接至該第一電晶體24a之閘極30a，而第二CB層36b係電性連接至該第二電晶體24b之閘極30a。CA層34於該第一端40與該第二端42之間縱向延伸。該第一CB層36a係鄰接該CA層34之第一端40而電性連接至該CA層34。該第二CB層36b係鄰接該CA層34之第二端42而電性連接至該CA層34。
該第一電晶體24a之閘極30a係縱向地延伸作為第一線性條31a之一部分，且該第二電晶體24b之閘極30b係縱向地延伸作為第二線性條31b之一部分。該第一及第二線性條31a、31b大致係彼此平行且彼此間隔開。該CA層34大致垂直於該第一及第二CB層36a、36b。如此一來，該CA層34大致平行於該等線性條31a、31b而延伸，且設置於該等線性條31a、31b之間。因此，當由上方往下看時，該CA層34及該等CB層36a、36b一起形成鋸齒(zig-zag)或大致為S型。
該第五實施例的該半導體設備20復可包含第三電晶體24c及第四電晶體24d。該第三電晶體24c之閘極30c係縱向地延伸作為第一線性條31a之一部分，而該第四電晶體24d之閘極30d係縱向地延伸作為第二線性條31b之 一部分。間隙32將該第一電晶體24a之閘極30a與該第三電晶體24c之閘極30c分開，且將該第二電晶體24b之閘極30與該第四電晶體24d之閘極30分開。如此一來，該第一及第二電晶體24a、24b的該等閘極30係與彼此成對角線，且該CA層34係延伸橫過該間隙32。
在第六實施例中，如第9圖所示，該半導體設備20包含具有第一電晶體24a以及第二電晶體24b設置於其上的半導體基板22。該第一及第二電晶體24a、24b的該等閘極30a、30b縱向地延伸且大致彼此平行。該第一閘極30a係形成為第一線性條31a之一部分，而該第二閘極30b係形成為第二線性條31b之一部分。單一CB層36係電性連接至該第一及第二電晶體24a、24b的該等閘極30二者。該等電晶體24a、24b之閘極30a、30b可能並不彼此直接鄰接。如此一來，該CB層36形成鋸齒形以電性連接該等電晶體24a、24b二者。
特別地，如第9圖所示，該半導體設備20包含第三電晶體24c以及第四電晶體24d。該第三電晶體24c之閘極30c係縱向地延伸作為第一線性條31a之一部分，而該第四電晶體24d之閘極30d係縱向地延伸作為第二線性條31b之一部分。第一間隙32a將該第一電晶體24a之閘極30a與該第三電晶體24c之閘極30c分開。第二間隙32b將該第二電晶體24b之閘極30b與該第四電晶體24d之閘極30d分開。第六實施例的該間隙32a、32b彼此並未對齊。
參考第2及10圖，第七實施例的該半導體設備20包 含第一電晶體24a及第二電晶體24b。溝槽矽化物層37將該電晶體24a之該源極26a或該汲極28a電性連接至該電晶體24b之該源極26b或該汲極28b。特別地，第10圖顯示該第一電晶體24a係為n型FET且該第二電晶體24b係為p型FET，並且該等電晶體24a、24b的該凸起汲極28a、28b係透過該溝槽矽化物層37彼此電性連接。
該第一電晶體24a之閘極30a及該第二電晶體24b之閘極30b係由共同線性條31所形成。如此一來，該等閘極30a、30b係相對於彼此線性延伸。該溝槽矽化物層37係設置於該等閘極30a、30b之一端。即，該溝槽矽化物層37並未橫跨過該等閘極30a、30b或該共同線性條31，但仍然電性連接該等電晶體24a、24b之汲極28a、28b。換句話說，該溝槽矽化物層37不需要橫過由該線性條31所形成之“多晶矽邊界”(poly boundary)。此配置可被使用來製造掃描D正反器。所產生的掃描D正反器相較於習知技術設備具有縮小的面積。當然，如本領域中具有通常知識者所了解的，此配置可被使用來製造不同於掃描D正反器的邏輯設備。
第七實施例的該半導體設備20亦可包含電性連接至該等電晶體24a及24b的各閘極30a、30b的單邊接觸(single-sided contact)(未圖示)。藉由使用單邊接觸(亦即，未延伸過該閘極30a、30b的全部寬度的接觸)，係減少了該溝槽矽化物層37與該等閘極30a、30b之間的介電層崩潰(dielectric breakdown)之風險。
雖然於上述詳細說明中已至少呈現了一個範例實施例，但應瞭解該範例實施例存在有廣泛的變化。亦應瞭解範例實施例或多個範例實施例僅作為例子，而並不欲以任何方式限制本發明之範圍、應用性或組構。反之，上述詳細說明為本領域中具有通常知識者提供了實施此範例實施例或多個範例實施例之方便指引。應瞭解到在功能上或元件配置上能作各種改變而不會偏離附加申請專利範圍中提出的本發明與其法定等效者之範疇。
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22‧‧‧半導體基板、基板
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24a‧‧‧第一電晶體
24b‧‧‧第二電晶體
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24d‧‧‧第四電晶體
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26a‧‧‧第一電晶體之源極
26b‧‧‧第二電晶體之源極
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28a‧‧‧第一電晶體之汲極
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30a‧‧‧第一電晶體之閘極
30b‧‧‧第二電晶體之閘極
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30d‧‧‧第四電晶體之閘極
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31a‧‧‧第一線性條
31b‧‧‧第二線性條
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34a‧‧‧第一CA層
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46‧‧‧CB層之一端
48‧‧‧第二CA層
以下將結合下列附圖描述本發明，其中相同的元件符號表示相同的元件，且第1圖係為半導體設備之一部分的剖面側視圖；第2圖係為顯示電晶體之閘極、各種區域互連層及溝槽矽化物層之該半導體設備的一個實施例的上視圖；第3圖係為顯示設置於該電晶體之閘極及各種區域互連層上方的金屬層的該半導體設備的另一實施例的上視圖；第4圖係為該半導體設備之第一實施例之一部分的上視圖；第5圖係為該半導體設備之第二實施例之一部分的上視圖；第6圖係為該半導體設備之第四實施例之一部分的上視圖；第7圖係為依據第6圖中所示的線段7-7的該半導體 設備之第四實施例的剖面側視圖；第8圖係為該半導體設備之第五實施例之一部分的上視圖；第9圖係為該半導體設備之第六實施例之一部分的上視圖；以及第10圖係為依據第2圖中所示的線段10-10之該半導體設備之第七實施例的一部分的側視圖。
20‧‧‧半導體設備
24a‧‧‧第一電晶體
24b‧‧‧第二電晶體
30‧‧‧閘極
30a‧‧‧第一電晶體之閘極
30b‧‧‧第二電晶體之閘極
31‧‧‧線性條
32‧‧‧間隙
34‧‧‧CA層、區域互連層、第一區域互連層
36‧‧‧CB層、區域互連層、第二區域互連層
37‧‧‧溝槽矽化物層

Claims (16)

  1. 一種半導體設備，包括：半導體基板；第一電晶體及第二電晶體，係形成於該半導體基板上；各該電晶體包括源極、汲極與閘極；第一區域互連層，係電性連接至該第一電晶體之該源極或該汲極中之至少一者；以及第二區域互連層，係電性連接至該等電晶體之該等閘極中之二者及該第一區域互連層。
  2. 如申請專利範圍第1項所述之半導體設備，其中，該第一區域互連層係於第一端與第二端之間延伸，且其中該第二區域互連層係設置於該第一區域互連層之該等端之間的中心。
  3. 如申請專利範圍第1項所述之半導體設備，其中，該第一區域互連層係於第一端與第二端之間延伸，且其中該第二區域互連層係設置成鄰接該第一區域互連層之該等端之一者。
  4. 如申請專利範圍第1項所述之半導體設備，復包括溝槽矽化物層，係夾於該第一區域互連層及該第一電晶體之該源極或該汲極之該至少一者之間，以電性連接該第一區域互連層及該第一電晶體之該源極或該汲極之該至少一者。
  5. 如申請專利範圍第1項所述之半導體設備，其中，該第 一區域互連層及該第二區域互連層各包括鎢。
  6. 如申請專利範圍第1項所述之半導體設備，其中，該第一區域互連層及該第二區域互連層各包括銅。
  7. 如申請專利範圍第1項所述之半導體設備，復包括金屬層，係相對於該基板而設置於該第一區域互連層及該第二區域互連層上方。
  8. 如申請專利範圍第7項所述之半導體設備，復包括至少一個貫孔，係將該第一區域互連層及該第二區域互連層之至少一者電性連接至該金屬層。
  9. 一種半導體設備，包括：半導體基板；第一電晶體、第二電晶體及第三電晶體，係形成於該基板上且從該第一電晶體至該第三電晶體連續地設置；各該電晶體包括源極、汲極與閘極；第一區域互連層，係電性連接至該第一電晶體之該閘極；第二區域互連層，係電性連接至該第三電晶體之該閘極；以及第三區域互連層，係電性連接至該第一區域互連層及該第二區域互連層，並與該第二電晶體之該閘極電性絕緣。
  10. 如申請專利範圍第9項所述之半導體設備，其中，該第三區域互連層係電性連接至該等電晶體之其中一者的 該源極或該汲極之一者。
  11. 如申請專利範圍第9項所述之半導體設備，復包括第四電晶體，該第四電晶體包括形成於該基板上之源極、汲極與閘極，其中，該等電晶體係從該第一電晶體至該第四電晶體連續地設置。
  12. 如申請專利範圍第11項所述之半導體設備，其中，該第二區域互連層係電性連接至該第四電晶體之該閘極。
  13. 如申請專利範圍第9項所述之半導體設備，其中，該第三區域互連層及該等第一區域互連層及第二區域互連層係相對於該基板而設置於該等電晶體之該等閘極上方。
  14. 如申請專利範圍第13項所述之半導體設備，復包括金屬層，係相對於該基板而設置於該等第三區域互連層及該第一區域互連層或該第二區域互連層之至少一者上方。
  15. 如申請專利範圍第14項所述之半導體設備，復包括至少一個貫孔，係將該金屬層電性連接至該至少一個第三區域互連層及該第一區域互連層或該第二區域互連層之至少一者。
  16. 如申請專利範圍第9項所述之半導體設備，其中，該第三區域互連層及該等第一區域互連層及第二區域互連層包括鎢。
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