JP4376516B2 - Cmosと一体化されたヘテロ接合ホトダイオードの製造方法 - Google Patents

Cmosと一体化されたヘテロ接合ホトダイオードの製造方法 Download PDF

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Description

【0001】
[発明の背景]
本発明は、シリコン相補型金属酸化物半導体(CMOS)回路に基づくと共に、該回路と一体化した感光デバイスの製造に関する。
【0002】
シリコン技術には、主に二つの光センサー・アーキテクチャ、すなわち、MOSダイオードに基づいて動作する電荷結合素子(CCD)と、pn−接合に基づいて動作するCMOSイメージ・センサーがある。これらのデバイスの動作原理は、S.M. Sze, ワイリー、ニューヨーク、1981、第7章および第13章による「半導体デバイスの物理特性」に記載されている。
【0003】
どちらのデバイスタイプについても、波長の関数としての吸収効率は、全体的に、バルクシリコンの光−電子特性に依存する。そのため、両デバイスタイプは、可視スペクトルの極限(紫/青対赤)での波長に関する応答が、著しく異なる。また、そのため、両デバイスは、近赤外線(IR)検出の効率が非常に低くなり、光ファイバーによる通信に使用される1.3ミクロンおよび1.55ミクロンの波長の検出を行なうことができない。さらに、同じ理由により、両デバイスは、「ソーラーブラインド」紫外線(UV)検出を行なうことができない。「ソーラーブラインド」とは、UVより長い波長(可視およびIR範囲)が、検出されないことである。すなわち、これらの波長のフォトンは、吸収されない。
【0004】
可視波長範囲については、CMOSイメージ・センサーは、マイクロプロセッサ、DRAM、DSP、ひいてはイメージ・センサーがキー部品となるシステム・オン・チップ(SoC)などに使用できる標準CMOS製造プロセスとの両立性がより大きいことに基づいて、CCD上での適用の基盤を得てきた。CMOS回路(ロジックおよびメモリー)と単に一体化しただけでも、機能性がより高くなり、コストもより低減される。従来のCMOSイメージャの断面図を図1に示す。CMOSイメージャは、デジタル・カメラおよびカムコーダー、PCカメラ、第3世代(3G)セル電話用イメージャ(imager)など多くの製品に採用されるイメージ・センサーとして急速に成長しつつある。
【0005】
また、CMOSイメージャは、回路設計、各ピクセルへのランダム・アクセスの可能性、信号増幅および信号処理を迅速化する回路のピクセルへの内蔵の点で利点を提供しているため、画質全体の向上につながっている。
【0006】
プロセス技術の点からは、CMOSイメージャのもう一つの考えうる利点は、ピクセルのスケーリング(微細化)が、CMOSトランジスタのスケーリングのペースに簡単に追従できるので、技術開発に関して大幅なスケーリングの恩恵を受けられることだと思われていた。しかしながら、高度CMOS技術(たとえば、0.25ミクロン以下)については、標準CMOSロジックを有するイメージ・センサーのモジュラーを直接的に一体化することを困難にするという基本的な問題があることが明らかになりつつある。
【0007】
現在、標準CMOSを有する光センサーの一体化という問題は、臨界寸法が小さくなる(より高度なCMOS技術)につれて困難になるという証拠が、全て揃っている。これは、可視スペクトル(赤色。λ≒650nm)のより長い波長を有するフォトンの検出/吸収について、特に当てはまる。
【0008】
CMOSイメージャのスケーリングは、二種類の問題、すなわち半導体物理特性および技術上の問題に直面している。
【0009】
半導体の物理特性の問題は、有益な電気信号を生成するために充分な光を吸収するために必要なシリコンの厚さ(深さ)に関係する。これは、ホトダイオードの活性層のバンド構造によって決定される。
【0010】
一方、CMOSデバイス間のトレンチアイソレーションの深さと、ソース/ドレイン接合が、それぞれ新しい、より高度なCMOS技術の世代では、より浅くなるため、技術的な問題となる。アイソレーショントレンチの深さが、特定の波長のフォトンを吸収するために必要な距離を下回るとき、近接ピクセルでの透光シリコンによって生成される電荷キャリアを分離することが、もはや可能でなくなる。その結果、その色の検出についての解像度のロスが発生する。
【0011】
同様に、電子−ホールペアが、ますます浅くなるソース/ドレインと、基板/ウェルとのあいだの金属間接合から遠く離れた位置で生成されるとき、電界は非常に弱くなるので、電荷キャリアは電極に向かって非常にゆっくりと拡散によって移動する。これにより、電極に到達する前に発生する再結合の可能性が増すため、光電流が低減し、信号対ノイズ比や、画像収集の速度などのパラメータに影響する。
【0012】
したがって、二つの矛盾した要求が発生する。一つは、光吸収用のシリコンにおいて、不変なパラメータ、すなわちシリコン中での光の吸収係数であり、これらは基本的な各色(3原色)/波長について異なる。もう一つは、CMOS技術の進歩により、接合がより浅く、隣接MOSFET間のトレンチがより浅いデバイスが要求されていることである。
【0013】
これまで、これらの問題を解決すべく適用されたさまざまな作業(workaround)は、標準CMOSプロセスフローを特定の世代の技術チューニング(適合化)することにあり、光吸収分野に関係するデバイスに特有のプロセス工程を導入している。これらの特別な工程は、光センサー・デバイスに必要なトレンチ深さと、接合の深さとプロファイルを規定する。しかし、これらの特別な工程は、ホトダイオード・デバイスの構造および/または材料には関与しておらず、不変のままである。
【0014】
これらの特別な工程の幾つかは、CMOSプロセスフローにおいて非常に早い段階で行なわれることを強調しなければならない。そのため、ほかの後続のプロセス工程/モジュール(工程の組合わせ)に影響を与えるため、後者の調整/詳細なチューニング(適合化)を行なう必要がある。
【0015】
たとえば、0.25ミクロン以下のCMOSについての標準アイソレーション技術である、シャロートレンチアイソレーション(STI)は、CMOSデバイスを製造する長い工程リストにおける最初のプロセスモジュールのうちの一つである。
【0016】
光センサーデバイスのための改良を必要とするほかの工程は、電位ウェルと、接合のドーピングファイルであるため、イオン注入工程と、熱焼きなまし/活性化工程とを変更する。これらの改良により、イメージセンサーの製造は、もはやモジュラー(1組の工程)ではなくなり、新しいCMOSの技術世代が発生するたびにさらなる調整が必要となる。このさらなる調整は、CMOS技術の進歩に固有な臨界寸法のさらなる微細化につれて、より厳格になる。
【0017】
現時点で、光検出デバイス(ホトダイオード)と、トランスインピーダンス増幅器とからなる、光ファイバー通信用の光−電子トランシーバーは、異なった(基板と)III/V族合成材料で構成され、モノリシックに一体化されない。このホトダイオードは、たとえば、1.3ミクロンまたは1.55ミクロンなどの対象波長に感応する材料で構成され、トランスインピーダンス増幅器は、高速電子回路用のより幅広いバンドギャップ材料で構成される。
【0018】
光検出用の他のデバイスアーキテクチャも存在するが、可視または非可視範囲において製造可能な高品質の光検出に必要な要件を全ては満たしてはおらず、標準的なCCDとCMOSを直接組合わせたイメージャと競合することができなかった。
【0019】
最も興味深いさらなるデバイスアーキテクチャの一つは、アバランシェホトダイオード(APD)で、数十年も前から知られているにも拘らず、BiCMOSプロセスに一体化されるのに考えうる光センサーとして非常に最近注目を集め始めたものである(アリス バイラー、ペーター ザイツ、ハインツ ジェッケル、「標準シリコンBiCMOS技術におけるアバランシェ・ホトダイオード・イメージ・センサー」、セネター・アンド・アクチュエータ A 90(2001)82−88ページ)。しかし、アクティブ層材料(イオン注入によるバルクシリコン)の品質に関する理由と、デバイスアーキテクチャ(バルクラテラルpn−ホトダイオード)に関するほかの理由で、この種のAPDは、CCDおよびCMOSに対して競合したことはなく、その傾向もない。
【0020】
アバランシェモードは、pn−接合の空乏層を、接合のブレークダウンに近い電界強度のもとにおくことが必要であり、シリコンの場合、500kV/cmに近くなるため、従来のCMOS光センサーとともに成長できるオプションではない。たとえば、約200nmの広さ(深さ)の空乏層については、約10ボルトが必要である。このように大きな電圧により、その接合において、光吸収が発生するMOSFETの酸化膜ゲートを破壊する可能性がある。また、CMOSロジックがピクセル外にある状態で、電気レベルでのシームレス一体化を困難にすることになる。
【0021】
1.3ミクロンおよび1.55ミクロン波長および同様なほかの対象波長を含む、可視範囲、赤外線のより大きい吸収係数は、シリコンとは異なるバンドギャップを有する材料の採用により達成することができる(たとえば、S.M.Sze、「半導体デバイスの物理特性」、ワイリー、ニューヨーク 1981、図5、p.750および図6、p.751、参照)。
【0022】
シリコン上に化学蒸着(CVD)、または物理蒸着(PVD)によって成長または蒸着してもよい、材料の例が多くある。
【0023】
例としては、Si1-xGex、Si1-yy、Si1-x-yGexy、PbTe、ZnS、GaN、AlN、Al23、LaAlO3、Pr23、CeO2、CaF2、Sr2TiO4などが挙げられる。
【0024】
これまでの実施例としては、クリスタルSi1-xGexおよび/またはSi1-x-yGexy p−i−nホトダイオードのみが、ヘテロ接合バイポーラートランジスタとの一体化が可能であるが、標準CMOS[3](「モノシリック一体化SiGe−Si PIN−HBT フロントエンド・フォトレシーバ」、J.リー等、IEEEフォトン、Tech. Lett. 、第10巻、1998、415−417ページ)では可能とならない。
【0025】
[発明の目的]
本発明の目的の一つは、0.25ミクロンから0.1ミクロン・ゲート長以下のCMOS生成を含む、CMOS回路と一体化した可視および非可視波長用の感光デバイスを製造する新しい方法を提供することである。
【0026】
本発明のもう一つの目的は、Si1-xGex、Si1-yy、Si1-x-yGexy、PbTe、ZnS、GaN、AlN、Al23、LaAlO3、Pr23、CeO2、CaF2、Sr2TiO4などのランダム合金、および/または量子ウェル、および/または超格子を含むがこれらに限定されず、格好デバイスの非常に厚膜の二次元配列の製造に適切な、より高度な感光デバイス・アーキテクチャおよび材料を実現する新しい方法を提供することである。
【0027】
本発明のさらにもう一つの目的は、CCDおよび従来のCMOSイメージャと競合可能である、可視範囲における高品質のイメージ検知に必要な要件を充足し、かつ0.25ミクロンから0.1ミクロン以下のゲート長CMOSを生成させるCMOS技術との統合に好適である、高度な感光用デバイスアーキテクチャを提供することである。
【0028】
本発明のさらにもう一つの目的は、従来のAPDの欠点を克服した多くの利点を有し、アバランシェ・モードにおける動作に最適な、CMOS回路と一体化された感光デバイスを組み立てる方法を提供することである。
【0029】
本発明のさらにもう一つの目的は、CMOS回路と一体化され、IR感知デバイスの非常に厚い膜の二次元配列の製造に適切な赤外線(IR)イメージング機能を製造する新しい方法を提供することである。
【0030】
本発明のさらにもう一つの目的は、R、G、Bセンサーの各々についてのエリアに関して、非常に小さなぺナルティー(8%まで)で、R、G、Bイメージングによりサイド・バイ・サイドで赤外線(IR)イメージングの非常に厚い膜の二次元配列のオプションを可能にする新しい製造方法を提供することである。
【0031】
本発明のさらにもう一つの目的は、CMOS回路と一体化され、UV感光デバイスの非常に大きい二次元配列の製造に適した紫外線(UV)イメージング機能を製造する新しい方法を提供することである。
【0032】
本発明のさらにもう一つの目的は、R、G、Bセンサーの各々についてのエリアに関して、非常に小さなぺナルティー(8%まで)で、R、G、Bイメージングによりサイド・バイ・サイドで紫外線(UV)イメージングの非常に大きい二次元配列のオプションを可能にする新しい製造方法を提供することである。
【0033】
本発明のさらにもう一つの目的は、CMOS回路と一体化され、UV、IR感光デバイスの非常に厚い膜の二次元配列の製造に適した紫外線(UV)、および赤外線(IR)イメージング機能を製造する新しい方法を提供することである。
【0034】
本発明のさらにもう一つの目的は、CMOS回路と一体化され、UV、IR、RGB感光デバイスの非常に厚い膜の二次元配列の製造に適した紫外線(UV)、赤外線(IR)、およびRGBイメージング機能を製造する新しい方法を提供することである。
【0035】
本発明のさらなる目的は、トランスインピーダンス増幅器、デジタル・ロジック、メモリーなどの高度CMOSデバイスと完全に一体化された、1.3ミクロンおよび1.55ミクロンの波長範囲の光検出を可能にする新しい方法を提供することである。
【0036】
本発明のさらにもう一つの目的は、感光フィルムを有するマイクロクーリング・デバイスのモノリシック一体化を許容および可能にする新しい製造方法を提供することである。
【0037】
[発明の要旨]
本発明によれば、実施方法の一例として、標準CMOSデバイスの予め設計されたアクティブ・エリアの領域で、選択的なエピタキシャル成長/成膜によって、薄膜p−i−nヘテロ接合ホトダイオードを形成することが挙げられる。非選択的なエピタキシャル成長/放出も可能であるが、シリコン表面を越えて「ウィンドウ」の外で形成された非エピタキシャル材料を除去する特別な工程が必要となる。
【0038】
高温処理から感光フィルムを節約するため、フロントエンド・オブ・ライン(FEOL)の最後の工程の直前または直後で、これらのフィルムの形成を成すことができ、金属化(相互接続)前に、ソース、ドレイン、ゲート・ポリSiライン上の金属シリサイド層の形成となる。感光フィルムの形成後の高温工程が無ければ、これらのフィルムは、高度に変色したヘテロ構造を含む、幅広い選択肢の材料で構成することが可能である。
【0039】
ケイ化金属により、ポリSiラインの接触と系列抵抗と、感光に使用されないソース/ドレイン接合のポリSiラインの接触と系列抵抗を最小限にする。また、ケイ化物により、相互接続に使用される金属によるソース/ドレイン接合のスパイクを防止する。0.25ミクロン以下の技術に基づく従来のCMOSイメージャについては(Shou-Gwo Wuu等、「非ケイ化ソース/ドレイン・ピクセルによる高性能0.25ミクロンCMOSカラー・イメージャ技術」国際電子デバイス会議、Tehch、Digest、2000)、ケイ化金属の形成に特別な注意が必要である。
【0040】
薄膜p−i−nホトダイオードは、アクティブ・エリア(たとえば、n+添加)上で形成され、これらは、その特定のアクティブ・エリアに対応する「ウェル接触部」によって底部(基板)側に接触される。その特定のアクティブ・エリアは、添加タイプが一つしかないため、実際には電位ウェルは無い。各ホトダイオードの最上部は、その上に別々の接触部が形成されている。
【0041】
この最上部の接触部は、対象となる波長に透過な材料で構成される場合、全体的なホトダイオード・フィルムを覆うことができる。可視範囲およびIRについては、インジウム酸化スズ(ITO)は、このような材料の一例である(このオプションは、図には記載されていない)。ケイ化金属など、シリコン材料およびデバイスに接触する従来の材料は、IRからUVへ可視のものへの波長には不透明である。したがって、ケイ化物で構成される最上部接触部は、相互接続の製造に充分なホトダイオード・フィルムの表面の最小エリアだけを覆えば良い。
【0042】
上記p−i−nホトダイオードの選択的なエピタキシャル成長は、「純粋な」CMOSプロセス・フロー用に開発された工程のいずれかを変更する必要が無いという意味で、モジュラーである。エピタキシャル成膜プロセス自体に関連する余熱の影響はないと予想される。エピタキシー(エピタキシー前のベーク)前の通常の表面条件化は、水面の高温焼きなましを含んでいる。しかし、高度表面調製技術は、このエピタキシ前の表面条件化に必要な温度の低減が顕著になることが可能であることを示す。この温度が、ドーパンド拡散点を下回るまで低減されたとき、あらかじめ作成されたCMOSデバイスには如何なる影響も存在しない。
【0043】
アクティブ領域が、エピタキシャル成膜された薄膜であるp−i−nホトダイオードは、該アクティブ層が、幾つかのイオン注入工程を経た広い領域であっても、結果的により良い結晶フィルム品質が得られる。完成度の高い結晶品質の利点は、キャリア寿命がより長く、すなわち、再結合率が低減し、移動性がより高く、電子ノイズが低減したという特徴を有する。薄膜デバイスは、非常に強力な、電圧の低い電気領域が実現する。また、薄膜内にフォトン全てが吸収されるため、キャリア収集の効率が高く、その収集速度が速く、隣接ピクセル間の雑音が無い。
【0044】
このアクティブ領域は、エピタキシャルに成膜されるため、エピタキシャル・プロセス時のくっきりとした添加プロフィールの形成と、バンドギャップ・エンジニアリングとの可能性があることによって、より高い機能の幾つかのデバイス・パラメータを最適化する。CMOSとモノリシックに一体化した、この新しいタイプの光センサー・アーキテクチャは、MOSFETから光吸収アクティブ層を分離させるので、このホトダイオードに適用されたバイアスは、MOSFETのソース、ドレイン、ゲートおよび基板(ウェル)のあいだのバイアスから独立することができる。
【0045】
結論として、本発明の光センサーは、最小のプロセス開発作業で使用可能な最新のCMOS技術で使用することかできる。
【0046】
本発明による縦方向ホトダイオード構造は、アバランシェ・モードと、ガイガー・モードでの動作に適切である。アバランシェ・モードで動作する(ヨシダタケシ、オオトモユウスケ、シマヤマサカズ、「1ギガヘルズ2ボルトCMOS OEIC用のSIMOX上で製造された新規のp−i−nの光検出器」IEEE国際電子デバイス会議、ワシントンD.C.1998.29−32ページ)純粋な50nmの薄膜ホトダイオードは、周知のCMOSイメージ・センサーにおいて使用されるものなど、厚膜の縦方向pn接合ホトダイオードの応答性に整合することが可能であるにも拘らず、応答性の値が同一になる理由は、非常に異なる。厚いホトダイオードが、ほとんど全ての入射光のパワーを吸収できる一方、すなわち、吸収された各フォトンについて、電流ゲインが一定になり、生成された電子ホール・ペアが発生する。一方、薄膜アバランシェ光検出器は、入射光パワーの一部しか吸収しないが、その電流ゲインは、すなわち、多くの電子ホール・ペアが生成することができる各吸収フォトン、アバランシェ効果については、一定した状態をはるかに越えることができる。
【0047】
応答性の値が同じ場合、アバランシェp−i−nホトダイオードは、高品質のエピタキシャル成膜した単結晶フィルムで構成される場合、より良好な信号対ノイズ比(S.M.Sze 「半導体デバイスの物理特性」、ウィリー、ニューヨーク 1981、767ページ、Eq.38および770ページ)を得ることができる。これは、光度が低い場合に、より関連性が高くなる。最近の提案(D.C.ハーバートおよびE.T.Rチドリー、「非常に低い雑音アバランシェ検出」、IEEE Trans. Elect. Dev., 第48巻、第7号、2001年7月、1475−1477ページ)に、ホトダイオードの高周波ACバイアスで、大きなゲインの利点を維持しつつ、半導体内のアバランシェ・プロセスに関連したノイズ関連の欠点を避けることも可能になる。
【0048】
特定の波長についての吸収効率は、光検出器材料のバンド構造に依存する。このため、バンドギャップ・エンジニアリングにより、薄膜アクティブ層が、異なった材料で構成される「厚い膜」(または厚膜)ホトダイオードと殆ど同じ入射光パワーを吸収することが可能になる。最適化された添加と、合金プロフィール/組成の導入により、薄膜アバランシェp−i−nホトダイオードは、高い電流ゲインを有し、特定の波長範囲について殆ど全ての入射光パワーの吸収において厚膜のホトダイオードと同等の効率とすることが同時に可能になる。
【0049】
可視スペクトルの波長がより長い場合や、IRについては、p−i−nホトダイオードは、好ましくは、特定の範囲のゲルマニウムおよびカーボン原子濃度を有する疑形(pseudomorphic)Si1-x-yGexyのランダム合金および/または超格子フィルムで構成することができる。この特性は、結果的に、可視赤、緑、青、また赤外線(IR)における全ての原色の光吸収効率の増加に対して、Siに関するバンドギャップが低減することになる。さらに、カーボン内蔵レベルが高ければ、Si1-xGexへの歪み補償が行なわれることにより、高いゲルマニウム含有量を有するSi1-xGexフィルムの臨界厚さが増加する。カーボンの内蔵自体により、バンド・ギャップが減少することにより、(シリコンに関して)伝導バンド・エッジを低下させる。このため、このフィルムのGeおよびCレベルが同時に高くなるため、デバイスおよび製造に関係する利点がある。
【0050】
また、Si1-x-yGexyで構成されるp−i−nホトダイオードは、ホトダイオード・フィルムの厚さ、添加プロフィール、合金、ヘテロ接合プロフィールの最適化について、SiまたはSiGeに比べて、自由度がより大きくなり、ユーティリティ・ゲイン・モード、アバランシェ・モード、ガイガー・モード(単一フォトン計数モード)で動作するようになる。
【0051】
したがって、薄膜p−i−nホトダイオードの信号振幅および信号対ノイズ比は、従来の「厚膜の」ホトダイオードのそれを凌駕することが可能になる。これらの最適化されたプロフィールは、該ホトダイオードが埋め込まれるCMOSロジック回路の制限にしたがって、アバランシェ・ヘテロ接合p−i−nホトダイオードの動作電圧の調整に使用することもできる。ホトダイオード・フィルムの任意の厚さについては、アクティブ層のバンドギャップが低ければ、アバランシェ・プロセスを可能にするのに必要なバイアスも低くなる。
【0052】
また、シリコン上に歪み成膜(straion)したSi1-xGexおよびSi1-x-yGexyフィルムは、シリコンにSiに関するバンドギャップの著しい低下が得られるだけでなく、バルク状態のゲルマニウムよりも小さい(すなわち、約0.67eVより小さい)バンドギャップが可能になる。したがって、このような小さいバンドギャップを有するSi1-x-yGexyフィルムは、バルクのGeよりも、同一波長についての吸収係数が大きくなり(それに対し、透過深さが浅くなる)、特定の波長の入射フォトンの任意パーセントを得るのに必要なアクティブ体積(光吸収層の厚さ)が少なくなる。
【0053】
その上、(バルクのGeが得られるものよりも長い)IR波長がより長くても、その検出が可能になる。また、疑形Ge1-yy(シリコンのないゲルマニウム・カーボン・ランダム合金)が、シリコン上にうまく成膜されたとしても(M.Todd等、「化学蒸着を使用したヘテロエピタキシャル・ダイアモンド構造化Ge1-xx(x=1.5−5.0%)合金の合成および特性」Appl. Phys. Lett. 68、第17号、1996年4月22日、2407−2409ページ)、このような極端な合金組成(Ge1-yy)も、完全な歪み補償も、可視光または1.3ミクロンおよび1.55ミクロン波長の効率的な光検出のために必要と考えられない。
【0054】
PbTeまたはPb1-xSnxSeなど、ほかの材料の薄膜も、中間から遠赤外線波長の検出のためシリコン上で擬形的に成長または成膜することが可能になる。
【0055】
同様に、「ソーラー・ブラインド」UV検出が可能になる材料および/または構造を含むことが可能になる。可視波長およびIR波長に対して透明な構造を意味する「ソーラー・ブラインド」構造は、半導体構造と、GaN、AlN、AlGaNなどのシリコンのバンドギャップよりも幅広いバンドギャップを有する材料のエピタキシャル成長により達成することができる。「ソーラー・ブラインド」UV検出は、Al 23、LaAlO3、Pr23、CeO2、CaF2、SrTiO3などの、エピタキシャル互換性のある絶縁体のシリコン・ベースの量子ウェルおよび/または超格子で得られる。
【0056】
量子ウェルには、局所化されたエネルギー・サブバンドの形成を有し、これにより伝導バンドへの価電子帯からの遷移(バンド間遷移)または価電子帯内遷移または伝導帯による遷移(サブバンド内の遷移)を通じて、より高いエネルギー(より短い波長)のフォトンに吸収エッジをシフトし、波長選択性のフォトン吸収を許容する。
【0057】
より高いエネルギー(より短い波長)のフォトンに対する吸収エッジのシフトは、短い周期の超格子と、Al23、LaAlO3、Pr23、CeO2、CaF2、SrTio3など、より大きなバンドギャップを有する材料で達成することもできる。これらの構造は、構成材料のバンドギャップ同士のバンドギャップ規模の「ミニバンド」の形成に導く、局所化されたサブバンドを有する。
【0058】
また、本発明による独自の一体化プロセス・フロー/アーキテクチャは、ホトダイオード・フィルム自体とともに、他の高度化されたデバイスの内蔵を容易にする経路を提供し、性能全体の向上につながり、システム・オン・チップ(SoC)への新しい機能性をもたらす。
【0059】
ホトダイオード・フィルムの製造に使用される同一のエピタキシャル・プロセス時、他のフィルムも成膜させることができる。ホトダイオード・フィルムの成長/成膜前に、ランダム合金、量子ウェルおよび/またはSi1-x-yGexy、Si1-xGex/Si1-yyの超格子も成長/成膜させることができる。この付加的なフィルムは、Si1-x-yGexyランダム合金および/またはSi1-xGex/Si1-yy QWおよび/または超格子(Xiaofeng Fan等、「SiGeC/Si超格子マイクロクーラー」Appl. Phys. Lett. 78、第11号、第12号、2001年3月、1580ないし1582ページ)に基づく固体ヘテロ接合一体化熱イオン(HIT)マイクロクーラー(微小冷却)に使用することができる。このため、マイクロクーラーは、ホトダイオード層の効率のよいクーリングに最も好適な構成である、冷却されるフィルムとの密接な熱接触において、感光層直下に配置することができる。
【0060】
この構成により、薄膜ホトダイオード層が、基板の厚みの一部となる従来の光センサー・アーキテクチャ(CCDおよびCMOSイメージャ)と反対に、冷却される非常に小さな質量をもたらすことに着目すべきである。さらにまた、横方向の寸法が低減したマイクロクーラー層は、それらをより効率的にする非線型効果をもたらすとの兆候がある。
【0061】
簡単に言うと、本発明による光センサーの非常に大きな二次元配列の製造に多くの利点がある。
【0062】
[発明の説明]
本発明は、以下の知識に基づく。厚膜(bulk)の半導体材料で構成される、すなわち三つの空間方向のうちのいづれにおいても量子を封じ込めないアクティブ・メディアについて、任意のフォトン・エネルギーまたは波長(カラー)についての吸収深さが、厚膜の材料のバンド構造によって決定される。
【0063】
フォトン用の半導体材料の吸収効率は、波長の関数として変化する。650nm位の波長については、ゲルマニウムの吸収係数は、シリコンの吸収係数よりも約50倍大きく、逆に、その波長については、Siよりも50倍薄いGeフィルムに同じ量の光を吸収することができる(S.M.Sze、「半導体デバイスの物理特性」ウィリー、ニューヨーク 1981、750ページ、図5)。
【0064】
任意の半導体材料の吸収特性は、ほかの材料で合金化したり、および/または、少なくとも一つの空間方向における「寸法の低減」から発生する「量子化効果」により、変更することができるのは周知である。「低減された寸法」構造を製作するのに最もよく知られ、かつ最も簡単な方法は、量子ウェル(QWS)と、複数の量子ウェル(MQWS)と、短周期の超格子である。
【0065】
通常、これらの構造は、(基板の平面に垂直な)縦方向のヘテロ接合のエピタキシャル(擬形)配置を通じて製作される。
【0066】
フィルム配置プロセスに関する原子単一層制御の能力を有するエピタキシャル成長により、縦方向の構造の組成および「寸法」のエンジニアリング(設計)を行なう直接の方法が提供される。合金化および量子化の効果は、ほかの各効果を向上させるのに組み合わせることができる。
【0067】
シリコン材料システムにおいて、Si 1-xGex、Si1-yy、Si1-x-yGexy、またはGe1-yyのランダム合金および/またはQWおよび/または超格子は、シリコンウエハ基板上のバンドギャップのエンジニアリングを行なう手段を提供する。Si1-xGexは、シリコン−ゲルマニウムのランダム合金を意味し、Si1-yyは、シリコン−カーボンのランダム合金を意味し、炭化シリコン(SiC)と混同しないようにすべきである。Si1-x-yGexyは、シリコン−ゲルマニウム−カーボンのランダム合金を意味し、ゲルマニウム添加の炭化シリコンと混同しないようにすべきである。Ge1-yyは、ゲルマニウム−カーボンのランダム合金を意味する。(M.Todd等、「化学蒸着を使用したヘテロエピタキシャル・ダイアモンド構造のGe1-xx(x=1.5−5.0%)合金の合成および特性」Appl. Phys. Lett. 68、第17号、1996年4月22日、2407−2409ページ)。Ge1-yy合金は、x+y=1の場合、シリコン原子なしで、より一般的な化合物Si1-x-yGexyにおいてx+y=1、すなわちシリコン原子を含まない特別の場合と見ることができる。
【0068】
シリコン基板上に歪み成膜(strain)したSi1-xGex薄膜は、主に価電子帯のエッジのシフトにより、ゲルマニウム含有率が増加するにつれて減少するバンドギャップを有する。シリコンに歪み成膜したSi1-yyも、減少したバンドギャップを有するが、これは、主に、伝導帯のエッジの低下によるものである(O.G.シュミットおよびK.エバート、「Si上で張力歪み化され、正確に歪み補償され、および圧縮歪み付着したSi1-x-yGexy層の光ルミネセンス」Phys. Rev. Lett. 第80巻、第15号、1998年4月13日、3396ないし3399ページ)。したがって、Si1-yyフィルムは、Si1-xGexフィルムがホールの閉じ込めに有用なのと同様に、電子の閉じ込めに有用である。
【0069】
非常に高品質のSi1-xGex層が実用化されて製造中であり、BiCMOS回路用のシリコン・ベースのヘテロ接合バイポーラー・トランジスタ(HBT)を供給している(D.C.Ahlgren等、「アナログおよび無線市場用に一体化されたSiGe HBT技術の生産性の実状」、IEEE国際電子デバイス会議、ワシントン、D.C.,1996年、859ないし886ページ)。
【0070】
これらの回路は、無線関係の通信製品の最先端の機能を提供する。最近では、Si1-x-yGexyフィルムは、主に、カーボン含有層の処理関連の利点について、製造する価値があることも実証している(「K.E.エドワード等、深いサブミクロン、エピタキシーフリーCMOSプロセスにおける高性能SiGe:C HBTのモジュラー一体化」、国際電子デバイス会議、Tech. Digest、1999年)。
【0071】
Si1-xGexへのカーボンの添加により、デバイス物理特性および技術的観点の両面からの多くの利点をもたらすことが実証されている。技術的立場からは、Si1-xGexフィルムへのカーボンの添加により、歪みを低減(歪み補償)し、同一のGe含有率を有するより厚いフィルムまたは同一の膜の厚さにつてGe含有率が増加したフィルムのいずれかが実現される。Si1-x-yGexyの歪みのないフィルムは、Ge原子対C原子の比が、8.2対1と9.4対1のあいだとなるときに形成することができる(カール・エバート等、「三元Si1-x-yGexy合金システムにおける成長および歪み補償効果」Appl.Phys.Lett. 第60巻、1992年 3033ないし3035ページ、および[13]H.J.オステン、E.バジール、およびP.ツオイムセイル、「少量のカーボン添加によるSi(001)上の反転4価ズレSiGe層の成長」Appl. Phys. Lett., 第64巻、1994年 3440ないし3442ページを参照)。また、これらのSi1-x-yGexyフィルムヘのカーボンの導入は、pタイプおよびnタイプのドーパントの拡散を大きく抑制することが示されている(K.E.エドワード等、深いサブミクロン、エピタキシフリーCMOSプロセスにおける高性能SiGe:C HBTのモジュラー一体化」、国際電子デバイス会議、Tech,Digest, 1999年)。これにより、よりくっきりとした添加プロファイルを実現できる。
【0072】
添加およびヘテロ接合プロファイルの変化したシリコンおよび/またはSi1-xGexフィルムの選択的エピタキシャル成長(SEG)は、いろいろなデバイスおよび適用について実証されている。
【0073】
一適用例としては、PMOSデバイスに特に注目した平面状のCMOSアーキテクチャを0.1ミクロンの技術に導入することを支援するアーキテクチャに関するオプションとして提唱された「ソース/ドレインの上下動」が挙げられる(Hsiang-Jen Huang等、「Si1-xGex上昇されたソースおよびドレインを有するP−チャネルMOSFETの低温特性の改良」、IEEE Trans. 電子デバイス、第48巻、第8号、2001年8月、1627ないし1632ページ)。この場合、このフィルムは、大量にpタイプ添加されるているにもかかわらず、成長プロセスの選択性は維持されている。
【0074】
選択的エピタキシャル成長(SEG)によって作成されたほかのデバイスは、SiGe p−i−nホトダイオードからなる赤外線(IR)検出器である(Adrian Vonsovici等、「選択的エピタキシによって成長したSiGe/Si p−i−nホトダイオードの室温光電流スペクトロスコピー」、IEEE Trans. Elect. Dev., 第45巻、第2号、1998年2月、538ないし542ページ)。このデバイスの場合、n−添加フィルムも、選択的に成長し、誘電体ウィンドウ内で歪み成膜したエピタキシャルフィルムが、同一のプロセスパラメータおよび同一の組成でブランケット基板上に形成されたフィルムに比べて、より大きな臨界厚さを有する。
【0075】
Si1-x Ge x 、Si1-yy、Si1-x-yGexyランダム合金および/またはQWおよび/または超格子のピタキシャル擬形成長により、シリコンのバンドギャップよりもかなり狭いバンドギャップを有する歪み補償フィルムの形成を許容するので、シリコンベースの技術によって作成されたデバイスの電子光学特性を著しく変えることができる。
【0076】
Si1-x-yGexy合金に加えて、たとえば、PbTeまたはPb1-xSnxSeなどの、より狭いバンドギャップさえも有する物質の薄膜も使用することができる。これらの材料は、CMOSにモノリシックに一体化されて、中赤外線ないし遠赤外線の光検出が可能になる。
【0077】
CMOSと一体化された「ソーラーブラインド」UV光検出器も、シリコンと互換性のある幅広いバンドギャップの半導体と絶縁層による量子ウェルや短周期の超格子などの、材料および構造のエピタキシャル成長および/または成膜によって構成される。また、AlN GaNおよびAlGaNなどのフィルムも、使用してもよい。大きい誘電定数(高いKの絶縁層)を有するほかの絶縁層によってCMOSデバイスのゲート絶縁層としてのSiO2の置換に向かっての研究努力が、Al23、LaAlO3、Pr23Ce2、CaF2、SrTiO3などの材料の擬形薄膜が、成長/成膜させることができることが実証されている。
【0078】
代替材料の短周期超格子構造は、非局所化されたエネルギー状態(サブバンド)を導入し、構成材料のバンドギャップの中間のバンドギャップの大きさを有する「ミニバンド」の形成に導く。このため、ギャップ、すなわち、伝導帯および価電子ミニバンド間の違いが、シリコンより長い合成バンド構造を超格子の成長および構造パラメータを制御することによって構成することが可能になっている。
【0079】
また、エピタキシャル互換性のある絶縁層の幾つかは、非常に非対称的なバンド配置(alignment)を有することにも留意すべきである。一般的に、価電子帯オフセット(ホールに対するバリア高さ)は、伝導帯オフセット(電子に対するバリア高さ)よりかなり大きくなる。たとえば、Ca2およびSrTiO3は、シリコンに対して僅かな伝導帯オフセットを有することが知られている。これらの場合において、伝導帯ミニバンドも、シリコンの伝導帯に対して僅かなオフセットを有すると考えられるため、価電子帯において全てのバンドギャップの拡大が発生すると考えられる。
【0080】
可視範囲(紫外線、E≒3.1eVに対応するλ=400nm)の最短の波長フォトンのエネルギーよりもミニバンドのギャップを大きくした状態の超格子構造は、可視範囲(およびより長い波長)に透明となる一方、UV放射を吸収する。
【0081】
本発明によれば、ホトダイオードフィルムは、p+シリコンよりも高いモビリティを有するので、MOSFETのn+アクティブエリア上にエピタキシャルに形成される。これにより、読み出し速度を最適化する助けになる。また、プロセス技術の観点から、単純なヘテロ接合および添加プロファイルは、nタイプ領域だけのp−i−nホトダイオードを形成することによって簡単に得ることができ、それによってエピタキシャル成膜プロセス時にただ1つのタイプの添加のみが要求される。これは、後者の場合、pタイプ添加よりもnタイプ添加において、シャープな添加プロフィールを得ることが困難であるため、最も一般的に使用されるフィルム製造技術、すなわち化学蒸着(CVD)の使用が実質的に有利である。
【0082】
シリコンに歪み成膜したSi1-x-yGexyの特定の事例については、ヘテロ接合および添加プロファイルが、設計に慎重さが必要であるが、その理由は、Si1-x-yGexyの場合、カーボンのパーセントが少ないとき、バンドギャップの低減が、ほとんど価電子帯内で発生するからである。非アバランシェモードにおける動作においては、ホトダイオードフィルムは、透光深さが対象となる波長全てについてできるだけ小さくなるように、できるだけ狭いバンドギャップを有するべきである。
【0083】
ここで、図2について説明すると、本発明によるホトダイオードモジュールの断面図を示す。薄膜p−i−nホトダイオードが、従来のCMOSプロセスにおいて作成された、N−ウェルの上部のn+アクティブ・エリア上に作成されることが判る。ホトダイオードの上部では、小さいエリアがホトダイオードの最上部フィルムと電気的な接触を付与するシリサイドフィルムによって覆われる。
【0084】
図3は、マイクロクーラーモジュールを有する従来技術のCMOSホトダイオードの考えうる構成の断面図を示す。このマイクロクーラーモジュールは、基板の裏側に装着されているのが判る。そのため、マイクロクーラーフィルムは、ホトダイオードのアクティブ領域(厚膜のpn−接合)と熱的に密着した状態になり得ないことも判る。
【0085】
図4は、本発明によって構成されたホトダイオードモジュールおよびマイクロクーラーモジュールの断面図を示す。薄膜マイクロクーラーフィルム、n+アクティブエリア上部に形成され、さらにp−i−nホトダイオードが前記薄膜マイクロクーラーフィルムの上部に形成されることにより、モノリシックな一体化が得られる。
【0086】
図5a−dは、可視波長およびIR波長用のp−i−nホトダイオード層の断面図と、それに対応するバンド図を示す。それらの全ては、n+アクティブ領域上に成膜されるホトダイオード層を示す。全ての場合において、Fermi−Levelは、n−添加された領域の伝導バンド内にあり、pタイプ添加された層においては、Fermi−Levelは、価電子バンド内にある。したがって、これらの二層は、光吸収および電子ホール光生成用に伝導性が高く、優れた電荷キャリアリザーバとなる。
【0087】
図5aにおいて、ホトダイオードの無添加(非ドープ)層およびp添加層は、一定組成のSiGeC合金で、したがって、シリコンよりも狭い一定バンドギャップとなるものとして示される。図5bは、p+−SiGeC領域の上部にあるp+シリコン層が追加されているが、図5aと非常に似た層とバンド図を示す。このp+シリコンキャップ層は、シリサイド層の形成時に部分的に消費される必要があってよい。図5cにおいて、ホトダイオードの無添加領域は、傾斜化されたSiGeC合金組成を有し、n+−エリアとの境界で最も狭いバンドギャップを有し、合金化されていないシリコンで構成されるp+添加された領域との境界で、シリコンに転移する最も広いバンドギャップを有するものとして示される。図5dにおいて、ホトダイオードの無添加領域は、傾斜化されたSiGeC/シリコン/傾斜化されたSiGeCの積み重ねによって示される。このプロファイルは、印加された電界に加えて、ホールに対するアバランシェプロセスは、ホールが最大の価電子バンドの不連続性を有する領域を横切るときに運動エネルギーを得ることによって支援される。
【0088】
図6は、可視範囲の三原色であるRGBに対して、従来のCCDおよびCMOSイメージャにおいて、色のフィルタリング/分離が如何にして得られるかを図示している。
【0089】
図7aは、RGBおよびIR(赤外線)のカラーフィルタリング/分離用の、考えうる選択肢の一つを図示する。この解決策において、IRを収集するためのホトダイオードには波長フィルタリングは行なわない。そのため、日中では、IRサブピクセルが、「白色光」イメージを収集する。可視範囲における非常に弱いフォトン強度(たとえば、夜間)のもとでは、そのホトダイオードによって生成される光電流は、広帯域のIR放射によるものである。日中では、このサブピクセルは、「ソーラーセル」として機能するように適宜バイアスさせることができ、イメージセンサーが埋め込まれるシステムのパワーの要求を満足する助けとなる。
【0090】
図7bは、RGBおよびIRのカラーフィルタリング/分離用の、ほかの考えうる選択肢を図示する。この解決策によれば、IRを収集するホトダイオードに関する波長フィルターがあり、「ソーラー・ブラインド化」される。そのため日中でさえも、IRサブピクセルは、可視範囲内のイメージを収集することはなく、IR放射だけを収集する。
【0091】
図8は、RGBおよびIR用のサブピクセルを有する「全カラーピクセル」の三次元斜視図を示す。
【0092】
ここで、図9a−gについて説明すると、エピタキシャルSiGeCホトダイオードとCMOSとの一体化のための、考えうるプロセスフローの一実施例を示す。Si34を付着させたあと、ブランケットまたはパターン化エッチバックを行なってスペーサを形成することは、CMOS処理における共通のプロセス工程である。このパターン化されたSi34フィルムのエッチバックは、抵抗性の高い回路素子を製造する好ましい方法であり、無添加のポリシリコンラインの上部にSi34を設けて、シリサイドの形成を阻止する。
【0093】
図9aは、窒化シリコン(Si34)フィルムの成膜およびエッチバック後のシリコンウエハ基板の概略断面図を示す。二重ウェルCMOSプロセスが前提となる。三重ウェルも使用することができ、その場合、ホトダイオードは、三重ウェルのアクティブエリア内で形成することができる。ホトダイオードが作成されるアクティブエリアは、フィールド酸化物(FOX)領域によって周辺のCMOSデバイスから分離した状態にある。この図に示される通り、このアクティブエリアを覆う薄い酸化物(SiO2)フィルムがあり、このフィルムは、Si34フィルムの成膜およびエッチングの前に形成されたものである。以下にプロセス工程の例について説明する。
【0094】
「光センサーモジュール」
1)ホトレジストのないホトダイオード領域だけを残したフォトリソグラフィー;
2)たとえば、希釈−HFによるシリコン表面からの薄い酸化膜の除去(図9b)
3)ホトレジストの剥離および清浄化
4)適切な合金および添加プロファイルを有するホトダイオード層のSEG形成(図9c)
【0095】
「シリサイド形成モジュール」
5)ポリSiラインおよび接合からの薄い酸化膜の除去(たとえば、希釈HF);
6)従来の方法によるシリサイドの形成(図9d)
【0096】
「ポストシリサイドモジュール」
7)シリサイドがエッチング除去されるホトダイオード領域だけを露出するフォトリソグラフィー(ホトレジストの除去);
8)オーミック接触用に小さいエリアだけを残して、ホトダイオードエピタキシャル層の表面のほとんどからシリサイドを(たとえば、緩衝化されたHFを有する)選択的ウェットエッチングで除去する(図9e);
12)ホトレジストの除去および清浄;
13)プレメタル(金属層の前面の)誘電層の成膜;
14)平面化(図9f)
【0097】
「標準金属化」
ホトダイオードの存在は、相互接続用の処理に影響を与えるべきではない。図9gは、金属接触部と、最初の金属レベルだけを示す。
【0098】
図10および図11について説明すると、エピタキシャルマイクロクーラーおよびSiGeCダイオードとCMOSとの一体化のためのプロセスフローの一例を図示する。ホトダイオードおよびマイクロクーラーデバイスの、開示されたプロセス一体化アーキテクチャは、ホトダイオードの底部電極とマイクロクーラーの最上部電極とがエピタキシャル積層において互いに対面することを示す。
【0099】
付着されるべきエピタキシャルフィルムが、シリコンウエハの表面より上にあるフィールド酸化物(FOX)の突出部よりも厚いとき、追加分の「壁の高さ」を設けて、エピタキシャルフィルムの選択的成長を横方向に含むようにする。ホトダイオードフィルムと、マイクロクーラーフィルムの合計厚さは、シリコンウエハ表面より上にあるフィールド酸化物の突出部の高さを越える傾向がある。したがって、選択的エピタキシャル成長(SEG)プロセスは、より厚いフィルム内に開かれた「ウィンドウ」内部で行なわれる必要がある。以下に記載されるプロセスは、この状況を想定して、そのための解決策を示唆している。SEGプロセス前に、窒化シリコンフィルム内により深いウィンドウを設ける。
【0100】
図10a〜dは、マイクロクーラーと、p−i−nホトダイオードフィルムを備える、幾つかの可能な積層の断面図を示す。定性的なバンド図は、考えうるバイアス条件に関する、異なった添加シーケンスの影響を図示するためだけに設けられている。このバンド図は一般的な説明を意図しており、マイクロクーラー層またはホトダイオード層のいずれかの合金組成の詳細を実際に表わすことを意図してはいない。
【0101】
図10aは、nタイプ添加された端子を有するマイクロクーラーを示す。図中、このマイクロクーラーの最上部の電極は、最上部の電極が、p+添加されたホトダイオードの底部電極と同一のn+層を共有する。このバンド図は、ホトダイオードの最上部の電極と、(「ウェル接触部」を通じて接触させた)マイクロクーラーの底部電極とのあいだにバイアスが適用される状況を図示する。
【0102】
図10bは、pタイプ添加された端子を有するマイクロクーラーを示す。図中、このマイクロクーラーの最上部の電極は、最上部の電極が、n+添加されたホトダイオードの底部電極と同一のp+層を共有する。このバンド図は、ホトダイオードの最上部の電極と、(「ウェル接触部」を通じて接触させた)マイクロクーラーの底部電極とのあいだにバイアスが適用される状況を図示する。
【0103】
図10aおよび図10bに示される構成では、エピタキシャル積層の中間におけるフィルムの何れにも、外部接触を行なう必要はない。この構成では、ホトダイオードの下部電極と、マイクロクーラーの最上部電極が、同じタイプの添加を行なうことが必要となる。このスキームの主な利点としては、エピタキシャル積層の中間に接触が必要ないことが挙げられる。しかし、このスキームは、二つの不利な点を有する。すなわち、ホトダイオードと、マイクロクーラーが、互いに独立してバイアスさせることができない点と、該バイアスが、直列のデバイス両者に跨って適用されるので、特別な電圧ソースを必要とする大電圧が必要となる点が挙げられる。
【0104】
図10cは、pタイプ添加された端子を有するマイクロクーラーを示す。図中、マイクロクーラーの最上部電極は、ホトダイオードのn+添加された底部電極と対面し、その最上部電極は、p+添加されている。共通のオーミック接触は、シリサイドの形成により達成される。バンド図は、シリサイドの仕事関数がシリコンのバンドギャップの中間に位置決めされた状態であって、前記シリサイド領域と、ホトダイオードの最上部電極とのあいだにバイアスが印加され、前記シリサイド領域と、マイクロクーラーの(「ウェル接触部」を通じた)底部電極とのあいだにバイアスが印加された状態を示す。
【0105】
図10dは、nタイプ添加された端子を有するマイクロクーラーを示す。図中、マイクロクーラーの最上部電極が、ホトダイオードのp+添加された底部電極と対面し、その最上部電極は、n+添加されている。共通のオーミック接触は、シリサイドの形成により達成される。バンド図は、シリサイドの仕事関数がシリコンのバンドギャップの中間に位置決めされた状態であって、前記シリサイド領域と、ホトダイオードの最上部電極とのあいだにバイアスが印加され、前記シリサイド領域と、マイクロクーラーの(「ウェル接触部」を通じた)底部電極とのあいだにバイアスが印加された状態を示す。
【0106】
図10cおよび図10dに示される構成では、「シリサイド」として図示される外部接触部は、ホトダイオードの底部電極と、マイクロクーラーの最上部電極に対して形成され、電気的に接触させられる。このスキームの主な利点は、エピタキシャル積層の中間に接触を行なう必要がある点である。この特別な添加タイプのシーケンスは、以下の二つの利点を有する。
(a)ホトダイオードおよびマイクロクーラーに印加されるバイアスが、互いに完全に独立している点。
(b)中間接触部が、「グラウンド」である一方、同一の極性の電圧が、ホトダイオードおよびマイクロクーラーの他方の電極に印加される点。
【0107】
この時点で、図10cおよび図10dのオプションは、以下の理由で、最適のオプションであることが判る。
(a)(CMOS技術における傾向に関して)より低い電源電圧
(b)デバイス性能(バンドギャップの独立した最適化とドーピングの設計)
(c)ホトダイオードの動作モードに関する回路設計(たとえば、低ノイズ動作のための高周波ACバイアス)。
【0108】
以下に記載され、エピタキシャル積層の中間に接触層を形成するプロセス工程に関する、ほかの理由により、好ましい実施例は、図10dに示されるものであると決定される。プロセス技術に関する理由に加え、図10dの構成において、マイクロクーラーは、nタイプ添加されるため、n+アクティブエリア上に形成され、p+アクティブエリアよりもモビリティの点で有利である。
【0109】
これらのデバイスへの接触に特有のプロセス工程は、一般的な全てのデバイスへの接触を形成する前に行なわれる必要がある。
【0110】
中間電極との接触を行なうため、これらの電極より上にあるエピタキシャル層は、エッチング除去される。エッチングされるフィルムの厚さが薄く、これらのフィルムの損傷の少ないエッチングの要件については、その解決策は、少なくとも最初の段階ではウェットエッチングにある傾向がある。
【0111】
プロセスを簡潔にするため、同一のエピタキシャル積層内に幾つかの異なったフィルムに幾つかの接触を行なわせるよりも、エピタキシャル積層の中間部に一つのフィルムに一つだけの接触を行なうのが便利である。中間電極をホトダイオードと、マイクロクーラーとに共通化にさせることにより、単一の接触を得ることができる。したがって、デバイスおよびエピタキシャル成膜プロセスの両者の設計(合金の正確なシーケンスおよび添加プロファイル)には、この方法を反映させる必要がある。
【0112】
エピタキシャル積層の中間部にあるフィルムに接触形成させるには、それより上にあるフィルムの除去が必要となり、その場合、おそらく厚さは非常に薄くなる(たとえば、50nm未満)。これらの状況において、最適な技術的解決策は、添加感応型で、異方性のウェットエッチングを使用することであると考えられる(たとえば、KOHまたは、その類似)。
【0113】
これらのエンジニアリング要素を考慮して、エピタキシャル層の最適なシーケンスは、ホトダイオードの最上部電極が、nタイプ添加され、底部電極は、pタイプ添加されるようなシーケンスとする。このマイクロクーラーの最上部電極および底部電極は、nタイプ添加される。
【0114】
このシーケンスにより、ホトダイオードの下部電極のフィルムは、KOHに対するエッチイングストップ(または相当する異方性ウェットエッチング剤)として使用することができる。KOH混合物は、pタイプ添加されたシリコンよりずっと早く非添加のシリコンと、nタイプ添加されたシリコンをエッチングすることは周知である。実際、高度にpタイプ添加されたシリコンは、KOHおよびほかの混合物に対するのエッチストップとして通常使用される。側壁部が、垂直でなく、傾斜しているという事実は、最小化されるか、無関係とされるが、フィルムが極端な厚さの場合は、エッチング除去される(50nmまで)。エッチングされるべきコンタクトホールの直径は、技術レベルに左右されるが、0.1ミクロン以上のCMOS世代であっても、このホールのアスペクト比は、常に1未満となるべきである。
【0115】
図11aは、窒化シリコン、すなわちSi34フィルムのパターン化されたエッチングバック後の、シリコン・ウエハ基板の概略断面図を示す。二重ウェルCMOSプロセスが、前提となる。三重ウェルも使用可能であるが、その場合、ホトダイオードは、三重ウェルのアクティブエリア内に形成することができる。
【0116】
スペーサを形成するためにSi34のパターン化されたエッチングバックを行なうのは、CMOS処理における共通の実施要綱であり、非添加のポリSiラインの最上部にSi34フィルムを設けることにより、抵抗性の高い回路素子を製造する好ましい方法であり、これらの上にシリサイドの形成を防ぐためである。
【0117】
図の左側では、ホトレジストは、ホトダイオードフィルムが形成される領域を覆っている。図の右側は、PMOSデバイスおよびNMOSデバイスの接合およびウェルと、ポリSiゲートの側壁部にあるSi34スペーサを示す。フィールド酸化物(FOX)領域により、ホトダイオードフィルムおよびCMOSデバイスのアクティブエリアを分離させる。この図に示すように、このアクティブエリアを覆う薄いオキシド(SiO2)フィルムがあり、これは、Si34フィルムの成膜およびエッチングの前に形成されたものである。このプロセス工程の例を以下に詳述する。
【0118】
「マイクロクーラーおよび光センサーモジュール」
1)薄膜(5nmまでの)のSiO2と、低歪みの厚いSi34(数百nm)の成膜(図11b)
2)ホトレジストを用いないホトダイオード領域だけのフォトリソグラフィー;
3)薄膜のオキシド・フィルム上で停止するSi34の選択的ドライエッチング(図11c)
4)ホトレジストの剥離と洗浄
5)たとえば希釈HFによる、シリコン表面からの薄膜酸化物の除去(図11d)
6)マイクロクーラー層と、ホトダイオード層のSEG(図11e)
【0119】
「中間電極への接触」
7)フォトリソグラフィー:コンタクトホール(アラインメント許容度を含むよう大型化)
8)ホトダイオードのp+底部電極上で停止する最上部ホトダイオード層(nタイプおよび非添加)のウェットエッチング(たとえば、KOH)(図11f)
9)ホトレジストの剥離
10)窒化物の選択的ウェットエッチング
11)(厚いSi34フィルムより前に付着させた)薄膜のSiO2の完全洗浄および除去(図11g)
12)薄膜(5nmまでの)SiO2フィルムの成膜(たとえば、TEOS)
13)薄膜(10nm未満の)SiO2フィルムの成膜(図11h)
14)フォトリソグラフィー:シリサイドが形成される部位への全ての領域の露出(ホトレジストの除去)
15)薄膜Si34のエッチング(ドライまたはウェット)と、その後のシリコンおよび、たとえば、希釈HFポリによる、Si表面からの薄膜SiO2のウェットエッチング(図11i)
【0120】
「シリサイドモジュール」
16)ホトレジストの剥離および洗浄
17)従来の方法によるシリサイドの形成(図11j)
従来の方法によるシリサイドの形成により、基板の一部の反応(消費)を含むことの注意が必要である。ここでは、その特性は、「中間層」へのコンタクトホールにおいて、p+フィルムとn+フィルムに同時にオーミック接触させるのに利用される。
18)プレメタル誘電層の付着
19)平面化(図11k)
【0121】
「標準金属化」
ホトダイオードおよびマイクロクーラーの存在により、相互接続の処理に影響が及ばないようにする。図11lは、金属接触部と、第1の金属レベルだけを示す。
【図面の簡単な説明】
【図1】 従来のCMOSイメージャ・センサーの断面図を示す。
【図2】 本発明によるホトダイオード・モジュールの断面図を示す。
【図3】 マイクロクーラー・モジュールを有する従来のCMOSホトダイオードの考えうる構成の断面図を示す。
【図4】 本発明にしたがって構成されたホトダイオード・モジュールと、マイクロクーラー・モジュールの断面図を示す。
【図5a】 可視波長およびIR波長と、それに対応するバンド図のp−I−nホトダイオード層の断面図を示す。
【図5b】 可視波長およびIR波長と、それに対応するバンド図のp−I−nホトダイオード層の断面図を示す。
【図5c】 可視波長およびIR波長と、それに対応するバンド図のp−I−nホトダイオード層の断面図を示す。
【図5d】 可視波長およびIR波長と、それに対応するバンド図のp−I−nホトダイオード層の断面図を示す。
【図6】 可視範囲の三原色(RGB)について、従来のCCDイメージャおよびCMOSイメージャで如何にしてカラー・フィルタリング/分離が得られ、一つのカラー・ピクセルが、三つのサブピクセル、これら原色の各々についての一つずつで、構成されていることを示す。
【図7a】 IR収集用のホトダイオードに関する波長フィルタリングを使用して、RGBおよびIRカラー・フィルタリング/分離について考えうる一つの選択肢を図示する。
【図7b】 IR収集用のホトダイオードに関する波長フィルタリングを使用して、RGBおよびIRカラー・フィルタリング/分離について考えうるもう一つの選択肢を図示する。
【図8】 RGBおよびIR用のサブピクセルを有する「全カラー・ピクセル」の三次元透視図を示す。
【図9a】 CMOSを有するエピタキシャルSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図9b】 CMOSを有するエピタキシャルSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図9c】 CMOSを有するエピタキシャルSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図9d】 CMOSを有するエピタキシャルSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図9e】 CMOSを有するエピタキシャルSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図9f】 CMOSを有するエピタキシャルSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図9g】 CMOSを有するエピタキシャルSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図10a】 考えうるバイアス条件に関する添加の異なったシーケンスの影響を図示する定性的なバンド図と共に、マイクロクーラーと、p−i−nホトダイオード・フィルムを備える積層の概略図を示す。
【図10b】 考えうるバイアス条件に関する添加の異なったシーケンスの影響を図示する定性的なバンド図と共に、マイクロクーラーと、p−i−nホトダイオード・フィルムを備える積層の概略図を示す。
【図10c】 考えうるバイアス条件に関する添加の異なったシーケンスの影響を図示する定性的なバンド図と共に、マイクロクーラーと、p−i−nホトダイオード・フィルムを備える積層の概略図を示す。
【図10d】 考えうるバイアス条件に関する添加の異なったシーケンスの影響を図示する定性的なバンド図と共に、マイクロクーラーと、p−i−nホトダイオード・フィルムを備える積層の概略図を示す。
【図11a】 CMOSを有するエピタキシャルマイクロクーラーやSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図11b】 CMOSを有するエピタキシャルマイクロクーラーやSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図11c】 CMOSを有するエピタキシャルマイクロクーラーやSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図11d】 CMOSを有するエピタキシャルマイクロクーラーやSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図11e】 CMOSを有するエピタキシャルマイクロクーラーやSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図11f】 CMOSを有するエピタキシャルマイクロクーラーやSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図11g】 CMOSを有するエピタキシャルマイクロクーラーやSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図11h】 CMOSを有するエピタキシャルマイクロクーラーやSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図11i】 CMOSを有するエピタキシャルマイクロクーラーやSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図11j】 CMOSを有するエピタキシャルマイクロクーラーやSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図11k】 CMOSを有するエピタキシャルマイクロクーラーやSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図11l】 CMOSを有するエピタキシャルマイクロクーラーやSiGeCホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。

Claims (7)

  1. 半導体基板におけるCMOS構造と一体的に集積化されたヘテロ接合ホトダイオードモジュールの製造方法であって、
    (a)CMOSプロセスにおいて、前記半導体基板内に、フィールド酸化膜領域に囲まれた少なくとも1つのホトダイオード活性エリア、その中に埋め込まれ、所定の極性を有する少なくとも1つの半導体ウェル埋込領域上に、形成するステップと、
    (b)下部にある前記半導体ウェル埋込領域の極性と、逆の極性を有する少なくとも1つのドーピングされた半導体材料からなる感光層を、前記ホトダイオード活性エリアの上に選択的エピタキシャル成長させるステップと、
    (c)エピタキシャル成長させた前記感光層の各々の少なくとも1つの選択されたエリア上にオーム性の接触領域を形成するステップと、
    (d)エピタキシャル成長させた前記感光層の選択されたエリアの各々の最上部に柱状の金属相互接続層を形成するステップと、
    (e)エピタキシャル成長させた前記感光層の非選択エリア上に、前記金属相互接続層の最上部にまで、平坦化された誘電体層を形成するステップとを含み、
    前記感光層が、SiGe、SiGeC、GeCよりなる群から選ばれる少なくとも1つの材料からなる擬似格子整合のランダム合金、および/または超格子、および/または量子井戸を含む方法。
  2. CMOSデバイスの、低度にドーピングされたドレイン領域とソース領域とが形成された後、高度にドーピングされたドレイン領域とソース領域とが形成される前に、前記感光層のエピタキシャル成長がCMOSプロセスフローにおいてなされる請求項1記載の方法。
  3. CMOSデバイスの、高度にドーピングされたドレイン領域とソース領域とが形成された後に、前記感光層のエピタキシャル成長がCMOSプロセスフローにおいてなされる請求項1記載の方法。
  4. 前記接触領域に形成される接触層が不透明導電性材料である請求項1記載の方法。
  5. 前記接触領域に形成される接触層が透光性導電層である請求項1記載の方法。
  6. 請求項1記載の方法によって製造された、CMOS構造と一体的に集積化されたヘテロ接合ホトダイオードモジュールであって、
    前記ホトダイオードが、SiGe、SiGeC、GeCよりなる群から選ばれる少なくとも1つの材料の擬似格子整合のランダム合金、および/または超格子、および/または量子井戸をエピタキシャルに付着させた積層を含むヘテロ接合ホトダイオードモジュール。
  7. 請求項1記載の方法によって製造されたヘテロ接合ホトダイオードモジュールを少なくとも1つ取り入れたCMOSイメージャセンサであって、
    前記ホトダイオードモジュールが、SiGe、SiGeC、GeCよりなる群から選ばれる少なくとも1つの材料の擬似格子整合のランダム合金、および/または超格子、および/または量子井戸をエピタキシャルに付着させたホトダイオードエピタキシャル層を含むCMOSイメージャセンサ。
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