CN1481585A - 制作和cmos电路集成在一起的异质结光电二极管的方法 - Google Patents

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Abstract

一种通过在标准CMOS器件的预先指定的有源区域上选择性的外延生长/淀积形成薄膜p－i－p异结光电二极管的方法。该薄膜p－i－p光电二极管形成在有源区域(例如n+掺杂的区域)，并且在底部(衬底)一侧通过和特定的有源区域相应的“阱接触”而被接触。因为特定的有源区域只有一种类型的掺杂，因此没有实际的势阱。每一个光电二极管的顶部有一个形成在其上的独立的接触。在不需要改变任何为“纯粹”的CMOS工艺流程开发的步骤这个意义上，p－i－p光电二极管的选择性外延生长是标准化的。因为有源区域是外延淀积的，因此在外延工艺期间就有形成急剧的掺杂剖面和带隙机制的可能性，从而优化几个高性能的器件参数。这种和CMOS电路单片集成的新类型的光传感结构将光吸收有源区域从MOSFETs分离出来，因此而施加到光电二极管的偏压能够从MOSFETs的源，漏，栅和衬底(阱)之间的偏压独立出来。

Description

制作和CMOS电路集成在一起的异质结光电二极管的方法
发明背景
本发明涉及以硅互补金属氧化物半导体(CMOS)电路为基础并与其集成在一起的高灵敏器件的制作。
在硅技术中有两种主要的光传感器结构：以MOS二极管为基础工作的电荷耦合器件(CCDs)和以pn结为基础工作的CMOS图象传感器。这些器件的工作原理可以在由  S.M.Sze，Wiley著作，出版于纽约1981年的“半导体器件物理”一书的第7和第13章中找到。
对于该两种器件类型，作为波长的函数的吸收效率完全取决于体硅的光电性能。因为那个原因，两种器件类型对可见光谱的极端(紫/蓝对红)的波长就有相当不同的反应。也是因为那个原因，两种器件都有很低的近红外(IR)探测的效率，并且不能探测用于光纤光通讯的1.3μm和1.55μm波长。还是因为同一个原因，两种器件都不能提供“太阳盲”紫外(UV)探测。所谓“太阳盲”的意思是，长于UV的波长(可见光和IR范围)都不探测，即这些波长的光子都不被吸收。
对于可见光范围，CMOS图象传感器在它们和用于微处理器，DRAMs，DSPs等的标准CMOS工艺的高度协调，以及因此而用于图象传感器是其关键元件的微型电路系统(SoC)的可能性的基础上一直在逼近于CCDs。和CMOS电路(逻辑电路和存储电路)的直接结合达到了更高的功能和更低的成本。图1显示了常规的CMOS图象传感器的一个剖面图。CMOS图象传感器就这样正在迅速成为用于诸如数字照相机和摄象机，PC照相机，第三代(3G)移动电话的图象传感器等很多产品的图象传感器的选择。CMOS图象传感器也提供了在电路结构，给出的随机访问每一个像素的可能性，能加速信号放大和处理的电路的独特像素中的内涵等方面的优越性，导致了图象质量的全面改进。
从工艺技术的观点看，CMOS图形传感器的另一个感觉得到的优点是，像素规模能紧跟规模设计CMOS晶体管的快速步伐，这样能取得技术开发规模的巨大经济效益。然而，很明显，对于先进的CMOS技术(例如小于0.25μm)也存在阻止图象传感器和CMOS逻辑标准化地直接集成的问题。
目前，所有的迹象都说明，将光传感器和标准CMOS电路的集成因关键性的尺寸越来越小(更先进的CMOS技术)而变得愈加困难。这对于有可见光谱(红色：λ≈650nm)的较长波长的光子的探测/吸收尤其是这样。
设计CMOS图象传感器面临两个类型的问题：半导体物理和技术上的问题。半导体物理问题涉及为了产生有用的电信号而吸收足够的光所必须的硅的厚度(深度)。这由光电二极管的有源层的带结构确定。
另一方面，这也是一个技术问题，因为对于每一种更先进的CMOS新生代技术，CMOS器件之间的隔离沟的深度以及源/漏结变得越来越浅。当该隔离沟的深度变得小于吸收特定波长的光子所需要的距离时，就不再可能分开由穿透相邻像素处的硅的光产生的电荷载流子。因此，就产生了该种颜色探测分辨率的不足。
同样，当电子/空穴对产生在远离源/漏之间和衬底/阱之间的越来越浅的冶金学结时，电场非常微弱，这样，电荷载流子由扩散向电极的移动就非常慢。这增加了在到达电极之前发生重新复合的概率。从而减小了光电流，影响了诸如信噪比和图象获取速度这样的参数。
因此，就有了两个互相矛盾的要求：一方面，有一个对每一个初始颜色/波长都不同的关于硅中光吸收的吸收系数的固定参数，另一方面，CMOS技术的发展要求器件在相邻的MOSFETs之间有更浅的结和沟。
迄今为止，围绕解决这些问题所进行的工作在于协调现有技术的标准CMOS工艺流程，引进涉及光吸收领域的器件特有的工艺步骤。这些特殊的步骤为光传感器器件提供了必要的沟深和结深/剖面。但是，这些特殊的工艺步骤不能处理保持不变的光电二极管结构和/或材料。
必须着重指出，其中一些这样的特殊步骤已经相当早地在CMOS工艺流程中实施，正因为如此，存在对其他相继的工艺步骤/模块的影响，这样，就需要对后者进行修改/协调。
例如，对于0.25μm和以下CMOS的标准隔离技术的浅沟隔离(STI)是制造CMOS器件长长的步骤表中第一个工艺模块中的一个。
需要为光传感器器件进行修改的其他步骤是势阱和结掺杂剖面，这样就改变了离子注入步骤和热退火/激活步骤。因为这些修改，图象传感器的制造就不再标准，并且对每一种CMOS的新生代技术需要进行不断扩充的调整。这些调整的扩充随着先进的CMOS技术固有的越来越小的关键尺寸也就变得越来越严峻。
目前，由光传感器件(光电二极管)和跨阻抗放大器构成的光纤光通讯光电子无线接收机用不同的III/V化合物材料制成，并且不做成单片集成。光电二极管用对感兴趣的波长例如1.3μm或1.55μm或其他波长敏感的材料制成，跨阻抗放大器用对高速电子具有宽带隙的材料制成。
还存在光传感的替代器件结构，但都难以满足对制造在可见或不可见光范围的高质量光探测器件必须的要求，或者还不能和标准的直接CCDs和CMOS图象传感器匹敌。
最感兴趣的替代器件结构之一是雪崩光电二极管(APD)，尽管已经问世几十年，只是最近才开始被注意作为可能的集成到BiCMOS工艺中的光传感器(Alice Biber，Peter Seitz，Heinz Jackel所著的“标准硅BiCMOS技术中的雪崩光电二极管图象传感器”，传感器和激励器A 90(2001)pp.82-88)。然而，由于涉及有源层材料(经离子注入的体硅)的质量的原因，以及涉及器件结构(体横向pn光电二极管)的其他原因，这种APD在和CCDs和CMOS图象传感器的竞争中还没有成功。
对常规的CMOS光传感器而言雪崩模式不是切实可行的选择，因为雪崩模式需要处在接近结的击穿区域的一个电场下的pn结的耗尽区域，对于硅，该电场接近于500kV/cm。例如，对于一个约200nm宽(深)的耗尽区域，这将需要约10V电压。这样高的电压能击穿在其结中发生光子吸收的MOSFETs的栅氧化层。这也就阻止了在这样的电场水平下和像素外的CMOS逻辑的无缝集成。
对于可见光范围，红外，包括1.3μm和1.55μm波长以及其他感兴趣的波长，大的吸收系数能通过有不同于硅的带隙的材料的结合而达到(见例如S.M.Sze的“半导体器件物理”，Wiley，New York 1981，Fig.5，p.750，和Fig.6，p.751)。
有很多能通过化学气相淀积或物理气相淀积在硅上生长或淀积的材料的实例。这些实例包括Si1-xGex，Si1-yCy，Si1-x-yGexCy，PbTe，ZnS，GaN，AlN，Al2O3，LaAlO3，Pr2O3，CeO2，CaF2，Sr2O4等。
作为迄今为止的工作的一个实例，晶体Si1-xGex，和/或Si1-x-yGexCyp-i-n光电二极管只可能和异结双极型晶体管集成，但不可能和标准的CMOS电路[3]集成(“单片集成的SiGe-Si PIN-HBT前端光电接收机”，J.Rieh etal，IEEE Photon.Tech.Lett.，Vol.10，1998，pp.415-417)。
发明目的
本发明的一个目的是提供一种制造对于可见和不可见光波长的和包括从0.25μm到小于0.1μm栅长度的CMOS技术的CMOS电路集成的光传感器件的新方法。
本发明的另一个目的是提供一种能实现更先进的光传感器件结构和材料，包括但不限制于Si1-xGex，Si1-yCy，Si1-x-yGexCy，PbTe，ZnS，GaN，AlN，Al2O3，LaAlO3，Pr2O3，CeO2，CaF2，Sr2O4等的无定形合金，和/或量子阱，和/或超晶格的新方法，该方法适宜于制造超大规模的二维序列光传感器件。
本发明的另一个目的是为光传感提供一种先进的器件结构，该结构在可见光范围具有高质量图象传感必须的全部要求，能和CCDs和常规的CMOS图象传感器匹敌，适宜于和从0.25μm到小于0.1μm栅长度的CMOS技术集成。
本发明的还有一个目的是提供一种制造和CMOS电路集成的光传感器件的方法，该器件理想地适宜于在雪崩模式下工作，带有许多优点但没有常规APDs的缺陷。
本发明的还有一个目的是提供一种制造和CMOS电路集成的有红外(IR)图象传感能力的器件的新方法，该方法适宜于制造超大规模的二维序列IR传感器件。
本发明的还有一个目的是提供一种新的制造方法，该方法能够有和R，G，B图象传感肩并肩的超大规模的二维序列红外(IR)图象传感的选项，根据每一个R，G，B传感器的面积只有很小的损失(～8％)。
本发明的还有一个目的是提供一种制造和CMOS电路集成的有紫外(UV)图象传感能力的器件的新方法，该方法适宜于制造超大规模的二维序列UV传感器件。
本发明的还有一个目的是提供一种新的制造方法，该方法能够有和R，G，B图象传感肩并肩的超大规模的二维序列紫外(UV)图象传感的选项，根据每一个R，G，B传感器的面积只有很小的损失(～8％)。
本发明的还有一个目的是提供一种制造和CMOS电路集成的有紫外(UV)和红外(IR)图象传感能力的器件的新方法，该方法适宜于制造超大规模的二维序列UV和IR传感器件。
本发明的还有一个目的是提供一种制造和CMOS电路集成的有紫外(UV)，红外(IR)和RGB图象传感能力的器件的新方法，该方法适宜于制造超大规模的二维序列UV，IR和RGB传感器件。
本发明的还有一个目的是提供一种新的制造方法，该方法能够实现1.3μm和1.55μm波长范围的光子探测，和先进的CMOS跨阻抗放大器，数字逻辑，存储器等器件完全集成。
本发明的还有一个目的是提供一种新的制造方法，该方法允许和能够将微冷却器件和光子传感薄膜单片集成。
发明概述
根据本发明，一个示例的实施方法是通过在标准的CMOS器件的预先指定的有源区域选择性地外延生长/淀积形成薄膜p-i-p异结光电二极管。非选择的外延生长/淀积也是可能的，但需要额外的步骤清除硅表面“窗口”外形成的非外延材料。
为了使高温工序不伤害光子传感薄膜，该薄膜的形成可以在前端线(FEOL)的金属化(互连)前在源，漏和栅多晶硅线上形成一个金属硅化物层的最后一个步骤之前或之后进行。光子传感薄膜形成以后没有高温步骤可以使这些薄膜在制作中有更宽广的材料选择余地，包括高应力异结构材料。
金属硅化物最大程度地减小了多晶硅线和不用于光传感的源/漏结的经选择的区域的接触和串联电阻。硅化物也防止了用于互连的金属刺穿源/漏结。如用于常规的基于0.25μm和以下的技术的CMOS图象传感器(Shou-Gwo Wuu等的“带有非硅化物源/漏像素的高性能0.25μm CMOS彩色图象传感器技术”，Int.Electron Device Meeting，Tech.Digest，2000)，需要对金属硅化物的形成加以特别关注。
薄膜p-i-p光电二极管形成在有源区域(例如n+掺杂的区域)，并且通过相应于具体的有源区域的“阱接触”在底(衬底)侧接触。因为该具体的有源区域只有一种类型的掺杂，所以没有实际的势阱。在每一个光电二极管的顶部有一个形成在其上的独立的接触。
如果顶接触是用所研究的波长能穿透的材料制作，则顶接触能覆盖整个光电二极管薄膜。对于可见光范围和IR，氧化铟锡(ITO)是这样的材料的一个实例(该选项未在图中叙述)。常规的诸如金属硅化物的对硅材料的接触材料对从IR到可见光到UV的波长都是不透光的。因此，用硅化物制作的顶接触必须只覆盖光电二极管薄膜的表面的一个仅够制作互连的很小的区域。
在不需要改变为“纯粹”的CMOS工艺流程开发的任何步骤的意义上，p-i-p光电二极管的经选择的外延生长是标准的。可以预期将不会有和外延淀积工艺本身相关的热支配的影响。在外延(预外延高温)之前的典型的表面条件包括一个晶片表面的高温退火。然而，先进的表面预备技术指出，达到该预外延表面条件所需的温度的相当程度的减低是可能的。当该温度减到低于掺杂剂扩散点时就不存在对预先制作的CMOS器件的任何影响。
一个其有源区域是一个外延淀积的薄膜的p-i-p光电二极管导致一个比如果有源层是一个经受了几次离子注入步骤的体区域更好的晶体薄膜质量。这种优越极致的晶体的好处包括：更长的载流子寿命，即减低的复合率，更高的迁移率，减低的电子噪声等。薄膜器件能以低电压产生很强的电场。还有，因为所有光子在薄膜中被吸收，就有载流子聚集的一个高效率和高速度，在相邻的像素之间没有任何串话干扰等。
因为有源区域是外延淀积的，就有可能在外延工艺期间形成急剧的掺杂剖面和带隙机制的可能性，从而最优化了几个器件高性能的参数。这种和CMOS电路的单片集成的新类型的光传感器结构，，将光子吸收有源区域从MOSFETs分离出来，因此而施加在光电二极管上的偏压能和MOSFETs的源，漏，栅和衬底(阱)之间的偏压独立。
因此，本发明的光传感器能以最低限度的工艺开发工作和现有的最先进的CMOS技术一起应用。
根据本发明的垂直光电二极管结构适宜于在雪崩和盖格(Geiger)模式下工作。虽然一种在雪崩模式下工作的纯硅50nm薄膜光电二极管(Takeshi Yoshida，Yusuke Ohtomo，Masakazu Shimaya的“一种新颖的制作在SIMOX for 1 GHz 2VCMOS OEICs上的p-i-p光电探测器”，IEEE Int.Electron Device Meeting，Wash.，D.C.1998，pp.29-32)能适配诸如用在已知的CMOS图象传感器的体垂直pn结光电二极管的应答，而对于应答的完全相同的值的原因却不同。当一个厚光电二极管能吸收几乎所有入射光能时，它有整体的电流增益，即对每一个被吸收的光子就有一个电子-空穴对产生。另一方面，一个薄膜雪崩光电探测器只吸收入射光能的一部分，但它的电流增益能远远超过整体的，即对每一个被吸收的光子就有一个电子-空穴对产生的雪崩效应。
对于相同的应答值，雪崩p-i-p光电二极管能有更好的信噪比(S.M.Sze的“半导体器件物理”，Wiley，New York 1981，page 767，Eq.38，and page770)，尤其是用高质量外延淀积的单晶薄膜制作时更是这样。这和低光强度高度相关。一个最近的方案(D.C.Herbert和E.T.R.Chidley的“非常低噪声雪崩探测”，IEEE Trans.Elect.Dev.，Vol.48，No.7，July 2001，pp.1475-1477)显示，对于光电二极管的高频AC偏压，在半导体中避免和雪崩过程有关的涉及噪声的缺陷，同时保持高增益的优点也是可能的。
对于一个特定波长的吸收系数取决于光电探测器材料的能带结构。这样，对于带隙机制，薄膜有源层吸收和用不同材料制成的“厚膜”(或体)光电二极管几乎一样多的入射光能是可能的。随着优化掺杂和金属剖面/构成的引进，薄膜雪崩p-i-p光电二极管具有高电流增益，以及同时和体光电二极管在吸收特定波长范围的几乎所有入射光能上一样高效也是可能的。
对于可见光谱的更长波长和IR，p-i-p光电二极管能优选地用无定形合金和/或含有特定范围的锗和碳原子浓度的假晶体Si1-x-yGexCy制成。这个特征导致了关于硅的带隙的减少，增加了对可见光的所有初始颜色，红，绿和蓝以及红外(IR)的光子吸收效率。另外，高水平的碳结合向Si1-xGex提供了应力补偿，从而增加了含有高锗含量的Si1-xGex薄膜的关键的厚度。单独由碳的结合，通过降低导带边缘(关于硅)也减少了带隙。这样，就具有了来自薄膜中同时具有高水平的Ge和C的和器件以及和制造相关的优越性。
另外，和用Si和SiGe相比，用Si1-x-yGexCy制成的p-i-p光电二极管在优化光电二极管薄膜的厚度，掺杂剖面，合金和异结剖面方面有更多的自由度，以便于在整体增益模式，雪崩模式，盖格模式(单个光子计数模式)中工作。
因此，薄膜p-i-p光电二极管的信号幅度和信噪比能超过常规的“体”光电二极管。这些经优化的剖面也能被用于根据光电二极管被埋置其中的CMOS逻辑电路的限制而调整雪崩异结p-i-p光电二极管的工作电压。对于一个给出的光电二极管薄膜的厚度，有源层的带隙越低，使雪崩过程能够进行所需要的偏压也越低。
还有，随着Si1-xGex和Si1-x-yGexCy薄膜有向硅的应力，不仅得到关于Si的带隙的显著减少，而且带隙甚至小于体锗(即小于约0.67eV)也是可能的。因此，有这样小带隙的Si1-x-yGexCy薄膜对于同一个波长应该有比体锗甚至更大的吸收系数(或者反过来有更短的穿透深度)，以及为捕获特定波长的给出百分比的入射光子只需要更小的有源体积(光子吸收层的厚度)。
此外，对甚至更长的IR波长(长于体锗能够捕获的波长)的探测也成为可能。即使假晶体Ge1-ycy(没有硅的锗-碳无定形合金)被成功地淀积在硅上(M.Todd等的“用化学气相淀积的异外延的金刚石结构的Ge1-xCx(x＝1.5-5.0％)合金的合成和特性”，Appl.Phys.Lett.68，No.17，22 April 1996，pp.2407-2409)，这样极度的合金构成(Gel-ycy)以及完全的应力补偿都不被认为对有效率的可见光或1.3μm和1.55μm波长的光子探测的目的是必须的。
其他材料的薄膜，诸如PbTe或Pb1-xSnxSe也能被假晶体地生长或淀积在硅上用以探测中或远红外波长。
与此类似，也可以包括能进行“太阳盲”UV探测的材料和/或结构。意味着对可见光和IR波长透明的“太阳盲”结构能通过有比硅更宽的带隙的半导体结构和材料的外延生长达到，诸如GaN，AlN，AlGaN等。“太阳盲”UV探测也能用硅基量子阱和/或外延兼容隔离的超晶格诸如Al2O3，LaAlO3，Pr2O3，CeO2，CaF2，SrTiO3等达到。
量子阱诱导了定位能量次带的形成，通过从价带到导带的跃迁(带间跃迁)或通过价带内或导带内的跃迁(次带内跃迁)转移向高能光子(短波长)的吸收边缘以及甚至许可波长选择的光子吸收。
向高能光子(短波长)吸收边缘的转移也能用硅的短周期超晶格和有较大带隙的材料诸如Al2O3，LaAlO3，Pr2O3，CeO2，CaF2，SrTiO3等达到。这些结构诱导了非定位的次能带，导致有构成材料的带隙之间的带隙数量的“微带”的形成。
另外，根据本发明的独特的集成工艺流程/结构为其他先进器件和光电二极管薄膜本身容易的结合提供了一个通路，导致全面性能的改进并为微型电路系统(SoC)带来新的功能。
在进行用以制造光电二极管薄膜的同一个外延工艺期间，也能淀积其他的薄膜。在光电二极管薄膜生长/淀积之前，无定形合金，量子阱和/或Si1-x-yGexCy，Si1-xGex/Si1-yCy的超晶格也能被生长/淀积。额外的薄膜能被用来制作基于Si1-x-yGexCy无定形合金和/或Si1-xGex/Si1-yCy QWs和/或超晶格的固态异结集成热离子(HIT)微冷却器(Xiaofeng Fan等的“SiGeC/Si超晶格微冷却器”，Appl.Phys.Lett.78，No.11，12 March 2001，pp.1580-1582)。微冷却器薄膜能这样被直接定位在光传感层的下面，和被冷却的薄膜密切热接触，这是对于高效冷却光电二极管层的最有利的安排。
应该注意，对于这种安排，和常规的光吸收区域是衬底体的一部分的光传感结构(CCDs和CMOS图象传感器)相对照，薄膜光电二极管层呈现了一个很小的被冷却质量。而且还指出，有经减小的横向尺度的微冷却器薄膜呈现非线性的效应，使它们的效率更高。
简短地说，根据本发明的超大规模二维光传感器序列的制造有很多优越性。
附图简述
图1示出一个常规的CMOS图象传感器的剖面图。
图2示出一个根据本发明的光电二极管模块的剖面图。
图3示出一个带有一个微冷却器模块的常规CMOS光电二极管的可能结构的剖面图。
图4示出一个根据本发明安排的光电二极管模块和微冷却器模块的剖面图。
图5a-d示出对于可见光和IR波长的p-i-p光电二极管层的示意图和相应的能带图。
图6示意地示出在常规的CCDs和CMOS图象传感器中怎样得到可见光范围内3基色(RGB)的彩色滤波/分离：一个彩色像素由三个子像素构成，一个子像素对应于每一个基色。
图7a示意示出用遍及捕获IR的光电二极管的波长滤波对RGB和IR彩色滤波/分离的一个可能的选择。
图7b示意示出用遍及捕获IR的光电二极管的波长滤波对RGB和IR彩色滤波/分离的另一个可能的选择。
图8示出一个带有RGB和IR的子像素的“全彩色像素”的三维透视图。
图9a-g描绘了将外延SiGeC光电二极管和CMOS电路集成的一个可能的工艺流程的实施例。
图10a-d示出包括微冷却器和p-i-p光电二极管薄膜的层叠的示意图，同时也示出在可能的偏置条件下掺杂的不同顺序的影响的定性的能带图。
图11a-l描绘了将外延微冷却器和SiGeC光电二极管和CMOS电路集成在一起的一个可能的工艺流程的实施例。
发明描述
本发明以下面的知识为基础。对于用体半导体材料制作的有源媒介，也就是，在任何三个空间方向都没有量子限制的情况下，对给出的光子能量或波长(颜色)的吸收深度由体材料的能带结构确定。
半导体材料对光子的吸收效率作为波长的一个函数而变化。对于围绕650nm的波长，锗的吸收系数约比硅大50倍，或者倒过来，对那个波长，同样数量的光能在比硅薄50倍的锗薄膜中被吸收(S.M.Sze的“半导体器件物理”，Wiley，New York 1981，p.750，Fig.5)。
已知的是，一个给出的半导体材料的吸收性能能通过和其他材料的合金和/或通过从在至少一个空间方向上的“经减少的维数”产生的“量子化效应”而改变。熟知的和最容易的制作“经减少的维数”结构的方法是量子阱(QWs)，多重量子阱(MQWs)和短周期超晶格。
通常这些结构是通过在垂直方向(和衬底平面正交)外延(假晶体地)淀积异结制作的。由于在薄膜淀积过程中原子单层控制的能力，外延生长提供了在垂直方向设计该结构的构造和“维数”的直接的手段。合金和量子化效应能被结合起来增强互相的效果。
在硅材料系统，Si1-xGex，Si1-yCy，Si1-x-yGexCy或Ge1-yCy无定形合金和/或QWs和/或超晶格提供了在硅晶片衬底上进行能带隙设计的手段。Si1-xGex支持硅-锗无定形合金，Si1-yCy支持硅-碳无定形合金，不应与硅的碳化物(SiC)混淆。Si1-x-yGexCy支持无定形硅-锗-碳合金，不应与掺锗硅碳化物混淆。Ge1-yCy支持锗-碳无定形合金(M.Todd等的“用化学气相淀积的异外延的金刚石结构的Ge1-xCx(x＝1.5-5.0％)合金的合成和特性”，Appl.Phys.Lett.68，No.17，22 April 1996，pp.2407-2409)。Ge1-yCy合金可以被看作更通用的化合物Si1-x-yGexCy的一个特殊情况，x+y＝1时不存在硅原子。
向硅衬底有应力的Si1-xGex薄膜随着锗含量的增加主要通过转移价带边缘而有下降的能带隙。向硅衬底有应力的Si1-yCy薄膜也有下降的能带隙，但主要是通过降低导带边缘(O.G.Schmidt和K.Eberl的“硅上应力张紧的，精确应力补偿的，和压力张紧的Si1-x-yGexCy层的光致发光”，Phys.Rev.Lett.，Vol.80，No.15，13 April 1998，pp.3396-3399)。因此，Si1-yCy薄膜对限制电子是有用的，在相似的方法中，Si1-xGex层对限制空穴是有用的。
非常高质量的Si1-xGex层已经被论证并且在生产中为BiCMOS电路提供了硅基异结双极型晶体管(HBTs)(D.C.Ahlgren等的“对于模拟和无线市场的集成SiGe HBT技术的制造论证”，IEEE Int.Electron Device Meeting，Wash.，D.C.，1996，pp.859-886)。
这些电路为涉及无线通讯的产品提供了前沿性能。最近，Si1-x-yGexCy薄膜也已经被论证具有生产价值，主要对于含碳层的和工艺有关的优越性方面(K.E.Ehwald等的“高性能SiGe：C HBTs在亚微型Epi-Free CMOS工艺中的标准集成”，Int.Electron Device Meeting，Tech.Digest，1999)。
向Si1-xGex薄膜添加碳已经被论证从器件物理和技术的观点看带来很多好处。从技术观点看，向Si1-xGex薄膜添加碳减少了应力(应力补偿)，并且使有相同Ge含量的薄膜更厚，或使为相同的薄膜厚度增加Ge含量。当Ge对C原子的比大约在8.2比1和9.4比1之间时能够形成Si1-x-yGexCy无应力薄膜(Karl Eberl等的“在三元Si1-x-yGexCy合金系统中的生长和应力补偿效应”，Appl.Phys.Lett.，Vol.60，1992，pp.3033-3035，和还有[13]H.J.Osten，E.Bugiel和P.Zaumseil的“Si(100)上通过添加少量碳的反向正方晶系畸变的SiGe层的生长”，Appl.Phys.Lett.，Vol.64，1994，pp.3440-3442)。也已经被显示的是，在这些Si1-x-yGexCy薄膜中替代的碳的结合大大压制了p型和n型掺杂剂的扩散(K.E.Ehwald等的“高性能SiGe：CHBTs在亚微型Epi-Free CMOS工艺中的标准集成”，Int.Electron DeviceMeeting，Tech.Digest，1999)，从而有了急剧的掺杂剖面。
硅的选择性的外延生长(SEG)和/或有变化掺杂的Si1-xGex薄膜以及异结剖面已经对器件的不同类型和应用加以论证。
一个应用是“提升源/漏”，该应用是作为一种结构选项提出的，有助于将平面CMOS结构提高到0.1μm技术的级别，对PMOS器件给以特别的关注(Hsiang-Jen Huang等人的“带有Si1-xGex提升源漏的P-沟道MOSFETs的经改进的低温特性”，IEEE Trans.Electron Devices，Vol.48，No.8，August2001，pp.1627-1632)。在这种情况下，薄膜被重p型掺杂，同时保持生长工艺的选择性。
用选择性的外延生长(SEG)制作的其他器件是由SiGe p-i-p光电二极管构成的红外(IR)探测器(Adrian Vonsovici等人的“通过选择性外延生长的SiGe/Si p-i-p光电二极管的室温光电流光谱”，IEEE Trans.Elect.Dev.，Vol.45，No.2，Feb.1998，pp.538-542)。对于这种器件，也选择性地生长n型掺杂的薄膜，并且观察到，和用相同工艺参数和相同构成淀积但形成在光衬底上的薄膜相比，在电介质窗口中的应力外延薄膜有更大的关键厚度。
概括地说，Si1-xGex，Si1-yCy，Si1-x-yGexCy无定形合金的外延假晶体淀积和/或QWs和/或或超晶格允许有比硅狭窄得多的带隙的应力补偿薄膜的形成，这样，相当程度上改变了用硅基技术制作的器件的光电子性能。
除了Si1-x-yGexCy合金以外，有更加狭窄的带隙的薄膜诸如PbTe或Pb1-xSnxSe也能被应用。这些材料能使中到远IR光子探测和CMOS电路单片集成在一起。
用诸如量子阱和短周期超晶格的材料和结构，和硅相容的半导体和绝缘体的外延生长和/或淀积也能制作和CMOS电路集成在一起的“太阳盲”UV光子探测器。另外，也可以应用诸如AlN GaN和AlGaN的薄膜。由另一种有高介电常数的绝缘体(高K绝缘体)代替SiO2作为CMOS器件的栅绝缘体的探索努力已经证实，诸如Al2O3，LaAlO3，Pr2O3，CeO2，CaF2，SrTiO3等的材料的假晶体薄膜实际上是能够生长/淀积的。
替代材料的短周期超晶格结构诱导了导致了用构成材料的带隙之间的带隙量形成“微带”的非定位能量状态(次带)。这样就可能产生综合的带结构，其微带的导带和价带之间的差的带隙能够比硅大，而且能通过控制超晶格的生长和结构参数而修改。
也应该记住，一些外延相容绝缘物有和硅很不对称的能带对准。通常，价带偏移(对空穴的壁垒)要比导带的偏移(对电子的壁垒)大得多。例如，已知的是，CdF2和SrTiO3对硅有可忽略的导带偏移。对于这种情况，微导带也将有对硅导带可忽略的偏移，因此而在价带中会发生所有的带隙扩大。
对于微带的带隙大于可见光范围的最短波长光子的能量(紫色，λ≈400nm相应于E≈3.1eV)，超晶格结构将对可见光范围(以及更长的波长)透明而吸收UV辐射。
根据本发明，光电二极管薄膜外延形成在MOSFET的n+有源区域上，因为它们有比p+硅更高的迁移率。这将有助于优化读出速度。还有，从工艺技术的观点看，简单的异结和掺杂剖面只能在n型区域上通过形成p-i-p光电二极管而容易地获得，从而在外延工艺期间只需要进行一个类型的掺杂。当在生产上使用最普通使用的薄膜淀积技术化学气相淀积(CVD)时，这是一个实质性的优点，因为对于后者，n型掺杂要比p型掺杂更难于达到急剧的掺杂剖面。
对于受到朝向硅的应力的Si1-x-yGexCy薄膜的特定情况，异结和掺杂剖面需要小心设计，因为对于Si1-x-yGexCy，当碳的百分比小时，几乎在全部价带上发生带隙减少。对于工作在非雪崩模式，光电二极管应该有尽可能狭窄的带隙，因此对研究的所有波长，光穿透深度能够尽可能小。
现在参考图2，图2显示了一个根据本发明的光电二极管模块的剖面图。可以看到薄膜p-i-p光电二极管形成在N阱顶部的一个n+有源区域上，这是在常规的CMOS工艺中形成的情况。在光电二极管的顶部由一个硅化物覆盖了一个小面积，提供了对光电二极管顶部薄膜的电接触。
图3显示了一个带有一个微冷却器模块的常规CMOS光电二极管的可能安排的剖面图。可以看到，微冷却器模块从背面附接于衬底。因为那个原因，也可以看到，微冷却器薄膜不能和光电二极管的有源区域(体pn结)有密切的热接触。
图4显示了一个根据本发明安排的光电二极管和微冷却器模块的剖面图。可以看到，薄膜微冷却器薄膜形成在n+有源区域，这些薄膜的顶部是p-i-p光电二极管，从而达到了单片集成。
图5a-d显示了可见光和红外波长的p-i-p光电二极管层的示意图和相应的能带图。所有这一切描绘了淀积在n+有源区域上的光电二极管层。也是在所有情况下，对于n掺杂区域，费米能级在导带内，而对p型掺杂层，费米能级在价带内。因此，对光子吸收和电子-空穴光子产生，该两个层次是高导电的和优良的电荷载流子源。所有的特征呈现了在反向偏置条件下的能带图。
在图5a，光电二极管的本征和p掺杂层用一个不变的SiGeC合金成分描绘，一个不变的带隙比硅的带隙更狭窄。图5b显示了和图5a很相似的层次和能带图，在p+-SiGeC区域顶部有一个附加的p+硅层。该p+硅冠状层可以必须在硅化物的形成中被部分消耗。在图5c，光电二极管的本征区域用一个分级的SiGeC合金成分描绘，在和n+区域的界面有最狭窄的带隙，在和p+掺杂区域的界面有最宽的带隙通向硅，该本征区域是用非合金硅制成的。在图5d，光电二极管的本征区域用一个分级的SiGeC/硅/分级的SiGeC的堆积描绘。其剖面是这样的，除了施加的电场外，当空穴穿越有最大的价带不连贯性的区域时，空穴的雪崩过程受助于动能的增益。
图6示意示出在常规的CCDs和CMOS图象传感器中是怎样获得可见光范围-RGB的3原色的彩色滤波/分离的。
图7a示意示出对于RGB和IR彩色滤波/分离的一个可能的选择。在这个方案中，在光电二极管上不进行为捕获IR而进行的波长滤波。因为那个原因，在日光条件下，IR子像素捕获“白光”图象。在非常微弱的可见光范围中的光子强度下(例如在夜里)，由光电二极管产生的所有光电流将都是因为宽频带的辐射的原因。在日光条件下，这个子像素可以被适当偏置成用作一个“太阳电池”并有助于满足图象传感器被设置其中的系统的功率需要。
图7b示意示出对于RGB和IR彩色滤波/分离的另一个可能的选择。对这个方案，在光电二极管上进行为捕获IR而进行的波长滤波，使其“太阳盲”。因为这个原因，甚至在日光条件下，IR子像素也不捕获可见光的图象，只捕获IR辐射的图象。
图8示出一个带有RGB和IR子像素的“全色像素”的三维透视图。
现在参考图9a-g，图中说明了将外延SiGeC光电二极管和CMOS电路集成在一起的一个可能的工艺流程的实施例。后面紧跟空白的或有图案的背刻蚀以形成隔离的Si3N4淀积是CMOS工艺中的普通工艺步骤。Si3N4薄膜的有图案的刻蚀是制作高电阻率元件的最好的方法，它在非掺杂多晶硅线上提供Si3N4薄膜以阻挡硅化物的形成。
图9a示出一个氮化硅(Si3N4)薄膜的淀积和背刻蚀以后的硅晶片衬底的示意性剖面。假设了一个双阱CMOS工艺。也可以用三阱工艺，在这个情况下，光电二极管可以形成在一个三阱有源区域内。在其上制作光电二极管的有源区域由场氧化(FOX)区域将其和周围的CMOS器件分开。如在本图中指出的那样，有一个在Si3N4薄膜的淀积和刻蚀之前形成的覆盖有源区域的薄氧化层(SiO2)。该示例的工艺步骤在下文中叙述。
“光传感器模块”
1)光刻，仅留下光电二极管区域不带光刻胶；
2)例如用稀释的HF从硅表面去除薄氧化层(图9b)；
3)光刻胶剥离并清洗；
4)用适当的合金和掺杂剖面进行光电二极管层的选择性外延生长(图9c)。
“硅化物模块”
5)从多晶硅线和结上去除薄氧化层(例如用稀释的HF)；
6)用常规方法形成硅化物(图9d)；
“后硅化物模块”
7)光刻，仅从光电二极管区域暴露(去除光刻胶)，该区域的硅化物将被刻蚀去；
8)从大多数光电二极管外延层的表面用选择性湿法刻蚀(例如用HF缓冲液)刻蚀掉硅化物，仅留下用于欧姆接触的一个小面积(图9e)；
12)剥离光刻胶和清洗；
13)预金属电介质层淀积；
14)平面化(图9f)；
“标准金属化”
光电二极管的存在不应影响互连的工艺。图9g仅显示金属接触和第一金属层次。
参考图10和图11，图中说明了将外延微冷却器和SiGeC光电二极管和CMOS电路集成在一起的一个示例的工艺流程。所揭示的光电二极管和微冷却器器件的工艺集成结构使光电二极管的底部电极和微冷却器的顶部电极在外延堆积中互相面对。
当被淀积的外延薄膜比硅晶片表面上突出的场氧化(FOX)层更厚时，必须提供额外的“壁高度”以横向地遏止外延薄膜的选择性的生长。光电二极管薄膜和微冷却器薄膜的全部高度很可能超过硅晶片表面上突出的场氧化层的高度。因此，就需要选择性的外延生长(SEG)在开到较厚的薄膜里面去的“窗口”里进行。下面叙述的工艺流程预见到这个情况并提出一个关于其的方案。在SEG工艺之前，提供进入氮化硅薄膜的较深的窗口。
图10a-d示出包括微冷却器和p-i-p光电二极管薄膜的几个可能的层次堆积的示意图。提供的一个定性的能带图仅说明在可能的偏置条下掺杂的不同顺序的影响。能带图仅表示一般的意思，并不试图实际描绘微冷却器或光电二极管层的合金成分的细节。
图10a示出一个带有n型掺杂的终端的微冷却器，其中微冷却器的顶部电极和其顶部电极是p+掺杂的光电二极管的底部电极合用同一个n+层。能带图描绘了偏压施加在(通过“阱接触”接触的)光电二极管的顶部电极和微冷却器的底部电极之间的情况。
图10b示出一个带有p型掺杂的终端的微冷却器，其中微冷却器的顶部电极和其顶部电极是n+掺杂的光电二极管的底部电极合用同一个p+层。能带图描绘了偏压施加在(通过“阱接触”接触的)光电二极管的顶部电极和微冷却器的底部电极之间的情况。
在图10a和10b示出的安排中，不需要向外延堆积的中间的任何薄膜制作外部接触。这个安排需要光电二极管的底电极和微冷却器的顶电极有同样的掺杂类型。这个方案的主要优点是对外延堆积的中间的接触是不必要的。然而，它也有两个缺点，光电二极管和微冷却器不能互相独立偏置，以及当偏压被施加到串联的两个器件两端时，就可能需要一个大电压，因而需要特殊的电压源。
图10c显示了一个带有p型掺杂的终端的微冷却器，其中微冷却器的顶部电极面对其顶部电极是p+掺杂的光电二极管的一个n+掺杂的底部电极。通过形成硅化物而达到普通的欧姆接触。能带图描绘了这样一种情况，硅化物的功函数位于硅的中间带隙附近，偏压被施加在所述硅化物区域和光电二极管的顶部电极之间以及施加在所述硅化物区域和微冷却器的底部电极通过“阱接触”)之间。
图10d显示了一个带有n型掺杂的终端的微冷却器，其中微冷却器的顶部电极面对其顶部电极是n+掺杂的光电二极管的一个p+掺杂的底部电极。通过形成硅化物而达到普通的欧姆接触。能带图描绘了这样一种情况，硅化物的功函数位于硅的中间带隙附近，偏压被施加在所述硅化物区域和光电二极管的顶部电极之间以及施加在所述硅化物区域和微冷却器的底部电极通过“阱接触”)之间。
在图10c和10d显示的安排中，示意性地用“硅化物”指示的一个外部接触被制作到电气连接的光电二极管的底部电极和微冷却器的顶部电极上。该方案的主要缺点是，一个接触必须被制作到外延堆积的中间上。这个掺杂类型的具体顺序有下面两个主要优点：
(a)施加在光电二极管和微冷却器上的偏压互相完全独立；
(b)当同一个极性的电压被施加到光电二极管和微冷却器的其他电极时，中间接触可以“接地”。
最终在这个观点上，可以认为，图10c和10d的选项是最好的选项，其原因如下：
(a)降低了电压源(涉及CMOS技术中的趋势)，
(b)器件性能(带隙和掺杂机制的独立优化)，
(c)涉及光电二极管工作模式的电路设计(例如对低噪声工作的高频AC偏置)。
下面叙述的涉及制作和外延堆积的中间接触的工艺步骤的其他原因确定了图10中显示的一个是优选的实施例。除了涉及工艺技术的原因以外，也有这样的事实，在图10的安排中，微冷却器是n型掺杂的，因此形成在n+的有源区域上，它的优点是其迁移率高于p+有源区域。
在进行对所有的器件的总体接触之前必须先进行制作对该两个器件的接触的特殊的工艺步骤。
为了制作对中间电极的接触，中间电极上的外延层必须刻蚀掉。考虑到被刻蚀薄膜的小厚度以及对这些薄膜的无损伤刻蚀的要求，适当的方案至少在第一步刻蚀时可能是湿法刻蚀。
为了工艺简化的目的，仅对外延堆积中的一个薄膜制作一个接触而不是对同一个外延堆积中的几个不同的薄膜制作几个接触是合适的。单个的接触可以通过制作光电二极管和微冷却器共用的中间电极达到。因此，两种器件的设计和外延淀积的工艺(合金和掺杂剖面的精确顺序)需要反映这个方法。
制作对外延堆积的中间的一些薄膜的接触需要去除这些薄膜上的很可能是非常薄的薄膜(例如＜50nm)。在这些情况中，很可能最好的技术方案是用对掺杂敏感的各向异性的湿法刻蚀(例如KOH或相似物)。
考虑到这些工程因素，外延层的最佳顺序是光电二极管的顶部电极是n型掺杂的，底部电极是p型掺杂的。微冷却器的顶部和底部电极是n型掺杂的。
对于这种顺序，光电二极管底部淀积的薄膜能被用作对KOH(或同等的各向异性湿法刻蚀剂)的刻蚀阻挡。众所周知的是，KOH混合液刻蚀非掺杂的和n掺杂的硅要比刻蚀p型掺杂的硅快得多。实际上p型高掺杂的硅经常被用作对KOH和其他混合液的刻蚀阻挡。侧壁将不垂直而成锥形的事实被减小到最大程度或变成无关紧要，但极端薄的薄膜是被刻蚀掉了(～50nm)。被刻蚀的接触孔的直径依赖于技术，但甚至对于小于0.1μm的CMOS技术，该孔的纵横比也将总是相当程度地小于一。
图11a示出硅氮化物Si3N4薄膜的图形背刻蚀以后硅晶片衬底的一个示意性剖面图。假定了一个双阱CMOS工艺。也可以用三阱工艺，在这个工艺中光电二极管可被形成在三阱有源区域中。
Si3N4的图形背刻蚀以形成隔离是CMOS工艺中的通用工艺，因为它是通过在非掺杂多晶硅线上提供Si3N4薄膜以阻止在其上形成硅化物而制作高电阻率电路元件的优选方法。
在该图的左侧，光刻胶覆盖了光电二极管将在其上形成的区域。图的右侧显示了在多晶硅栅的侧壁上的Si3N4隔离以及PMOS和NMOS器件的结和阱。场氧化(FOX)区域分开了光电二极管薄膜和CMOS器件的有源区域。如图中指出的那样，有一层覆盖有源区域的薄氧化(SiO2)薄膜，该薄膜形成在Si3N4薄膜的淀积和刻蚀之前。示例的工艺步骤详尽叙述如下：
“微冷却器和光传感器模块”
1)淀积薄(～5nm)SiO2层和低应力厚(几百nm)Si3N4(图11b)；
2)光刻：仅光电二极管区域不留光刻胶；
3)薄氧化薄膜上的Si3N4阻挡层的选择性干法刻蚀(图11c)；
4)光刻胶去除和清洗；
5)例如用稀释HF从硅表面去除薄氧化层(图11d)；
6)选择性外延生长微冷却器层和光电二极管层(图11e)；
“和中间电极接触”
7)光刻：接触孔(超尺寸以包括对准公差)；
8)光电二极管p+底部电极上的顶部光电二极管层(n型和非掺杂)阻挡层的湿法刻蚀(例如KOH)(图11f)；
9)光刻胶剥离；
10)氮化硅的湿法刻蚀；
11)全部清洗和去除薄SiO2(在厚Si3N4薄膜之前淀积)(图11g)；
12)薄(～5nm)SiO2薄膜的淀积(例如TEOS)；
13)薄(＜10nm)Si3N4薄膜的淀积(图11h)；
14)光刻：暴露(去除光刻胶)所有在其上形成硅化物的区域；
15)薄Si3N4刻蚀(干法或湿法)，紧跟从硅和多晶硅表面湿法刻蚀薄SiO2薄膜，例如用稀释HF(图11i)；
“硅化物模块”
16)光刻胶剥离和清洗；
17)用常规方法形成硅化物(图11j)；
应该注意，通过常规方法形成硅化物包括部分衬底的反应(消耗)。这里，该特性被利用在“中间层”的接触孔中制作一个对p+和n+薄膜的同时的欧姆接触。
18)预金属电介质层的淀积；
19)平面化(图11k)；
“标准金属化”
光电二极管和微冷却器的存在应不影响互连工艺。图11l只显示了金属接触和第一金属层。

Claims (16)

1.一种制造和CMOS电路单片集成的一种异结光电二极管的方法，其特征在于，该方法包括的步骤为：
(a)在一个半导体衬底上制作其中存在多个有源区域的CMOS结构，一些有源区域用标准的CMOS工艺制作，一些经选择的其他有源区域只有一种掺杂类型为两个阱和结而被注入，
(b)在所述多个有源区域中的经选择的一部分有源区域上进行光电二极管模块的有选择的外延生长，
(c)在至少每一个外延生长的光电二极管模块的经选择的区域上形成金属互连的接触层，
(d)在所述接触层的顶部形成金属互连。
2.如权利要求1所述的方法，其特征在于，所述金属互联的接触层是一种不透明的导电材料，例如一种形成在每一个外延生长的光电二极管模块的经选择的区域上的金属硅化物层。
3.如权利要求1所述的方法，其特征在于，所述金属互连的接触层是一种淀积在每一个外延生长的光电二极管模块顶部的导电的透光层。
4.如权利要求1所述的方法，其特征在于，所述光电二极管模块的经选择的外延生长包括的步骤为：
外延生长在一个经选择的有源区域上有特定范围的锗和/或碳原子浓度的薄硅合金薄膜的堆积，锗和/或碳原子的浓度从下薄膜到上薄膜减少，
所述上薄膜的类型和该堆积下面的有源区域的顶层的类型相反，
5.如权利要求1所述的方法，其特征在于，所述外延生长的p-i-p光电二极管用硅无定形合金薄膜的堆积制成。
6.如权利要求1所述的方法，其特征在于，所述外延生长的p-i-p光电二极管用硅合金量子阱的堆积制成。
7.如权利要求1所述的方法，其特征在于，所述外延生长的p-i-p光电二极管用硅合金超晶格薄膜的堆积制成。
8.如权利要求7所述的方法，其特征在于，在所述堆积的顶部外延生长一层薄重掺杂硅冠状薄膜。
9.如权利要求1所述的方法，其特征在于，光电二极管模块的选择性外延生长包括的步骤为：
外延生长外延相容材料的薄膜的堆积，这些材料诸如PbTe，Pb1-xSnxSe，ZnS，GaN，AlN，Al2O3，LaAlO3，Pr2O3，CeO2，CaF2，Sr2TiO4，SrTiO3等。
10.如权利要求9所述的方法，其特征在于，所述外延生长的p-i-p光电二极管用PbTe，Pb1-xSnxSe，ZnS，GaN，AlN的堆积制成。
11.如权利要求9所述的方法，其特征在于，所述外延生长的p-i-p光电二极管用量子阱的堆积制成，这些量子阱用硅和任何外延相容材料制成，这些材料诸如PbTe，Pb1-xSnxSe，ZnS，GaN，AlN，Al2O3，LaAlO3，Pr2O3，CeO2，CaF2，Sr2TiO4，SrTiO3等。
12.如权利要求9所述的方法，其特征在于，所述外延生长的p-i-p光电二极管用超晶格薄膜的堆积制成，这些超晶格薄膜用硅和任何外延相容材料制成，这些材料诸如PbTe，Pb1-xSnxSe，ZnS，GaN，AlN，Al2O3，LaAlO3，Pr2O3，CeO2，CaF2，Sr2TiO4，SrTiO3等。
13.如权利要求9-13中的任何权利要求所述的方法，其特征在于，所述外延生长的p-i-p光电二极管制作在一个允许相关于硅晶格的应力释放的缓冲薄膜上。
14.一种CMOS图象传感器，其特征在于，传感器包括一个公共半导体衬底和多个肩并肩分隔集成的安排成在所述衬底的一个表面上传感光的光传感器件，所述多个光传感器件包括适宜于传感可见光，和/或红外线，和/或紫外线光谱的每一个特定范围波长的光传感器件。
15.如权利要求14所述的CMOS图象传感器，其特征在于，该传感器进一步包括如用于能量生成的太阳能电池一样工作的光传感区域。
16.一种光电无线收发机，其特征在于，该收发机包括和根据权利要求1所述的方法制作的光传感器件单片集成在一起的CMOS电路。
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