CN107112335A - 用于在相同衬底上制造光电检测器与晶体管的单片集成技术 - Google Patents

用于在相同衬底上制造光电检测器与晶体管的单片集成技术 Download PDF

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Abstract

在此引入的各种技术的实例包括(但不限于)在浅沟槽隔离形成期间台面高度调节方法、晶体管通孔第一方法和多个吸收层方法。如下文中进一步描述，本文引入的技术包括多个方面，所述多个方面能单独地和/或共同地解决或缓解涉及在相同衬底上制造PD和晶体管的一个或多个传统限制，如在上文讨论的可靠性、性能和工艺温度问题。

Description

用于在相同衬底上制造光电检测器与晶体管的单片集成技术
优先权要求
本申请要求2014年11月24日提交的美国临时专利申请案第62/083,321号；2015年2月5日提交的美国临时专利申请案第62/112,615号；2015年7月16日提交的美国临时专利申请案第62/193,129号；以及2015年7月26日提交的美国临时专利申请案第62/197,098号的优先权；其中所有其全文以引用的方式并入本文中。
技术领域
本公开的实施例涉及半导体器件设计，并且更具体地说涉及半导体光电检测器和晶体管的单片集成。
背景技术
通过大数据、云端计算以及其它计算机网络和电信应用推动，对高速电信装置的需求逐渐增加。能够超过25Gbps的传输速率的高速光学发射器和接收器(或本文统称为“收发器”)已经吸引公众的注意。
虽然光学收发器受欢迎，但是半导体光电检测器(PD)制造技术常常不同，并且有时甚至与其它类型的半导体器件制造技术(如用于金属氧化物半导体(MOS)晶体管的那些技术)不兼容。因此，分别地从其它相关集成电路(例如，跨阻抗放大器(TIA)碎片)制造和包装常规PD器件。不幸的是，此分离已变成高频通信的瓶颈。为了克服此限制，优选地在相同芯片上制造PD器件和TIA，其被称为PD和TIA的“单片集成”。然而，随着此类单片集成出现了各种问题。
附图说明
本公开的一个或多个实施例借助于实例示出且不限制在附图的图示中，其中相似的参考指示类似的元件。这些附图不必按比例绘制。
图1为具有正入射角光电检测器(PD)和互补金属氧化物半导体(CMOS)场效应晶体管(FET)的常规单片集成半导体结构的横截面视图。
图2为结合所公开技术的一个或多个方面的单片集成半导体结构的横截面视图。
图3A至图3R为示出用于根据一些实施例的制造图2的半导体结构的各种工艺步骤的横截面视图。
图4A为结合所公开技术的一个或多个方面的另一种单片集成半导体结构的横截面视图。
图4B为在图4A中示出的结构变体的单片集成半导体结构的横截面视图。
图5A至图5Q为示出用于根据一些实施例制造图4A的半导体结构的各种工艺步骤的横截面视图。
图6A为结合所公开的技术的一个或多个方面的又一种单片集成半导体结构的横截面视图。
图6B至图6C为其为图6A中示出的结构变体的单片集成半导体结构的横截面视图。
图7A至图7J为示出用于根据一些实施例制造图6A的半导体结构的各种工艺步骤的横截面视图。
图8A至图8B为包括用于PD和晶体管的不同尺寸填充形状的单片集成半导体结构的俯视图和横截面视图。
图9A和图9B为在此引入的单片集成技术的一个或多个方面可施用到其的附加光电检测器形成方法的横截面视图。
具体实施方式
可以观察到，光学收发器的前述高频瓶颈的一个主要原因是在光学器件(例如，光电检测器(PD)或传感器)和其它电路(例如，跨阻抗放大器(TIA)、其它放大器或模/数转换器(ADC))之间的物理分离。用于接受光学信号的典型光学器件可为P-I-N二极管，其包括具有相反电极性的两个高度掺杂的半导体层(即，一个“p型”并且一个“n型”)和夹在两层之间的光子吸收层(即，“本征”)。另一方面，放大器通常包括一组晶体管(例如，互补金属氧化物半导体(CMOS)或双极和CMOS技术的组合(BiCMOS))。在P-I-N PD的情形下，术语“高度掺杂”通常可理解为具有高于1018cm-3的掺杂浓度；术语“本征”通常可理解为具有低于1017cm-3的掺杂浓度。
如上文所介绍，为了克服此限制，优选地在相同芯片上制造PD器件和晶体管(例如，TIA)，其被称为PD和晶体管的“单片集成”。然而，随着此类单片集成出现了各种问题。其中，单片集成的一个重要问题是在PD器件(其高度通常在500nm到3μm的范围内)和CMOS晶体管(其高度通常为约100nm)之间的大台阶高度差。在两种类型器件之间的天然台阶高度差如此大的情况下，当用于形成接触插塞的标准中间段工艺(MOL)制造方法应用于这两种器件时，晶体管的MOL接触插塞高度需要大量升高以便匹配PD的高度。这在图1中示出。
图1为具有正入射角PD器件110和CMOS场效应晶体管(FET)(MOSFET)器件120的常规单片集成半导体结构100的横截面视图。器件110和器件120两者在通常为硅基的衬底102上制造。另外在图1中示出分离PD110和晶体管120的浅沟槽隔离(STI)特征108。STI为集成电路特征，其阻止或降低在相邻半导体器件部件之间的电流泄漏。在形成晶体管之前，STI特征108通常在半导体器件制造工艺期间早期形成。STI工艺的实例关键步骤包括在硅衬底102的顶表面上蚀刻沟槽的图案，沉积一种或多种介电材料(例如，二氧化硅)以填充沟槽，和去除过量电介质。在衬底102上形成STI特征之后，随后器件可在这些隔离的“岛”上形成，其被称作台面(例如，台面104(1)和台面104(2))。
在集成电路(IC)芯片制造工业中，制造半导体晶片的工艺被分成不同阶段或组的步骤。这些阶段一般被称为前段工艺(FEOL)、中间段工艺(MOL)和后段工艺(BEOL)。FEOL阶段通常是指用于在半导体晶片上或其中形成器件(例如，晶体管)的阶段，例如形成掺杂区、有源区域等。MOL阶段为其中导电结构连接到FEOL器件的阶段。BEOL阶段为用于最终晶片加工的阶段，其中有源区连接到外部电路。应注意，这里引入的技术的一个或多个方面具有破坏在单片集成期间用于制造光电检测器的FEOL、MOL和BEOL中的传统界限(和与其相关联的限制)的影响；因此，出于本公开的目的，当形成晶体管器件时FEOL阶段结束(即，无其接触插塞)，并且在沉积第一互连金属层(M1)时BEOL阶段开始，所有与光电检测器器件的制造进展无关。
具体地说，在典型IC芯片构建中，MOL阶段将FEOL阶段桥接到BEOL阶段。如同说，FEOL阶段形成半导体器件，BEOL阶段形成互连件和布线。MOL阶段通常通过使用防止BEOL金属扩散到FEOL器件的互连材料连接FEOL和BEOL。具体地说，FEOL晶体管器件通常使用单晶和/或多晶硅加工。BEOL互连件通常由多个低电阻率金属制成；大的导体为铜或铝。如果铜或铝扩散到FEOL硅基器件中，那么它可致使晶体管特性衰退。这是MOL连接的主要原因。此连接通常由耐火金属(如钨)和可能的一些阻挡层(如氮化钛(TiN)和钛钨(TiW))制成。虽然与其它金属相比钨具有较高电阻率，但是期望其防止铜扩散同时仍然维持足够的导电性的能力。此外，耐火金属通常具有比铜或铝高得多的抗电迁移性，由此在高电应力下提供较好的器件可靠性。
如图1中所示，在PD 110和晶体管120之间的大台阶高度差情况下，晶体管的MOL接触插塞130的高度需要大大升高以匹配PD的高度。然而，用于器件的接触插塞(类似于在金属互连层之间的通孔)通常通过使用定向干式蚀刻产生或打开，这本身提供用于电连接的朝向晶体管源极/漏极区域的锥形形状。具有此锥形性质和考虑到用于特定半导体技术的源极和漏极区域之间的距离通常是固定的，如果接触插塞的高度太大，那么用于晶体管120的源极和漏极的接触插塞可变得彼此太接近或甚至彼此重叠，如由图1的区域132示出。这呈现严重的可靠性问题，因为区域132可容易地在晶体管120的源极和漏极区域之间产生电短路。
除了可靠性问题之外，给定特定半导体制造技术，典型的是晶体管的性能紧密地耦合到其物理尺寸，包括其接触插塞的高度。因此，具有不寻常高的金属接触插塞引起比用于CMOS晶体管的设计的寄生电阻高，这可不利地影响晶体管120的性能。
甚至另外，另一个问题为当CMOS FET器件在PD器件旁边制造时放置在CMOS FET器件上需要额外的热，这将FET器件暴露到PD相关工艺。更具体来说，高速PD通常由光敏材料(如Ge、GaAs和InGaAs)制成，其在某些CMOS FET的FEOL工艺温度下不稳定。另一方面，PD光敏材料的外延温度通常高于BEOL金属的容限温度。
在其它原因中如选择用于硅化物形成的材料，前述温度约束和台阶高度限制已使它非常难以在单片集成工艺期间选择用于光敏材料的适当插入点。当技术向较高速度PD(例如，传输速率＞25Gbps)和更高级的CMOS技术节点(例如，技术节点＜90nm)移动时，这些问题加剧；例如因为当晶体管栅极长度变短时，源极和漏极甚至彼此更接近，由此产生长接触插塞的设计困难和可靠性问题。
因此，在此引入用以减轻或克服随着PD和晶体管的单片集成出现的这些问题的各种技术。在此引入的各种技术的实例包括(但不限于)在浅沟槽隔离(STI)形成期间台面高度调节方法(或简称为修改的STI方法)、晶体管通孔第一方法，和多个吸收层方法。如下文中进一步描述，本文引入的技术包括多个方面，所述多个方面可单独地和/或共同地解决或缓解涉及在相同衬底上制造PD和晶体管的一个或多个传统限制，如在上文讨论的可靠性、性能和工艺温度问题。利用引入的技术，有可能维持晶体管的设计性能并且还形成足以具有良好性能的PD厚，而由于在两种器件之间的台阶高度差没有牺牲晶体管的性能和可靠性或PD的性能任一者的传统困境。
在以下描述中，使用在PD和CMOS晶体管之间的单片集成的实例，仅出于说明性目的解释可用于在相同衬底上制造PD和晶体管而实施的各种技术。然而，注意在此引入的技术不限于对任何特定种类的PD和/或晶体管的适用性。举例来说，在此引入的技术中的至少一些技术可用于BiCMOS晶体管和/或波导基PD。
另外，在以下描述中，阐述许多特定细节以提供对本公开的彻底理解。对于本领域的技术人员来说显而易见的是，可在没有这些具体细节的情况下实践在此引入的技术。在其它情况下，为了不必要地混淆本公开，未详细地描述众所周知的特征(如特定制造技术)。在本说明书中提及“实施例”、“一个实施例”等意指所描述的特定特征、结构、材料或特性包括在本公开的至少一个实施例中。因此，在本说明书中此类短语的出现未必都指相同的实施例。另一方面，此类提及也不必相互排斥。此外，特定特征、结构、材料或特性可在一个或多个实施例中以任何合适方式组合。另外，应理解，在图中示出的各种例示性实施例仅例示性表示并且不必按比例绘制。
术语“耦接”和“连接”以及其衍生词可在本文使用以描述在部件之间的结构关系。应理解，这些术语并不意图为彼此的同义语。实际上，在具体实施例中，“经连接”可用于指示两个或更多个元件彼此直接物理接触或电接触。“耦接”可用于指示两个或更多个元件直接或间接(与在它们之间的其它插入元件)彼此物理或电接触，和/或两个或更多个元件彼此共操作或彼此交互(例如，如在因果关系中)。
如本文所使用的术语“上方”、“下方”、“在……之间”以及“在上”是指一个材料层相对于相对于其它材料层的相对位置。因此(例如)一个层安置在另一层“上方”或“下方”可为与另一层直接接触或可具有一个或多个插入层。此外，一个层安置在两个层“之间”可为直接与所述两个层接触或者可具有一个或多个插入层。相比之下，第一层“在”第二层“之上”是与该第二层接触。另外，提供一个层相对于其它层的相对位置，假定操作是相对于衬底执行而无需考虑衬底的绝对取向。术语“在顶上”意指“在...的顶部”。
类似地，术语“在上方”和“在下方”通常在本文使用用于描述不同器件、层、截面、部分等相对于其到半导体衬底的最短距离的相对物理位置。举例来说，在第二层“上方”的第一层意指，当在相同水平面从衬底测量时，第一层距衬底的距离比第二层距衬底的距离更远。相反，在第二层“下方”的第一层意指，当在相同水平面从衬底测量时，第一层距衬底的距离比第二层距衬底的距离更接近。如本文所用，“水平”意指平行于衬底的平面表面，如图1中示出的水平轴101。
术语“紧接地”或“直接”可理解为“处于物理接触”，如通过上下文将显而易见；例如除非与上下文对立，否则“紧接于”第二层“上方”或在第二层“正上方”的第一层意指第一层在第二层上方并且与其物理接触。
如本文所用，用于器件的“接触插塞”、“接触通孔”或简单地“接触”是指在器件的掺杂区和器件的第一互连层之间的任何基本上垂直的电线。术语“互连”是指在用于器件间信号传输/通信的器件之间的任何基本上水平的电线。“第一”互连层是指最低互连层。值得注意的是，利用在此引入的技术，第一互连层为专用器件；也就是说，在一些实施例中，即使当两个器件在相同晶片上制造时，用于一个器件的第一互连可不同于用于另一装置的第一互连。
在浅沟槽隔离形成期间台面高度调节方法
图2为结合所公开的技术的一个或多个方面的单片集成半导体结构200的横截面视图。结构200包括PD器件210和晶体管器件220。两个器件210和220都在衬底202上制造。另外在图2中示出浅沟槽隔离(STI)特征208，其通过在制造器件210和220之前进行蚀刻在衬底202上形成，留下可在上面形成器件210和220的台面(例如，台面204(1)和台面204(2))。
如上所述，与PD和晶体管的常规单片集成相关联的一个问题为PD和晶体管之间的大台阶高度差。因此，在此引入的技术的一个方面包括用于降低台阶高度差的修改的STI方法。更具体来说，在半导体衬底202上形成STI特征208(和其对应部分台面)之后，执行附加步骤以调节光电检测器210的台面(例如，台面204(1))和晶体管220的台面(例如，台面204(2))之间的相对高度，以便补偿台阶高度差。这可通过降低光电检测器210的台面204(1)的高度(例如，经由蚀刻台面204(1))，或通过增加晶体管220的台面204(2)的高度(例如，经由在台面204(2)上生长附加的衬底材料)来执行。可执行该调节直至光电检测器210的台面204(1)的顶表面变得低于晶体管220的台面204(2)的顶表面，用于高度补偿。
另外，在优选实施例中，在调节之后，台面204(1)仍然高于隔离沟槽STI 208的底表面。根据场应用，这可比不具有高于STI 208的底部的台面204(1)更优选；此优选实施例的实例益处可包括(1)此类结构提供较好的器件隔离，尤其对于PD器件，(2)此类结构提供对控制PD器件高度的更多灵活性，和(3)此类结构在STI化学-机械抛光(CMP)期间降低STI介电凹陷。
在以上台面高度调节之后，晶体管220和PD 210可在其相应的台面204(2)和204(1)上制造。利用在此引入的修改的STI方法，可降低PD和晶体管之间的台阶高度差的问题。
图3A至图3R为示出根据一些实施例的用于制造图2的半导体结构200的各种工艺步骤的横截面视图。应注意，虽然这些工艺步骤描述和/或描绘为以特定顺序执行，但是这些步骤可包括更多或更少步骤，其可串联或并联执行。另外，两个或更多个步骤的顺序可改变，两个或更多个步骤的性能可重叠，并且两个或更多个步骤可组合成单个步骤。此外，虽然在此引入的步骤可包括用于制造具体实施例的某些细节(如图2、图4A和图6A中描绘的结构)，可修改这些步骤中的一个或多个步骤以产生实施例的不同变型(如图4B、图6B中描绘或在此其它部分中描述的结构)。为简单起见，省略对用于产生在此引入的那些变型实施例的步骤的任何显而易见的修改。举例来说，在一个变型中，对于PD器件210的台面204(1)的高度降低到与STI特征208的底部相同的高度，并且普通技术人员将知道如何添加、去除和/或改变在此引入的用于制造此类变型的步骤。为简单起见，可省略熟知步骤或细节。
参照图3A至图3R，引入了用于制造半导体结构200的实例工艺步骤。在步骤301(图3A)中，停止层201沉积于衬底202上，用于在衬底202上形成STI沟槽。停止层201具有限定STI特征(以及互补台面特征)的图案。随后，晶体管和光电检测器有源区域(分别台面结构204(2)和台面结构204(1))被图案化并且限定(例如，通过使用蚀刻)。
在步骤302(图3B)中，隔离材料(例如，氧化物)203通过CMP沉积并且抛光到停止层表面，由此形成STI。在步骤303(图3C)中，氧化物的薄层沉积在晶片上方以保护晶体管有源区域(例如，台面204(2))。在光电检测器有源区域的顶部上的氧化物随后通过光刻限定并且去除。在步骤304(图3D)中，去除光电检测器的停止层，并且降低PD衬底台面(例如，台面204(1))的高度。举例来说，可通过湿式化学蚀刻或干式蚀刻(例如，使用对衬底材料具有高蚀刻选择性的化学物质)执行高度降低工艺。高度降低的量可基于在本设计中晶体管和光电检测器之间的高度差确定。在替代的实施方案中，外延生长可在台面204(2)上执行以升高其高度。实际上，调节台面204(1)和台面204(2)之间的相对高度。
在步骤305(图3E)中，在光电检测器有源区域上执行离子注入以限定阱板211。在步骤306(图3F)中，氧化物205沉积在晶片上方以保护光电检测器区域，接着在晶体管的停止层结束CMP平坦化工艺。在步骤307(图3G)中，晶体管(例如，晶体管220)在其相应的台面有源区域(例如，台面204(2))的顶部上形成。应注意步骤307标记FEOL阶段的结束。在步骤308(图3H)中，沉积中间段工艺氧化物207以覆盖晶体管，并且然后平坦化。在步骤309(图3I)中，去除在光电检测器有源区域的顶部上的氧化层以暴露光电检测器台面(例如，台面204(1))。
在步骤310(图3J)中，选择性地沉积光敏材料213，使得它仅沉积于光电检测器有源区域上。在一些实施方案中，光敏材料213包括锗，并且刻面可在外延工艺期间靠近台面204(1)的侧壁形成。在一些实施例中，在沉积光敏材料213之前，沉积缓冲材料212。缓冲材料212通常为类似于或等效于衬底材料的材料。在步骤311(图3K)中，可通过首先沉积毯状层钝化层，接着顶部接触注入，将光敏层213的上部区214掺杂成与掺杂的衬底层211相反的极性来形成钝化层215。应注意，在此实例中，层214在钝化层形成之后形成，并且因此钝化层215的部分变成掺杂的以至少部分地形成层214。随后，在步骤312(图3L)中，钝化层215用光刻和干式蚀刻工艺图案化，留下仅在光敏材料213上方的此钝化层215。作为替代方案，在步骤311中，光敏层213的上部区214首先掺杂成与掺杂的衬底层211相反的极性，并且然后在步骤312中，选择性地沉积钝化层215使得它仅沉积于光敏材料213上。掺杂的上部区214可在外延工艺期间通过离子注入或通过原位掺杂限定。其后，光电检测器硬掩模层209沉积在整个晶片上方。硬掩模层209可用于在层间介电层平坦化阶段图案化光电检测器台面以及CMP或回蚀挡止件。
在步骤313(图3M)中，光电检测器台面用典型的光刻和干式蚀刻工艺图案化。在一个或多个实施例中，当使用如图3M中所示的此图案化方案时，存在保留在氧化物侧壁附近的光敏材料的环216。另外，在一些实施例中，可去除环216，但是应注意去除工艺可增加成本和技术难度，因为环216与光电检测器210共享类似结构和材料。随后，在步骤314(图3N)中，钝化间隔物217形成于光电检测器台面204(1)的侧壁处。根据此工艺方案的一些实施方案，可紧靠着光敏环216还靠近氧化物边缘形成侧壁间隔物217。在步骤315(图3O)中，沉积层间电介质291以填充光电检测器台面和原始氧化物之间的间隙。随后，经由回蚀或CMP应用平坦化。在一些变型中，硬掩模209用作平坦化停止层，并且在一些实例中，另一介电层可沉积于晶片的顶部上然后以确保在用于光学目的晶片上的光电检测器台面上方的均匀介电厚度。在一些实施方案中，可跳过步骤313到步骤315，并且步骤316可紧接在顶部钝化层形成(步骤311)之后执行。
在步骤316(图3P)中，形成用于光电检测器和晶体管两者的接触通孔的开口231。应注意，由于两种类型的器件之间各种接触深度，可需要分开接触开口工艺。此外，可在接触通孔形成期间或在其之前执行硅化物形成来改进接触电阻，因此提高器件性能。随后，在步骤317(图3Q)中，通过金属沉积和CMP执行晶体管接触通孔230和PD接触通孔240两者的金属形成。在步骤318(图3R)中，形成标准的后段工艺金属互连件250。根据一个或多个实施例，可通过第一金属层(即，M1)在上方的任何层实现这两种类型的器件(例如，PD 210和晶体管220)之间的通信。
在一个或多个实施方案中，光敏材料213为锗(Ge)或包括锗。用于衬底202的实例材料可为硅(Si)或绝缘体上硅(SOI)。钝化层215可为非晶Si、多晶Si、氮化物、高k电介质、二氧化硅(SiO2)或其任何组合。在一些实例中，钝化间隔物217可为非晶Si、多晶Si、氮化物、高k电介质、二氧化硅(SiO2)或其任何组合。用于光电检测器硬掩模层209的材料可为氮化物，并且用于层间电介质291的材料可为SiO2。沟槽隔离氧化物203可为SiO2，并且晶体管(例如，晶体管220)可为硅基晶体管。光电检测器(例如，PD 210)可具有其中光学信号可从顶部通过到介电层493或从底部到衬底402任一者入射的正入射角类型。
在一些替代实施例中，用于P-I-N结构的半导体材料的至少一部分可不同于半导体衬底材料；例如，高度掺杂的P区和本征区可为锗基区，并且高度掺杂的N区可为硅基区(例如，限定在硅衬底上的N区)。另外，在一些实施例中，PD 210的本征光敏区包括半导体材料叠层，所述半导体材料包括具有比在本征光敏区中的材料较小的介电常数的衬底半导体材料。在这些实施例中，在组合的本征光敏区中衬底半导体材料和其它半导体材料之间的厚度比值可大于1比5，使得可降低有效电容用以较高的操作速度。换句话说，在其光敏区中具有半导体材料叠层的这些实施例的一些实施例中，在叠层中硅层的厚度不薄于在叠层中锗层厚度的1/5，以便形成高带宽光电检测器。在一个实例中，锗层为500nm，并且硅层比其厚100nm。
在替代实施例中，光电检测器台面在与STI沟槽的底部相同水平处，由此利用补偿光电检测器和晶体管之间的台阶高度差的全部电势。然而，在此类替代方案中，器件隔离(尤其对于PD器件)可能不与在图2中示出的实施例一样好，并且在STI CMP工艺期间可具有更多氧化物介电凹陷问题。
晶体管通孔第一方法
图4A为结合所公开的技术的一个或多个方面的另一单片集成半导体结构400的横截面视图。结构400包括PD器件410和晶体管器件420。两个器件410和420都制造在衬底402上。另外在图4A中示出浅沟槽隔离(STI)特征408，其通过在制造器件410和420之前执行蚀刻而在衬底402上形成，留下可在上面形成器件410和420的台面(例如，台面404(1)和台面404(2))。结构400可具有位于专门用于晶体管形成的一组台面上的晶体管(例如，晶体管420)和位于另一组台面上的PD。在其它实施方案中，PD台面404(2)可任选地具有比晶体管台面404(1)较低的高度，以进一步补偿PD 420和晶体管410之间的台阶高度差，如上文关于修改的STI方法所论述。
如上所述，与PD和晶体管的常规单片集成相关联的一个问题为PD和晶体管之间的大台阶高度差。在本公开中进一步观察到，标准MOL工艺(例如，钨形成)通常用于形成由于可靠性原因的器件的接触插塞。具体地说，因为晶体管为正向偏置器件，其工作原理需要相对大量的通过电流。如果晶体管的接触插塞由BEOL金属(如铜或铝)制成，那么大电流可引起电迁移，导致器件故障和/或更短的器件寿命。此外，BEOL金属的此电迁移可引起晶体管特性衰退。因此，MOL工艺使用耐火材料(例如，钨)以形成晶体管的接触插塞。然而，光电检测器(与晶体管不同)为反向偏置器件，意指其工作原理不需要大量通过它们的电流。
因此，在此引入的技术的一个方面包括修改的接触通孔方法。在此特定方法中，制造晶体管的接触通孔使得它们(1)具有出于性能目的针对相对应的制造技术(其通常为专用于制造商)优化的的尺寸(例如，高度)，和(2)出于可靠性目的采纳常规耐火金属(例如，钨)作为接触金属。相比之下，在此方法中在后段工艺(BEOL)工艺期间制造PD的接触通孔，以及在一些实施例中，使用BEOL互连金属，如铜(Cu)或铝(A1)用于形成PD接触插塞的至少一部分。具体地说，在一些实施例中，首先制造晶体管直至其中形成其MOL接触通孔(例如，接触通孔430)的工艺。随后制造PD的主体。其后，在形成BEOL互连金属层(例如，M1层)期间形成PD接触通孔(例如，接触通孔440)。也就是说，如在下文关于图5A至图5Q进一步描述，在前段工艺(FEOL)制造阶段期间，首先在半导体衬底上形成晶体管。随后，在中间段工艺(MOL)制造阶段期间和在半导体衬底上形成光电检测器之前，通过使用耐火材料形成晶体管的接触插塞。接下来，光电检测器在半导体衬底上形成。其后，在后段工艺(BEOL)制造阶段期间形成光电检测器的接触插塞。
在此引入的此结构400进一步提供一种解决如上文关于图1所讨论的台阶高度问题的方式。有利地，此修改的通孔形成方法去除了对两种类型的器件与相同MOL金属层接触的需要，由此去除与此类需要相关联的所有问题。如本文观察，因为PD在具有非常低输出电流的反向偏压下操作，所以使用此修改的接触通孔方法存在极少或不存在电迁移问题。另外，上文关于图2所讨论的台面调节技术可任选地与此修改的接触通孔方法结合。来自组合台面调节技术的益处包括例如通过在晶体管制造工艺期间通过电介质提供对PD有源区域更彻底的保护，和提供用于两种类型的器件的附加台阶高度补偿。
4B为在图4A中示出的结构400变体的单片集成半导体结构401的横截面视图。结构401与结构400共享类似的设计概念，但是具有不同的PD金属接触形成。代替使用第一BEOL金属层(即，M1)以形成PD的顶部和底部接触件两者，此结构401使用第一BEOL金属层(M1)以形成接触底部电极的接触通孔441并使用在(例如，第二BEOL金属层(M2))上的另一金属层以形成接触顶部电极的接触通孔442。。此变型可适用于其中PD和晶体管之间的台阶高度差太大用于仅使用第一BEOL金属层用于高度补偿的情形。
图5A至图5Q为示出用于根据一些实施例制造图4A的半导体结构的各种工艺步骤的横截面视图。应注意，虽然这些工艺步骤描述和/或描绘为以特定顺序执行，但是这些步骤可包括更多或更少步骤，其可串联或并联执行。另外，两个或更多个步骤的顺序可改变，两个或更多个步骤的性能可重叠，并且两个或更多个步骤可组合成单个步骤。可修改这些步骤中的一个或多个步骤以产生实施例的不同变型。为简单起见，可省略熟知步骤或细节。
参照图5A至图5Q，引入用于制造半导体结构400的实例工艺步骤。在步骤501(图5A)中，在衬底402上通过标准浅沟槽隔离(STI)工艺限定并且图案化晶体管有源区域(例如，台面404(2))和PD有源区域(例如，台面404(1))。在步骤502(图5B)中，打开PD有源区域(例如，台面404(1))并且可任选地使其凹进(例如，用于台阶高度补偿)。随后台面404(1)的上部区经由离子注入掺杂成一种电极性，由此形成用于PD 410的底部掺杂层411。在步骤503(图5C)中，介电材料405(例如，氧化物)沉积于晶片上，覆盖器件，并且然后将晶片平坦化(例如，通过使用化学-机械抛光(CMP)工艺)。优选地，抛光工艺应停止在相对较高的晶体管台面(例如，台面404(2))上，在后续晶体管制造步骤期间留下PD有源区域(例如，台面404(1))由电介质405保护。
在步骤504(图5D)中，用于前段工艺(FEOL)晶体管(例如，晶体管420)的部件在其相应的台面有源区域(例如，台面404(2))的顶部上形成。在步骤505(图5E)中，沉积MOL电介质407以覆盖在晶片上的晶体管，并且然后将晶片平坦化。在步骤506(图5F)中，用标准MOL耐火金属(例，如钨)形成晶体管接触通孔430。
在步骤507(图5G)中，沉积介电材料409以完全覆盖和保护MOL金属。在步骤508(图5H)中，去除在PD有源区域(例如，台面404(1))顶部上的介电层以暴露(或“打开”)PD有源区域的至少一部分。在一些实施方案中，通过打开产生的区域可大于最终PD区域以在PD的顶部上获得相对平坦表面，同时去除靠近开口的侧壁的一个或多个刻面区域(例如，刻面960，如由图9B示出)。如下文描述，在选择性外延生长工艺期间可形成此类刻面区域。在步骤509(图5I)中，选择性地沉积光敏材料413，使得它仅或至少主要沉积于PD有源区域上。任选地，在光敏材料沉积之前首先沉积缓冲材料412。缓冲材料412可为类似于或等效于衬底材料的材料。在步骤510(图5J)中，将光敏层的上部区掺杂成与掺杂的衬底层相反的极性以形成顶部掺杂区414，由此一起形成P-I-N光电检测器结构410。可在外延工艺期间通过例如离子注入或原位掺杂限定此顶部掺杂区414。
在步骤511(图5K)中，选择性地沉积钝化层415使得它仅沉积于光敏材料413上。在其它实施方案中，层415可通过首先沉积毯状钝化层，并且然后用光刻和干式蚀刻工艺图案化形成，留下此钝化层415仅在光敏材料413上方。在又一实施方案中，层414可在钝化层形成之后形成。随后PD硬掩模层409沉积在晶片上方。硬掩模层409可用于在层间介电层平坦化阶段图案化光电检测器台面以及CMP或回蚀挡止件。
在步骤512(图5L)中，光电检测器台面用典型光刻和干式蚀刻工艺图案化。在一些实施例中，当使用如图5L中所示的此图案化方案时，可存在留在氧化物侧壁附近的残余光敏材料，形成环416。在步骤513(图5M)中，随后钝化间隔物417形成于PD台面404(1)的侧壁处。根据此工艺方案的一些实施方案，可紧靠着光敏环417还靠近氧化物边缘形成侧壁间隔物417。在步骤514(图5N)中，沉积层间电介质491以填充通过先前蚀刻工艺形成的凹进区域。随后经由回蚀或CMP应用平坦化，其停止在PD硬掩模409处。在步骤515(图5O)中，另一介电层493可沉积于晶片的顶部上然后确保在用于光学目的晶片上的PD台面上方的均匀介电厚度。在一些实施方案中，可跳过步骤512到步骤514的一个或多个部分，并且可紧接在顶部钝化层形成(步骤512)之后执行步骤515。
在步骤516(图5P)中，打开开口431用于构建第一后段工艺金属层(M1)接触通孔。具体地说，在PD区域中的开口形成PD的接触通孔440。值得注意地，在晶体管区域中的开口可形成附加接触通孔，所述附加接触通孔连接已经形成的MOL接触通孔430和/或充当用于晶体管间信号传递的局部互连件。在一个或多个实例中，为了产生用于两种类型器件的各种接触深度，用于PD的开口单独地从晶体管的开口图案化。随后在步骤517(图5Q)中通过金属沉积接着进行CMP，用BEOL金属(例如，铜)填充开口431。在一些实施方案中，可在PD接触形成期间或在其之前(例如，步骤516)在PD制造中执行硅化物形成以改进接触电阻，由此提高器件性能。使用的PD硅化物形成工艺和材料可不同于晶体管硅化物形成工艺。
虽然为简单起见未在图5P中图示出，但是在BEOL金属沉积之前，一个或多个内衬可沉积在开口431上方。这些内衬充当对于BEOL金属(如铜或铝)的扩散阻挡层。用于内衬的典型材料可包括钛(Ti)、氮化钛(TiN)、钛钨(TiW)、钽(Ta)、氮化钽(TaN)等。内衬的厚度取决于制造技术，但是通常非常薄；例如对于65nm技术节点，用于接触插塞的内衬可为约2nm到10nm厚。应指出，出于本文论述的目的，尤其关于用于接触插塞的材料，这些内衬不被视为接触插塞的任何部分。
在一或多个实施方案中，光敏材料413可为Ge。用于衬底402的实例材料可为Si或SOI。钝化层415可为非晶Si、多晶Si、氮化物、高k电介质、二氧化硅(SiO2)或其任何组合。钝化间隔物417可为非晶Si、多晶Si、氮化物、高k电介质、SiO2或其任何组合。用于PD硬掩模层409的材料可为氮化物，并且用于层间电介质491的材料可为SiO2。沟槽隔离电介质可为SiO2，并且晶体管(例如，晶体管420)可为硅基晶体管。光电检测器(例如，PD 410)可为正入射角类型。用于正入射角类型PD的光学信号可从顶部通过介电层493或从底部通过衬底402任一者入射。
多个吸收层方法
图6A为结合所公开的技术的一个或多个方面的又一种单片集成半导体结构600的横截面视图。结构600包括PD器件610和晶体管器件620。两个器件610和620都制造在衬底602上。另外在图6A中示出浅沟槽隔离(STI)特征608，其通过在制造器件610和620之前执行蚀刻在衬底602上形成，留下可在上面形成器件610和620的台面(例如，台面604(1)和台面604(2))。。应注意，可使用包括例如双极的结隔离(例如，通过在晶体管和PD边界处注入相反类型的掺杂剂)的其它形式的隔离技术。
应记得，在与PD和晶体管的单片集成相关联的问题中，一个问题为当CMOS FET器件与PD器件一起制造时在CMOS FET器件上放置需要额外的热，将FET器件暴露于PD相关工艺。更具体来说，高速PD通常由光敏材料(如Ge、GaAs和InGaAs)制成，其在某些CMOS FET的FEOL工艺温度下不稳定。另一方面，PD光敏材料的外延温度通常高于BEOL金属的容限温度。这些温度约束和台阶高度限制已使它在单片集成过程期间非常难以选择用于光敏材料的适当插入点。
因此，在此引入的技术的一个方面包括修改的光敏材料形成方法，其同时解决或降低温度约束和台阶高度限制问题两者。此特定方法通过将典型的一步光敏材料异质外延工艺拆分成多个分散的外延步骤来实现此。可能更重要的是，可观察到，执行同质外延光敏材料生长工艺可比执行异质外延的光敏材料生长工艺更可控制。更具体来说，由于在同质外延工艺中一般不存在晶格失配，在此类工艺涉及的晶体成核变得更容易并且所得表面变得更光滑，这需要较少的退火工艺来改进晶体质量。因此，用于执行同质外延光敏材料生长工艺的热预算可低于用于执行异质外延光敏材料生长工艺的热预算。还可正确的是，光敏材料的熔点比衬底材料的熔点低，其可处于限制在硅基衬底上调用生长光敏材料的异质外延工艺的那些设计的另一工艺约束条件。在将光敏材料外延工艺分成多个步骤之后，仅第一外延步骤可为异质外延的并且所有后续步骤可变成同质外延，并且因此用于制造晶体管的工艺的至少一部分现在可在用于生长光敏材料的多个分散外延步骤之间执行。此技术去除通过BEOL互连金属层产生的对常规固有和/或热限制。应注意，出于本文论述的目的，基本上同质外延工艺(如在硅-锗(SiGe)合金上生长锗(Ge))被处理为同质外延工艺，因为在另一种的顶部上生长基本上相同材料的此类工艺中可仍然产生与在此引入的同质外延工艺类似的益处(例如，较低加工温度)。
至少在一些实施例中，光电检测器的光敏材料的第一层(在本文中也被称作“晶种层”)可在其中将形成光电检测器的区域上方在半导体衬底上外延地生长。在光敏材料的所述晶种层生长之后，可形成用于晶体管的金属接触插塞的至少一层。随后，在形成用于晶体管的所述金属接触插塞之后，可形成光敏材料的后续层以完成光电检测器的光吸收区的制造。光敏材料的后续层可在晶种层的顶部上形成，使得光敏材料的层可形成用于光电检测器的光吸收区。通过避免用于光敏材料的单个步骤外延工艺，此方法可在PD和晶体管器件的单片集成期间有利地降低或最小化台阶高度差和附加热预算的问题。
如图6A中所示，光敏区613被分成两层613(1)和613(2)。两层613(2)和613(2)在制造工艺期间在分离的阶段中外延地生长但是共同形成连续的光敏区。第一层613(1)相对薄，晶种层在外延生长之前通常需要高温表面清洁处理(例如，750摄氏度至850摄氏度，也被称作“预烘烤”)。此晶种层613(1)可在该工艺的相对早期阶段插入。因为晶种层613(1)可非常薄(例如，10nm)，所以此晶种层生长将不会面临如上文所讨论的台阶高度问题。如在下文关于图7A至图7J详细讨论的，晶种层613(1)可随后被电介质覆盖，并且制造工艺继续FET构建。光敏材料613(2)的其余部分在具有许多柔性插入点的后续外延步骤生长。如上文所介绍，因为此后续生长为同质外延，所以在后续生长不需要高温表面清洁。该工艺温度可比第一生长低的多，并且因此后续生长步骤可在FET制造工艺的稍后部分插入。PD的最终高度仅受不是初始生长的后续生长的插入点限制。以此方式，光电检测器的光吸收区的顶表面可高于用于晶体管的金属互连层的底部，这在传统的单个步骤外延工艺中为不可能的。
图6A至图6C表明不同插入点情况如何产生不同的PD高度。在图6A中，在形成后段工艺(BEOL)金属1(M1)介电层之后设定插入点，并且因此在结构600中，PD高度可与M1介电层的顶表面一样高。相比之下，在图6B中，在形成中间段工艺介电(MOL)层之后设定插入点，并且因此在结构601a中，PD高度可与MOL介电层一样高。在图6C中，在形成MOL介电层之前设定插入点，并且因此在结构601b中，PD高度短于MOL介电层。
应注意，因为此特定技术在两个或更多个不同阶段形成光敏区，所以技术本身需要分开的光刻和图案化工艺。因此，如果然后无需进一步加工，那么期望在第一晶种层和后续生长层之间的介面的侧壁具有至少一些物理不连续，尽管两层以具有相同侧向图案为目标。此不连续由于在实际实践中的光刻对准缺陷。也就是说，光电检测器的光吸收区可呈现具有侧壁未对准(或不连续侧壁)的物理结构，其为使相同光敏材料生长的两个或更多个分离材料形成工艺的表现。
另外地或可替代地，光敏材料可在多步沉积之后图案化，并且在一些实施例中，用另一钝化层覆盖。利用此额外图案化步骤，可去除第一晶种层和第二外延层之间的前述物理不连续性。
在一些实施例中，光敏层形成工艺可分成多于两个步骤。另外，使用引入的技术，可稍后设定最后一个外延插入点，使得PD高度可变得至少高于M1，假设外延生长和接下来高度掺杂层形成工艺的最后一个步骤为可耐受BEOL。
还可对与CMOS FET集成的波导基块体耦接PD应用类似的方法。当应用于与先进技术节点CMOS FET集成的波导基PD时，此方法为尤其有益的，因为此情形倾向于对台阶高度差和热预算更敏感。应注意，绝缘体上硅(SOI)衬底可适合于本申请情形，因为集成的部件可包括硅波导。
利用此技术，PD的高度可变得比受常规方法限制的PD高度高而不会导致FET性能损失。因此，此多个步骤外延方法可解决或缓解台阶高度差问题。
图7A至图7J为示出用于根据一些实施例制造图6A的半导体结构的各种工艺步骤的横截面视图。应注意，虽然这些工艺步骤描述和/或描绘为以特定顺序执行，但是这些步骤可包括更多或更少步骤，其可串联或并联执行。另外，两个或更多个步骤的顺序可改变，两个或更多个步骤的性能可重叠，并且两个或更多个步骤可组合成单个步骤。可修改这些步骤中的一个或多个步骤以产生实施例的不同变型。为简单起见，可省略熟知步骤或细节。
参照图7A至图7J，引入用于制造半导体结构600的实例工艺步骤。在步骤701(图7A)中，通过例如使用标准浅沟槽隔离(STI)工艺，在衬底602上限定并且图案化FET有源区域604(2)和PD有源区域604(1)。此类工艺将隔离材料603(例如，氧化物)填充到沟槽中以形成STI特征608。在步骤702(图7B)中，首先打开PD有源区域604(1)，并且然后经由离子注入掺杂成一种电极性，由此形成用于PD 610的底部掺杂层611。随后，区域604(1)再次用介电材料605覆盖。
在步骤703(图7C)中，前段工艺(FEOL)晶体管部件620在晶体管有源区域604(2)的顶部上形成，同时PD有源区域604(1)用介电层覆盖。在步骤704(图7D)中，再次打开PD有源区域604(1)，并且光敏材料的晶种层613(1)在PD有源区域上异质外延生长。根据集成的FET节点的技术，晶种层613(1)的厚度可在5nm到500nm的范围内。在步骤705(图7E)中，在晶片上方沉积标准MOL电介质607以覆盖两种类型的器件。随后，将晶片平坦化，其接着进行FET接触金属形成以形成FET接触通孔630。。其后，在MOL层上方沉积BEOL M1介电层693。
在步骤706(图7F)中，打开在PD有源区域604(1)顶部上的介电层，并且执行后续光敏材料外延生长以形成第二光敏层613(2)。随后，通过离子注入或原位掺杂将光敏层613的上部区掺杂成与掺杂的衬底层相反的极性以形成顶部掺杂区614，由此一起形成P-I-N光电检测器结构610。接下来，顶部钝化层615选择性地沉积于光敏材料613上，并且硬掩模层609随后在晶片上方沉积。在其它实施方案中，层615可通过首先沉积毯状钝化层，并且然后用光刻和干式蚀刻工艺图案化来形成，留下此钝化层615仅在光敏材料613上方。在又一实施方案中，层614可在钝化层形成之后形成。
在步骤707(图7G)中，图案化PD台面604(1)，并且然后用在侧壁上的钝化间隔物617覆盖。在步骤708(图7H)中，在PD台面604(1)和介电层之间的间隙(其由先前图案化产生)被另一种介电沉积物691填充。随后，执行平坦化工艺，其停止在PD硬掩模609上。在步骤709(图7I)中，形成PD底部金属接触640，接着进行M1金属互连形成650。在步骤710中，沉积M2介电层693，接着进行PD顶部金属接触形成641和M2金属互连形成660。根据本设计，互连金属形成可用于形成附加接触通孔和/或用于器件间的通信。在一些实施方案中，可跳过步骤706到步骤708的部分，并且步骤709可紧接在顶部钝化层形成(步骤706)之后进行。在一些实施方案中，PD底部接触形成(步骤709)和顶部接触形成(步骤710)可在相同BEOL介电层上但是由于其不同结束点在分开的图案化工艺中执行。在一些实施方案中，可在PD接触形成(例如，步骤709和步骤710)期间或在其之前在PD制造中引入硅化物形成以改进接触电阻，由此提高器件性能。
在一或多个实施方案中，光敏材料613可为Ge。用于衬底602的实例材料可为Si或SOI。钝化层615可为非晶Si、多晶Si、氮化物、高k电介质(例如，氧化铝(Al2O3)、二氧化铪(HfO2))、SiO2或其任何组合。钝化间隔物617可为非晶Si、多晶Si、氮化物、高k电介质(例如Al2O3、HfO2)、SiO2或其任何组合。用于PD硬掩模层609的材料可为氮化物，并且用于层间电介质691的材料可为SiO2。沟槽隔离电介质603可为SiO2，并且晶体管(例如，晶体管620)可为硅基晶体管。光电检测器(例如，PD 610)可为其中光学信号可从顶部通过介电层693或从底部通过衬底602任一者入射的正入射角类型。
在此所述上文关于图7A至图7J引入的多个吸收层方法的替代说明。此替代方案说明用于提供附加完整性并且用于进一步在实践此类方法中实现对各种益处的理解。
多个吸收层方法的一些实施例包括用于在相同半导体衬底上制造光电检测器和晶体管的方法，其中硅作为衬底的顶表面。所述方法通常包括5个步骤。步骤(1)：在晶体管的接触通孔形成之前形成晶体管的至少一部分。步骤(2)：在衬底的顶部上的第一选择区域上形成光电检测器的第一光吸收层。步骤(3)：在第一光吸收层的顶部上形成隔离层。步骤(4)：去除隔离层的一部分以暴露第一光吸收层的第二选择区域。第二选择区域与第一选择区域至少部分重叠。以及，步骤(5)：直接在曝露的第一光吸收层的顶部上形成第二光吸收层。可形成第二光吸收层，使得两层形成用于光电检测器的单个光吸收区。如此，光电检测器可形成有用于较高量子效率和较高带宽的较厚组合的吸收层，而在传统的制造工艺期间不受台阶高度和热约束限制。任选地，可在步骤(5)之后通过重复步骤(3)、步骤(4)和步骤(5)形成附加光吸收层。
单个光吸收区可在第一选择区域和第二选择区域之间具有侧壁未对准。侧壁未对准可为分开的光刻和蚀刻步骤的故意或无意结果。另外，由于上述方法，在一些实施例中，第二光吸收层的顶部表面高于用于晶体管的接触通孔的顶部表面。
根据一个或多个实施方案，第一光吸收层和第二光吸收层都包括锗。可在步骤(2)之前执行第一预烘烤以清理异质界面。类似地，可在步骤(5)之前执行第二预烘烤以清理同质界面。在第一预烘烤期间可使用比第二预烘烤较高的温度，因为执行第一预烘烤不需要涉及任何MOL和BEOL工艺。值得注意地，相比于同质生长Ge(例如，在Ge上)，对于异质生长Ge(例如在Si上)更有优选较高的预烘烤温度，因为在制造工艺期间在Si表面上天然形成的钝化层可比去除在Ge表面上天然形成的钝化层(例如GeO或GeO2)需要较高的去除温度。
在一些实施例中，第一光吸收层包括锗，并且在步骤(2)之前在高于700摄氏度的温度下执行预烘烤以清理在锗和硅之间的界面。在一些实施例中，第二光吸收层包括锗，并且在步骤(5)之前在低于700摄氏度的温度下进行预烘烤以清理均相介面。
此外，第一选择区域可小于第二选择区域，使得任何制造缺陷可至少部分限制在第一选择区域中。在其中缺陷不为主要问题的其它实施例中，第一选择区域不小于第二选择区域。
在多个实例中，在步骤(1)之前形成光电检测器的顶表面和晶体管有源区域之间的相对高度差。一个或多个实施例提供光电检测器和晶体管在衬底上共享至少一个掺杂区。另外，在一些实例中，光吸收区(来自多层)的组合高度高于用于晶体管的第一金属互连层的底表面。
在变型中，在步骤(2)之前，可在第一选择区域的侧壁上形成间隔物，使得可通过间隔物钝化第一吸收层的侧壁。间隔物可为本征非晶硅、掺杂的非晶硅、氧化物、氮化物和/或高k介电材料，使得在步骤(2)期间可使用选择性外延生长以具有仅主要在曝露的第一选择区域上而不是间隔物上生长的层。
另外地或可替代地，在步骤(5)之前，可在第二选择区域的侧壁上形成间隔物，使得可通过间隔物钝化第二吸收层的侧壁。间隔物还可为本征非晶硅、掺杂的非晶硅、氧化物、氮化物和/或高k介电材料，使得在步骤(5)期间可使用选择性外延生长以具有仅主要在曝露的第二选择区域上而不是间隔物或钝化层上生长的层。
应注意，根据一些方面，在步骤(4)之前形成晶体管的剩余有源区域，使在步骤(4)之后将形成用于光电检测器的接触通孔。举例来说，可在金属互连层的形成期间执行用于光电检测器的通孔接触形成。在一些情况下，光电检测器的接触通孔完全由来自金属互连层的非耐火材料(例如，BEOL金属如铝或铜)制成。
填充形状
图8A至图8B为单片集成半导体结构的俯视图和横截面视图，所述单片集成半导体结构包括用于PD和晶体管的不同尺寸的填充形状，并且更具体来说，填充形状810为关于PD的尺寸，并且填充形状820为关于晶体管的尺寸。
具体来说，可以观察到，利用PD和晶体管的单片集成，在相同晶片上制造为尺寸很大不同(例如，晶体管小于PD尺寸的一半)的两种类型的器件。另外，当制造晶片时，存在涉及材料生长(例如，光敏材料外延)和材料移除(例如，CMP平坦化，或反应性离子蚀刻)的多个制造工艺，其中理想情形应在晶片上施加均匀的负载。然而，实际上，这些工艺的结果受已经在晶片上制造的图案影响。因为不同尺寸的PD和晶体管，在晶片的一些部分上的负载可大于一些其它部分，这可不利地影响产率。
因此，在本公开的一个方面中，限定器件布局使得除光电检测器和晶体管有源区域以外，布局可包括至少两种不同类型的填充形状--光电检测器填充形状810和晶体管填充形状820。如图8B中所示，每种类型的填充形状承载与其相对应的有源器件相同的工艺流程，例外为它不是电连接到任何其它器件，由此充当虚拟的器件。
在晶片上插入两种不同填充形状的主要目的为促进在用于两种类型器件的晶片两端均匀工艺负载。如此，根据至少一些实施例，每种类型的填充形状应达到与其相应的有源器件大体上相同的高度以便实现均匀负载的目的。举例来说，实例填充形状810和820基于上文关于图2所讨论的制造工艺流程，其对于PD和晶体管具有不同的台面高度。在此类实例中，晶体管填充形状820应在与其它“真实”晶体管相同高度处的表面(例如，台面404(2))上形成。类似地，在此类实例中光电检测器填充形状810应在与其它“真实”光电检测器相同高度处的表面(例如，台面404(1))上形成。根据实施例，形状的尺寸和密度可不同。在一些实例中，光电检测器填充形状可较大并且较不致密。
可适用的光电检测器形成方法
图9A和图9B为附加光电检测器(PD)形成方法的横截面视图，这里引入的单片集成技术的一个或多个方面可应用到所述附加光电检测器(PD)形成方法。上文引入的实例PD形成方法通常涉及选择性外延，接着进行PD有源区域图案化(例如，经由光刻和干式蚀刻)。尽管如此，在此引入的单片集成技术还可适合于其它类型的PD形成方法。至少两种附加PD形成方法为可适用的，其分别在图9A和图9B中示出。
在图9A中，选择性生长区域直接用作PD有源区域，并且因此在选择性外延工艺之后不需要附加PD有源区域图案化。相反，可执行CMP工艺以平坦化表面。随后，钝化层沉积于光敏材料的顶部上以覆盖光敏材料的顶部表面。此形成方法的益处中的一个为降低与PD有源区域图案化和后续间隙填充/平坦化步骤相关联的工艺复杂性。
另一种可适用的PD形成方法在图9B中示出。在此形成方法中，选择性生长区域还可直接用作PD有源区域。在图9A和图9B中的方法之间的差异在于后外延CMP工艺。在图9B中，跳过在图9A中的CMP工艺，并且光敏材料仍然保持其刻面侧壁。此方法的益处为避免可存在于图9A的方法中CMP凹陷问题，尤其当对于其中可在CMP工艺期间形成表面凹陷的相对大的区域PD(例如，直径大于10μm)进行此类CMP工艺时。应注意，在此较少CMP形成工艺的一些实例中，选择性生长区域还可大于PD有源区域，并且可执行类似于在图5L中示出的蚀刻工艺以去除在侧上的刻面。
结论
除非与物理可能相反，据设想(i)可以任何序列和/或以任何组合执行上述方法/步骤，和(ii)可以任何方式组合相应的实施例的部分。
应注意，上述实施例的任何和全部可彼此结合，除了达到它可在上文另外陈述的程度或达到任何此类实施例可在功能和/或结构上相互排斥的程度。
虽然本公开已参照具体示例性实施例描述，但是将认识到本发明不限于描述的实施例，而是可用在所附权利要求书的精神和范围内的修改和更改来实践。举例来说，虽然为本公开中的一个或多个结构的每个掺杂区域示出了两个接触通孔，但是对于掺杂区域可形成单个连续接触通孔或环/杂散形状的通孔，以从光吸收区提取光生载流子。因此，应在说明性意义上而非限制性意义上看待说明书和附图。
某些实施例的实例
因此，为了概述，引入本文的所公开技术的一些实例实施方案如在以下编号条款中所述：
(A)对于在STI形成期间的台面高度调节方法：
1.一种用于在相同半导体衬底上制造光电检测器和晶体管的方法，所述方法包含：
在半导体衬底上形成具有两个台面的结构，一个用于所述晶体管的台面并且一个用于所述光电检测器的台面，其中在所述两个台面之间的台面凹槽形成隔离沟槽，并且其中所述两个台面具有相同高度；
调节所述光电检测器的所述台面和所述晶体管的所述台面之间的相对高度；以及
在相应的台面上形成所述晶体管和所述光电检测器。
2.根据条款1所述的方法，其中所述调节所述相对高度包含：
降低所述光电检测器的所述台面的高度直至所述光电检测器的所述台面的顶表面低于所述晶体管的所述台面的顶表面但是高于所述隔离沟槽的底表面。
3.根据条款2所述的方法，其中所述降低所述光电检测器的所述台面的所述高度包含：
在所述晶体管的所述台面上方沉积保护层用于防止蚀刻；以及
对所述半导体衬底进行蚀刻以去除在所述光电检测器的所述台面中的衬底材料以降低所述光电检测器的所述台面的所述高度。
4.根据条款1所述的方法，其中所述调节所述相对高度包含：
通过外延生长增加所述晶体管的所述台面的高度。
5.根据条款1所述的方法，其中所述形成具有两个台面的所述结构包含：
在所述半导体衬底上方使停止层沉积成限定所述两个台面的图案；以及
蚀刻所述半导体衬底以建立具有所述两个台面的所述结构。
6.根据条款1所述的方法，其进一步包含：
在所述台面凹槽中沉积隔离氧化物以形成所述隔离沟槽。
7.根据条款6所述的方法，其中所述隔离介电材料包含氧化硅或氮化硅或其组合。
8.根据条款1所述的方法，其进一步包含：
在所述半导体衬底上在合适的位置处形成至少两种尺寸的虚拟填充形状用于在后续外延生长或后续材料移除工艺期间在晶片上均匀的工艺负载，其中一种尺寸的所述虚拟填充形状专用于所述晶体管，并且其中另一种尺寸的所述虚拟填充形状专用于所述光电检测器。
9.根据条款8所述的方法，其中所述后续材料去除工艺包括以下各项中的至少一种：化学机械抛光工艺，或反应性离子蚀刻工艺。
10.根据条款1所述的方法，其中所述光电检测器为硅基锗光电检测器，并且其中所述晶体管为硅基金属氧化物半导体场效应管(MOSFET)。
11.根据条款所述的1所述的方法，其中所述光电检测器为正入射角类型。
12.一种器件，其包含：
半导体衬底，其包括第一表面、第二表面和第三表面；
在高于所述第一表面的所述第二表面上形成的半导体晶体管；以及
在高于所述第一表面但是低于所述第二表面的所述第三表面上形成的半导体光电检测器，其中低于所述第二表面和所述第三表面两者的所述第一表面在所述半导体光电检测器和半导体晶体管之间形成隔离沟槽。
13.根据条款12所述的器件，其中所述半导体光电检测器的的所得高度低于所述半导体晶体管的金属互连件的最低层的底表面。
14.根据条款12的器件，其中所述半导体光电检测器形成于与所述半导体晶体管不同的在所述半导体衬底上的水平位置处。
15.根据条款12所述的器件，其中所述半导体光电检测器和所述半导体晶体管在两个单独的台面上形成，一个用于所述晶体管的台面并且一个用于所述光电检测器的台面，并且其中在所述两个台面之间的台面凹槽形成隔离沟槽。
16.根据条款15所述器件，其中所述隔离沟槽由以下中的至少一种或多种填充：氧化物基介电材料，或氮化物基介电材料。
17.根据条款12所述的器件，其中所述光电检测器包括具有高度掺杂的p型半导体区、高度掺杂的n型半导体区和位于所述p型和n型半导体区之间的本征光敏半导体区的P-I-N结构。
18.根据条款17所述的器件，其中用于所述P-I-N结构的至少一部分的半导体材料不同于半导体衬底材料。
19.根据条款17所述的器件，其中所述本征光敏半导体区包含其包括具有第一介电常数的衬底半导体材料和具有第二介电常数的光敏材料的半导体材料堆叠层，所述第二介电常数高于所述第一介电常数。
20.根据条款19所述的器件，其中在所述合并的本征光敏半导体区中所述衬底半导体材料和其它半导体材料之间的厚度比值大于1比5。
21.根据条款12所述的器件，其进一步包含：
关于所述晶体管的尺寸的选择数量的虚拟填充形状，其中所述晶体管的所述尺寸的所述虚拟填充形状在与所述第二表面的相同高度处的表面上形成。
22.根据条款12所述的器件，其进一步包含：
关于所述光电检测器的尺寸的选择数量的虚拟填充形状，其中所述光电检测器的所述尺寸的所述虚拟填充形状在与所述第三表面的相同高度处的表面上形成。
23.根据条款12所述的器件，其中所述光电检测器为硅基锗光电检测器，并且其中所述晶体管为硅基金属氧化物半导体场效应管(MOSFET)。
24.根据条款12所述的器件，其中所述光电检测器包括用于降低所述光电检测器的光吸收区的厚度的反射镜结构。
(B)对于所述晶体管通孔第一方法：
1.一种用于在相同半导体衬底上制造光电检测器和晶体管的方法，所述方法包含：
(1)在前段工艺(FEOL)制造阶段期间，在半导体衬底上形成所述晶体管；
(2)在中间段工艺(MOL)制造阶段期间和在其之前，所述光电检测器在所述半导体衬底上形成，通过使用耐火材料形成用于所述晶体管的接触插塞；
(3)在所述半导体衬底上形成所述光电检测器；以及
(4)仅在后段工艺(BEOL)制造阶段期间，形成用于所述光电检测器的接触插塞。
2.根据条款1所述的方法，其中所述光电检测器的所述接触插塞通过使用非耐火材料而形成。
3.根据条款1所述的方法，其进一步包含：
在所述BEOL制造阶段期间，在所述晶体管的所述接触插塞上形成附加接触插塞，其中所述晶体管的所述附加接触插塞以(a)电连接到所述晶体管的所述形成的接触插塞并且(b)达到与所述光电检测器的所述接触插塞相同的高度。
4.根据条款3所述的方法，其中所述附加接触插塞的部分被配置为提供用于所述晶体管的器件间信号传递的互连件。
5.根据条款1所述的方法，其中所述形成用于所述光电检测器的接触插塞包含：
在所述BEOL制造阶段期间在第一步骤中，通过使用第一金属材料形成所述光电检测器的第一组接触插塞；以及
在BEOL制造阶段期间在后续步骤中，通过使用第二金属材料形成所述光电检测器的第二组接触插塞，
其中所述第一接触插塞和第二组接触插塞用于所述光电检测器的不同掺杂区。
6.根据条款1所述的方法，其进一步包含：
在所述形成所述晶体管之前，形成具有所述晶体管的台面和所述光电检测器的台面的结构；以及
调节所述光电检测器的所述台面和所述晶体管的所述台面之间的相对高度，直至所述光电检测器的所述台面的顶表面低于所述晶体管的所述台面的顶表面。
7.根据条款1所述的方法，其中所述晶体管的所述接触插塞为直接接触所述形成的晶体管的所述第一金属，并且其中所述晶体管的所述接触插塞形成于导柱或棒的阵列中。
8.根据条款1所述的方法，其中所述MOL阶段进一步包含：
沉积覆盖所述晶体管的所述第一介电层的介电层。
9.根据条款1所述的方法，其中形成所述晶体管的所述接触插塞以完全在所述晶体管的第一互连层的底表面下方，并且定位成与以下各项中的至少一者电耦合：所述晶体管的栅极区域、所述晶体管的源极区域，或所述晶体管的漏极区域。
10.根据条款9所述的方法，其中形成所述光电检测器的第一群组所述接触插塞以完全在所述光电检测器的第一互连层的底表面下方，并且定位成与所述光电检测器的第一掺杂区电耦合。
11.根据条款10所述的方法，其中形成所述光电检测器的第二群组所述接触插塞以至少部分在所述晶体管的所述第一互连层的所述底表面上方，并且定位成与所述光电检测器的第二掺杂区电耦合，所述第二掺杂区具有与所述第一掺杂区不同的极性。
12.根据条款1所述的方法，其中所述BEOL阶段进一步包含：在所述MOL阶段期间形成的层上方依次形成多个互连层。
13.根据条款1所述的方法，其中所述形成用于所述光电检测器的接触插塞包含：
在所述BEOL阶段期间通过使用不同的BEOL金属形成用于所述光电检测器的P和N区的接触插塞。
14.根据条款1所述的方法，其中用于形成所述晶体管的所述接触插塞的材料包含以下各项中的至少一者：钨、钛或氮化钛。
15.根据条款1所述的方法，其中用于形成所述光电检测器的所述接触插塞的材料包含其包括以下各项中的至少一者的互连金属：铜或铝。
16.一种半导体器件，其包含：
半导体衬底；
在所述半导体衬底上形成的晶体管；
在所述半导体衬底上形成的光电检测器；
用于所述晶体管的接触插塞，其中所述晶体管的所述接触插塞具有由单独的半导体材料形成工艺形成的至少两个部分，并且其中所述晶体管的所述接触插塞的侧壁包括所述单独的半导体材料形成工艺的表现的物理未对准；以及
用于所述光电检测器的接触插塞，其中所述光电检测器的所述接触插塞由单个半导体材料形成工艺形成。
17.根据条款16的器件，其中所述光电检测器的所述接触插塞的顶表面高于在所述晶体管的所述接触插塞的所述侧壁上的所述物理未对准。
18.根据条款16所述的器件，其中所述晶体管的所述接触插塞包括在中间段工艺(MOL)制造阶段期间形成的耐火材料。
19.根据条款16所述的器件，其中所述光电检测器的所述接触插塞完全由来自在后段工艺(BEOL)制造阶段期间形成的金属互连层的非耐火材料制成，而无来自中间段工艺(MOL)制造阶段的任何耐火材料。
20.根据条款16所述的器件，其中所述晶体管和所述光电检测器形成于在所述半导体衬底上的不同高度处。
21.根据条款16所述的器件，其中当从所述半导体衬底测量时，所述光电检测器在比在其上形成所述晶体管的第二表面更接近所述半导体衬底的第一表面上形成。
22.根据条款16所述的器件，其中形成所述晶体管的所述接触插塞的所述至少两部分的下部部分以完全在所述晶体管的第一互连层的底表面下方，并且定位成与以下各项中的至少一者电耦合和直接物理接触：所述晶体管的栅极区域、所述晶体管的源极区域，或所述晶体管的漏极区域。
23.根据条款22所述的器件，其中形成用于所述光电检测器的第一组所述接触插塞以完全在用于所述光电检测器的第一互连层的底表面下方，并且定位成与所述光电检测器的第一掺杂区电耦合和直接物理接触。
24.根据条款23所述的器件，其中形成所述光电检测器的第二群组所述接触插塞以至少部分在所述晶体管的所述第一互连层的所述底表面上方，并且定位成与所述光电检测器的第二掺杂区电耦合和直接物理接触，所述第二掺杂区具有与所述第一掺杂区不同的极性。
25.根据条款16所述的器件，其中光电检测器的P和N区的所述接触插塞具有来自不同BEOL金属水平的不同材料。
26.根据条款16所述的器件，其中所述晶体管的所述接触插塞由包含以下各项中的至少一者的材料制成：钨、钛或氮化钛。
27.根据条款16所述的器件，其中所述光电检测器的所述接触插塞由包含其包括以下各项中的至少一者的互连金属的材料制成：铜或铝。
28.根据条款16所述的器件，其中所述光电检测器包括具有高度掺杂的p型半导体区、高度掺杂的n型半导体区和位于所述p型和n型半导体区之间的本征光敏半导体区P-I-N结构，
其中所述本征光敏半导体区包含其包括具有第一介电常数的衬底半导体材料和具有第二介电常数的光敏材料的半导体材料的叠层，所述第二介电常数高于所述第一介电常数。
29.根据条款28所述的器件，其中在所述合并的本征光敏半导体区中所述衬底半导体材料和其它半导体材料之间的厚度比值大于1比5。
30.根据条款16所述的器件，其进一步包含：
关于所述晶体管的尺寸的选择数量的虚拟填充形状，其中关于所述晶体管的所述尺寸的所述虚拟填充形状形成于与所述晶体管的相同高度处；以及
关于所述光电检测器的尺寸的选择数量的虚拟填充形状，其中关于所述光电检测器的所述尺寸的所述虚拟填充形状形成于与所述光电检测器的相同高度处。
31.根据条款16所述的器件，其中所述光电检测器的光吸收材料的顶表面高于所述晶体管的金属互连件的最低层的底表面。
32.根据条款16所述的器件，其中所述光电检测器包括带有具有侧壁未对准的物理结构的光吸收区，其由使基本上相同材料生长的两种或更多种单独的材料形成工艺产生。
33.根据条款16所述的器件，其中所述光电检测器包括用于降低所述光电检测器的光吸收区的厚度的反射镜结构。
34.一种半导体器件，其包含：
半导体衬底；
在所述半导体衬底上形成的晶体管；
在所述半导体衬底上形成的光电检测器；以及
所述光电检测器的接触插塞，
其中所述光电检测器的所述接触插塞的至少一部分与所述晶体管的第一互连层在相同水平面。
(C)对于所述多个吸收层方法：
1.一种用于在相同半导体衬底上制造光电检测器和晶体管的方法，所述方法包含：
(1)在半导体衬底上，在其中将形成所述光电检测器的区域上方外延地生长所述光电检测器的光吸收材料的第一层；
(2)在所述生长所述光吸收材料的第一层之后，形成用于所述晶体管的金属接触插塞的至少一层；以及
(3)在所述形成金属接触插塞的至少一层之后，形成所述光电检测器的光吸收材料的第二层，其中所述光吸收材料的第二层在所述光吸收材料的第一层顶上形成，使得具有基本上相同材料的所述两层的光吸收材料形成用于所述光电检测器的单个光吸收区。
2.根据条款1所述的方法，其中在适合于所述光电检测器的光吸收材料的温度下执行所述外延地生长所述光吸收材料的第一层以在异质表面上外延地生长。
3.根据条款1所述的方法，其中在适合于所述光电检测器的光吸收材料的温度下执行所述形成所述光吸收材料的第二层以在同质表面上外延地生长。
4.根据条款1所述的方法，其中在低于所述外延地生长所述光吸收材料的第一层的温度下执行所述形成所述光吸收材料的第二层。
5.根据条款1所述的方法，其中在低于所述晶体管的所述形成的金属接触插塞的容限温度的温度下执行所述形成所述光吸收材料的第二层。
6.根据条款1所述的方法，其中在高于所述晶体管的所述形成的金属接触插塞的容限温度的温度下执行所述外延地生长所述光吸收材料的第一层。
7.根据条款1所述的方法，其中所述外延生长所述光吸收材料的第一层包含：
在高于所述晶体管的所述形成的金属接触插塞的容限温度的温度下执行表面清洁处理。
8.根据条款1所述的方法，其中所述光吸收材料的第二层的顶表面高于所述晶体管的金属互连件的最低层的底表面。
9.根据条款1所述的方法，其中所述形成所述光吸收材料的第二层包含：
去除在来自前述工艺的所述光电检测器上方沉积的材料以暴露所述光吸收材料的第一层。
10.根据条款9所述的方法，其中所述形成所述光吸收材料的第二层包含：
在所述光吸收材料的第一层顶上外延地生长所述光吸收材料的第二层，至少直至所述单个光吸收区的高度高于所述晶体管的所述金属接触插塞的至少一层。
11.根据条款1所述的方法，其中通过使用单独的光刻工艺形成所述光吸收材料的第一层和第二层。
12.根据条款11所述的方法，其中所述单独的光刻工艺在构成所述单个光吸收区的结构上保持侧壁未对准。
13.根据条款1所述的方法，其进一步包含：
在开口内所述形成的所述光吸收材料的第二层之前，在所述开口的侧壁上形成钝化间隔物以钝化所述光吸收材料的第二层从而降低器件暗电流。
14.根据条款1所述的方法，其进一步包含：
在所述光吸收材料的第一层或第二层上生长具有衬底材料的钝化层；以及
定向地蚀刻所述钝化层以在所述光吸收材料的第一层或第二层上形成钝化间隔物。
15.一种器件，其包含：
半导体衬底；
在所述半导体衬底上形成的半导体晶体管；以及
在所述半导体衬底上形成的半导体光电检测器，
其中所述半导体光电检测器的光吸收材料的顶表面高于所述半导体晶体管的金属互连件的最低层的底表面。
16.根据条款15所述的器件，其进一步包含：
在所述光吸收材料的第一层或第二层上的钝化间隔物。
17.根据条款15所述的器件，其进一步包含在所述半导体光电检测器的侧壁上的钝化间隔物，其中所述钝化间隔物降低器件暗电流。
18.根据条款15所述的器件，其进一步包含：
所述晶体管的接触插塞，其中所述晶体管的所述接触插塞由在中间段工艺(MOL)制造阶段期间形成的耐火材料制成；以及
所述光电检测器的接触插塞，其中所述光电检测器的所述接触插塞完全由来自在后段工艺(BEOL)制造阶段期间形成的金属互连层的非耐火材料制成，而无来自所述MOL制造阶段的所述耐火材料中的任一种。
19.根据条款15所述的器件，其中所述光电检测器包括具有高度掺杂的p型半导体区、高度掺杂的n型半导体区和位于所述p型和n型半导体区之间的本征光敏半导体区的P-I-N结构，
其中所述本征光敏半导体区包含半导体材料的叠层，其包括具有第一介电常数的衬底半导体材料和具有第二介电常数的光敏材料，所述第二介电常数高于所述第一介电常数。
20.根据条款19所述的器件，其中在所述合并的本征光敏半导体区中所述衬底半导体材料和其它半导体材料之间的厚度比值大于1比5。
21.根据条款15所述的器件，其进一步包含：
关于所述晶体管的尺寸的选择数量的虚拟填充形状，其中关于所述晶体管的所述尺寸的所述虚拟填充形状形成于与所述晶体管的相同高度处；以及
关于所述光电检测器的尺寸的选择数量的虚拟填充形状，其中关于所述光电检测器的所述尺寸的所述虚拟填充形状形成于与所述光电检测器的相同高度处。
22.根据条款15所述的器件，其中所述光电检测器包括用于降低所述光吸收区的厚度的反射镜结构。
23.一种器件，其包含：
半导体衬底；
在所述半导体衬底上形成的半导体晶体管；以及
在所述半导体衬底上形成的半导体光电检测器，
其中所述半导体光电检测器包括带有具有侧壁未对准的物理结构的光吸收区，所述侧壁未对准为使基本上相同材料生长的两种或更多种单独的材料形成工艺的表现。
24.根据条款23所述的器件，其中所述晶体管或所述光电检测器的至少一组金属接触插塞在所述两种或更多种单独的材料形成工艺之间形成。
25.根据条款24所述的器件，其中所述两种或更多种单独的形成工艺中的至少一种在中间段工艺(MOL)制造阶段期间或在其之后执行。
26.根据条款23所述的器件，其中所述基本上相同材料是用于所述半导体光电检测器的所述光吸收区的光吸收材料。
27.根据条款23所述的器件，其中所述基本上相同材料包括锗。
28.根据条款23所述的器件，其进一步包含：
在所述光吸收区上用于降低器件暗电流的钝化间隔物，其中所述钝化间隔物的材料包括非晶形Si、多晶Si、氮化物、高k电介质、二氧化硅(SiO2)或其任何组合。
29.根据条款23所述的器件，其进一步包含：
所述晶体管的接触插塞，其中所述晶体管的所述接触插塞由在中间段工艺(MOL)制造阶段期间形成的耐火材料制成；以及
所述光电检测器的接触插塞，其中所述光电检测器的所述接触插塞完全由来自在后段工艺(BEOL)制造阶段期间形成的金属互连层的非耐火材料制成，而无来自所述MOL制造阶段的所述耐火材料中的任一种。
30.根据条款23所述的器件，其中所述光电检测器包括具有高度掺杂的p型半导体区、高度掺杂的n型半导体区和位于所述p型和n型半导体区之间的本征光敏半导体区的P-I-N结构，
其中所述本征光敏半导体区包含半导体材料的叠层，其包括具有第一介电常数的衬底半导体材料和具有第二介电常数的光敏材料，所述第二介电常数高于所述第一介电常数。
31.根据权利要求30所述的器件，其中在所述合并的本征光敏半导体区中所述衬底半导体材料和其它半导体材料之间的厚度比值大于1比5。
32.根据条款23所述的器件，其进一步包含：
关于所述晶体管的尺寸的选择数量的虚拟填充形状，其中关于所述晶体管的所述尺寸的所述虚拟填充形状形成于与所述晶体管的相同高度处；以及
关于所述光电检测器的尺寸的选择数量的虚拟填充形状，其中关于所述光电检测器的所述尺寸的所述虚拟填充形状形成于与所述光电检测器的相同高度处。
33.根据条款23所述的器件，其中所述光电检测器包括用于降低所述光吸收区的厚度的反射镜结构。

Claims (33)

1.一种用于在相同半导体衬底上制造光电检测器和晶体管的方法，所述方法包含：
(1)在半导体衬底上，在其中将形成所述光电检测器的区域上方外延地生长所述光电检测器的光吸收材料的第一层；
(2)在所述生长所述光吸收材料的第一层之后，形成用于所述晶体管的金属接触插塞的至少一层；以及
(3)在所述形成金属接触插塞的至少一层之后，形成所述光电检测器的光吸收材料的第二层，其中所述光吸收材料的第二层在所述光吸收材料的所述第一层顶上形成，使得具有基本上相同材料的所述两层的光吸收材料形成用于所述光电检测器的单个光吸收区。
2.根据权利要求1所述的方法，其中在适合于所述光电检测器的光吸收材料的温度下执行所述外延地生长所述光吸收材料的第一层以在异质表面上外延地生长。
3.根据权利要求1所述的方法，其中在适合于所述光电检测器的光吸收材料的温度下执行所述形成所述光吸收材料的第二层以在同质表面上外延地生长。
4.根据权利要求1所述的方法，其中在低于所述外延地生长所述光吸收材料的第一层的温度下执行所述形成所述光吸收材料的第二层。
5.根据权利要求1所述的方法，其中在低于所述晶体管的所述形成的金属接触插塞的容限温度的温度下执行所述形成所述光吸收材料的第二层。
6.根据权利要求1所述的方法，其中在高于所述晶体管的所述形成的金属接触插塞的容限温度的温度下执行所述外延地生长所述光吸收材料的第一层。
7.根据权利要求1所述的方法，其中所述外延地生长所述光吸收材料的第一层包含：
在高于所述晶体管的所述形成的金属接触插塞的容限温度的温度下执行表面清洁处理。
8.根据权利要求1所述的方法，其中所述光吸收材料的第二层的顶表面高于所述晶体管的金属互连件的最低层的底表面。
9.根据权利要求1所述的方法，其中所述形成所述光吸收材料的第二层包含：
去除在来自前述工艺的所述光电检测器上方沉积的材料以暴露所述光吸收材料的第一层。
10.根据权利要求9所述的方法，其中所述形成所述光吸收材料的第二层包含：
在所述光吸收材料的第一层顶上外延地生长所述光吸收材料的第二层，至少直至所述单个光吸收区的高度高于所述晶体管的所述金属接触插塞的至少一层。
11.根据权利要求1所述的方法，其中通过使用单独的光刻工艺形成所述光吸收材料的第一层和第二层。
12.根据权利要求11所述的方法，其中所述单独的光刻工艺在构成所述单个光吸收区的结构上保持侧壁未对准。
13.根据权利要求1所述的方法，其进一步包含：
在所述形成具有开口的所述光吸收材料的第二层之前，在所述开口的侧壁上形成钝化间隔物以钝化所述光吸收材料的第二层从而降低器件暗电流。
14.根据权利要求1所述的方法，其进一步包含：
在所述光吸收材料的第一层或第二层上生长具有衬底材料的钝化层；以及
定向地蚀刻所述钝化层以在所述光吸收材料的第一层或第二层上形成钝化间隔物。
15.一种器件，其包含：
半导体衬底；
在所述半导体衬底上形成的半导体晶体管；以及
在所述半导体衬底上形成的半导体光电检测器，
其中所述半导体光电检测器的光吸收材料的顶表面高于所述半导体晶体管的金属互连件的最低层的底表面。
16.根据权利要求15所述的器件，其进一步包含：
在所述光吸收材料上的钝化间隔物。
17.根据权利要求16所述的器件，其进一步包含在所述半导体光电检测器的侧壁上的钝化间隔物，其中所述钝化间隔物降低器件暗电流。
18.根据权利要求15所述的器件，其进一步包含：
所述晶体管的接触插塞，其中所述晶体管的所述接触插塞由在中间段工艺(MOL)制造阶段期间形成的耐火材料制成；以及
所述光电检测器的接触插塞，其中所述光电检测器的所述接触插塞完全由来自在后段工艺(BEOL)制造阶段期间形成的金属互连层的非耐火材料制成，而无来自所述MOL制造阶段的所述耐火材料中的任一种。
19.根据权利要求15所述的器件，其中所述光电检测器包括具有高度掺杂的p型半导体区、高度掺杂的n型半导体区和位于所述p型和n型半导体区之间的本征光敏半导体区的P-I-N结构，
其中所述本征光敏半导体区包含半导体材料的叠层，其包括具有第一介电常数的衬底半导体材料和具有第二介电常数的光敏材料，所述第二介电常数高于所述第一介电常数。
20.根据权利要求19所述的器件，其中在所述合并的本征光敏半导体区中所述衬底半导体材料和其它半导体材料之间的厚度比值大于1比5。
21.根据权利要求15所述的器件，其进一步包含：
关于所述晶体管的尺寸的选择数量的虚拟填充形状，其中关于所述晶体管的所述尺寸的所述虚拟填充形状形成于与所述晶体管的相同高度处；以及
关于所述光电检测器的尺寸的选择数量的虚拟填充形状，其中关于所述光电检测器的所述尺寸的所述虚拟填充形状形成于与所述光电检测器的相同高度处。
22.根据条款15所述的器件，其中所述光电检测器包括用于降低所述光吸收区的厚度的反射镜结构。
23.一种器件，其包含：
半导体衬底；
在所述半导体衬底上形成的半导体晶体管；以及
在所述半导体衬底上形成的半导体光电检测器，
其中所述半导体光电检测器包括带有具有侧壁未对准的物理结构的光吸收区，所述侧壁未对准为使基本上相同材料生长的两种或更多种单独的材料形成工艺的表现。
24.根据权利要求23所述的器件，其中所述晶体管或所述光电检测器的至少一组金属接触插塞在所述两种或更多种单独的材料形成工艺之间形成。
25.根据权利要求24所述的器件，其中所述两种或更多种单独的形成工艺中的至少一种在中间段工艺(MOL)制造阶段期间或在其之后执行。
26.根据权利要求23所述的器件，其中所述基本上相同材料是用于所述半导体光电检测器的所述光吸收区的光吸收材料。
27.根据权利要求23所述的器件，其中所述基本上相同材料包括锗。
28.根据权利要求23所述的器件，其进一步包含：
在所述吸收区上用于降低器件暗电流的钝化间隔物，其中所述钝化间隔物的材料包括非晶Si、多晶Si、氮化物、高k电介质、二氧化硅(SiO2)或其任何组合。
29.根据权利要求23所述的器件，其进一步包含：
所述晶体管的接触插塞，其中所述晶体管的所述接触插塞由在中间段工艺(MOL)制造阶段期间形成的耐火材料制成；以及
所述光电检测器的接触插塞，其中所述光电检测器的所述接触插塞完全由来自在后段工艺(BEOL)制造阶段期间形成的金属互连层的非耐火材料制成，而无来自所述MOL制造阶段的所述耐火材料中的任一种。
30.根据权利要求23所述的器件，其中所述光电检测器包括具有高度掺杂的p型半导体区、高度掺杂的n型半导体区和位于所述p型和n型半导体区之间的本征光敏半导体区的P-I-N结构，
其中所述本征光敏半导体区包含半导体材料的叠层，其包括具有第一介电常数的衬底半导体材料和具有第二介电常数的光敏材料，所述第二介电常数高于所述第一介电常数。
31.根据权利要求30所述的器件，其中在所述合并的本征光敏半导体区中所述衬底半导体材料和其它半导体材料之间的厚度比值大于1比5。
32.根据权利要求23所述的器件，其进一步包含：
关于所述晶体管的尺寸的选择数量的虚拟填充形状，其中关于所述晶体管的所述尺寸的所述虚拟填充形状形成于与所述晶体管的相同高度处；以及
关于所述光电检测器的尺寸的选择数量的虚拟填充形状，其中关于所述光电检测器的所述尺寸的所述虚拟填充形状形成于与所述光电检测器的相同高度处。
33.根据权利要求23所述的器件，其中所述光电检测器包括用于降低所述光吸收区的厚度的反射镜结构。
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US62/197,098 2015-07-26
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110943095A (zh) * 2018-09-21 2020-03-31 上海新微技术研发中心有限公司 一种硅基单片红外像素传感器及其制造方法
CN112987174A (zh) * 2019-12-13 2021-06-18 台湾积体电路制造股份有限公司 半导体装置以及用于产生其布局图的方法及系统
CN115144958A (zh) * 2020-06-11 2022-10-04 广濑电机株式会社 用于使光子集成电路与印刷光学板对准的系统和方法
CN115377242A (zh) * 2022-07-29 2022-11-22 广州诺尔光电科技有限公司 一种soi上单片光电集成的台面型雪崩光电探测阵列芯片及其制备方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6267403B1 (ja) 2014-11-24 2018-01-24 アーティラックス インコーポレイテッドＡｒｔｉｌｕｘ Ｉｎｃ． 同じ基板上でトランジスタと共に光検出器を製作するためのモノリシック集積技法
US10254389B2 (en) 2015-11-06 2019-04-09 Artilux Corporation High-speed light sensing apparatus
US9559240B1 (en) 2015-12-17 2017-01-31 International Business Machines Corporation Nano-pillar-based biosensing device
JP2018049856A (ja) * 2016-09-20 2018-03-29 ルネサスエレクトロニクス株式会社 半導体装置
US9796582B1 (en) 2016-11-29 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for integrating complementary metal-oxide-semiconductor (CMOS) devices with microelectromechanical systems (MEMS) devices using a flat surface above a sacrificial layer
FR3061354B1 (fr) * 2016-12-22 2021-06-11 Commissariat Energie Atomique Procede de realisation de composant comprenant des materiaux iii-v et des contacts compatibles de filiere silicium
WO2018182605A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Iii-n semiconductor devices with raised doped crystalline substrate taps
JP2019012120A (ja) * 2017-06-29 2019-01-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2019046864A (ja) * 2017-08-30 2019-03-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器
US10797193B2 (en) * 2018-01-23 2020-10-06 Lumentum Operations Llc Bias control structure for avalanche photodiodes
FR3080948A1 (fr) * 2018-05-02 2019-11-08 Stmicroelectronics (Rousset) Sas Circuit integre comprenant un element capacitif, et procede de fabrication
US20210263155A1 (en) * 2018-06-18 2021-08-26 Dot9 Inc Apparatus and method for optical sensing using an optoelectronic device and optoelectronic device arrays
US11114489B2 (en) * 2018-06-18 2021-09-07 Kla-Tencor Corporation Back-illuminated sensor and a method of manufacturing a sensor
TWI780167B (zh) * 2018-06-26 2022-10-11 晶元光電股份有限公司 半導體基底以及半導體元件
US20200067002A1 (en) * 2018-08-23 2020-02-27 Nanoco 2D Materials Limited Photodetectors Based on Two-Dimensional Quantum Dots
CN113519057A (zh) * 2018-10-26 2021-10-19 普赛昆腾公司 利用后道工艺的集成波导式探测器的隔离
US11031381B2 (en) 2018-10-30 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Optical transceiver and manufacturing method thereof
US10921182B2 (en) 2018-10-31 2021-02-16 Taiwan Semiconductor Manufacturing Company Limited Polarization independent optoelectronic device and method
US10666353B1 (en) * 2018-11-20 2020-05-26 Juniper Networks, Inc. Normal incidence photodetector with self-test functionality
US20210391370A1 (en) * 2019-08-28 2021-12-16 Artilux, Inc. Photo-detecting apparatus with low dark current
CN110729348B (zh) * 2019-10-29 2021-01-08 中国科学院半导体研究所 一种红外传感器及其制备方法
CN112750847A (zh) * 2019-10-31 2021-05-04 台湾积体电路制造股份有限公司 半导体装置及其形成方法
US11749762B2 (en) * 2019-10-31 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device comprising a photodetector with reduced dark current
US11233159B2 (en) * 2020-01-10 2022-01-25 Newport Fab, Llc Fabrication of semiconductor structure having group III-V device on group IV substrate with separately formed contacts using different metal liners
US11545587B2 (en) 2020-01-10 2023-01-03 Newport Fab, Llc Semiconductor structure having group III-V device on group IV substrate and contacts with liner stacks
US11349280B2 (en) 2020-01-10 2022-05-31 Newport Fab, Llc Semiconductor structure having group III-V device on group IV substrate
US11296482B2 (en) 2020-01-10 2022-04-05 Newport Fab, Llc Semiconductor structure having group III-V chiplet on group IV substrate and cavity in proximity to heating element
US11929442B2 (en) 2020-01-10 2024-03-12 Newport Fab, Llc Structure and method for process control monitoring for group III-V devices integrated with group IV substrate
US11581452B2 (en) 2020-01-10 2023-02-14 Newport Fab, Llc Semiconductor structure having group III-V device on group IV substrate and contacts with precursor stacks
US11378750B2 (en) * 2020-01-17 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium photodetector embedded in a multi-mode interferometer
US11881477B2 (en) * 2020-02-19 2024-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy poly layout for high density devices
US11355544B2 (en) 2020-03-26 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with improved light conversion efficiency
TWI748451B (zh) * 2020-05-14 2021-12-01 芯巧科技股份有限公司 在同一晶圓上形成複數相隔離基底層的半導體裝置製程及其半導體裝置
CN112510058A (zh) * 2020-12-16 2021-03-16 中山大学 一种集成光电传感器及其制备方法
US20220223635A1 (en) * 2021-01-08 2022-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including image sensor and method of forming the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226598A (ja) * 1991-11-25 1993-09-03 Korea Electron Telecommun 受信用光電集積素子及びその製造方法
CN1481585A (zh) * 2000-10-19 2004-03-10 ���Ӱ뵼�����޹�˾ 制作和cmos电路集成在一起的异质结光电二极管的方法
US20040147068A1 (en) * 2003-01-24 2004-07-29 Renesas Technology Corporation Producing method of CMOS image sensor
CN101313413A (zh) * 2005-11-18 2008-11-26 株式会社半导体能源研究所 光电转换装置
JP2010212469A (ja) * 2009-03-11 2010-09-24 Hiroshima Univ 光検出器およびそれを備えた光集積回路装置
US20110027950A1 (en) * 2009-07-28 2011-02-03 Jones Robert E Method for forming a semiconductor device having a photodetector
CN103247645A (zh) * 2012-02-01 2013-08-14 株式会社日本显示器西 摄像装置、其制造方法以及摄像显示系统

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5812481A (ja) * 1981-07-15 1983-01-24 Toshiba Corp 固体撮像素子
JPS61187267A (ja) * 1985-02-14 1986-08-20 Matsushita Electric Ind Co Ltd 固体撮像装置
JPH01239967A (ja) * 1988-03-22 1989-09-25 Seiko Epson Corp 半導体装置
US5621227A (en) 1995-07-18 1997-04-15 Discovery Semiconductors, Inc. Method and apparatus for monolithic optoelectronic integrated circuit using selective epitaxy
TW527646B (en) 2001-07-24 2003-04-11 United Microelectronics Corp Method for pre-cleaning residual polymer
US7453129B2 (en) * 2002-12-18 2008-11-18 Noble Peak Vision Corp. Image sensor comprising isolated germanium photodetectors integrated with a silicon substrate and silicon circuitry
US6809008B1 (en) * 2003-08-28 2004-10-26 Motorola, Inc. Integrated photosensor for CMOS imagers
US7122840B2 (en) 2004-06-17 2006-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with optical guard ring and fabrication method thereof
US7157300B2 (en) * 2004-11-19 2007-01-02 Sharp Laboratories Of America, Inc. Fabrication of thin film germanium infrared sensor by bonding to silicon wafer
US7220632B2 (en) * 2005-02-24 2007-05-22 Freescale Semiconductor, Inc. Method of forming a semiconductor device and an optical device and structure thereof
JP2006253548A (ja) * 2005-03-14 2006-09-21 Mitsubishi Electric Corp 半導体受光素子
DE102005052000B3 (de) 2005-10-31 2007-07-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram
US7381574B2 (en) 2005-11-30 2008-06-03 Infineon Technologies Ag Method of forming dual interconnects in manufacturing MRAM cells
US7381966B2 (en) 2006-04-13 2008-06-03 Integrated Micro Sensors, Inc. Single-chip monolithic dual-band visible- or solar-blind photodetector
JP2008140808A (ja) * 2006-11-30 2008-06-19 Kazumi Wada 光検出器
JP2008270757A (ja) 2007-03-26 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置
JP5286691B2 (ja) * 2007-05-14 2013-09-11 三菱電機株式会社 フォトセンサー
JP5400280B2 (ja) 2007-06-07 2014-01-29 パナソニック株式会社 固体撮像装置
JP2010536170A (ja) * 2007-08-08 2010-11-25 エージェンシー フォー サイエンス，テクノロジー アンド リサーチ 半導体構造および製造方法
US8257997B2 (en) * 2007-10-17 2012-09-04 Sifotonics Technologies (Usa) Inc. Semiconductor photodetectors
US20100148221A1 (en) * 2008-11-13 2010-06-17 Zena Technologies, Inc. Vertical photogate (vpg) pixel structure with nanowires
US8211732B2 (en) * 2008-09-11 2012-07-03 Omnivision Technologies, Inc. Image sensor with raised photosensitive elements
US7972922B2 (en) * 2008-11-21 2011-07-05 Freescale Semiconductor, Inc. Method of forming a semiconductor layer
US8853745B2 (en) * 2009-01-20 2014-10-07 Raytheon Company Silicon based opto-electric circuits
US8633067B2 (en) 2010-11-22 2014-01-21 International Business Machines Corporation Fabricating photonics devices fully integrated into a CMOS manufacturing process
JP5859357B2 (ja) * 2012-03-26 2016-02-10 旭化成エレクトロニクス株式会社 光センサ
GB201221079D0 (en) 2012-11-23 2013-01-09 Univ College Cork Nat Univ Ie Amplified ge/si detectors formed by low temperature direct wafer bonding
KR102124207B1 (ko) 2013-06-03 2020-06-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN112420816A (zh) * 2013-09-23 2021-02-26 量子半导体有限公司 超晶格材料和应用
US9395489B2 (en) * 2014-10-08 2016-07-19 International Business Machines Corporation Complementary metal oxide semiconductor device with III-V optical interconnect having III-V epitaxially formed material
WO2016077791A1 (en) 2014-11-13 2016-05-19 Artilux Inc. Light absorption apparatus
JP6267403B1 (ja) 2014-11-24 2018-01-24 アーティラックス インコーポレイテッドＡｒｔｉｌｕｘ Ｉｎｃ． 同じ基板上でトランジスタと共に光検出器を製作するためのモノリシック集積技法
JP6471392B2 (ja) 2015-02-12 2019-02-20 上村工業株式会社 無電解めっき用前処理剤、並びに前記無電解めっき用前処理剤を用いたプリント配線基板の前処理方法およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226598A (ja) * 1991-11-25 1993-09-03 Korea Electron Telecommun 受信用光電集積素子及びその製造方法
CN1481585A (zh) * 2000-10-19 2004-03-10 ���Ӱ뵼�����޹�˾ 制作和cmos电路集成在一起的异质结光电二极管的方法
US20040147068A1 (en) * 2003-01-24 2004-07-29 Renesas Technology Corporation Producing method of CMOS image sensor
CN101313413A (zh) * 2005-11-18 2008-11-26 株式会社半导体能源研究所 光电转换装置
JP2010212469A (ja) * 2009-03-11 2010-09-24 Hiroshima Univ 光検出器およびそれを備えた光集積回路装置
US20110027950A1 (en) * 2009-07-28 2011-02-03 Jones Robert E Method for forming a semiconductor device having a photodetector
CN103247645A (zh) * 2012-02-01 2013-08-14 株式会社日本显示器西 摄像装置、其制造方法以及摄像显示系统

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110943095A (zh) * 2018-09-21 2020-03-31 上海新微技术研发中心有限公司 一种硅基单片红外像素传感器及其制造方法
CN110943095B (zh) * 2018-09-21 2023-10-17 上海新微技术研发中心有限公司 一种硅基单片红外像素传感器的制造方法
CN112987174A (zh) * 2019-12-13 2021-06-18 台湾积体电路制造股份有限公司 半导体装置以及用于产生其布局图的方法及系统
CN112987174B (zh) * 2019-12-13 2023-05-05 台湾积体电路制造股份有限公司 半导体装置以及用于产生其布局图的方法及系统
CN115144958A (zh) * 2020-06-11 2022-10-04 广濑电机株式会社 用于使光子集成电路与印刷光学板对准的系统和方法
CN115377242A (zh) * 2022-07-29 2022-11-22 广州诺尔光电科技有限公司 一种soi上单片光电集成的台面型雪崩光电探测阵列芯片及其制备方法
CN115377242B (zh) * 2022-07-29 2024-09-13 广州诺尔光电科技有限公司 一种soi上单片光电集成的台面型雪崩光电探测阵列芯片及其制备方法

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US9882068B2 (en) 2018-01-30
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KR20170081700A (ko) 2017-07-12
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TW202015098A (zh) 2020-04-16
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