CN112987174A - 半导体装置以及用于产生其布局图的方法及系统 - Google Patents

半导体装置以及用于产生其布局图的方法及系统 Download PDF

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Abstract

一种半导体装置包括：晶体管层，包括至少一个晶体管的组件、具有在第一方向上延伸的长轴的波导以及在所述波导之上的第一内连层；由金属化层形成的堆叠，在所述晶体管层之上，所述堆叠包括一个或多个第二内连层，所述一个或多个第二内连层夹置在所述金属化层中对应的成对的相邻金属化层之间；以及加热器，在所述第一内连层中或者在所述一个或多个第二内连层之一中；且其中相对于与所述第一方向实质上垂直的第二方向而言，所述加热器与所述波导的至少一部分实质上交叠。

Description

半导体装置以及用于产生其布局图的方法及系统
[优先权主张]
本申请主张2019年12月13日提出申请的美国临时申请第62/948,125号的优先权，所述美国临时申请的全文并入本案供参考。
技术领域
本揭露涉及一种包括波导加热器的半导体装置以及用于产生其布局图的方法及系统。
背景技术
半导体光子学(例如硅光子学)是基于操纵由半导体材料展现出的热光效应及/或电光效应。热光有效(thermo-optic effective，TOE)的材料响应于温度的改变而改变折射率。电光有效(electro-optic effective，EOE)的一些材料响应于电场的改变而改变例如折射率及/或介电常数。
对于使用激光作为光源的光学通信，随着速度目标增加(例如，10千兆位/秒(GBit/s)及以上)，速度目标变得越来越难以仅通过直接调制激光来实现。在此类情况中，一种选择是使用在激光器外部的光学调制器。外部光学调制器的实例是马赫-曾德尔调制器(Mach-Zehnder modulator，MZM)。在MZM中，输入光学路径/波导被分成第一波导及第二波导，所述第一波导及第二波导在输出波导处重新组合。对于半导体光子学，第一波导的一部分由是TOE及/或EOE的材料形成。通过使第一波导的第一部分经受选择性操纵的第一热场及/或第一电场，在输出波导处选择性地生成相长干涉或相消干涉。作为另一选择，第二波导的第二部分由是TOE及/或EOE的材料形成，且使第二部分经受与对应的第一热场及第一电场不同的第二热场及/或第二电场。
发明内容
在实施例中，一种半导体装置包括：晶体管层，包括至少一个晶体管的组件、具有在第一方向上延伸的长轴的波导以及在所述波导之上的第一内连层；由金属化层形成的堆叠，在所述晶体管层之上，所述堆叠包括一个或多个第二内连层，所述一个或多个第二内连层夹置在所述金属化层中对应的成对的相邻金属化层之间；以及加热器，在所述第一内连层中或者在所述一个或多个第二内连层之一中；且其中相对于与所述第一方向实质上垂直的第二方向而言，所述加热器与所述波导的至少一部分实质上交叠。
在实施例中，一种制造半导体装置的方法，在布局图的上下文中，所述布局图存储在非暂时性计算机可读媒体上且包括对应地代表所述半导体装置中的晶体管层、第一金属化层(第M_1层)、第一内连层(第VIA_1层)及第二金属化层(第M_2层)的晶体管层级、第一金属化层级(第M_1层级)、第一内连层级(第VIA_1层级)及第二金属化层级(第M_2层级)，所述晶体管层级包括对应地代表第一波导层(第WG_1层)、第二波导层(第WG_2层)及第三内连层(第VIA_3层)的第一波导层级(第WG_1层级)、第二波导层级(第WG_2层级)及第三内连层级(第VIA_3层级)，所述方法包括产生所述布局图，所述产生所述布局图包括：在所述第WG_1层级、所述第WG_2层级或所述第VIA_3层级中的一者或多者中对应地产生组件图案，所述组件图案代表一个或多个晶体管的对应组件；在所述第WG_1层级中产生第一波导图案；在所述第WG_2层级中产生第二波导图案；将所述第二波导图案定位在所述第一波导图案之上；在所述第VIA_3层级或所述第VIA_1层级中产生加热器图案；以及将所述加热器图案定位在所述第二波导图案之上。
在实施例中，一种用于制造半导体装置的系统包括：至少一个处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码；在布局图的上下文中，所述布局图存储在非暂时性计算机可读媒体上且包括对应地代表所述半导体装置中的晶体管层、第一金属化层(第M_1层)、第一内连层(第VIA_1层)及第二金属化层(第M_2层)的晶体管层级、第一金属化层级(第M_1层级)、第一内连层级(第VIA_1层级)及第二金属化层级(第M_2层级)，所述晶体管层级包括对应地代表第一波导层(第WG_1层)、第二波导层(第WG_2层)及第三内连层(第VIA_3层)的第一波导层级(第WG_1层级)、第二波导层级(第WG_2层级)及第三内连层级(第VIA_3层级)，使得在所述上下文中，所述至少一个存储器、所述计算机程序代码及所述至少一个处理器被配置成使所述系统执行包括产生所述布局图的方法，所述产生所述布局图包括：在所述第WG_1层级、所述第WG_2层级或所述第VIA_3层级中的一者或多者中对应地产生组件图案，所述组件图案代表一个或多个晶体管的对应组件；在所述第WG_1层级中产生第一波导图案；将所述第一波导图案配置成包括具有第一形状的第一部分；在所述第WG_2层级中产生第二波导图案；将所述第二波导图案配置成包括具有与所述第一形状实质上相似的第二形状的第二部分；将所述第二波导图案定位在所述第一波导图案之上；在所述第VIA_3层级或所述第VIA_1层级中产生加热器图案；将所述加热器图案配置成具有与所述第一形状及所述第二形状相似的第三形状；将所述第三形状的大小设定成与所述第一波导图案的所述第一部分的至少约80交叠％；以及将所述加热器图案定位在所述第二波导图案之上。
附图说明
在附图中的各图中以举例而非限制方式来示出一个或多个实施例，其中在所有图中具有相同参考编号名称的元件代表相同的元件。除非另有公开，否则各图式不按比例绘制。
图1A是根据本发明至少一个实施例的半导体装置的方块图。
图1B是根据本发明至少一个实施例的半导体装置的方块图。
图2是根据一些实施例的横截面。
图3A是根据一些实施例的布局图。
图3B至图3D是根据一些实施例的对应横截面。
图4A至图4G是根据一些实施例的对应布局图。
图5A是根据一些实施例的四分之三立体视图。
图5B、图5C及图5D是根据一些实施例的对应二维绘图。
图5E、图5F及图5G是根据一些实施例的对应三维绘图。
图5H是根据一些实施例的多个波形的二维绘图。
图6A是根据一些实施例制造半导体装置的方法的流程图。
图6B是根据一些实施例产生布局图的方法的流程图。
图7是根据一些实施例的电子设计自动化(electronic design automation，EDA)系统的方块图。
图8是根据一些实施例的半导体装置制造系统以及与其相关联的集成电路(integrated circuit，IC)制造流程的方块图。
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件、材料、值、步骤、操作、构造等的具体实例以简化本发明。当然，这些仅为实例且并非旨在进行限制。能设想出其他组件、值、操作、材料、构造等。例如，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、从而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本发明可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简单及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...下方(beneath)”、“在...下面(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示出的一个元件或特征与另一(些)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外也囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或其他定向)，且本文中所用的空间相对性描述语可同样相应地进行解释。
在一些实施例中，一种半导体装置包括用于波导构造的加热构造。相对于第一方向而言，半导体装置包括晶体管层及在晶体管层之上的由金属化层形成的堆叠。在一些实施例中，波导构造在晶体管层中且包括波导，所述波导具有在与第一方向实质上垂直的第二方向上延伸的长轴，所述晶体管层进一步包括在波导之上的第一内连层。所述堆叠进一步包括一个或多个第二内连层，所述一个或多个第二内连层夹置在所述金属化层中对应的成对的相邻金属化层之间。在一些实施例中，所述加热构造包括加热器，所述加热器在所述第一内连层中或者在所述一个或多个第二内连层之一中且在波导构造的待被加热的一部分中。
在一些实施例中，对于在晶体管层之上的第一金属化层(第M_1层)，加热器在第M_1层与第二金属化层(第M_2层)之间的第一第二内连层中。相对于与第一方向及第二方向实质上垂直的第三方向而言，加热器与波导的待被加热的至少一部分实质上交叠。根据另一种方法，对于波导构造的待被加热的一部分，波导构造的待被加热(to-be-heated，TBH)部分不位于由金属化层形成的金属化堆叠之下，对应的加热器也不并入到由金属化层形成的堆叠中，而是加热构造相对于堆叠横向移置(相对于第二方向及/或第三方向而言)。根据至少一些实施例，相对于第一方向及第二方向而言，将波导构造的TBH部分定位在由金属化层形成的堆叠之下并将对应的加热器在TBH部分之上并入到堆叠中的优点在于，与所述另一种方法相比，加热构造及由金属化层形成的堆叠的占用区更小。
在一些实施例中，波导是肋形波导。根据另一种方法，加热器包含铬(Cr)及/或金(Au)。在一些实施例中，加热器包含氮化钽(TaN)、氮化钛(TiN)、或者包含TaN与TiN的组合，这些材料具有比Cr或Au更高的对应电阻率。相对于所述另一种方法中加热器的给定热输出而言，根据至少一些实施例，使用TaN及/或TiN的优点是加热器更小及/或消耗更少的功率。
图1A是根据本发明至少一个实施例的半导体装置100A的方块图。
在图1A中，半导体装置100A尤其包括电路巨集(下文中称为巨集)102A。巨集102A尤其包括波导构造103A(参见图1B、图2、图3A至图3D、图4A至图4G等)。波导构造103A尤其包括加热构造104A(参见图1B、图2、图3A至图3D、图4A至图4G等)。
图1B是根据本发明至少一个实施例的半导体装置100B的方块图。
在图1B中，半导体装置100B是包括光学有源装置的传送器/接收器(transmitter/receiver，Tx/Rx)。Tx/Rx(半导体装置100B)尤其包括波导构造103B(1)、波导构造103B(2)、波导构造103B(3)及波导构造103B(4)(参见图2、图3A至图3D、图4A至图4G等)，波导构造103B(1)、波导构造103B(2)、波导构造103B(3)及波导构造103B(4)包括对应的加热构造104B(1)、加热构造104B(2)、加热构造104B(3)及加热构造104B(4)(参见图2、图3A至图3D、图4A至图4G等)。
在一些实施例中，波导构造103B(1)是包括加热构造104B(1)的高速相位调制器(high-speed phase modulator，HSPM)。在一些实施例中，波导构造103B(2)是包括加热构造104B(2)的马赫-曾德尔干涉仪(Mach-Zehnder Interferometer，MZI)。在一些实施例中，波导构造103B(3)是包括加热构造104B(3)的p-i-n(PIN)相位调制器(phase modulator，PM)(PIN-PM)。在一些实施例中，波导构造103B(4)是包括加热构造104B(4)的驱动器电路。Tx/Rx(半导体装置100B)进一步尤其包括：单偏振光栅耦合器(single polarizationgrating coupler，SPGC)，例如用于激光器发射的光(激光器光)；偏振分离光栅耦合器(polarization splitting grating coupler，PSGC)，例如用于激光器光；光电二极管(photodiode，PD)；以及输入及输出接口模块，例如小形状因数(small form factor，SFP)输入及输出接口模块。
图2是根据一些实施例的半导体装置100A的电路巨集202的一部分的横截面。
在图2中，第一方向是水平方向，且第二方向是垂直方向。在一些实施例中，图2采取笛卡尔坐标系，其中水平方向是X轴，且垂直方向是Z轴。
在图2中，电路巨集202的所述一部分包括：衬底206；衬底206之上的晶体管层259；以及由金属化层及穿插的层间介电(interlayer dielectric，ILD)层形成的堆叠260(例如是包括ILD 226(2)、ILD 226(3)、ILD 226(4)、ILD 226(5)、ILD 226(6)、ILD 226(7)、ILD226(8)、ILD 226(9)、ILD 226(10)、ILD 226(11)、ILD 226(12)、ILD 226(13))。堆叠260包括晶体管层259之上的第一金属化层(M1层261)及M1层261之上的第一内连层(VIA1层262)。此处，将假设对应半导体工艺技术节点的对应设计规则的编号惯例以对应地被称为M1及VIA1的第一金属化层(第M_1层)及第一内连层(第VIA_1层)开始。在一些实施例中，编号惯例以对应地被称为M0及VIA0的第M_1层及第V_1层开始。
堆叠260进一步包括：VIA1层262之上的第二金属化层(M2层263)；M2层263之上的第二内连层(VIA2层264)；VIA2层264之上的第三金属化层(M3层265)；M3层265之上的第三内连层(VIA3层266)；VIA3层266之上的第四金属化层(M4层267)；M4层267之上的第四内连层(VIA4层268)；VIA4层268之上的第五金属化层(M5层269)；M5层269之上的第五内连层(VIA5层270)；VIA5层270之上的第六金属化层(M6层271)；以及M6层271之上的第六内连层(VIA6层272)。在一些实施例中，衬底206是硅。
在图2中，相对于Z轴而言：第七内连层(VIADG层278)具有高度H11；M1层261具有高度H14；M2层263、M3层265及M4层267各自具有高度H15；VIA1层262、VIA2层264及VIA3层266各自具有高度H16；M5层269及M6层271各自具有高度H20；VIA4层268及VIA5层270各自具有高度H18；且VIA6层272具有高度H22。在一些实施例中，高度H15≈1.2*高度H14。在一些实施例中，高度H16≈1.77*高度H14。在一些实施例中，高度H14是根据对应半导体工艺技术节点的对应设计规则来设定。
M1层261包括导电的M1段228(1)及M1段228(2)。VIA1层262包括导电的且对应地在M1段228(1)及M1段228(2)之上对齐的通孔结构(通孔)230(1)及通孔结构(通孔)230(2)。VIA1层262还包括以下更详细论述的加热器232。M2层263包括导电的M2段234(1)、M2段234(2)、M2段234(3)及M2段234(4)，其中M2段234(1)及M2段234(2)在对应的通孔230(1)及通孔230(2)之上。以下会更详细地论述M2段234(3)及M2段234(4)。
VIA2层264包括导电的并且对应地在M1段228(1)及M1段228(2)之上对齐且对应地在通孔230(1)及通孔230(2)之上对齐的236(1)及通孔236(2)。M3层265包括导电的且在对应的通孔236(1)及通孔236(2)之上的M3段238(1)及M3段238(2)。VIA3层266包括导电的并且对应地在M3段238(1)及M3段238(2)之上对齐且对应地在通孔236(1)及通孔236(2)之上对齐的通孔240(1)及通孔240(2)。M4层267包括导电的且在对应的通孔240(1)及通孔240(2)之上的M4段242(1)及M4段242(2)。VIA4层268包括导电的并且对应地在M4段242(1)及M4段242(2)之上对齐且对应地在通孔240(1)及通孔240(2)之上对齐的通孔244(1)及通孔244(2)。M5层269包括导电的且在对应的通孔244(1)及通孔244(2)之上的M5段246(1)及M5段246(2)。VIA5层270包括导电的并且对应地在M5段246(1)及M5段246(2)之上对齐且对应地在通孔244(1)及通孔244(2)之上对齐的通孔248(1)及通孔248(2)。M6层271包括导电的且在对应的通孔248(1)及通孔248(2)之上的M6段250(1)及M6段250(2)。VIA6层272包括导电的并且对应地在M6段250(1)及M6段250(2)之上对齐且对应地在通孔248(1)及通孔248(2)之上对齐的通孔252(1)及通孔252(2)。
晶体管层259包括至少一个晶体管的且被组织成多个层的组件。晶体管层259包括：有源区(active region，AR)层274；AR层274之上的漏极/源极区上金属(metal-over-drain/source-region，MD)及栅极(MD and gate，MDG)层276；以及被称为VIADG层278的第七内连层278。
在图2中，在晶体管层259内，AR层274包括对应地在衬底206之上的有源区208(1)及有源区208(2)、以及用作填充空隙的包覆层的电介质216。在一些实施例中，有源区208(1)及有源区208(2)是根据鳍式场效晶体管(fin Field Effect Transistor，finFET)技术而配置的对应的鳍。在一些实施例中，有源区208(1)及有源区208(2)是针对平面晶体管技术而加以配置。在一些实施例中，有源区208(1)及有源区208(2)是针对除finFET或平面晶体管技术以外的技术而加以配置。
此外，在晶体管层259内，MDG层276包括：栅极结构212，为导电的且在AR区208(1)之上；触点214，为导电的，也被称为漏极/源极区上金属(MD)触点214，在AR区208(2)之上；波导210；以及填充空隙的介电材料。
此外，在晶体管层259内，VIADG层278包括：栅极结构212之上的通孔结构，也被称为栅极上通孔(via-over-gate，VG)224；通孔结构，也被称为漏极/源极区上通孔(via-over-drain/source-region，VD)223，为导电的且在MD触点214之上；以及填充空隙的层间介电材料(ILD)226(1)(ILD226(1))。相对于波导210的肋形部分220(以下论述)的上表面，ILD 226(1)作为包覆层。在一些实施例中，电介质216及ILD 226(1)由具有与波导210的折射率实质上不同的对应折射率的对应材料形成，以促进波导210内的实质性内反射(如果不是全内反射)。在一些实施例中，波导210是光学各向异性的。在一些实施例中，波导210的至少待被加热(TBH)部分是热光有效(TOE)的。在一些实施例中，波导210的至少TBH部分是电光有效(EOE)的。在一些实施例中，波导210的至少TBH部分是TOE及EOE的。在一些实施例中，波导210包含硅。在一些实施例中，波导210包含氮化硅(SiN)。在一些实施例中，波导210包含铌酸锂(LiNbO3)。在一些实施例中，波导210包含砷化镓(GaAs)。在一些实施例中，波导210包含磷化铟(InP)。在一些实施例中，电介质216及ILD 226(1)是光学各向同性的。在一些实施例中，电介质216是二氧化硅(SiO2)。在一些实施例中，ILD 226(1)是二氧化硅(SiO2)。
在图2中，波导210是肋形波导，且包括平板部分218及平板部分218上的肋形部分220。波导210的至少待被加热(TBH)部分的长轴(也被称为主轴)实质上平行于Y轴延伸。MDG层276被组织成多个层。MDG层276包括第一波导层(WG1层280)及第二波导层(WG2层282)。平板部分218在WG1层280中。肋形部分220在WG2层282中。
相对于X轴而言：AR区208(1)及栅极结构212相对于波导210移置，如图2中由中断符号215(1)表示的中断处所指示；且AR区208(2)及MD触点214相对于波导210移置，如图2中由中断符号215(2)表示的中断处所指示。
在图2中，相对于X轴而言，波导210的肋形部分220具有宽度W02。相对于X轴而言，肋形部分220在波导210的平板部分218之上实质上居中。平板部分218的端部分各自具有宽度W03，使得平板部分218具有宽度WΣ＝W02+2*W03。相对于Z轴而言，波导210具有高度H02，平板部分218具有高度H06，且肋形部分220具有高度H08。波导210位于衬底206上方的高度H04处。在一些实施例中，相对于距离单位d而言，宽度W02在范围(≈450d)≤宽度W02≤(≈500d)内，宽度WΣ在范围(≈4450d)≤宽度WΣ≤(≈4500d)内，高度H02≈270d，高度H06≈130d，高度H08≈140d且高度H04≈2000d。在其中宽度W02≈500d且宽度WΣ≈4500d的一些实施例中，则宽度WΣ≤(≈8.9)*宽度W02。在一些实施例中，宽度W02≈370d，宽度W03≈2000d且宽度WΣ≈4370d。在一些实施例中，d＝1纳米(nm)。在一些实施例中，宽度W02在范围(≈370d)≤宽度W02≤(≈500d)内。在一些实施例中，宽度W02相对于宽度W03的比率(W02/W03)在范围(≈0.185)≤(W02/W03)≤(≈0.250)内。
如上所述，VIA1层262进一步包括加热器232。在一些实施例中，加热器232位于VIADG层278中。在一些实施例中，加热器232位于VIA2层264、VIA3层266、VIA4层268、VIA5层270或VIA6层272之一中。调节从加热器232递送到波导210的热量的难度与距离(高度)H04成正比。随着距离(高度)H04增加，调节从加热器232递送到波导210的热量的难度增加。在一些实施例中，加热器232包含氮化钽(TaN)。在一些实施例中，加热器232包含铜(Cu)。在一些实施例中，加热器232包含氮化钛(TiN)。在一些实施例中，加热器232包含TiN与钛(Ti)的组合。
在一些实施例中，加热器包含氮化钽(TaN)、氮化钛(TiN)或包含TaN及TiN的组合。根据另一种方法，用于加热波导的加热器包含电阻率比Cr或Au高的铬(Cr)及/或金(Au)。相对于所述另一种方法中加热器的给定热输出而言，根据至少一些实施例，使用TaN、TiN或包含TaN及TiN的组合的优点在于，加热器更小及/或消耗更少的功率。在一些实施例中，TaN具有片电阻RS，其中片电阻RS≈100Ω/平方。根据一些实施例，包含TaN且具有片电阻RS≈100Ω/平方的加热器的优点在于，此种加热器的片电阻是根据所述另一种方法的加热器的约100倍。
在图2中，相对于Z轴及X轴而言，加热器232对应地具有高度H12及宽度W04。加热器232设置在波导210的肋形部分220上方的高度H10处。在一些实施例中，宽度W04≈宽度WΣ。在一些实施例中，宽度W04>(≈8.9)*宽度W02。在一些实施例中，相对于距离单位d而言，高度H12≈120d，宽度W04≈4450d且高度H10落在范围(≈320d)≤高度H10≤(≈3,180,000d)内。在一些实施例中，高度H10≈60,000d。在一些实施例中，宽度W02对于宽度W04的比率(W02/W04)在范围(≈0.083)≤(比率W02/W04)≤(≈0.111)内。
此外，如上所述，M2层263包括M2段234(3)及M2段234(4)。在图2中，相对于X轴而言，M2段234(3)及M2段234(4)设置在加热器232的相对两侧上，并与所述相对两侧电耦合。在一些实施例中，M2段234(3)及M2段234(4)代表加热器232的对应端子。在加热器232是电阻性加热器(也被称为欧姆加热器)时，M2段234(3)及M2段234(4)是向加热器232提供对应输入电流及输出电流或提供对应输出电流及输入电流的对应导电路径的一部分。在图2中，加热器232被示为具有矩形横截面。在一些实施例中，加热器232的横截面是除矩形之外的形状。
波导210及加热器232一起构成加热构造204。在一些实施例中，加热构造204进一步包括M2段234(3)及M2段234(4)。视对应的配置而定，加热构造用于选择性地使相位延迟移位、改变折射率、使波长范围移位、调制振幅等。
图3A是根据一些实施例的加热构造的布局图304A。在一些实施例中，图3A采取笛卡尔坐标系，其中水平方向是X轴，且垂直方向是Y轴。
图3B至图3C是根据一些实施例与图3A所示布局图304A对应的加热构造的对应横截面304B至横截面304C。图3B对应于图3A所示剖面线III(B)-III(B)'。图3C对应于图3A所示剖面线III(C)-III(C)'。在一些实施例中，图3B采取笛卡尔坐标系，其中水平方向是X轴，且垂直方向是Z轴。在一些实施例中，图3C采取笛卡尔坐标系，其中水平方向是Y轴，且垂直方向是Z轴。
图3D是根据一些实施例代表与图3A所示布局图304A对应的加热构造的变型的加热构造的横截面304D。图3D对应于图3A所示剖面线III(D)-III(D)'。在一些实施例中，图3D采取笛卡尔坐标系，其中水平方向是X轴，且垂直方向是Z轴。
图3A所示布局图304A及对应图3B至图3D所示横截面304B遵循与图2所示横截面相似的编号惯例。为了帮助标识相对应但仍有差异的组件，图3A至图3D的编号惯例使用3系列编号，而图2使用2系列编号。此外，图3A至图3D的编号惯例将后缀附加到元素编号以指示对应的图。例如，图3A中的加热器图案332A、图3B至图3C中的加热器(加热器图案332A)及图3D中的加热器332D相对应。为简洁起见，论述将更着重于图3A与图2之间的差异，而非相似性。
在图3A中，布局图304A包括：在与AR层274及MDG层276对应的AR层级及MDG层级中，介电图案316；在AR层级中，有源区(AR)图案308(1)及AR图案308(2)，分别邻近介电图案316的左侧及右侧；在与WG1层280对应的WG1层级中，介电图案316之上的平板图案318；在与WG2层282对应的WG2层级中，平板图案318之上的肋形图案320，其中平板图案318与肋形图案320一起代表波导图案310；在MDG层级中，栅极图案312，在AR图案308(1)之上且在介电图案316的左侧；在MDG层级中，MD图案314，在AR图案308(2)之上且在介电图案316的右侧；在与VIADG层278对应的VIADG层级中，MD图案314之上的VD图案323；在VIADG层级中，栅极图案312之上的VG图案324；在与M1层261对应的M1层级中，M1图案328(1)及M1图案328(2)，对应地在VG图案324及VD图案323之上；在与VIA1层262对应的VIA1层级中，通孔图案330(1)及通孔图案330(2)，在对应的M1图案328(1)及M1图案328(2)之上；在VIA1层级中，波导图案310之上的加热器图案332A；以及在与M2层263对应的M2层级中，M2图案334(1)及M2图案334(2)，在对应的通孔图案330(1)及通孔图案330(2)之上；以及在M2层级中，加热器图案332A之上的M2图案334(5)及M2图案334(6)。在一些实施例中，结合起来，第WG_1层级及第WG_2层级代表与图2所示MDG层276对应的图3所示MDG层级。
在一些实施例中，M2图案334(5)及M2图案334(6)代表加热器图案332A的端子图案，且因此与图2所示M2段234(3)及M2段234(4)具有对应关系。
在图3A中，M2图案334(5)及M2图案334(6)包括对应的虚线部分322(1)及虚线部分322(2)。相对于Y轴而言，为了能够看见平板图案318及肋形图案320，使M2图案334(5)及M2图案334(6)从布局图304A的顶部及底部缩回，如对应的虚线部分322(1)及虚线部分322(2)所指示。
在图3A中，相对于Y轴而言，平板图案318及肋形图案320中的每一者具有长度L01。在一些实施例中，相对于距离单位d而言，长度L01是200,000d。M2图案334(5)及M2图案334(6)中的每一者具有长度L02。在一些实施例中，相对于距离单位d而言，长度L02具有长度L02≤(≈4000d)的最小值。
相对于X轴而言，加热器图案332A以及M2图案334(5)及M2图案334(6)中的每一者具有实质上等于宽度W04的宽度。
在一些实施例中，相对于X轴及Y轴而言，加热器图案332A具有实质上矩形形状/占用区。在一些实施例中，加热器图案332A具有实质上正方形形状。在一些实施例中，波导图案310的待被加热(TBH)部分的长度(称为LTBH)≈宽度W04。
相对于图3A而言，图3B至图3C示出对应的平板部分(平板图案318)、肋形部分(肋形图案320)、加热器(加热器图案332A)及M2段334(5)。图3C另外示出对应的M2段(M2图案334(6))。
在图3D中，再次，横截面304D是代表与图3A所示布局图304A对应的加热构造的变型的加热构造的横截面。相对于图3A而言，图3D示出对应的平板部分(平板图案318)、肋形部分320、加热器332D及M2段(M2图案334(5))。在图3D中，相对于X轴而言，加热器332D具有近似等于宽度W2的宽度。
图4A至图4G是根据一些实施例的对应布局图。
关于图4A更具体而言，其是包括波导图案410A(1)及波导图案410A(2)以及对应的加热构造404A(1)及加热构造404A(2)的波导构造403A的布局图。在一些实施例中，波导图案410A(1)及波导图案410A(2)代表对应的肋形波导。波导构造403A是双环调制器构造。加热构造404A(1)及加热构造404A(2)中的每一者为环形调制器构造。
关于图4B更具体而言，其是图4A所示加热构造404A(1)的布局图404B(1)。加热构造404A(1)的布局图404B(1)包括：环形波导图案411B(1)，为环形的；加热器图案432B(1)，为环形的；以及导电图案454B(1)及导电图案454B(2)，上覆在加热器图案432B(1)的对应端部上，且代表由加热器图案432B(1)代表的加热器的对应导电端子。在一些实施例中，环形波导图案411B(1)代表肋形波导。在一些实施例中，导电图案454B(1)及导电图案454B(2)是金属化层级中的图案，例如M2图案。为了防止短路情况，在加热器图案432B(1)的圆周中设置间隙413B(1)。加热器图案432B(1)的半径R1及直径D1的大小被设定成使得加热器图案432B(1)与环形波导图案411B(1)至少实质上交叠。在一些实施例中，半径R1及直径D1的大小被设定成使得加热器图案432B(1)与环形波导图案411B(1)的至少约80％交叠。在一些实施例中，相对于距离单位d而言，半径R1落在范围(≈0d)<半径R1≤(≈10,000d)内。
关于图4C更具体而言，其是加热构造的布局图404C，包括：波导图案410C(1)及波导图案410C(2)；环形波导图案411C，为环形的；环形加热器图案432C；以及导电图案454C(1)及导电图案454C(2)，上覆在加热器图案432C的对应端部上，且代表由加热器图案432C代表的加热器的对应导电端子。在一些实施例中，波导图案410C(1)及波导图案410C(2)以及环形波导图案411C代表对应的肋形波导。在一些实施例中，导电图案454C(1)及波导图案454C(2)是金属化层级中的图案，例如M2图案。布局图404C的加热构造代表环形滤波器。
为了防止短路情况，在加热器图案432C的圆周中设置间隙413C。加热器图案432C的半径R2及直径D2的大小被设定成使得加热器图案432C与环形波导图案411C至少实质上交叠。在一些实施例中，半径R2及直径D2的大小被设定成使得加热器图案432C与环形波导图案411C的至少约80％交叠。在一些实施例中，相对于距离单位d而言，半径R2落在范围(≈0d)<半径R2≤(≈10,000d)内。
关于图4D更具体而言，其是加热构造的布局图404D，包括：波导图案410D(1)及波导图案410D(2)；环形波导图案411D(1)及环形波导图案411D(2)，其中的每一者为环形的；加热器图案432D；以及导电图案454D(1)及导电图案454D(2)，上覆在加热器图案432D的对应端部上，且代表由加热器图案432D代表的加热器的对应导电端子。在一些实施例中，波导图案410D(1)及波导图案410D(2)以及环形波导图案411D(1)及环形波导图案411D(2)代表对应的肋形波导。在一些实施例中，导电图案454D(1)及导电图案454D(2)是金属化层级中的图案，例如M2图案。加热器图案432D的形状可被阐述为数字8状、字母S状、或者各自为环形的第一加热器图案及第二加热器图案，且其中所述第一加热器图案及所述第二加热器图案相对于X轴而邻接。布局图404D的加热构造代表双环滤波器。
为了防止短路情况，在加热器图案432D的弧形部分中设置间隙413D(1)及间隙413D(2)]。间隙413D(1)及间隙413D(2)的位置使得加热器图案432D的形状被阐述为字母S状。加热器图案432D的半径R3及半径R4以及直径D3及直径D4的大小被设定成使得加热器图案432D与环形波导图案411D(1)及环形波导图案411D(2)至少实质上交叠。在一些实施例中，半径R3及半径R4以及直径D3及直径D4的大小被设定成使得加热器图案432D与环形波导图案411D(1)及411D(2)的至少约80％交叠。在一些实施例中，相对于距离单位d而言，半径R3及半径R4落在范围(≈0d)<半径R3及半径R4≤(≈10,000d)内。
关于图4E更具体而言，其是包括波导图案410E(1)及波导图案410E(2)以及加热构造404E的波导构造403E的布局图。波导构造403E是行波(traveling-wave，TW)马赫-曾德尔调制器(MZM)构造(TWMZM构造)，即一种更高速度类型的MZM构造。加热构造404E包括：U形加热器图案432E，上覆在波导图案410E(1)的对应U形部分上；以及导电图案454E(1)及导电图案454E(2)，上覆在加热器图案432E的对应端部上，且代表由加热器图案432E代表的加热器的对应导电端子。在一些实施例中，波导图案410E(1)及410E(2)代表对应的肋形波导。在一些实施例中，导电图案454E(1)及导电图案454E(2)是金属化层级中的图案，例如M2图案。
关于图4F更具体而言，其是包括波导图案410F及矩形加热构造404F的波导构造403F的布局图。波导构造403F是更高速度类型的马赫-曾德尔调制器(MZM)构造。波导图案410F包括U形部分421F(1)、U形部分421F(2)、U形部分421F(3)、U形部分421F(4)、U形部分421F(5)、U形部分421F(6)、U形部分421F(7)、U形部分421F(8)及U形部分421F(9)。
加热构造404F包括：加热器图案432F，上覆在波导图案410F的对应U形部分421F(1)、U形部分421F(3)、U形部分421F(5)、U形部分421F(7)及U形部分421F(9)上；以及导电图案454F(1)及导电图案454F(2)，上覆在加热器图案432F的对应端部上，且代表由加热器图案432F代表的加热器的对应导电端子。在一些实施例中，导电图案454F(1)及导电图案454F(2)是金属化层级中的图案，例如M2图案。
关于图4G，更具体而言，其是包括波导图案410G(1)、波导图案410G(2)、波导图案410G(3)及波导图案410G(4)以及对应的加热构造404G(1)及加热构造404G(2)的波导构造403G的布局图。波导构造403G是热波导构造。加热构造404G(1)包括：矩形加热器图案432G(1)，上覆在波导图案410G(2)的对应部分上；以及导电图案454G(1)及导电图案454G(2)，上覆在加热器图案432G(1)的对应端部上，且代表由加热器图案432G(1)代表的加热器的对应导电端子。加热构造404G(2)包括：矩形加热器图案432G(2)，上覆在波导图案410G(3)的对应部分上；以及导电图案454G(3)及导电图案454G(4)，上覆在加热器图案432G(2)的对应端部上，且代表由加热器图案432G(2)代表的加热器的对应导电端子。在一些实施例中，波导图案波导图案410G(1)、波导图案410G(2)、波导图案410G(3)及波导图案410G(4)是肋形波导。在一些实施例中，导电图案454G(1)至导电图案454G(4)是金属化层级中的图案，例如M2图案。加热器图案432G(1)及加热器图案432G(2)中的每一者的大小被设定成与波导图案410G(2)及波导图案410G(3)的对应待被加热(TBH)部分至少实质上交叠。在一些实施例中，相对于X轴及距离单位d而言，加热器图案432G(1)及加热器图案432G(2)中的每一者具有宽度W05，宽度W05落在范围(≈0d)<宽度W05≤(≈500,000d)内。在一些实施例中，相对于Y轴及距离单位d而言，加热器图案432G(1)及加热器图案432G(2)中的每一者具有高度H13，高度H13落在范围(≈0d)<高度H13≤(≈5,000d)内。
图5A是根据一些实施例的波导构造503A的四分之三立体视图。
在图5A中，波导构造503A包括：衬底506A；介电材料(电介质516A)；以及波导510A(1)、波导510A(2)、波导510A(3)及波导510A(4)、及加热构造504A。波导构造503A是马赫-曾德尔调制器(MZM)构造。加热构造504A包括上覆在波导510A(3)的对应部分上的加热器532A。在一些实施例中，波导510A(1)代表MZM构造(波导构造503A)的输入，且波导510A(2)代表MZM构造(波导构造503A)的输出。
图5B、图5C及图5D是根据一些实施例的对应关系的对应二维绘图584B、二维绘图584C及二维绘图584D。
在图5B中，二维绘图584B基于图5A所示加热构造504A的所模拟示例性实施方案。二维绘图584B代表对于图5A中加热器532A下方波导510A(3]的待被加热(TBH)部分，X轴上的功率(单位为瓦特，W)与Y轴上的有效折射率(neff)之间的关系。二维绘图584B代表正的实质上线性关系。
在图5C中，绘图584C基于图5A所示加热构造504A的所模拟示例性实施方案。绘图584C代表对于图5A中加热器532A下方波导510A(3)的待被加热(TBH)部分，X轴上的功率(单位为瓦特，W)与Y轴上的相移(单位为弧度)之间的关系。绘图584C代表正的实质上线性关系。
在图5D中，绘图584D基于图5A所示加热构造504A的所模拟示例性实施方案。绘图584D代表对于图5A中加热器532A下方波导510A(3)的待被加热(TBH)部分，X轴上的功率(单位为瓦特，W)与Y轴上的损耗/衰减之间的关系。绘图584D代表负的实质上线性关系。
图5E、图5F及图5G是根据一些实施例的对应关系的对应三维绘图584E、三维绘图584F及三维绘图584G。
绘图584E、绘图584F及绘图584G中的每一者基于图5A所示加热构造504A的所模拟示例性实施方案。绘图584E、绘图584F及绘图584G中的每一者代表温度(单位为摄氏度)相对于距图5A所示加热器532A的距离的对应分布，其中X轴、Y轴及Z轴中的每一者代表以d为单位的距离(以上所论述)。在图5E中，绘图584E代表施加到加热器532A的约零(0)伏的偏压。在图5F中，绘图584F代表施加到加热器532A的≈2伏的偏压。在图5G中，根据一些实施例，绘图584G代表施加到加热器532A的≈4伏的偏压。
图5H是根据一些实施例的对应关系的多个波形584H(1)、波形584H(2)、波形584H(3)、波形584H(4)、波形584H(5)及波形584H(6)的二维绘图。
波形584H(1)、波形584H(2)、波形584H(3)、波形584H(4)、波形584H(5)及波形584H(6)中的每一者基于图5A所示加热构造504A的所模拟示例性实施方案。波形584H(1)、波形584H(2)、波形584H(3)、波形584H(4)、波形584H(5)及波形584H(6)中的每一者代表对于图5A中的加热器532A，X轴上的电阻(单位为欧姆，Ω)与Y轴上的温度(单位为摄氏度)之间的关系。更具体而言，波形584H(1)、波形584H(2)、波形584H(3)、波形584H(4)、波形584H(5)及波形584H(6)中的每一者基于提供给加热器532A的对应功率量(单位为毫瓦，mW)。
图6A是根据一些实施例产生布局图的方法600的流程图。
根据一些实施例，方法600可例如使用EDA系统700(图7，以下论述)及集成电路(IC)制造系统800(图8，以下论述)来实作。关于方法600，布局图的实例包括图3A所示布局图304A等。可根据方法600制造的半导体装置的实例包括图1A、图1B所示半导体装置100A、半导体装置100B。
在图6A中，方法600包括方块602至方块604。在方块602处，产生布局图，所述布局图尤其包括例如图3A及图4A至图4G中用于波导构造的加热构造。与由方法600产生的布局对应的半导体装置的实例包括图1A、图1B所示半导体装置100A、半导体装置100B。根据一些实施例，方块602可例如使用EDA系统700(图7，以下论述)来实作。关于方块602，根据方块602产生的布局图的实例包括图3A及图4A至图4G所示布局图等。可基于根据方块602产生的布局图制造的半导体装置的实例包括图1A、图1B所示半导体装置100A及半导体装置100B、包括图3B至图3D所示横截面的半导体装置、基于图3A及图4A至图4G所示布局图的半导体装置等。以下参照图6B更详细地论述方块602。流程从方块602继续进行到方块604。
在方块604处，基于布局图，进行以下中的至少一者：(A)进行一次或多次光刻曝光，或者(B)制作一个或多个半导体掩模，或者(C)在半导体装置的层中制作一个或多个组件。参见以下对图8的论述。
图6B是根据一些实施例产生布局图的方法的流程图。
更具体而言，根据一个或多个实施例，图6B所示流程图示出图6A所示方块602中所包括的附加方块。方块602包括方块620至方块630。
在图6B中，在方块620处，在第WG_1层级、第WG_2层级或第VIA_3层级中的一者或多者中产生组件图案。所述组件图案代表一个或多个晶体管的组件。第WG_1层级的实例是与图2中WG1层280对应的图3A所示WG1层级。第WG_2层级的实例是与图2中WG2层282对应的图3A所示WG2层级。第VIA_3层级的实例是与图2中VIADG层278对应的图3A所示VIADG层级。在一些实施例中，结合起来，第WG_1层级及第WG_2层级代表与图2所示MDG层276对应的图3A所示MDG层级。组件图案的实例包括MDG层级中的栅极图案312及MD图案314、VIADG层级中的VD图案323及VG图案324等。流程从方块620继续进行到方块622。
在方块622处，在第WG_1层级中产生第一波导图案。第一波导图案的实例是图3A所示平板图案318。方块622包括方块640。在方块640处，将第一波导图案配置成包括具有第一形状的第一部分。回顾在一些实施例中，波导图案410E(1)及波导图案410E(2)代表对应的肋形波导，第一波导图案的具有第一形状的第一部分的实例是图4E所示波导图案410E(1)的U形部分，所述U形部分下伏在U形加热器图案432E下。流程从方块622继续进行到方块624。
在方块624处，在第WG_2层级中产生第二波导图案。第二波导图案的实例是图3A所示肋形图案320。方块624包括方块650。在方块650处，将第二波导图案配置成包括具有与第一形状相似的第二形状的第二部分。回顾在一些实施例中，波导图案410E(1)及波导图案410E(2)代表对应的肋形波导，第二波导图案的具有与第一形状相似的第二形状的第二部分的实例是图4E所示波导图案410E(1)的U形部分，所述U形部分下伏在U形加热器图案432E下。流程从方块624继续进行到方块626。
在方块626处，将第二波导图案定位在第一波导图案之上。定位在第一波导图案之上的第二波导图案的实例是定位在平板图案318之上的肋形图案320。流程从方块626继续进行到方块628。
在方块628处，在第VIA_3层级中或在第VIA_1层级中产生加热器图案。第VIA_3层级的实例是图2中代表VIADG层278的VIADG层级。第VIA_1层级的实例是图2中代表VIA1层262的VIA1层级。第VIA_3层级中或第VIA_1层级中的加热器图案的实例是图3A所示第VIA_1层级中的加热器图案332A。加热器图案332A代表图2中在VIA1层262中的加热器232。
方块628包括方块660至方块662。在方块660处，将加热器图案配置成具有第三形状，所述第三形状与对应的第一波导图案及第二波导图案的第一部分及第二部分的对应的第一形状及第二形状相似。
被配置成具有与第一形状及第二形状相似的第三形状的加热器图案的实例是图4E所示加热器图案432E，其具有与波导图案410E(1)的下伏在U形加热器图案432E下的U形部分相似的U形状。流程从方块660继续进行到方块662。
在方块662处，将加热器图案的大小设定成与对应的第一波导图案或第二波导图案的第一部分或第二部分实质上交叠。大小被设定成与对应的第一波导图案或第二波导图案的第一部分或第二部分实质上交叠的加热器图案的实例是图4E所示加热器图案432E。在一些实施例中，将加热器图案的大小设定成与对应的第一波导图案或第二波导图案的第一部分或第二部分的至少约80％交叠。流程从方块662继续进行到方块664。
在方块664处，将加热器图案定位在第二波导图案之上。定位在第二波导图案之上的加热器图案的实例是图3A中定位在肋形图案320之上的加热器图案332A。
图7是根据一些实施例的电子设计自动化(EDA)系统700的方块图。
在一些实施例中，EDA系统700包括自动放置与布线(Automatic Placement andRouting，APR)系统。根据一些实施例，本文中所述的设计布局图的方法代表根据一个或多个实施例的导线布线构造，例如可使用EDA系统700来实作。
在一些实施例中，EDA系统700是通用计算装置，其包括硬件处理器702及非暂时性计算机可读存储媒体704。存储媒体704尤其编码有(即，存储)计算机程序代码706，其中计算机程序代码706是计算机可执行指令集。处理器702对计算机程序代码706的执行(至少部分地)代表EDA工具，所述EDA工具实作本文中根据一个或多个对应的实施例所述的方法(在下文中，称为所提及过程及/或方法)中的一部分或全部。
处理器702经由汇流排708电耦合到计算机可读存储媒体704。处理器702还通过汇流排708电耦合到输入/输出(input/output，I/O)接口710。网络接口712也经由汇流排708电连接到处理器702。网络接口712连接到网络714，以使得处理器702及计算机可读存储媒体704能够经由网络714连接到外部元件。处理器702被配置成执行编码在计算机可读存储媒体704中的计算机程序代码706，以使EDA系统700可用于实行所提及过程及/或方法的一部分或全部。在一个或多个实施例中，处理器702是中央处理器(central processingunit，CPU)、多处理器(multi-processor)、分布式处理系统(distributed processingsystem)、应用专用集成电路(application specific integrated circuit，ASIC)及/或适合的处理单元。
在一个或多个实施例中，计算机可读存储媒体704是电子系统、磁性系统、光学系统、电磁系统、红外系统及/或半导体系统(或者是设备或装置)。例如，计算机可读存储媒体704包括半导体存储器或固态存储器(semiconductor or solid-state memory)、磁带(magnetic tape)、可装卸式计算机磁片(removable computer diskette)、随机存取存储器(random access memory，RAM)、只读存储器(read-only memory，ROM)、硬式磁盘(rigidmagnetic disk)及/或光盘(optical disk)。在使用光盘的一个或多个实施例中，计算机可读存储媒体704包括光盘只读存储器(compact disk-read only memory，CD-ROM)、读/写光盘(compact disk-read/write，CD-R/W)及/或数字视频光盘(digital video disc，DVD)。
在一个或多个实施例中，存储媒体704存储计算机程序代码706，计算机程序代码706被配置成使EDA系统700(其中此种执行(至少部分地)代表EDA工具)可用于实行所提及过程及/或方法的一部分或全部。在一个或多个实施例中，存储媒体704也存储利于实行所提及过程及/或方法的一部分或全部的信息。在一个或多个实施例中，存储媒体704存储由包括与本文所公开的单元对应的此类标准单元在内的标准单元形成的资料库707。
EDA系统700包括I/O接口710。I/O接口710耦合到外部电路系统(externalcircuitry)。在一个或多个实施例中，I/O接口710包括用于向处理器702传送信息及命令的键盘、小键盘(keypad)、鼠标、轨迹球(trackball)、轨迹垫(trackpad)、触摸屏及/或光标方向键(cursor direction key)。
EDA系统700还包括耦合到处理器702的网络接口712。网络接口712使得EDA系统700能够与连接有一个或多个其他计算机系统的网络714通信。网络接口712包括例如蓝牙(BLUETOOTH)、无线保真(Wireless Fidelity，WIFI)、全球微波接入互操作性(WorldInteroperability for Microwave Access，WIMAX)、通用分组无线电服务(GeneralPacket Radio Service，GPRS)、或宽带码分多址(Wideband Code Division MultipleAccess，WCDMA)等无线网络接口；或者例如以太网(ETHERNET)、通用串行汇流排(UniversalSerial Bus，USB)、或IEEE-1364等有线网络接口。在一个或多个实施例中，所提及过程及/或方法的一部分或全部是在两个或更多个系统700中实作。
EDA系统700被配置成通过I/O接口710接收信息。通过I/O接口710所接收的信息包括以下中的一者或多者：指令、数据、设计规则、标准单元库、及/或供处理器702处理的其他参数。所述信息经由汇流排708被传递到处理器702。EDA系统700被配置成通过I/O接口710接收与用户接口(user interface，UI)相关的信息。所述信息作为用户接口(UI)742存储在计算机可读媒体(存储媒体704)中。
在一些实施例中，所提及过程及/或方法的一部分或全部被实作为供处理器执行的独立软件应用。在一些实施例中，所提及过程及/或方法的一部分或全部被实作为是附加软件应用一部分的软件应用。在一些实施例中，所提及过程及/或方法的一部分或全部被实作为软件应用的插件(plug-in)。在一些实施例中，所提及过程及/或方法中的至少一者被实作为是EDA工具一部分的软件应用。在一些实施例中，所提及过程及/或方法的一部分或全部被实作为由EDA系统700使用的软件应用。在一些实施例中，使用例如可从凯登斯设计系统有限公司(CADENCE DESIGN SYSTEMS, Inc.)购得的
Figure BDA0002719314770000181
等工具或者另一适合的布局产生工具来产生包括标准单元的布局图。
在一些实施例中，所述过程被实现为在非暂时性计算机可读记录媒体中存储的程序的功能。非暂时性计算机可读记录媒体的实例包括但不限于外部/可装卸式及/或内部/内置式存储单元或存储器单元，例如，光盘(例如DVD)、磁盘(例如硬盘)、半导体存储器(例如ROM、RAM、存储卡)等中的一者或多者。
图8是根据一些实施例的半导体装置(例如，集成电路(IC))制造系统800及与其相关联的IC制造流程的方块图。
在一些实施例中，基于布局图(例如，本文中根据一个或多个对应的实施例所公开的布局图中的一者或多者等)，使用制造系统800来制作以下中的至少一者：(A)一个或多个半导体掩模或者(B)半导体集成电路的层中的至少一个组件。
在图8中，IC制造系统800包括例如设计机构820、掩模机构(mask house)830、及IC制造商/制作商(“IC制作厂(fab)850”)等实体，所述实体在与IC装置860的制造相关的设计、开发、以及制造循环及/或服务中彼此交互往来(interact)。制造系统800中的各实体是由通信网络进行连接。在一些实施例中，通信网络为单一网络。在一些实施例中，通信网络为各种不同的网络，例如内联网(intranet)及互联网(Internet)。通信网络包括有线及/或无线通信信道。每一实体与其他实体中的一者或多者进行交互并向其他实体中的一者或多者提供服务及/或从其他实体中的所述一者或多者接收服务。在一些实施例中，设计机构820、掩模机构830、及IC制作厂850中的二者或更多者由单一的较大的公司拥有。在一些实施例中，设计机构820、掩模机构830、及IC制作厂850中的二者或更多者同时存在于共用设施中且使用共用资源。
设计机构(或设计团队)820产生IC设计布局图822。IC设计布局图822包括为IC装置860设计的各种几何图案。所述几何图案对应于构成待被制作的IC装置860的各种组件的金属层、氧化物层或半导体层的图案。各种层进行组合以形成各种IC特征。例如，IC设计布局图822的一部分包括待形成于半导体衬底(例如，硅晶片)中的例如有源区、栅极电极、源极及漏极、层间内连线的金属线或通孔、以及结合接垫(bonding pad)的开口等各种IC特征、以及设置在所述半导体衬底上的各种材料层。设计机构820实作恰当的设计程序以形成IC设计布局图822。设计程序包括逻辑设计、物理设计、或放置与布线中的一者或多者。IC设计布局图822是以具有几何图案的信息的一个或多个数据文件呈现。例如，IC设计布局图822可被表达成GDSII文件格式或DFII文件格式。
掩模机构830包括数据准备(data preparation)832及掩模制作(maskfabrication)844。掩模机构830使用IC设计布局图822以根据IC设计布局图822来制造待用于制作IC装置860的各种层的一个或多个掩模845。掩模机构830实行掩模数据准备832，其中IC设计布局图822被转译成代表性数据文件(representative data file，“RDF”)。掩模数据准备832向掩模制作844提供所述RDF。掩模制作844包括掩模写入器(mask writer)。掩模写入器将所述RDF转换成衬底(例如掩模845(掩模版(reticle))或半导体晶片853)上的图像。设计布局图822由掩模数据准备832进行操纵以遵从掩模写入器的特定特性及/或IC制作厂850的要求。在图8中，掩模数据准备832及掩模制作844被示作单独的元件。在一些实施例中，掩模数据准备832及掩模制作844可被笼统地称作掩模数据准备。
在一些实施例中，掩模数据准备832包括光学近接校正(optical proximitycorrection，OPC)，光学近接校正使用光刻增强技术(lithography enhancementtechnique)来补偿图像误差，例如可能因衍射、干涉、其他工艺效应等所引起的图像误差。OPC会对IC设计布局图822进行调整。在一些实施例中，掩模数据准备832进一步包括分辨率增强技术(resolution enhancement technique，RET)，例如离轴照明(off-axisillumination)、亚分辨率辅助特征(sub-resolution assist feature)、相移掩模(phase-shifting mask)、其他适合的技术等、或者其组合。在一些实施例中，也使用将OPC作为逆向成像问题进行处理的逆向光刻技术(inverse lithography technology，ILT)。
在一些实施例中，掩模数据准备832包括掩模规则检查器(mask rule checker，MRC)，所述掩模规则检查器利用包含特定几何约束条件及/或连接性约束条件的一组掩模创建规则(mask creation rule)来检查已历经OPC中的各过程之后的IC设计布局图822，以确保具有足以考虑到半导体制造工艺中的可变性(variability)等的裕度(margin)。在一些实施例中，MRC修改IC设计布局图822以补偿掩模制作844期间的限制，此可解除由OPC实行的修改中的一部分以满足掩模创建规则。
在一些实施例中，掩模数据准备832包括光刻工艺检查(lithography processchecking，LPC)，所述光刻工艺检查对将由IC制作厂850实作的用以制作IC装置860的加工进行模拟。LPC基于IC设计布局图822来模拟此加工以创建经模拟的已制造的装置(例如，IC装置860)。LPC模拟中的加工参数可包括与IC制造循环的各种工艺相关联的参数、与用于制造IC的工具相关联的参数、及/或制造工艺的其他方面。LPC考虑到各种因数，例如空中图像对比(aerial image contrast)、景深(depth of focus，“DOF”)、掩模误差增强因数(maskerror enhancement factor，“MEEF”)、其他适合的因数等、或者其组合。在一些实施例中，在已通过LPC创建经模拟的已制造的装置之后，如果所述经模拟装置的形状不够接近于满足设计规则，则重复使用OPC及/或MRC以进一步完善IC设计布局图822。
应理解，为清晰起见，对以上对掩模数据准备832的说明进行了简化。在一些实施例中，数据准备832包括例如逻辑运算(logic operation，LOP)等附加特征以根据制造规则来修改IC设计布局图822。另外，在数据准备832期间应用于IC设计布局图822的过程可以各种不同的次序执行。
在掩模数据准备832之后及在掩模制作844期间，基于经修改IC设计布局图822来制作掩模845或由多个掩模845形成的群组。在一些实施例中，掩模制作844包括基于IC设计布局图822来实行一次或多次光刻曝光。在一些实施例中，基于经修改IC设计布局图822，使用电子束(electron-beam，e-beam)或多重电子束机制在掩模(光掩模或掩模版)845上形成图案。掩模845可以各种技术形成。在一些实施例中，掩模845是使用二元技术(binarytechnology)来形成。在一些实施例中，掩模图案包括不透明区及透明区。用于将已涂布在晶片上的图像敏感性材料层(例如，光刻胶)曝光的辐射束(例如，紫外光(ultraviolet，UV)束)被不透明区遮挡且透射过透明区。在一个实例中，掩模845的二元掩模版本(binarymask version)包括透明衬底(例如，熔融石英(fused quartz))及涂布在所述二元掩模的不透明区中的不透明材料(例如，铬)。在另一实例中，掩模845是使用相移技术来形成。在掩模845的相移掩模(phase shift mask，PSM)版本中，形成在所述相移掩模上的图案中的各种特征被配置成具有恰当的相差(phase difference)以增强分辨率及成像品质。在各种实例中，相移掩模可为衰减式PSM(attenuated PSM)或交替式PSM。通过掩模制作844而产生的一个或多个掩模被用于各种工艺中。例如，所述一个或多个掩模被用于在半导体晶片853中形成各种掺杂区的离子植入工艺中、被用于在半导体晶片853中形成各种刻蚀区的刻蚀工艺中、及/或被用于其他适合的工艺中。
IC制作厂850包括晶片制作852。IC制作厂850为包括用于制作各种不同IC产品的一个或多个制造设施的IC制作工厂。在一些实施例中，IC制作厂850为半导体代工厂(semiconductor foundry)。例如，可存在一种制造设施来用于多个IC产品的前端制作(生产线前端(front-end-of-line，FEOL)制作)，同时第二种制造设施可提供用于IC产品的内连及封装的后端制作(生产线后端(back-end-of-line，BEOL)制作)，且第三种制造设施可提供其他代工业务服务。
IC制作厂850使用由掩模机构830制作的掩模845来制作IC装置860。因此，IC制作厂850至少间接地使用IC设计布局图822来制作IC装置860。在一些实施例中，IC制作厂850使用掩模845来制作半导体晶片853以形成IC装置860。在一些实施例中，IC制作包括至少间接地基于IC设计布局图822来实行一次或多次光刻曝光。半导体晶片853包括硅衬底或上面形成有材料层的其他恰当的衬底。半导体晶片853进一步包括(在后续制造步骤处形成的)各种掺杂区、介电特征、多级内连线(multilevel interconnect)等中的一者或多者。
例如在2016年2月9日获得授权的美国专利第9,256,709号、2015年10月1日公开的美国预先授权公开案第20150278429号、2014年2月6日公开的美国预先授权公开案第20140040838号、及2007年8月21日获得授权的美国专利第7,260,442中能找到关于集成电路(IC)制造系统(例如，图8所示制造系统800)及与其相关联的IC制造流程的细节，所述美国专利及美国预先授权公开案中的每一者的全文并入本案供参考。
所属领域中的普通技术人员将容易看到，所公开实施例中的一者或多者实现了上述优点中的一者或多者。在阅读前述说明书之后，所属领域中的普通技术人员将能够实现本文中所广泛公开的各种改变、等效替代及各种其他实施例。因此，对本发明授权的保护旨在仅由所附权利要求书及其等效内容中所包含的定义来限制。
在实施例中，一种半导体装置包括：晶体管层，包括至少一个晶体管的组件、具有在第一方向上延伸的长轴的波导以及在所述波导之上的第一内连层；由金属化层形成的堆叠，在所述晶体管层之上，所述堆叠包括一个或多个第二内连层，所述一个或多个第二内连层夹置在所述金属化层中对应的成对的相邻金属化层之间；以及加热器，在所述第一内连层中或者在所述一个或多个第二内连层之一中；且其中相对于与所述第一方向实质上垂直的第二方向而言，所述加热器与所述波导的至少一部分实质上交叠。在实施例中，所述波导是肋形波导。在实施例中，相对于与所述第一方向及所述第二方向中的每一者实质上垂直的第三方向而言，所述肋形波导包括：平板部分：以及肋形部分，堆叠在所述平板部分上；相对于所述第二方向而言，所述肋形部分具有第一宽度；相对于所述第二方向而言，所述平板部分的端部部分不与所述肋形部分交叠，且具有第二宽度；且所述第一宽度相对于所述第二宽度的比率在≈0.185至≈0.25的范围内。在实施例中，相对于所述第二方向而言，所述平板部分具有第三宽度；所述第一宽度相对于所述第三宽度的比率在≈0.083至≈0.111的范围内。在实施例中，相对于所述肋形部分在所述第二方向上的所述第一宽度而言，且相对于所述肋形部分在所述第三方向上的高度而言，所述肋形部分具有实质上正方形形状。在实施例中，相对于所述第二方向而言，所述加热器的第四宽度与所述平板部分的所述第二宽度实质上相同。在实施例中，所述由金属化层形成的堆叠进一步包括：第一金属化层(第M_1层)，在所述晶体管层之上；以及第二金属化层(第M_2层)，在所述第M_1层之上；且所述一个或多个第二内连层包括：在所述第M_1层与所述第M_2层之间的一者；且所述加热器在所述第一内连层或所述一个或多个第二内连层的所述一者中。在实施例中，所述加热器在所述一个或多个第二内连层的所述一者中。在实施例中，相对于所述第一方向及所述第二方向而言，所述加热器具有实质上正方形形状。在实施例中，相对于与所述第一方向及所述第二方向中的每一者实质上垂直的第三方向而言，所述肋形波导包括：平板部分：以及肋形部分，堆叠在所述平板部分上；相对于所述第二方向而言，所述肋形部分具有第一宽度；相对于所述第二方向而言，所述加热器具有第四宽度；且所述第一宽度相对于所述第四宽度的比率Wr/Wh在≈0.083至≈0.25的范围内。在实施例中，所述加热器包含：TaN；TiN；或者包含TaN及TiN的组合。在实施例中，相对于所述第一方向及所述第二方向而言，所述波导具有具第一形状的第一部分，且所述加热器具有与所述第一形状相似的第二形状；且所述第二形状的大小被设定成与所述第一部分的至少约80％交叠。在实施例中，所述波导的所述第一部分的所述第一形状是环形谐振器，且所述加热器的所述第二形状是环状形状；或者所述波导的所述第一部分的所述第一形状是双环谐振器，且所述加热器的所述第二形状是数字8状形状；或者所述波导的所述第一部分的所述第一形状是U形状，且所述加热器的所述第二形状是U形状。在实施例中，相对于所述第一方向及所述第二方向而言，所述波导具有第一多个U形部分及第二多个U形部分；且每一所述U形部分包括弧形部分；所述加热器是矩形的；且所述加热器与所述波导的所述第一多个U形部分的所述弧形部分交叠。
在实施例中，一种制造半导体装置的方法，在布局图的上下文中，所述布局图存储在非暂时性计算机可读媒体上且包括对应地代表所述半导体装置中的晶体管层、第一金属化层(第M_1层)、第一内连层(第VIA_1层)及第二金属化层(第M_2层)的晶体管层级、第一金属化层级(第M_1层级)、第一内连层级(第VIA_1层级)及第二金属化层级(第M_2层级)，所述晶体管层级包括对应地代表第一波导层(第WG_1层)、第二波导层(第WG_2层)及第三内连层(第VIA_3层)的第一波导层级(第WG_1层级)、第二波导层级(第WG_2层级)及第三内连层级(第VIA_3层级)，所述方法包括产生所述布局图，所述产生所述布局图包括：在所述第WG_1层级、所述第WG_2层级或所述第VIA_3层级中的一者或多者中对应地产生组件图案，所述组件图案代表一个或多个晶体管的对应组件；在所述第WG_1层级中产生第一波导图案；在所述第WG_2层级中产生第二波导图案；将所述第二波导图案定位在所述第一波导图案之上；在所述第VIA_3层级或所述第VIA_1层级中产生加热器图案；以及将所述加热器图案定位在所述第二波导图案之上。在实施例中，所述方法进一步包括：基于所述布局图，进行以下中的至少一者：(A)进行一次或多次光刻曝光；(B)制作一个或多个半导体掩模；或者(C)在半导体集成电路的层中制作至少一个组件。在实施例中，所述在所述第WG_1层级中产生所述第一波导图案包括：将所述第一波导图案配置成包括具有第一形状的第一部分；所述在所述WG_2层级中产生所述第二波导图案包括：将所述第二波导图案配置成包括具有与所述第一形状相似的第二形状的第二部分；所述在所述第VIA_3层级或所述第VIA_1层级中产生加热器图案包括：将所述加热器图案配置成具有与所述第一形状或所述第二形状相似的第三形状；以及将所述加热器图案的大小设定成与对应的所述第一波导图案或所述第二波导图案的所述第一部分或所述第二部分实质上交叠；且所述将所述加热器图案定位在所述第二波导图案之上包括：将所述加热器图案定位在所述第二波导图案的所述第二部分之上。在实施例中，所述加热器图案是在所述第VIA_1层级中产生。
在实施例中，一种用于制造半导体装置的系统包括：至少一个处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码；在布局图的上下文中，所述布局图存储在非暂时性计算机可读媒体上且包括对应地代表所述半导体装置中的晶体管层、第一金属化层(第M_1层)、第一内连层(第VIA_1层)及第二金属化层(第M_2层)的晶体管层级、第一金属化层级(第M_1层级)、第一内连层级(第VIA_1层级)及第二金属化层级(第M_2层级)，所述晶体管层级包括对应地代表第一波导层(第WG_1层)、第二波导层(第WG_2层)及第三内连层(第VIA_3层)的第一波导层级(第WG_1层级)、第二波导层级(第WG_2层级)及第三内连层级(第VIA_3层级)，使得在所述上下文中，所述至少一个存储器、所述计算机程序代码及所述至少一个处理器被配置成使所述系统执行包括产生所述布局图的方法，所述产生所述布局图包括：在所述第WG_1层级、所述第WG_2层级或所述第VIA_3层级中的一者或多者中对应地产生组件图案，所述组件图案代表一个或多个晶体管的对应组件；在所述第WG_1层级中产生第一波导图案；将所述第一波导图案配置成包括具有第一形状的第一部分；在所述第WG_2层级中产生第二波导图案；将所述第二波导图案配置成包括具有与所述第一形状实质上相似的第二形状的第二部分；将所述第二波导图案定位在所述第一波导图案之上；在所述第VIA_3层级或所述第VIA_1层级中产生加热器图案；将所述加热器图案配置成具有与所述第一形状及所述第二形状相似的第三形状；将所述第三形状的大小设定成与所述第一波导图案的所述第一部分的至少约80交叠％；以及将所述加热器图案定位在所述第二波导图案之上。在实施例中，所述系统进一步包括以下中的至少一者：掩模设施，被配置成基于所述布局图来制作一个或多个半导体掩模；或者制作设施，被配置成基于所述布局图在半导体集成电路的层中制作至少一个组件。
上述内容概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应了解，他们可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，且他们可在不背离本发明的精神及范围的情况下在本文中作出各种改变、替代及变更。

Claims (10)

1.一种半导体装置，包括：
晶体管层，包括：
至少一个晶体管的组件；
波导，具有在第一方向上延伸的长轴；以及
第一内连层，在所述波导之上；
由金属化层形成的堆叠，在所述晶体管层之上，所述堆叠包括一个或多个第二内连层，所述一个或多个第二内连层夹置在所述金属化层中对应的成对的相邻金属化层之间；以及
加热器，在所述第一内连层中或者在所述一个或多个第二内连层之一中；且
其中相对于与所述第一方向实质上垂直的第二方向而言，所述加热器与所述波导的至少一部分实质上交叠。
2.根据权利要求1所述的半导体装置，其中：
所述波导是肋形波导。
3.根据权利要求2所述的半导体装置，其中：
相对于与所述第一方向及所述第二方向中的每一者实质上垂直的第三方向而言，所述肋形波导包括：
平板部分：以及
肋形部分，堆叠在所述平板部分上；
相对于所述第二方向而言，所述肋形部分具有第一宽度；
相对于所述第二方向而言，所述平板部分的端部部分不与所述肋形部分交叠，且具有第二宽度；且
所述第一宽度相对于所述第二宽度的比率0.185至0.25的范围内。
4.根据权利要求1所述的半导体装置，其中：
所述由金属化层形成的堆叠进一步包括：
第一金属化层，在所述晶体管层之上；以及
第二金属化层，在所述第一金属化层之上；且
所述一个或多个第二内连层包括在所述第一金属化层与所述第二金属化层之间的一者；且
所述加热器在所述第一内连层或所述一个或多个第二内连层的所述一者中。
5.根据权利要求1所述的半导体装置，其中：
相对于所述第一方向及所述第二方向而言，所述波导具有具第一形状的第一部分，且所述加热器具有与所述第一形状相似的第二形状；且
所述第二形状的大小被设定成与所述第一部分的至少约80％交叠。
6.根据权利要求5所述的半导体装置，其中：
所述波导的所述第一部分的所述第一形状是环形谐振器，且所述加热器的所述第二形状是环状形状；或者
所述波导的所述第一部分的所述第一形状是双环谐振器，且所述加热器的所述第二形状是数字8状形状；或者
所述波导的所述第一部分的所述第一形状是U形状，且所述加热器的所述第二形状是U形状。
7.根据权利要求1所述的半导体装置，其中：
相对于所述第一方向及所述第二方向而言，所述波导具有多个第一U形部分及多个第二U形部分；且
每一所述U形部分包括弧形部分；
所述加热器是矩形的；且
所述加热器与所述波导的所述多个第一U形部分的所述弧形部分交叠。
8.一种制造半导体装置的方法，
对于布局图，所述布局图存储在非暂时性计算机可读媒体上且包括对应地代表所述半导体装置中的晶体管层、第一金属化层、第一内连层及第二金属化层的晶体管层级、第一金属化层级、第一内连层级及第二金属化层级，
所述晶体管层级包括对应地代表第一波导层、第二波导层及第三内连层的第一波导层级、第二波导层级及第三内连层级，
所述方法包括产生所述布局图，所述产生所述布局图包括：
在所述第一波导层级、所述第二波导层级或所述第三内连层级中的一者或多者中对应地产生组件图案，所述组件图案代表一个或多个晶体管的对应组件；
在所述第一波导层级中产生第一波导图案；
在所述第二波导层级中产生第二波导图案；
将所述第二波导图案定位在所述第一波导图案之上；
在所述第三内连层级或所述第一内连层级中产生加热器图案；以及
将所述加热器图案定位在所述第二波导图案之上。
9.根据权利要求8所述的方法，其中：
所述在所述第一波导层级中产生所述第一波导图案包括：
将所述第一波导图案配置成包括具有第一形状的第一部分；
所述在所述二波导层级中产生所述第二波导图案包括：
将所述第二波导图案配置成包括具有与所述第一形状相似的第二形状的第二部分；
所述在所述第三内连层级或所述第一内连层级中产生加热器图案包括：
将所述加热器图案配置成具有与所述第一形状或所述第二形状相似的第三形状；以及
将所述加热器图案的大小设定成与对应的所述第一波导图案或所述第二波导图案的所述第一部分或所述第二部分实质上交叠；且
所述将所述加热器图案定位在所述第二波导图案之上包括：
将所述加热器图案定位在所述第二波导图案的所述第二部分之上。
10.一种用于制造半导体装置的系统，所述系统包括：
至少一个处理器；以及
至少一个存储器，包括用于一个或多个程序的计算机程序代码；
对于布局图，所述布局图存储在非暂时性计算机可读媒体上且包括对应地代表所述半导体装置中的晶体管层、第一金属化层、第一内连层及第二金属化层的晶体管层级、第一金属化层级、第一内连层级及第二金属化层级，
所述晶体管层级包括对应地代表第一波导层、第二波导层及第三内连层的第一波导层级、第二波导层级及第三内连层级，
所述至少一个存储器、所述计算机程序代码及所述至少一个处理器被配置成使所述系统执行包括产生所述布局图的方法，所述产生所述布局图包括：
在所述第一波导层级、所述第二波导层级或所述第三内连层级中的一者或多者中对应地产生组件图案，所述组件图案代表一个或多个晶体管的对应组件；
在所述第一波导层级中产生第一波导图案；
将所述第一波导图案配置成包括具有第一形状的第一部分；
在所述第二波导层级中产生第二波导图案；
将所述第二波导图案配置成包括具有与所述第一形状实质上相似的第二形状的第二部分；
将所述第二波导图案定位在所述第一波导图案之上；
在所述第三内连层级或所述第一内连层级中产生加热器图案；
将所述加热器图案配置成具有与所述第一形状及所述第二形状相似的第三形状；
将所述第三形状的大小设定成与所述第一波导图案的所述第一部分的至少约80交叠％；以及
将所述加热器图案定位在所述第二波导图案之上。
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