JP2011119469A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】設計基準を遵守しつつ容量値を向上しうる容量素子を有する半導体装置及びその製造方法を提供する。
【解決手段】複数の電極パターンをそれぞれ有し、積み重ねるように配置された複数の配線層と、複数の配線層の間にそれぞれ設けられ、隣接する配線層の複数の電極パターンのそれぞれを電気的に接続する複数のビア部と、複数の配線層及び複数のビア部の間隙に形成された絶縁膜とを有する容量素子を有し、ビア部は、電極パターンの中心に対して、電極パターンの延在方向と交差する方向にずらして配置されており、電極パターンは、ビア部が接続された部分において線幅が太くなっており、隣接する電極パターンとの間の間隔が狭まっている。
【選択図】図３

Description

本発明は、半導体装置及びその製造方法に係り、特に、並進する配線により形成された容量を有する半導体装置及びその製造方法に関する。
半導体装置に用いられる容量素子の一つに、多層配線構造を用いて形成される容量素子がある。このような配線間容量素子では、隣接する配線パターンにより一対の電極を形成し、その間の層間絶縁膜によりキャパシタ誘電体膜を形成する。
特開２００３−２４９５５９号公報 特開２００４−２２１４９８号公報
素子の微細化等に伴い、配線間容量素子の単位面積当たりのキャパシタ容量を増加することが求められている。配線間容量素子の容量を増加するための最も有効な方法は、配線間の距離を狭めることである。
しかしながら、配線間の最小間隔はフォトリソグラフィ技術に律速され、世代に応じて設計基準で定められた最小加工寸法が配線パターン間の最小間隔となる。このため、フォトリソグラフィの最小加工寸法を超えて配線間の間隔を狭めることにより配線間容量素子の容量を増加することは困難であった。
本発明の目的は、設計基準に違反することなく容量を向上した配線間容量素子を有する半導体装置及びその製造方法を提供することにある。
実施形態の一観点によれば、第１の方向に延在する複数の電極パターンをそれぞれ有し、積み重ねるように配置された複数の配線層と、複数の前記配線層の間にそれぞれ設けられ、隣接する前記配線層の複数の前記電極パターンのそれぞれを電気的に接続する複数のビア部と、前記複数の配線層及び前記複数のビア部の間隙に形成された絶縁膜とを有する容量素子を有し、前記ビア部は、電極パターンの中心に対して、前記第１の方向と交差する第２の方向にずらして配置されており、前記電極パターンは、前記ビア部が接続された部分において、前記第ビア部が前記電極パターンに対してずれた分だけ線幅が太くなっており、隣接する前記電極パターンとの間の間隔が狭まっている半導体装置が提供される。
また、実施形態の他の観点によれば、第１の方向に延在する第１の電極パターン及び第２の電極パターンを有する第１の配線層と、前記第１の電極パターン上方に形成され、前記第１の方向に延在する第３の電極パターンと、前記第２の電極パターン上方に形成され、前記第１の方向に延在する第４の電極パターンとを有する第２の配線層と、前記第１の電極パターンと前記第３の電極パターンとの間に形成され、前記第１の電極パターンと前記第３の電極パターンとを電気的に接続する第１のビア部と、前記第２の電極パターンと前記第４の電極パターンとの間に形成され、前記第２の電極パターンと前記第４の電極パターンとを電気的に接続する第２のビア部と、前記第１の配線層、前記第２の配線層、前記第１のビア部及び前記第２のビア部の間隙に形成された絶縁膜とを有する容量素子を有し、前記第１のビア部は、前記第１の電極パターンの中心に対して、前記第１の方向と交差する第２の方向にずらして配置されており、前記第３の電極パターンは、前記第１のビア部が接続された部分において、前記第１のビア部が前記第１の電極パターンに対してずれた分だけ線幅が太くなっており、前記第４の電極パターンとの間の間隔が狭まっている半導体装置が提供される。
また、実施形態の更に他の観点によれば、半導体基板上に、第１の方向に延在する第１の電極パターン及び第２の電極パターンを有する第１の配線層を形成する工程と、前記第１の配線層が形成された前記半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜に、前記第１の電極パターンに達する第１のビアホールと、前記第２の電極パターンに達する第２のビアホールとを形成する工程と、前記絶縁膜の表面側に、前記第１の電極パターン上に位置し、前記第１のビアホールに接続され、前記第１の方向に延在する第１の配線溝と、前記第２の電極パターン上に位置し、前記第２のビアホールに接続され、前記第１の方向に延在する第１の配線溝とを形成する工程と、前記第１のビアホール内、前記第２のビアホール内、前記第１の配線溝内及び前記第２の配線溝内に導電膜を埋め込み、前記第１のビアホールを介して前記第１の電極パターンに電気的に接続された第３の電極パターンと、前記第２のビアホールを介して前記第２の電極パターンに電気的に接続された第４の電極パターンとを有する第２の配線層を形成する工程とを有し、前記第１のビアホール及び前記第２のビアホールを形成する工程では、前記第１のビアホールを、前記第１の電極パターンの中心から前記第１の方向と交差する第２の方向にずらして配置するように前記第１のビアホールを形成し、前記第２のビアホールを、前記第２の電極パターンの中心から前記第２の方向にずらして配置するように前記第２のビアホールを形成する半導体装置の製造方法が提供される。
開示の半導体装置及びその製造方法によれば、電極パターン及びビアホールを設計基準で定められる最小加工寸法で形成した場合にも、容量素子の容量値を増加することができる。また、フォトリソグラフィの位置合わせずれに対する容量ばらつきを大幅に低減することができる。
図１は、第１実施形態による半導体装置の構造を示す概略断面図である。 図２は、第１実施形態による半導体装置の構造を示す平面図である。 図３は、第１実施形態による半導体装置の通常回路部と配線容量素子部の関係を示す平面図及び概略断面図である。 図４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。 図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。 図１７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。 図１８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。 図１９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。 図２０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。 図２１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。 図２２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。 図２３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。 図２４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２１）である。 図２５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２２）である。 図２６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２３）である。 図２７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２４）である。 図２８は、第１実施形態による半導体装置の設計方法を示すフローチャートである。 図２９は、第２実施形態による半導体装置の構造を示す平面図である。 図３０は、第２実施形態による半導体装置の構造を示す概略断面図である。 図３１は、フォトリソグラフィの際の電極パターンに対するビアホールの位置合わせずれを説明する平面図である。 図３２は、電極パターンに対するビアホールの位置合わせずれが生じたときの状態を示す平面図及び概略断面図である。 図３１は、電極パターンに対するビアホールの位置合わせずれ量と配線容量素子の容量との関係をシミュレーションにより求めた結果を示すグラフである。 図３４は、第２実施形態の変形例による半導体装置の構造を示す平面図（その１）である。 図３５は、第２実施形態の変形例による半導体装置の構造を示す平面図（その２）である。 図３６は、第２実施形態の変形例による半導体装置の構造を示す平面図（その３）である。 図３７は、第２実施形態の変形例による半導体装置の構造を示す平面図（その４）である。 図３８は、第２実施形態の変形例による半導体装置の構造を示す平面図（その５）である。 図３９は、第２実施形態の変形例による半導体装置の構造を示す平面図（その６）である。 図４０は、第２実施形態の変形例による半導体装置の構造を示す平面図（その７）である。 図４１は、第２実施形態の変形例による半導体装置の構造を示す平面図（その８）である。
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図２８を用いて説明する。
図１は、本実施形態による半導体装置の構造を示す概略断面図である。図２は、本実施形態による半導体装置の構造を示す平面図である。図３は、本実施形態による半導体装置の通常回路部と配線容量素子部の関係を示す平面図及び概略断面図である。図４乃至図２７は、本実施形態による半導体装置の製造方法を示す工程断面図である。図２８は、本実施形態による半導体装置の設計方法を示すフローチャートである。
はじめに、本実施形態による半導体装置の構造について図１乃至図３を用いて説明する。
シリコン基板１０上には、活性領域を画定する素子分離膜１２が形成されている。素子分離膜１２により画定されたシリコン基板１０の活性領域には、ゲート電極１４とソース／ドレイン領域１６，１８とを有するＭＩＳトランジスタ２０が形成されている。ＭＩＳトランジスタ２０が形成されたシリコン基板１０上には、窒化シリコン膜２２及び酸化シリコン膜２４を有する層間絶縁膜２６が形成されている。層間絶縁膜２６には、シリコン基板１０に接続されたコンタクトプラグ３４が埋め込まれている。
コンタクトプラグ３４が埋め込まれた層間絶縁膜２６上には、窒化シリコン膜３６及び酸化シリコン膜３８を有する層間絶縁膜４０が形成されている。層間絶縁膜４０には、配線層５２が埋め込まれている。
配線層５２が埋め込まれた層間絶縁膜４０上には、窒化シリコン膜５４、酸化シリコン膜５６、窒化シリコン膜５８及び酸化シリコン膜６０を有する層間絶縁膜６２が形成されている。層間絶縁膜６２には、配線層８２が埋め込まれている。
配線層８２が埋め込まれた層間絶縁膜６２上には、窒化シリコン膜８４、酸化シリコン膜８６、窒化シリコン膜８８及び酸化シリコン膜９０を有する層間絶縁膜９２が形成されている。層間絶縁膜９２には、配線層９８が埋め込まれている。
配線層９８が埋め込まれた層間絶縁膜９２上には、窒化シリコン膜１００、酸化シリコン膜１０２、窒化シリコン膜１０４及び酸化シリコン膜１０６を有する層間絶縁膜１０８が形成されている。層間絶縁膜１０８には、配線層１１４が埋め込まれている。
配線層１１４が埋め込まれた層間絶縁膜１０８上には、窒化シリコン膜１１６及び酸化シリコン膜１１８を有する層間絶縁膜１２０が形成されている。層間絶縁膜１２０には、配線層１１４に接続されたコンタクトプラグ１３２が埋め込まれている。
コンタクトプラグ１３２が埋め込まれた層間絶縁膜１２０上には、配線層１４２が形成されている。配線層１４２上には、酸化シリコン膜１４４及び窒化シリコン膜１４６を有するカバー膜１４８が形成されている。カバー膜１４８には、配線層１４２に達するパッド開口部１５０が形成されている。
図１に示す半導体装置において、図面右側は配線容量素子部を示しており、図面左側は通常の回路部の一例を示している。
配線容量素子部には、配線層５２，８２，９８により配線容量素子が形成されている。配線容量素子を形成する各配線層５２，８２，９８のそれぞれは、例えば図２に示すように、櫛歯型の２つの電極パターン１５２，１５４を有しており、電極パターン１５２，１５４が互いに嵌合するように配置されている。これにより、この２つの電極パターン１５２，１５４間には、電極パターンを埋め込む層間絶縁膜をキャパシタ誘電体とする容量素子が形成されている。
各配線層５２，８２，９８の電極パターンは、例えば図３（ａ）に示すように、平面的に重なるように配置されている（図３（ａ）参照）。また、例えば図３（ｂ）に示すように、配線層５２と配線層８２とはビアホール６８を介して電気的に接続され、配線層８２と配線層９８とはビアホール９４を介して電気的に接続されている。
ここで、本実施形態による半導体装置では、配線層５２と配線層８２とを接続するビアホール６８、配線層８２と配線層９８とを接続するビアホール９４が、櫛歯型の電極パターン１５２，１５４の中心に対してずらして配置されている。ビアホール９４をずらす方向は、電極パターン１５２，１５４の延在方向と交差する方向である。電極パターン１５２，１５４の櫛歯部が、例えば図２に示すようにＹ方向に延在して形成されているとすると、ビアホール６８，９４の中心は、本来配置されるであろう電極パターン１５２，１５４の中心に対してＸ方向に沿った方向（ここでは−Ｘ方向）にずらして配置されている。
他方、通常の回路部では、例えば図３（ａ）に示すように、ビアホール６８，９４は、一般的な配線パターンのレイアウトと同様に、配線層５２，８２，９８の配線パターンの中心に位置するように配置されている。
換言すると、配線容量素子部に形成された電極パターン１５２，１５４の中心に対するビアホール６８，９４のずれ量は、通常回路部に形成された配線パターンの中心に対するビアホール６８，９４のずれ量よりも大きくなっている。
本実施形態による半導体装置において、ビアホール６８，９４を電極パターン１５２，１５４の中心に対してずらして配置しているのは、容量配線素子の単位面積当たりの容量値を増加するためである。
配線容量素子の単位面積当たりの容量値を増加するためには、電極パターン１５２，１５４間の距離を狭めることが有効である。しかしながら、電極パターン１５２，１５４は、同一の加工プロセスで形成されるため、電極パターン１５２，１５４間の距離は、リソグラフィーの最小加工寸法よりも小さい値に設定することはできない。
一方、ビアホール６８，９４は、電極パターン１５２，１５４が埋め込まれる配線溝とは異なるフォトリソグラフィプロセスで形成されるため、所望の接続関係が維持できるのであれば、電極パターン１５２，１５４の配置とは無関係に配置することができる。すなわち、ビアホール６８，９４は、電極パターン１５２，１５４の中心に対してずらして配置することも可能である。
ビアホール６８，９４を配線層５２，８２，９８の電極パターン１５２，１５４の中心に対してずらして配置した場合にも、電極パターン１５２，１５４間の実質的な距離は変化しない。しかしながら、ビアホール６８，９４と電極パターン１５２，１５４とが対向する部分では、これらの間隔は、電極パターン１５２，１５４間の距離よりも狭くなる（図２参照）。
ビアホール６８，９４及び電極パターン１５２，１５４の形成に、後述のようなデュアルダマシンプロセスを適用した場合、電極パターン１５２，１５４の外縁部は、ビアホール６８，９４の形状によっても規定される。図２の例で説明すると、電極パターン１５２，１５４は、ビアホール６８，９４の形成領域の全体にも形成される。すなわち、配線８２，９８の電極パターン１５２，１５４の線幅は、ビアホール６８，９４が形成された部分において太くなっており、隣接する電極パターン１５４，１５２との間隔が狭まっている。配線８２，９８の電極パターン１５２，１５４の線幅の増加分は、ビアホール６８，９４を電極パターン１５２，１５４に対してずらした量に対応している。
これにより、全体として見たときの単位面積当たりのキャパシタ容量は、ビアホール６８，９４を電極パターン１５２，１５４に対してずらすことなく配置した場合と比較して、増加することができる。
次に、本実施形態による半導体装置の製造方法について図４乃至図２７を用いて説明する。
まず、シリコン基板１０の表面に、例えばＳＴＩ（Shallow Trench Isolation）法により、活性領域を画定する素子分離膜１２を形成する。
次いで、素子分離膜１２により画定されたシリコン基板１０の活性領域に、ゲート電極１４と、ゲート電極１４両側のシリコン基板１０内に形成されたソース／ドレイン領域１６，１８とを有するＭＩＳトランジスタ２０を形成する（図４（ａ））。
次いで、ＭＩＳトランジスタ２０が形成されたシリコン基板１０上に、例えばＣＶＤ（Chemical Vapor Deposition：化学気相堆積）法により、窒化シリコン（ＳｉＮ）膜２２及び酸化シリコン（ＳｉＯ２）膜２４を形成する。これにより、ＳｉＯ２／ＳｉＮ構造の層間絶縁膜２６を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２６に、シリコン基板１０に達するコンタクトホール２８を形成する（図４（ｂ））。
次いで、全面に、例えばスパッタ法により、例えば窒化チタン（ＴｉＮ）のバリアメタル３０と、タングステン（Ｗ）膜３２とを堆積する。
次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、シリコン酸化膜２４上のタングステン膜３２及びバリアメタル３０を除去し、コンタクトホール２８内に埋め込まれたＷ／ＴｉＮ構造のコンタクトプラグ３４を形成する（図４（ｃ））。
次いで、コンタクトプラグ３４が埋め込まれた層間絶縁膜２６上に、例えばＣＶＤ法により、例えば膜厚７０ｎｍの窒化シリコン膜３６と、例えば膜厚３００ｎｍの酸化シリコン膜３８とを形成する。これにより、ＳｉＯ２／ＳｉＮ構造の層間絶縁膜４０を形成する。
次いで、層間絶縁膜４０上に、フォトリソグラフィにより、層間絶縁膜４０に埋め込まれる配線層の形成領域を露出する開口部４４を有するフォトレジスト膜４２を形成する（図５（ａ），（ｂ））。
次いで、フォトレジスト膜４２をマスクとして層間絶縁膜４０をドライエッチングし、開口部４４内の層間絶縁膜４０に、コンタクトプラグ３４及び層間絶縁膜２６に達する配線溝４６を形成する。
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する（図６（ａ），（ｂ））。なお、フォトレジスト膜４２は、酸化シリコン膜３８のエッチング後、窒化シリコン膜３６のエッチング前に除去するようにしてもよい。
次いで、全面に、例えばスパッタ法により、Ｃｕ配線の拡散防止膜として機能する膜、例えば膜厚３０ｎｍのタンタル（Ｔａ）のバリアメタル４８と、電解めっきにより銅膜を形成するためのシードとなる膜、例えば膜厚８０ｎｍの銅のシード膜（図示せず）を形成する。
次いで、電解めっきにより、バリアメタル４８上に、例えば膜厚１．２μｍの銅（Ｃｕ）膜５０を形成する（図７（ａ），（ｂ））。
次いで、例えばＣＭＰ法により、層間絶縁膜４０上の銅膜５０及びバリアメタル４８を除去し、配線溝４６内に埋め込まれたＣｕ／Ｔａ構造の配線層５２を形成する（図８（ａ），（ｂ））。
次いで、配線層５２が埋め込まれた層間絶縁膜４０上に、例えばＣＶＤ法により、例えば膜厚７０ｎｍの窒化シリコン膜５４を形成する（図９（ａ），（ｂ））。窒化シリコン膜５４は、配線層５２の配線材料の拡散防止膜として、また、次層の層間絶縁膜に開口部を形成する際のエッチングストッパ膜として、機能する。
次いで、窒化シリコン膜５４上に、例えばスパッタ法により、例えば膜厚３５０ｎｍの酸化シリコン膜５６と、例えば膜厚７０ｎｍの窒化シリコン膜５８と、例えば膜厚３００ｎｍの酸化シリコン膜６０とを形成する。これにより、層間絶縁膜４０上に、ＳｉＯ２／ＳｉＮ／ＳｉＯ２／ＳｉＮ構造の層間絶縁膜６２を形成する。
次いで、層間絶縁膜６２上に、フォトリソグラフィにより、配線層５２に接続されるビアホールの形成領域に開口部６６を有するフォトレジスト膜６４を形成する（図１０（ａ），（ｂ））。
この際、配線容量素子形成領域の開口部６６は、配線層５２の電極パターンの中心に対して、電極パターンの延在方向と交差する方向にずらして配置する（図１０（ａ）参照）。なお、ずらして配置するパターンは、配線容量素子形成領域の開口部６６だけであり、通常回路部の開口部６６はずらして配置しない。
次いで、フォトレジスト膜６４をマスクとして、開口部６６内の酸化シリコン膜６０、窒化シリコン膜５８及び酸化シリコン膜５６を順次異方性エッチングし、ビアホール６８を窒化シリコン膜５４上まで開口する。
次いで、例えばアッシングにより、フォトレジスト膜６４を除去する（図１１（ａ），（ｂ））。
次いで、全面に、例えばスピンコート法により、非感光性樹脂７０を塗布する。
次いで、塗布した非感光性樹脂７０の上部を、表面側から溶解し、又は、Ｏ２等を用いた全面エッチバック等により除去し、非感光性樹脂７０をビアホール６８の底部に選択的に残存させる。ビアホール６８の底部に埋め込まれた非感光性樹脂７０は、層間絶縁膜６２に配線溝を形成する際のエッチングの際にビアホール６８の底部を保護するためのものである。
次いで、層間絶縁膜６２上に、フォトリソグラフィにより、層間絶縁膜６２に埋め込まれる配線層の形成領域を露出する開口部７４を有するフォトレジスト膜７２を形成する（図１２（ａ），（ｂ））。
次いで、フォトレジスト膜７２をマスクとして、窒化シリコン膜５８をストッパとして、開口部７４内の酸化シリコン膜６０を異方性エッチングし、配線溝７６を窒化シリコン膜５８上まで開口する（図１３（ａ），（ｂ））。
次いで、例えばアッシングにより、フォトレジスト膜７２及び非感光性樹脂７０を除去する（図１４（ａ），（ｂ））。
次いで、酸化シリコン膜６０，５６をマスクとして、窒化シリコン膜５８，５４を異方性エッチングし、配線溝７６を酸化シリコン膜５６上まで開口するとともに、ビアホール６８を配線層５２上まで開口する（図１５（ａ），（ｂ））。
次いで、全面に、例えばスパッタ法により、Ｃｕ配線の拡散防止膜として機能する膜、例えば膜厚３０ｎｍのタンタル（Ｔａ）のバリアメタル７８と、電解めっきにより銅膜を形成するためのシードとなる膜、例えば膜厚８０ｎｍの銅のシード膜（図示せず）を形成する。
次いで、電解めっきにより、バリアメタル７８上に、例えば膜厚１．２μｍの銅（Ｃｕ）膜８０を形成する（図１６（ａ），（ｂ））。
次いで、例えばＣＭＰ法により、層間絶縁膜６２上の銅膜８０及びバリアメタル７８を除去する。こうして、先ビア方式のデュアルダマシンプロセスにより、ビアホール６８に埋め込まれたビア部と配線溝７６内に埋め込まれた配線部とを有し、ビアホール６８を介して配線層５２に接続されたＣｕ／Ｔａ構造の配線層８２を形成する（図１７（ａ），（ｂ））。
次いで、配線層８２が埋め込まれた層間絶縁膜６２上に、図９及び図１０の工程と同様にして、窒化シリコン膜８４、酸化シリコン膜８６、窒化シリコン膜８８、酸化シリコン膜９０を順次形成する。これにより、層間絶縁膜６２上に、ＳｉＯ２／ＳｉＮ／ＳｉＯ２／ＳｉＮ構造の層間絶縁膜９２を形成する。
次いで、図１０乃至図１７の工程と同様にして、層間絶縁膜９２に形成されたビアホール９４及び配線溝９６内に埋め込まれ、ビアホール９４を介して配線層８２に接続されたＣｕ／Ｔａ構造の配線層９８を形成する（図１８（ａ），（ｂ））。
次いで、配線層９８が埋め込まれた層間絶縁膜９２上に、例えばＣＶＤ法により、例えば膜厚７０ｎｍの窒化シリコン膜１００を形成する。窒化シリコン膜１００は、配線層９８の配線材料の拡散防止膜として、また、次層の層間絶縁膜に開口部を形成する際のエッチングストッパ膜として、機能する。
次いで、窒化シリコン膜１００上に、例えばＣＶＤ法により、例えば膜厚９００ｎｍの酸化シリコン膜１０２と、例えば膜厚７０ｎｍの窒化シリコン膜１０４と、例えば膜厚６００ｎｍの酸化シリコン膜１０６とを堆積する。これにより、層間絶縁膜９２上に、ＳｉＯ２／ＳｉＮ／ＳｉＯ２／ＳｉＮ構造の層間絶縁膜１０８を形成する。
次いで、図１０乃至図１７の工程と同様にして、層間絶縁膜１０８に形成されたビアホール１１０及び配線溝１１２内に埋め込まれ、ビアホール１１０を介して配線層９８に接続されたＣｕ／Ｔａ構造の配線層１１４を形成する（図１９）。
次いで、配線層１１４が埋め込まれた層間絶縁膜１０８上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍの窒化シリコン膜１１６と、例えば膜厚９００ｎｍの酸化シリコン膜１１８とを堆積する。これにより、層間絶縁膜１０８上に、ＳｉＯ２／ＳｉＮ構造の層間絶縁膜１２０を形成する。
次いで、層間絶縁膜１２０上に、フォトリソグラフィにより、配線層１１４に達するビアホールの形成領域に開口部１２４を有するフォトレジスト膜１２２を形成する（図２０）。
次いで、フォトレジスト膜１２２をマスクとして開口部１２４内の酸化シリコン膜１１８を異方性エッチングし、ビアホール１２６を窒化シリコン膜１１６上まで開口する。
次いで、例えばアッシングにより、フォトレジスト膜１２２を除去する。
次いで、酸化シリコン膜１１８をマスクとして窒化シリコン膜１１６を異方性エッチングし、層間絶縁膜１２０に、配線層１１４に達するビアホール１２６を形成する（図２１）。
次いで、全面に、例えばスパッタ法により、例えば膜厚１５０ｎｍの窒化チタンのバリアメタル１２８を堆積し、例えばＣＶＤ法により、タングステン膜１３０を堆積する（図２２）。
次いで、例えばＣＭＰ法により、層間絶縁膜１２０上のタングステン膜１３０及びバリアメタル１２８を除去し、ビアホール１２６内に埋め込まれたＷ／ＴｉＮ構造のコンタクトプラグ１３２を形成する（図２３）。
次いで、コンタクトプラグ１３２が埋め込まれた層間絶縁膜１２０上に、例えばスパッタ法により、ＴｉＮ膜１３４、ＡｌＣｕ膜１３６及びＴｉＮ膜１３８を順次堆積する。
次いで、ＴｉＮ膜１３８上に、フォトリソグラフィにより、コンタクトプラグ１３２に接続される配線のパターンを有するフォトレジスト膜１４０を形成する（図２４）。
次いで、フォトレジスト膜１４０をマスクとして、ＴｉＮ膜１３８、ＡｌＣｕ膜１３６及びＴｉＮ膜１３４膜を異方性エッチングし、ＴｉＮ／ＡｌＣｕ／ＴｉＮ構造の配線層１４２を形成する。
次いで、例えばアッシングにより、フォトレジスト膜１４０を除去する（図２５）。
次いで、配線層１４２が形成された層間絶縁膜１２０上に、例えばＣＶＤ法により、酸化シリコン膜１４４と、窒化シリコン膜１４６とを形成する。これにより、層間絶縁膜１２０上に、ＳｉＮ／ＳｉＯ２構造のカバー膜１４８を形成する（図２６）。
次いで、フォトリソグラフィ及びドライエッチングにより、カバー膜１４８に、配線層１４２を露出するパッド開口部１５０を形成する（図２７）。
こうして、本実施形態による半導体装置を完成する。
次に、本実施形態による半導体装置を製造するためのレチクルの作成手順について図２８を用いて説明する。
まず、設計回路上の所望の容量を決定する（ステップＳ１１）。
次いで、設計回路上の精度（±何％の精度が必要か）を調整する（ステップＳ１２）。
次いで、電極パターンに対するビアホールのずれ量を設定し、電極パターンに対してビアホールの位置をずらしたレイアウトを生成する。この際、配線容量素子部のビアホールを電極パターンに対して選択的にずらし、通常回路部のビアホールは配線パターンに対して意図的にずらすことはしない。そして、電極パターンの対向長さや面積等を設定し、容量絶対値の調整を行う（ステップＳ１３）。
次いで、ステップＳ１３により生成したデータを用いて、論理／物理／動作タイミングを検証する（ステップＳ１４〜Ｓ１５）。
検証結果がＯＫであれば、データを入稿する（ステップＳ１６）。また、検証結果がＮＧであれば、ステップＳ１２に戻り、データを再生成する。
こうして、設計回路上の所望の容量を実現するための電極パターンに対するビアホールのずれ量、電極パターンの対向長さ、面積等を設定する。
次いで、入稿されたデータに基づき、レチクル描画データを生成する（ステップＳ１７）。この際、ライン層及びビア層は、別々に生成する。
次いで、ステップＳ１７により生成されたレチクル描画データに基づき、レチクルを作製する（ステップＳ１８）。この際、ライン層及びビア層は、別々に生成する。
次いで、このように作製したレチクルを用い、図４乃至図２７に示す上述のウェーハプロセスを経て（ステップＳ１９）、本実施形態による半導体装置を完成する（ステップＳ２０）。
このように、本実施形態によれば、上下の電極パターン間を接続するビアホールを、電極パターンの中心からずらして配置するので、電極パターン及びビアホールを設計基準で定められる最小加工寸法で形成した場合にも、容量素子の容量値を増加することができる。
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図２９乃至図４１を用いて説明する。図１乃至図２８に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図２９は、本実施形態による半導体装置の構造を示す平面図である。図３０は、本実施形態による半導体装置の構造を示す概略断面図である。図３１は、フォトリソグラフィの際の電極パターンに対するビアホールの位置合わせずれを説明する平面図である。図３２は、電極パターンに対するビアホールの位置合わせずれが生じたときの状態を示す平面図及び概略断面図である。図３３は、電極パターンに対するビアホールの位置合わせずれ量と配線容量素子の容量との関係をシミュレーションにより求めた結果を示すグラフである。図３４乃至図４１は、本実施形態の変形例による半導体装置の構造を示す平面図である。
まず、本実施形態による半導体装置の構造について図２９を用いて説明する。
本実施形態による半導体装置は、ビアホール６８，９４のレイアウトが異なるほかは、図１に示す第１実施形態による半導体装置と同様である。
各配線層５２，８２，９８の電極パターンは、例えば図３（ａ）に示すように、平面的に重なるように配置されている（図３（ａ）参照）。また、例えば図３（ｂ）に示すように、配線層５２と配線層８２とはビアホール６８を介して電気的に接続され、配線層８２と配線層９８とはビアホール９４を介して電気的に接続されている。
ここで、本実施形態による半導体装置では、配線層５２と配線層８２とを接続するビアホール６８、配線層８２と配線層９８とを接続するビアホール９４が、櫛歯型の電極パターン１５２，１５４の中心に対してずらして配置されている。ビアホール９４をずらす方向は、電極パターン１５２，１５４の延在方向と交差する２方向である。電極パターン１５２，１５４の櫛歯部が、例えば図２９に示すようにＹ方向に延在して形成されているとすると、ビアホール６８，９４の中心は、本来配置されるであろう電極パターン１５２，１５４の中心に対して＋Ｘ方向又は−Ｘ方向にずらして配置されている。
例えば図３０に示すように、ビアホール６８，９４は、Ａ−Ａ′線断面では配線５２，８２，９８に対して−Ｘ方向にずらして配置されており、Ｂ−Ｂ′線断面では配線５２，８２，９８に対して＋Ｘ方向にずらして配置されている。
他方、通常の回路部では、例えば図３（ａ）に示すように、ビアホール６８，９４は、一般的な電極パターンのレイアウトと同様に、配線層５２，８２，９８の電極パターンの中心に位置するように配置されている。
本実施形態による半導体装置においてビアホール６８，９４を電極パターン１５２，１５４の中心に対してずらして配置しているのは、第１実施形態の場合と同様、容量配線素子の単位面積当たりの容量値を増加するためである。＋Ｘ方向及び−Ｘ方向の２方向にずらしてビアホール６８，９４を配置した場合にも、容量配線素子の単位面積当たりの容量値を増加する効果は、第１実施形態の場合と同様である。
これに加え、本実施形態による半導体装置では、電極パターンの延在方向（Ｙ方向）に対して交差する２方向（＋Ｘ方向及び−Ｘ方向）にずらしてビアホール６８，９４を配置している。＋Ｘ方向及び−Ｘ方向の２方向にずらしてビアホール６８，９４を配置することにより、配線容量素子の容量ばらつきを抑制することができる。
ビアホール６８，９４を＋Ｘ方向及び−Ｘ方向の２方向にずらして配置した場合において、ビアホール６８，９４を形成する際のフォトリソグラフィ工程において、Ｘ軸方向に沿った位置合わせずれが生じた場合を仮定する。
フォトリソグラフィの際のビアホールの位置合わせずれとは、例えば図３１に示すような状態である。図３１（ａ）は、マスクレイアウト上において電極パターンに対してビアホールを＋Ｘ方向又は−Ｘ方向の１方向（図では＋Ｘ方向）にずらして配置した場合（▲印）である。図３１（ｂ）は、マスクレイアウト上において電極パターンに対してビアホールを＋Ｘ方向及び−Ｘ方向の２方向にずらして配置した場合（◆印）である。図中、点線は、フォトリソグラフィによる位置合わせずれがない場合のビアホール６８，９４の位置を示しており、実線は、＋Ｘ方向に位置合わせずれが生じた場合のビアホール６８，９４の位置を示している。
図３２は、ビアホール６８，９４のうち、ビアホール６８が＋Ｘ方向に位置合わせずれを生じたときの状態を示す平面図及び概略断面図である。
Ｘ軸方向に沿って＋Ｘ方向の位置合わせずれが生じた場合、＋Ｘ方向にずらして配置したビアホール６８は、隣接する電極パターンに更に近づいて形成されることになる。この結果、ビアホール６８が形成された領域の電極パターンの線幅は太くなり、隣接する電極パターンとの距離は狭くなる（図３２（ｂ）のＢ−Ｂ′線断面図を参照）。すなわち、＋Ｘ方向にずらして配置したビアホール６８と隣接する電極パターンとの間の容量は、増加することになる。
他方、−Ｘ方向にずらして配置したビアホール６８は、隣接する電極パターンからより離れて形成されることになる。この結果、ビアホール６８が形成された領域の電極パターンの線幅は細くなり、隣接する電極パターンとの間の間隔は広くなる（図３２（ｂ）のＡ−Ａ′線断面図を参照）。すなわち、−Ｘ方向にずらして配置したビアホール６８と隣接する電極パターンとの間の容量は、減少することになる。その結果、容量増加の効果と容量減少の効果とが打ち消し合い、全体として見たときの容量値の変動を小さくすることができる。
この逆に、Ｘ軸方向に沿って−Ｘ方向の位置合わせずれが生じた場合には、＋Ｘ方向にずらして配置したビアホール６８は、隣接する電極パターンからより離れて形成されることになる。すなわち、＋Ｘ方向にずらして配置したビアホール６８と隣接する電極パターンとの間の容量は、減少することになる。また、−Ｘ方向にずらして配置したビアホール６８は、隣接する電極パターンに更に近づいて形成されることになる。すなわち、−Ｘ方向にずらして配置したビアホール６８と隣接する電極パターンとの間の容量は、増加することになる。その結果、容量増加の効果と容量減少の効果とが打ち消し合い、全体として見たときの容量値の変動を小さくすることができる。
図３３は、ビアホール６８，９４の電極パターンに対する位置合わせずれ量と配線容量素子の容量値との関係をシミュレーションにより求めた結果を示すグラフである。横軸は、フォトリソグラフィの際の電極パターンに対するビアホール６８，９４の位置合わせずれ量（via offset）を表している。縦軸は、一の電極パターンの両側に形成される配線容量素子の容量値の合計を表している。
図中、■印は、マスクレイアウト上における電極パターンに対するビアホールのずれ量が０の場合である（参考例）。▲印は、マスクレイアウト上において電極パターンに対してビアホールをずらして配置した場合（第１実施形態）である。◆印は、マスクレイアウト上において電極パターンに対してビアホールを＋Ｘ方向及び−Ｘ方向の２方向にずらして配置した場合（本実施形態）である。
図３３のシミュレーションにあたり、電極パターンのラインアンドスペース（Ｌ／Ｓ）は０．２０μｍ／０．２０μｍ、ビアホール幅は０．２０μｍとした。また、マスクレイアウト上において電極パターンに対してビアホールをずらして配置したサンプル（▲印及び◆印）では、マスクレイアウト上における電極パターンに対するビアホールのずれ量を２０ｎｍとした。
図３３に示すように、フォトリソグラフィによる位置合わせずれがない場合、電極パターンに対してビアホールをずらして配置した試料（▲印及び◆印）では、電極パターンに対してビアホールをずらさずに配置した試料（■印）と比較して、容量値を増加すること判った。
また、位置合わせずれに伴う容量値の変化を見ると、電極パターンに対してビアホールをずらさずに配置した試料（■印）及び電極パターンに対してビアホールを１方向にずらして配置した試料（▲印）は、位置合わせずれ量の変化に伴う容量値の変化が大きかった。これに対し、電極パターンに対してビアホールを２方向にずらして配置した試料（◆印）では、位置合わせずれ量の変化に伴う容量値の変化を極めて小さくできることが判った。
なお、図２９及び図３０に示す半導体装置の例では、Ｙ方向に隣接するビアホール６８，９４を交互に＋Ｘ方向、−Ｘ方向にずらして配置したが、必ずしも１つずつ交互にずらす必要はない。
例えば、図３４に示すように、Ｙ方向に隣接するビアホール６８，９４を、２つずつ交互に＋Ｘ方向、−Ｘ方向にずらして配置するようにしてもよい。或いは、図３５に示すように、Ｙ方向に隣接するビアホール６８，９４を、３つずつ交互に＋Ｘ方向、−Ｘ方向にずらして配置するようにしてもよい。４つ以上のビアホール６８，９４を交互に＋Ｘ方向、−Ｘ方向にずらして配置するようにしてもよい。
また、必ずしも、同じ場所に位置するビアホール６８，９４を同じ方向にずらす必要はなく、例えば図３６及び図３７に示すように、同じ場所に位置するビアホール６８，９４を異なる方向にずらすように配置してもよい。Ｙ方向に隣接するビアホール６８，９４を１つずつ交互にずらして配置した場合にも、図３６及び図３７と同様に配置することができる。
また、必ずしも、ビアホール６８，９４のＹ方向の位置を同じにする必要はなく、例えば図３８乃至図４１に示すように、ビアホール６８のＹ方向の位置とビアホール９４のＹ方向の位置とが異なるように配置してもよい。図３８及び図３９は、Ｙ方向のビアホール６８，９４の配置周期に対して１／４周期ずらして配置した例である。図４０及び図４１は、Ｙ方向のビアホール６８，９４の配置周期に対して１／２周期ずらして配置した例である。Ｙ方向に隣接するビアホール６８，９４を１つずつ交互にずらして配置した場合にも、図３８乃至図４１と同様に配置することができる。
本実施形態による半導体装置の製造方法は、ビアホール６８，９４の平面レイアウトが異なるほかは、図４乃至図２７に示す第１実施形態による半導体装置の製造方法と同様である。
このように、本実施形態によれば、上下の電極パターン間を接続するビアホールを、電極パターンの中心からずらして配置するので、電極パターン及びビアホールを設計基準で定められる最小加工寸法で形成した場合にも、容量素子の容量値を増加することができる。また、ビアホールをずらす方向を、電極パターンの延在方向と交差する２方向に分けることにより、フォトリソグラフィの位置合わせずれに対する容量ばらつきを大幅に低減することができる。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、４本の電極パターンを有する配線層５２，８２，９８を、３層積み重ねて容量素子を形成したが、電極パターンの本数や配線層を積み重ねる層数は、これらに限定されるものではない。電極パターンの本数や配線層を積み重ねる層数は、容量素子に必要とされる容量値等に応じて、適宜設定することができる。
また、上記実施形態では、酸化シリコン膜と窒化シリコン膜との積層膜により層間絶縁膜を形成する場合を例示したが、層間絶縁膜の形成材料は、これに限定されるものではなく、種々の層間絶縁膜構造を適用することができる。
また、上記実施形態では、電極パターンに対してビアホールのパターンをずらして配置するとして説明したが、ビアホールのパターンに対して電極パターンをずらして配置するようにしてもよい。結果的に、電極パターンとビアホールのパターンとの相対的な位置関係がずれていればよく、電極パターンをずらしてもよいし、ビアホールのパターンをずらしてもよいし、双方をずらしてもよい。
また、上記実施形態では、先ビア方式のデュアルダマシンプロセスにより配線のビア部及び配線部を形成する場合を示したが、先ビア方式のデュアルダマシンプロセスの代わりに、先トレンチ方式のデュアルダマシンプロセスを適用することもできる。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１） 第１の方向に延在する複数の電極パターンをそれぞれ有し、積み重ねるように配置された複数の配線層と、
複数の前記配線層の間にそれぞれ設けられ、隣接する前記配線層の複数の前記電極パターンのそれぞれを電気的に接続する複数のビア部と、
前記複数の配線層及び前記複数のビア部の間隙に形成された絶縁膜と
を有する容量素子を有し、
前記ビア部は、電極パターンの中心に対して、前記第１の方向と交差する第２の方向にずらして配置されており、
前記電極パターンは、前記ビア部が接続された部分において線幅が太くなっており、隣接する前記電極パターンとの間の間隔が狭まっている
ことを特徴とする半導体装置。
（付記２） 第１の方向に延在する第１の電極パターン及び第２の電極パターンを有する第１の配線層と、
前記第１の電極パターン上方に形成され、前記第１の方向に延在する第３の電極パターンと、前記第２の電極パターン上方に形成され、前記第１の方向に延在する第４の電極パターンとを有する第２の配線層と、
前記第１の電極パターンと前記第３の電極パターンとの間に形成され、前記第１の電極パターンと前記第３の電極パターンとを電気的に接続する第１のビア部と、
前記第２の電極パターンと前記第４の電極パターンとの間に形成され、前記第２の電極パターンと前記第４の電極パターンとを電気的に接続する第２のビア部と、
前記第１の配線層、前記第２の配線層、前記第１のビア部及び前記第２のビア部の間隙に形成された絶縁膜と
を有する容量素子を有し、
前記第１のビア部は、前記第１の電極パターンの中心に対して、前記第１の方向と交差する第２の方向にずらして配置されており、
前記第３の電極パターンは、前記第１のビア部が接続された部分において線幅が太くなっており、前記第４の電極パターンとの間の間隔が狭まっている
ことを特徴とする半導体装置。
（付記３） 付記２記載の半導体装置において、
複数の前記第１のビア部を有し、
複数の前記第１のビア部は、前記第１の電極パターンの前記中心に対して、前記第２の方向にずらして配置されたビア部と、前記第１の電極パターンの前記中心に対して、前記第２の方向と反対方向の第３の方向にずらして配置されたビア部とを含む
ことを特徴とする半導体装置。
（付記４） 付記２又は３記載の半導体装置において、
前記第１の配線層は、第１の配線パターンを更に有し、
前記第２の配線層は、第３のビア部を介して前記第１の配線パターンに電気的に接続された第２の配線パターンを更に有し、
前記第３のビア部は、前記第１の配線パターンに対して意図的にずらすことなく配置されている
ことを特徴とする半導体装置。
（付記５） 付記２又は３記載の半導体装置において、
前記第１の配線層は、第１の配線パターンを更に有し、
前記第２の配線層は、第３のビア部を介して前記第１の配線パターンに電気的に接続された第２の配線パターンを更に有し、
前記第１の電極パターンに対する前記第１のビア部のずれ量は、前記第１の配線パターンに対する前記第３のビア部のずれ量よりも大きい
ことを特徴とする半導体装置。
（付記６） 付記２乃至５のいずれか１項に記載の半導体装置において、
前記第２の配線層、複数の前記第１のビア部及び複数の前記第２のビア部は、同一の導電層により一体形成されている
ことを特徴とする半導体装置。
（付記７） 付記１乃至６のいずれか１項に記載の半導体装置において、
前記第２のビア部は、前記第２の電極パターンの中心に対して、前記第２の方向にずらして配置されている
ことを特徴とする半導体装置。
（付記８） 付記７記載の半導体装置において、
複数の前記第２のビア部を有し、
複数の前記第２のビア部は、前記第２の電極パターンの前記中心に対して、前記第２の方向にずらして配置されたビア部と、前記第２の電極パターンの前記中心に対して、前記第２の方向と反対方向の第３の方向にずらして配置されたビア部とを含む
ことを特徴とする半導体装置。
（付記９） 付記１乃至８のいずれか１項に記載の半導体装置において、
前記第２の方向に対して平行に並ぶ前記第１のビア部及び前記第２のビア部は、前記第１の電極パターン及び前記第２の電極パターンに対して同じ方向にずらして配置されている
ことを特徴とする半導体装置。
（付記１０） 半導体基板上に、第１の方向に延在する第１の電極パターン及び第２の電極パターンを有する第１の配線層を形成する工程と、
前記第１の配線層が形成された前記半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記第１の電極パターンに達する第１のビアホールと、前記第２の電極パターンに達する第２のビアホールとを形成する工程と、
前記絶縁膜の表面側に、前記第１の電極パターン上に位置し、前記第１のビアホールに接続され、前記第１の方向に延在する第１の配線溝と、前記第２の電極パターン上に位置し、前記第２のビアホールに接続され、前記第１の方向に延在する第１の配線溝とを形成する工程と、
前記第１のビアホール内、前記第２のビアホール内、前記第１の配線溝内及び前記第２の配線溝内に導電膜を埋め込み、前記第１のビアホールを介して前記第１の電極パターンに電気的に接続された第３の電極パターンと、前記第２のビアホールを介して前記第２の電極パターンに電気的に接続された第４の電極パターンとを有する第２の配線層を形成する工程とを有し、
前記第１のビアホール及び前記第２のビアホールを形成する工程では、前記第１のビアホールを、前記第１の電極パターンの中心から前記第１の方向と交差する第２の方向にずらして配置するように前記第１のビアホールを形成し、前記第２のビアホールを、前記第２の電極パターンの中心から前記第２の方向にずらして配置するように前記第２のビアホールを形成する
ことを特徴とする半導体装置の製造方法。
（付記１１） 付記１０記載の半導体装置の製造方法において、
前記第１のビアホール及び前記第２のビアホールを形成する工程では、前記第１の電極パターンの中心に対して前記第２の方向にずらして配置された前記第１のビアホールと、前記第２の方向と反対方向の第３の方向にずらして配置された前記第１のビアホールとを含む複数の前記第１のビアホールと、前記第２の電極パターンの中心に対して前記第２の方向にずらして配置された前記第２のビアホールと、前記第３の方向にずらして配置された前記第２のビアホールとを含む複数の前記第２のビアホール形成する
ことを特徴とする半導体装置の製造方法。
（付記１２） 付記１０又は１１記載の半導体装置の製造方法において、
前記第１の電極パターン及び前記第２の電極パターンの線幅と間隔、前記第１の配線溝内及び前記第２の配線溝の幅と間隔、並びに前記第１のビアホール及び前記第２のビアホールの幅及び間隔を、設計基準で定められた最小加工寸法により形成する
ことを特徴とする半導体装置の製造方法。
（付記１３） 付記１０乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記第１のビアホール及び前記第２のビアホールを形成する工程では、前記第１の配線層に接続するためのホールパターンのうち、前記第１のビアホール及び前記第２のビアホールのパターンを選択的にずらして配置したレチクルを用意し、前記レチクルを用いたフォトリソグラフィにより、前記第１のビアホール及び前記第２のビアホールを形成する
ことを特徴とする半導体装置の製造方法。
（付記１４） 付記１３記載の半導体装置の製造方法において、
前記ホールパターンは、前記第１の電極パターン及び前記第２の電極パターンとは別の、前記第１の配線層の配線パターンに達する第３のビアホールのパターンを含み、
前記第３のビアホールは、前記配線パターンに対して意図的にずらすことなく配置されている
ことを特徴とする半導体装置の製造方法。
１０…シリコン基板
１２…素子分離膜
１４…ゲート電極
１６，１８…ソース／ドレイン領域
２０…ＭＩＳトランジスタ
２２，３６，５４，５８，８４，８８，１００，１０４，１１６，１４４…窒化シリコン膜
２４，３８，５６，６０，８６，９０，１０２，１０６，１１８，１４６…酸化シリコン膜
２６，４０，６２，９２，１０８，１２０…層間絶縁膜
２８…コンタクトホール
３０，４８，７８，１２８…バリアメタル
３２，１３０…タングステン膜
３４，１３２…コンタクトプラグ
４２，６４，７２，１２２，１４０…フォトレジスト膜
４４，６６，７４，１２４…開口部
４６，７６，９６，１１２…配線層溝
５０，８０…銅膜
５２，８２，９８，１１４，１４２…配線層
６８，９４，１１０，１２６…ビアホール
７０…非感光性樹脂
１３４，１３８…ＴｉＮ膜
１３６…ＡｌＣｕ膜
１４８…カバー膜
１５０…パッド開口部
１５２，１５４…電極パターン

Claims (10)

  1. 第１の方向に延在する複数の電極パターンをそれぞれ有し、積み重ねるように配置された複数の配線層と、
    複数の前記配線層の間にそれぞれ設けられ、隣接する前記配線層の複数の前記電極パターンのそれぞれを電気的に接続する複数のビア部と、
    前記複数の配線層及び前記複数のビア部の間隙に形成された絶縁膜と
    を有する容量素子を有し、
    前記ビア部は、電極パターンの中心に対して、前記第１の方向と交差する第２の方向にずらして配置されており、
    前記電極パターンは、前記ビア部が接続された部分において線幅が太くなっており、隣接する前記電極パターンとの間の間隔が狭まっている
    ことを特徴とする半導体装置。
  2. 第１の方向に延在する第１の電極パターン及び第２の電極パターンを有する第１の配線層と、
    前記第１の電極パターン上方に形成され、前記第１の方向に延在する第３の電極パターンと、前記第２の電極パターン上方に形成され、前記第１の方向に延在する第４の電極パターンとを有する第２の配線層と、
    前記第１の電極パターンと前記第３の電極パターンとの間に形成され、前記第１の電極パターンと前記第３の電極パターンとを電気的に接続する第１のビア部と、
    前記第２の電極パターンと前記第４の電極パターンとの間に形成され、前記第２の電極パターンと前記第４の電極パターンとを電気的に接続する第２のビア部と、
    前記第１の配線層、前記第２の配線層、前記第１のビア部及び前記第２のビア部の間隙に形成された絶縁膜と
    を有する容量素子を有し、
    前記第１のビア部は、前記第１の電極パターンの中心に対して、前記第１の方向と交差する第２の方向にずらして配置されており、
    前記第３の電極パターンは、前記第１のビア部が接続された部分において線幅が太くなっており、前記第４の電極パターンとの間の間隔が狭まっている
    ことを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    複数の前記第１のビア部を有し、
    複数の前記第１のビア部は、前記第１の電極パターンの前記中心に対して、前記第２の方向にずらして配置されたビア部と、前記第１の電極パターンの前記中心に対して、前記第２の方向と反対方向の第３の方向にずらして配置されたビア部とを含む
    ことを特徴とする半導体装置。
  4. 請求項２又は３記載の半導体装置において、
    前記第１の配線層は、第１の配線パターンを更に有し、
    前記第２の配線層は、第３のビア部を介して前記第１の配線パターンに電気的に接続された第２の配線パターンを更に有し、
    前記第３のビア部は、前記第１の配線パターンに対して意図的にずらすことなく配置されている
    ことを特徴とする半導体装置。
  5. 請求項２乃至４のいずれか１項に記載の半導体装置において、
    前記第２の配線層、複数の前記第１のビア部及び複数の前記第２のビア部は、同一の導電層により一体形成されている
    ことを特徴とする半導体装置。
  6. 半導体基板上に、第１の方向に延在する第１の電極パターン及び第２の電極パターンを有する第１の配線層を形成する工程と、
    前記第１の配線層が形成された前記半導体基板上に、絶縁膜を形成する工程と、
    前記絶縁膜に、前記第１の電極パターンに達する第１のビアホールと、前記第２の電極パターンに達する第２のビアホールとを形成する工程と、
    前記絶縁膜の表面側に、前記第１の電極パターン上に位置し、前記第１のビアホールに接続され、前記第１の方向に延在する第１の配線溝と、前記第２の電極パターン上に位置し、前記第２のビアホールに接続され、前記第１の方向に延在する第１の配線溝とを形成する工程と、
    前記第１のビアホール内、前記第２のビアホール内、前記第１の配線溝内及び前記第２の配線溝内に導電膜を埋め込み、前記第１のビアホールを介して前記第１の電極パターンに電気的に接続された第３の電極パターンと、前記第２のビアホールを介して前記第２の電極パターンに電気的に接続された第４の電極パターンとを有する第２の配線層を形成する工程とを有し、
    前記第１のビアホール及び前記第２のビアホールを形成する工程では、前記第１のビアホールを、前記第１の電極パターンの中心から前記第１の方向と交差する第２の方向にずらして配置するように前記第１のビアホールを形成し、前記第２のビアホールを、前記第２の電極パターンの中心から前記第２の方向にずらして配置するように前記第２のビアホールを形成する
    ことを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第１のビアホール及び前記第２のビアホールを形成する工程では、前記第１の電極パターンの中心に対して前記第２の方向にずらして配置された前記第１のビアホールと、前記第２の方向と反対方向の第３の方向にずらして配置された前記第１のビアホールとを含む複数の前記第１のビアホールと、前記第２の電極パターンの中心に対して前記第２の方向にずらして配置された前記第２のビアホールと、前記第３の方向にずらして配置された前記第２のビアホールとを含む複数の前記第２のビアホール形成する
    ことを特徴とする半導体装置の製造方法。
  8. 請求項６又は７記載の半導体装置の製造方法において、
    前記第１の電極パターン及び前記第２の電極パターンの線幅と間隔、前記第１の配線溝内及び前記第２の配線溝の幅と間隔、並びに前記第１のビアホール及び前記第２のビアホールの幅及び間隔を、設計基準で定められた最小加工寸法により形成する
    ことを特徴とする半導体装置の製造方法。
  9. 請求項６乃至８のいずれか１項に記載の半導体装置の製造方法において、
    前記第１のビアホール及び前記第２のビアホールを形成する工程では、前記第１の配線層に接続するためのホールパターンのうち、前記第１のビアホール及び前記第２のビアホールのパターンを選択的にずらして配置したレチクルを用意し、前記レチクルを用いたフォトリソグラフィにより、前記第１のビアホール及び前記第２のビアホールを形成する
    ことを特徴とする半導体装置の製造方法。
  10. 請求９記載の半導体装置の製造方法において、
    前記ホールパターンは、前記第１の電極パターン及び前記第２の電極パターンとは別の、前記第１の配線層の配線パターンに達する第３のビアホールのパターンを含み、
    前記第３のビアホールは、前記配線パターンに対して意図的にずらすことなく配置されている
    ことを特徴とする半導体装置の製造方法。
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