JP2008171922A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】配線間の耐圧低下を防止できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、ダマシン法により層間膜ＩＬの配線溝ＴＲおよび接続孔ＶＨに埋め込まれた配線ＷＲを有する半導体装置の製造方法であって、以下の工程を備えている。層間膜ＩＬ上に、少なくとも配線溝ＴＲおよび接続孔ＶＨの位置が開口されている第１開口パターンを有する第１マスクが形成される。接続孔ＶＨの位置において第１開口パターンとの重複部分が存在する第２開口パターンを有する第２マスクが形成される。第１および第２マスクをマスクとして層間膜ＩＬがエッチングされることにより、上記重複部分に位置する層間膜ＩＬが基板の厚み方向に少なくとも一部エッチングされる。第２マスクが除去される。第１マスクをマスクとして用いて層間膜ＩＬの一部がエッチングされ、層間膜ＩＬに接続孔ＶＨおよび配線溝ＴＲが形成される。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、ダマシン(Damascene)法により埋め込まれた配線を有する半導体装置およびその製造方法に関するものである。

半導体装置の多層配線の形成方法のひとつとして、いわゆるデュアルダマシン(Dual-Damascene)法がある。この方法によれば、層間膜に接続孔および配線溝が形成される。そしてこの接続孔および配線溝を覆うように銅などの導体膜が堆積される。次にＣＭＰ(Chemical Mechanical Polishing)法により、接続孔部および配線溝部以外の導体膜が除去される。これにより、層間膜の接続孔および配線溝に埋め込まれた配線が形成される。

デュアルダマシン法による工程として、たとえば非特許文献１では以下の工程(Via First Dual-Damascene Fabrication Process)が行なわれる。

まず基板上に、ストッパー膜(Stopper SiCN)と、層間膜(SiOC)と、キャップ膜(Capping SiO₂)とがこの順に堆積される。次に通常のフォトリソグラフィ、エッチングおよびアッシング技術により、層間膜(SiOC)に接続孔(Via-Hole)が形成される。

次に下層レジスト(Bottom Resist)層、ＳＯＧ(Spin-on-Glass)層および上層レジスト(Top Resist)層がこの順に形成される。次にフォトリソグラフィにより配線溝(Trench)のパターンが上層レジストに形成される。次にエッチングにより上層レジスト(Top Resist)層のパターンがＳＯＧ層に転写される。次にエッチングによりＳＯＧ層のパターンが下層レジスト(Bottom Resist)層に転写される。次に下層レジスト(Bottom Resist)層をマスクとして、キャップ膜(Capping SiO₂)および層間膜(SiOC)の一部がエッチングされ、トレンチ(Trench)が形成される。

次に下層レジスト(Bottom Resist)層がアッシングにより除去される。次にストッパー膜(Stopper SiCN)がエッチングにより除去される。最後に銅膜の堆積とＣＭＰとが行なわれ、埋め込まれた銅配線が得られる。
K. Higashi et al., "A Manufacturable Copper/Low-k SiOC/SiCN Process Technology for 90nm-node High Performance eDRAM", Proceeding of the IEEE 2002 International Interconnect Technology Conference, pp.15−17

上記の非特許文献１の技術では、層間膜(SiOC)を貫通する接続孔(Via-Hole)が形成された後に、配線溝(Trench)を形成するためのフォトリソグラフィが行なわれる。よって、接続孔(Via-Hole)用のフォトマスクと、配線溝(Trench)用のフォトマスクとの間で重ね合わせズレが生じた場合、接続孔(Via-Hole)の形成位置と配線溝(Trench)の形成位置とにズレが生じる。この場合、互いに隣り合う接続孔(Via-Hole)と配線溝(Trench)との距離が設計寸法よりも近づいてしまい、それぞれに埋め込まれている配線の間の電気的耐圧が低下するという問題が生じることがあった。なお、配線が微細になるほどこの問題はより顕著となる。

本発明は上記の問題に鑑みてなされたものであり、その目的は、フォトマスクの重ね合わせズレが生じても層間膜に形成された互いに隣り合う接続孔と配線溝との距離が安定であることにより、配線間の電気的耐圧の低下を防止することができる半導体装置およびその製造方法を提供することである。

本発明の一実施の形態によれば、ダマシン法により層間膜の配線溝および接続孔に埋め込まれた配線を有する半導体装置の製造方法であって、以下の工程を備えているものが提供される。

まず、基板上に層間膜が堆積される。この層間膜上に、少なくとも配線溝および接続孔の位置が開口されている第１開口パターンを有する第１マスクが形成される。この第１マスク上に、接続孔の位置において第１開口パターンとの重複部分が存在する第２開口パターンを有する第２マスクが形成される。第１および第２マスクをマスクとして層間膜がエッチングされることにより、上記重複部分に位置する層間膜が基板の厚み方向に少なくとも一部エッチングされる重複部分エッチング工程が行なわれる。第２マスクが除去される。第１マスクをマスクとして用いて層間膜の一部がエッチングされ、層間膜に接続孔および配線溝が形成される溝状エッチング工程が行なわれる。

また、基板と、以下に示される層間膜と、以下に示される配線とを備えている半導体装置が提供される。層間膜は、基板上に配置され、配線溝と接続孔とが形成されている。配線は、層間膜の配線溝および接続孔に埋め込まれている。平面パターンにおいて、接続孔の外縁の一部と配線溝の外縁の一部とが直線状に重複しており、かつ配線溝が直線状である。

この実施の形態によれば、上記第１マスクをマスクとして接続孔と配線溝とが形成される。このため、第１マスクによりマスキングされた領域には接続孔および配線溝のいずれも形成されない。これにより、接続孔と配線溝との距離を、フォトマスクの重ね合わせズレの影響を受けることなく、設計上の距離に保つことができる。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１〜図３は、本発明の実施の形態１における半導体装置の構成を概略的に示す上面図および断面図である。なお図２および図３は、図１のＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩ線の各々に沿う断面図である。図１〜図３を参照して、本実施の形態の半導体装置は、配線形成部（図２および図３のＡ−Ａ線の上側）と、半導体素子形成部（図２および図３のＡ−Ａ線の下側）とを有している。

配線形成部は、多層配線構造を有しており、上部に配線ＷＲが形成され、下部に下層配線ＬＷが形成されている。配線ＷＲは、ダマシン法により層間膜ＩＬの配線溝ＴＲおよび接続孔ＶＨに埋め込まれている。下層配線ＬＷは、絶縁層１０の厚み方向に貫通した溝に埋め込まれている。

配線溝ＴＲは、層間膜ＩＬの上面側に設けられた溝であり、一方向（図１の縦方向）に延在する複数の直線部分を有している。各直線部分は寸法Ｌの幅を有している。また、互いに隣り合う直線部分は寸法Ｓだけ隔てられている。

接続孔ＶＨは、この配線溝ＴＲの底面から層間膜ＩＬの下面にかけて設けられた貫通孔である。接続孔の幅方向（図２および図３の横方向）の最大寸法は寸法Ｌである。この接続孔ＶＨの平面パターンは、直径寸法Ｄの円が配線溝ＴＲの平面パターン（幅寸法Ｌの矩形状のパターン）に跨るように配置された場合の、この円と配線溝ＴＲの重複部分に対応するパターンである。このため、寸法Ｄと寸法Ｌとの間には、寸法Ｄ＞寸法Ｌの関係がある。接続孔ＶＨの外縁の一部と、配線溝ＴＲの外縁の一部とは、互いに重複した直線部Ｓｌ，Ｓｒを有している。

図３を参照して、接続孔ＶＨの平面パターンと、下層配線ＬＷの平面パターンとは少なくとも一部が重複しており、この重複部分において配線ＷＲと配線ＬＷとが電気的に接続されている。なお、配線ＷＲおよび下層配線ＬＷの材料は導電性が高いことが望ましく、たとえば銅である。なお、層間膜ＩＬの下面側にはストッパー膜ＳＴが形成されている。

半導体素子形成部は、主に、基板ＳＢ上に形成された半導体素子ＥＬと、基板ＳＢを覆うように形成された絶縁層１０２と、絶縁層１０２を貫通するタングステンプラグ１３０とを有している。半導体素子ＥＬと、上記の下層配線ＬＷとは、タングステンプラグ１３０により電気的に接続されている。

半導体素子ＥＬは、基板ＳＢ上に、１対のソース／ドレイン領域１１４と、ゲート絶縁層１１６と、ゲート電極層１１２とを有している。ゲート電極層１１２は、基板ＳＢ上の１対のソース／ドレイン領域１１４により挟まれた部分に、ゲート絶縁層１１６を介して形成されている。上記構成により、半導体素子ＥＬはＭＯＳ−ＦＥＴ(Metal Oxide Semiconductor-Field Effect Transistor)の機能を有している。

なお、ゲート絶縁層１１６は、底面絶縁層１１６ａおよび側面絶縁層１１６ｂから構成されている。また、ソース／ドレイン領域１１４の上面およびゲート電極層１１２の上面の各々には、ニッケルシリサイド層１１４ｅ，１１２ｅがそれぞれ形成されている。また、相互に隣り合う半導体素子ＥＬは、素子分離絶縁層１２０により隔てられている。

次に、本実施の形態の半導体装置の製造方法について説明する。
図４〜図１６は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略的な部分断面図（ａ）および上面図（ｂ）である。なお、図４（ａ）〜図１６（ａ）の部分断面図は、図２の断面図における配線形成部（図２のＡ−Ａ線より上の部分）の範囲を示しており、この範囲の下側には半導体素子形成部（図２のＡ−Ａ線より下の部分）が既に形成されている。

主に図４（ａ）、（ｂ）を参照して、半導体素子形成部（図２のＡ−Ａ線より下の部分）の上に、絶縁層１０および絶縁層１０の厚み方向に貫通した溝に埋め込まれた下層配線ＬＷが形成される。次に、この絶縁層１０および下層配線ＬＷ上に、ＳｉＣＮ膜などのストッパー膜ＳＴが形成される。このストッパー膜ＳＴ上に、ＳｉＯＣ膜などの絶縁体である層間膜ＩＬが形成される。

次に、この層間膜ＩＬ上に、ｐ−ＴＥＯＳ(Plasma-Tetra Ethyl Ortho Silicate)膜などのキャップ膜ＣＰが形成される。次に、このキャップ膜ＣＰ上に、ＴｉＮ膜などのハードマスク層Ｍ１が形成される。次に、このハードマスク層Ｍ１上に、レジストＰ１ａと、中間層Ｐ１ｂと、レジストＰ１ｃとがこの順に形成される。中間層Ｐ１ｂは、たとえばＳＯＧ層である。

主に図５（ａ）、（ｂ）を参照して、配線溝ＴＲ（図１）のパターンに対応した露光工程および現像工程により、レジストＰ１ｃに開口部が設けられる。次に、レジストＰ１ｃをマスクとしてエッチングが行なわれる。

図６（ａ）、（ｂ）を参照して、このエッチングにより、中間層Ｐ１ｂおよびレジストＰ１ａがパターニングされる。この中間層Ｐ１ｂおよびレジストＰ１ａをマスクとしてエッチングが行なわれる。なお、エッチング途中で中間層Ｐ１ｂは消失する。

主に図７（ａ）、（ｂ）を参照して、上記エッチングによりハードマスク層Ｍ１は開口部が設けられ、マスク（第１マスク）として用いられることができるようになる。この開口部の開口パターン（第１開口パターン）は配線溝ＴＲ（図１）および接続孔ＶＨ（図１）の位置が開口されている。すなわち、第１開口パターンは寸法Ｌの幅を有する複数の直線部分を有している。続いて、エッチング後に残存しているレジストＰ１ａが、アッシングにより除去される。

図８（ａ）、（ｂ）を参照して、上記アッシングにより、ハードマスク層Ｍ１の表面が露出される。

図９（ａ）、（ｂ）を参照して、キャップ膜ＣＰおよびハードマスク層Ｍ１上に、レジストＰ２ａと、中間層Ｐ２ｂと、レジストＰ２ｃとがこの順に形成される。中間層Ｐ２ｂは、たとえばＳＯＧ層である。

主に図１０（ａ）、（ｂ）を参照して、レジストＰ２ｃに、円Ｃの開口部が形成されるように露光および現像が行なわれる。円Ｃは直径寸法Ｄを有し、円Ｃと配線溝ＴＲ（図１）の平面パターンとの重複領域が接続孔ＶＨ（図１）の平面パターンと一致するように配置される。続いて、レジストＰ２ｃをマスクとしたエッチングが行なわれる。

図１１（ａ）、（ｂ）を参照して、上記エッチングにより中間層Ｐ２ｂおよびレジストＰ２ａは円Ｃの開口部が形成され、マスク（第２マスク）として用いられることができるようになる。この第２マスクの開口パターン（第２開口パターン）である円Ｃは幅寸法Ｄを有している。この寸法Ｄは、ハードマスク層Ｍ１の開口パターン（第１開口パターン）の幅寸法Ｌよりも大きい。第２マスクの開口パターン（第２開口パターン）は、ハードマスク層Ｍ１の開口パターン（第１開口パターン）に対して幅方向に跨るように位置している。ハードマスク層Ｍ１の開口パターン（第１開口パターン）の両脇には、第２マスクの開口パターン（第２開口パターン）の開口部分がマージン寸法ＭＧに渡って存在する。なお、接続孔ＶＨ（図１）の位置では第１および第２開口パターンは共に開口されている。

このパターニングされた中間層Ｐ２ｂおよびレジストＰ２ａからなる第２マスクと、既にパターニングされているハードマスク層Ｍ１（第１マスク）とをマスクＭＭとして、キャップ膜ＣＰおよび層間膜ＩＬのエッチング（重複部分エッチング工程）が行なわれる。このエッチングは、キャップ膜ＣＰおよび層間膜ＩＬのエッチング速度が、ハードマスク層Ｍ１のエッチング速度よりも速くなる条件でおこなわれる。具体的には、プロセスガスとしてＣＦ₄を含むドライエッチングによりこの工程を行なうことができる。なお、エッチング途中で中間層Ｐ２ｂは消失する。

図１２（ａ）、（ｂ）を参照して、上記エッチングにより、接続孔ＶＨに対応する平面パターンを有し、キャップ膜ＣＰを貫通して層間膜ＩＬの厚み方向の中途に至る凹部が形成される。その後、残存しているＰ２ａ（第２マスク）がアッシングにより除去される。

図１３（ａ）、（ｂ）を参照して、上記アッシングによりハードマスク層Ｍ１の表面が露出する。続いて、ハードマスク層Ｍ１（第１マスク）をマスクとしてエッチング（溝状エッチング工程）が行なわれる。

図１４（ａ）、（ｂ）を参照して、ストッパー膜ＳＴが露出するまで層間膜ＩＬがエッチングされて、配線溝ＴＲおよび接続孔ＶＨが形成される。続いて、このストッパー膜ＳＴの露出部分がエッチングにより除去される。

図１５（ａ）、（ｂ）を参照して、上記エッチングにより、接続孔ＶＨにおいて下層配線ＬＷが露出する。

主に図１６（ａ）、（ｂ）を参照して、ハードマスク層Ｍ１、接続孔ＶＨおよび配線溝ＴＲを覆うように銅膜ＭＴが形成される。続いて、キャップ膜ＣＰの下面よりも下方であって、配線溝ＴＲの底面よりも上方である面Ｐに至るまで、銅膜ＭＴ、ハードマスク層Ｍ１、キャップ膜ＣＰおよび層間膜ＩＬがＣＭＰにより除去される。以上により、本実施の形態における半導体装置が製造される。

なお、図１７は、上記第１開口パターンを形成するためのフォトマスクであるレジストＰ１ｃ（図５（ｂ））と、上記第２開口パターンを形成するためのフォトマスクであるレジストＰ２ｃ（図１０（ｂ））との重ね合わせズレが発生した場合の本発明の実施の形態１における半導体装置の上面図である。図１に示す半導体装置と比して、図１７に示す半導体装置は、重ね合わせズレの結果として接続孔ＶＨの形状が変化している。しかし、配線ＷＲの互いに隣り合う直線部分が寸法Ｓだけ隔てられている点は重ね合わせズレがない場合（図１）とある場合（図１７）とで同様である。

続いて、本実施の形態の半導体装置に対する比較例について説明する。
図１８は、比較例における半導体装置の構成を概略的に示す上面図である。図１８を参照して、本比較例の接続孔ＶＨＣの平面パターンは、直径寸法Ｌの円である。この接続孔ＶＨＣの平面パターンの外縁は、配線溝ＴＲの平面パターンの外縁に点Ｐｌ，Ｐｒで内接している。

なお、本比較例のこれ以外の構成は上述した実施の形態１の構成と同様であるため、同一の要素については同一の符号を付し、その説明を省略する。

次に、本比較例の半導体装置の製造方法について説明する。
図１９〜図３０は、比較例における半導体装置の製造方法を工程順に示す概略的な部分断面図（ａ）および上面図（ｂ）である。なお、図１９（ａ）〜図３０（ａ）の断面位置は図１８におけるＢ−Ｂ線に対応している。また、図１９（ａ）〜図３０（ａ）の部分断面図の下側には半導体素子形成部（図２のＡ−Ａ線より下の部分）が既に形成されている。

主に図１９（ａ）、（ｂ）を参照して、半導体素子形成部（図２のＡ−Ａ線より下の部分）の上に、絶縁層１０および絶縁層１０の厚み方向に貫通した溝に埋め込まれた下層配線ＬＷを形成する。次に、この絶縁層１０および下層配線ＬＷ上に、ＳｉＣＮ膜などのストッパー膜ＳＴが形成される。このストッパー膜ＳＴ上に、ＳｉＯＣ膜などの絶縁体である層間膜ＩＬが形成される。

次に、この層間膜ＩＬ上に、ｐ−ＴＥＯＳ膜などのキャップ膜ＣＰが形成される。次に、このキャップ膜ＣＰ上に、レジストＰＶａと、中間層ＰＶｂと、レジストＰＶｃとがこの順に形成される。中間層ＰＶｂは、たとえばＳＯＧ層である。

主に図２０（ａ）、（ｂ）を参照して、接続孔ＶＨＣ（図１８）のパターンに対応した露光工程および現像工程により、レジストＰＶｃに開口部が設けられる。次に、レジストＰＶｃをマスクとしてエッチングが行なわれる。

図２１（ａ）、（ｂ）を参照して、このエッチングにより、中間層ＰＶｂおよびレジストＰＶａがパターニングされる。この中間層ＰＶｂおよびレジストＰＶａをマスクとしてエッチングが行なわれる。なお、エッチング途中で中間層ＰＶｂは消失する。

主に図２２（ａ）、（ｂ）を参照して、ストッパー膜ＳＴ上面が露出されるまで上記エッチングが行なわれ、層間膜ＩＬを貫通する接続孔ＶＨＣが形成される。続いて、エッチング後に残存したレジストＰＶａが、アッシングにより除去される。

図２３（ａ）、（ｂ）を参照して、上記アッシングにより、キャップ膜ＣＰの表面が露出される。

図２４（ａ）、（ｂ）を参照して、ストッパー膜ＳＴおよびキャップ膜ＣＰ上に、レジストＰＴａと、中間層ＰＴｂと、レジストＰＴｃとがこの順に形成される。中間層ＰＴｂは、たとえばＳＯＧ層である。

図２５（ａ）、（ｂ）を参照して、レジストＰＴｃに、配線溝ＴＲの平面パターンに対応した露光および現像が行なわれる。続いて、レジストＰＴｃをマスクとしたエッチングが行なわれる。

主に図２６（ａ）、（ｂ）を参照して、上記エッチングにより、中間層ＰＴｂおよびレジストＰＴａに配線溝ＴＲの平面パターンが形成される。続いて、中間層ＰＴｂおよびレジストＰＴａをマスクとして、キャップ膜ＣＰおよび層間膜ＩＬのエッチングが行なわれる。なお、図２５（ａ）に示すように接続孔ＶＨＣの内部にはレジストＰＴａが厚く形成されていたため、図２６（ａ）、（ｂ）に示すように接続孔ＶＨＣの底部にはレジストＰＴａが一部残存している。

図２７（ａ）、（ｂ）を参照して、上記エッチングにより、配線溝ＴＲが形成される。その後、残存しているＰＴａがアッシングにより除去される。

図２８（ａ）、（ｂ）を参照して、上記アッシングによりキャップ膜ＣＰの表面が露出する。続いて、ストッパー膜ＳＴの露出部分がエッチングにより除去される。

図２９（ａ）、（ｂ）を参照して、上記エッチングにより接続孔ＶＨＣにおいて下層配線ＬＷが露出する。

主に図３０（ａ）、（ｂ）を参照して、キャップ膜ＣＰ、接続孔ＶＨＣおよび配線溝ＴＲを覆うように銅膜ＭＴが形成される。続いて、キャップ膜ＣＰの下面よりも下方であって、配線溝ＴＲの底面よりも上方である面Ｐに至るまで、銅膜ＭＴ、キャップ膜ＣＰ、層間膜ＩＬがＣＭＰにより除去される。以上により、本比較例における半導体装置が製造される。

なお、図３１（ａ）、（ｂ）は、接続孔ＶＨＣを形成するためのフォトマスクであるレジストＰＶｃ（図２０）と、配線溝ＴＲを形成するためのフォトマスクであるレジストＰＴｃ（図２５）との重ね合わせズレが幅方向（図中横方向）に寸法Ｄだけ発生した場合の、本比較例における半導体装置の上面図（ａ）および断面図（ｂ）である。重ね合わせズレの影響により、設計上は直線部である配線ＷＲの平面パターンの外縁の一部が曲線部ＣＶ（図３１（ａ））になっている。この結果、互いに隣り合う配線ＷＲの最短距離が設計上の寸法Ｓよりも短くなり、寸法ＳＣ＝寸法Ｓ−寸法Ｄになっている。なお、この曲線部ＣＶと共に接続孔ＶＨＣの平面パターンを挟む位置において、配線溝ＴＲの底面が貫通されずに残存している。

本実施の形態の半導体装置の製造方法によれば、接続孔ＶＨの形成領域が決定される重複部分エッチング工程（図１１（ａ）、（ｂ）および図１２（ａ）、（ｂ））のマスクＭＭの一部として、配線溝ＴＲのパターニング（図１３（ａ）、（ｂ）および図１４（ａ）、（ｂ））に用いられるマスクであるハードマスク層Ｍ１が用いられる。よって、ハードマスク層Ｍ１により接続孔ＶＨが形成され得る領域を制限することができる。配線溝ＴＲのパターニング（図１３（ａ）、（ｂ）および図１４（ａ）、（ｂ））はハードマスク層Ｍ１を用いて行なわれるので、上記制限を受ける領域と配線溝ＴＲの形成される領域との相対的な位置関係は重ね合わせズレの影響を受けない。このため、図１７に示すように、重ね合わせズレが生じても互いに隣り合う接続孔ＶＨと配線溝ＴＲとの距離を寸法Ｓに維持することができる。よって、接続孔ＶＨと配線溝ＴＲとのそれぞれに埋め込まれた配線ＷＲ間の絶縁性を確保する層間膜ＩＬの幅も寸法Ｓに維持される。よって、半導体装置の配線ＷＲ間の電気的耐圧の製造ばらつきの発生を防止することができる。

また、図１１（ａ）、（ｂ）に示すように、中間層Ｐ２ｂおよびレジストＰ２ａからなる第２マスクの開口パターン（第２開口パターン）の幅方向（図中横方向）の最大寸法は寸法Ｄである。この寸法Ｄは、ハードマスク層Ｍ１の開口パターン（第１開口パターン）の幅方向（図中横方向）の寸法Ｌよりも大きい。よって、第２開口パターンの円Ｃを、第１開口パターンの直線部の両脇にマージン寸法ＭＧがともなうように跨らせて形成することができる。このため、第１開口パターンと第２開口パターンとの間の重ね合わせズレがマージン寸法ＭＧの範囲内であれば、マスクＭＭの開口部の幅は寸法Ｌに維持される。よって、重ね合わせズレにより接続孔ＶＨの幅寸法が低下することが抑制される。これにより、接続孔ＶＨの幅寸法が過度に小さくなって、接続孔ＶＨにおける電気的接続が不十分になることを防ぐことができる。

また、図１１（ａ）、（ｂ）から図１２（ａ）、（ｂ）にかけておこなわれるエッチングは、キャップ膜ＣＰおよび層間膜ＩＬのエッチング速度が、ハードマスク層Ｍ１のエッチング速度よりも速くなる条件でおこなわれる。これにより、エッチング中のハードマスク層Ｍ１の消耗を抑制することができる。よって、より薄いハードマスク層Ｍ１により半導体装置の製造を行なうことができる。

本実施の形態の半導体装置によれば、図１に示すように、平面パターンにおいて、配線溝ＴＲは直線状に形成されており、かつ接続孔ＶＨの外縁の一部と配線溝ＴＲの外縁の一部とが互いに重複した直線部Ｓｌ，Ｓｒを有している。このため、接続孔ＶＨと、近傍の配線ＷＲとの最短距離が寸法Ｓに保たれる。このため、接続孔ＶＨと近傍の配線溝ＴＲとのそれぞれに埋め込まれた配線ＷＲ間の電気的耐圧が低下することを抑制することができる。

また、接続孔ＶＨの幅寸法が配線ＷＲの直線部分の幅寸法Ｌと同一となる。このため、接続孔ＶＨの幅がＬ未満の場合よりも、接続孔ＶＨ部分を幅広に形成することができる。よって接続孔ＶＨ部分の電気的抵抗を低減することができる。

なお、本実施の形態に対する比較例の半導体装置においては、レジストＰＶｃ（図２０（ｂ））と、レジストＰＴｃ（図２５（ｂ））との重ね合わせズレが生じると、図３１（ａ）に示すように、互いに隣り合う配線ＷＲ，ＷＲ間の最短距離が近くなる。すなわち、重ね合わせズレが配線溝ＴＲの幅方向（図３１（ａ）の横方向）に寸法Ｄだけ生じると、配線ＷＲ，ＷＲ間の最短距離が、寸法ＳＣ＝寸法Ｓ−寸法Ｄとなる。このため、製造時に重ね合わせズレが生じると、半導体装置の配線ＷＲ，ＷＲ間の最短距離が近づき、配線ＷＲの接続孔ＶＨＣに埋め込まれている部分と、その近傍の部分との間の電気的耐圧が低下する。

（実施の形態２）
本実施の形態の半導体装置は上述した実施の形態１の構成（図１〜図３）と同一であるが、その製造方法が相違する。

図３２〜図４４は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略的な部分断面図（ａ）および上面図（ｂ）である。図３２（ａ）〜図４４（ａ）に示す部分断面図は、図２に示すの断面図における配線形成部（図２のＡ−Ａ線より上の部分）の範囲を示しており、この範囲の下側には半導体素子形成部（図２のＡ−Ａ線より下の部分）が既に形成されている。

主に図３２（ａ）、（ｂ）を参照して、半導体素子形成部（図２のＡ−Ａ線より下の部分）の上に、絶縁層１０および絶縁層１０の厚み方向に貫通した溝に埋め込まれた下層配線ＬＷが形成される。次に、この絶縁層１０および下層配線ＬＷ上に、ＳｉＣＮ膜などのストッパー膜ＳＴが形成される。

このストッパー膜ＳＴ上に、ＳｉＯＣ膜などの絶縁性を有する下層膜ＤＥと、ｐ−ＴＥＯＳ膜などの無機膜である上層膜Ｍ３とが、この順に形成される。これにより、ストッパー膜ＳＴ上に、下層膜ＤＥおよび上層膜Ｍ３を有する層間膜ＩＬが形成される。

次に、この上層膜Ｍ３上に、ＴｉＮ膜などのハードマスク層Ｍ１が形成される。次に、このハードマスク層Ｍ１上に、レジストＰ１ａと、中間層Ｐ１ｂと、レジストＰ１ｃとがこの順に形成される。中間層Ｐ１ｂは、たとえばＳＯＧ層である。

主に図３３（ａ）、（ｂ）を参照して、配線溝ＴＲ（図１）のパターンに対応した露光工程および現像工程により、レジストＰ１ｃに開口部が設けられる。次に、レジストＰ１ｃをマスクとしてエッチングが行なわれる。

図３４（ａ）、（ｂ）を参照して、このエッチングにより、中間層Ｐ１ｂおよびレジストＰ１ａがパターニングされる。この中間層Ｐ１ｂおよびレジストＰ１ａをマスクとしてエッチングが行なわれる。なお、エッチング途中で中間層Ｐ１ｂは消失する。

主に図３５（ａ）、（ｂ）を参照して、上記エッチングによりハードマスク層Ｍ１は開口部が設けられ、マスク（第１マスク）として用いられることができるようになる。この開口部の開口パターン（第１開口パターン）は配線溝ＴＲ（図１）および接続孔ＶＨ（図１）の位置が開口されている。すなわち、第１開口パターンは寸法Ｌの幅を有する複数の直線部分を有している。続いて、エッチング後に残存しているレジストＰ１ａが、アッシングにより除去される。

図３６（ａ）、（ｂ）を参照して、上記アッシングにより、ハードマスク層Ｍ１の表面が露出される。

図３７（ａ）、（ｂ）を参照して、上層膜Ｍ３およびハードマスク層Ｍ１上に、レジストＰ２ａと、中間層Ｐ２ｂと、レジストＰ２ｃとがこの順に形成される。中間層Ｐ２ｂは、たとえばＳＯＧ層である。

主に図３８（ａ）、（ｂ）を参照して、レジストＰ２ｃに、円Ｃの開口部が形成されるように露光および現像が行なわれる。円Ｃは直径寸法Ｄを有し、円Ｃと配線溝ＴＲ（図１）の平面パターンとの重複領域が接続孔ＶＨ（図１）の平面パターンと一致するように配置される。続いて、レジストＰ２ｃをマスクとしたエッチングが行なわれる。

図３９（ａ）、（ｂ）を参照して、上記エッチングにより中間層Ｐ２ｂおよびレジストＰ２ａは円Ｃの開口部が形成され、マスク（第２マスク）として用いることができるようになる。この第２マスクの開口パターン（第２開口パターン）である円Ｃは幅寸法Ｄを有している。この寸法Ｄは、ハードマスク層Ｍ１の開口パターン（第１開口パターン）の幅寸法Ｌよりも大きい。第２マスクの開口パターン（第２開口パターン）は、ハードマスク層Ｍ１の開口パターン（第１開口パターン）に対して幅方向に跨るように位置している。ハードマスク層Ｍ１の開口パターン（第１開口パターン）の両脇には、第２マスクの開口パターン（第２開口パターン）の開口部分がマージン寸法ＭＧに渡って存在する。なお、接続孔ＶＨ（図１）の位置では第１および第２開口パターンは共に開口されている。

このパターニングされた中間層Ｐ２ｂおよびレジストＰ２ａからなる第２マスクと、既にパターニングされているハードマスク層Ｍ１（第１マスク）とをマスクＭＭとして、上層膜Ｍ３のエッチング（重複部分エッチング）が行なわれる。このエッチングは、上層膜Ｍ３のエッチング速度が、ハードマスク層Ｍ１のエッチング速度よりも速くなる条件でおこなわれる。具体的には、プロセスガスとしてＣＦ₄を含むドライエッチングによりこの工程を行なうことができる。なお、エッチング途中で中間層Ｐ２ｂは消失する。

図４０（ａ）、（ｂ）を参照して、上記エッチングにより、接続孔ＶＨに対応する平面パターンを有し、上層膜Ｍ３を貫通する凹部が形成される。その後、残存しているＰ２ａ（第２マスク）がアッシングにより除去される。

図４１（ａ）、（ｂ）を参照して、上記アッシングによりハードマスク層Ｍ１の表面が露出する。続いて、ハードマスク層Ｍ１（第１マスク）をマスクとしてエッチング（溝状エッチング工程）が行なわれる。

図４２（ａ）、（ｂ）を参照して、ストッパー膜ＳＴが露出するまで下層膜ＤＥがエッチングされて、配線溝ＴＲおよび接続孔ＶＨが形成される。続いて、このストッパー膜ＳＴの露出部分がエッチングにより除去される。

図４３（ａ）、（ｂ）を参照して、上記エッチングにより、接続孔ＶＨにおいて下層配線ＬＷが露出する。

主に図４４（ａ）、（ｂ）を参照して、ハードマスク層Ｍ１、接続孔ＶＨおよび配線溝ＴＲを覆うように銅膜ＭＴが形成される。続いて、上層膜Ｍ３の下面よりも下方であって、配線溝ＴＲの底面よりも上方である面Ｐに至るまで、銅膜ＭＴ、ハードマスク層Ｍ１、上層膜Ｍ３および下層膜ＤＥがＣＭＰにより除去される。以上により、本実施の形態における半導体装置が製造される。

本実施の形態の半導体装置の製造方法によれば、アッシングによるレジストＰ２ａの除去（図４１（ｂ））のとき、接続孔ＶＨ（図１）が形成されることになる領域である下層膜ＤＥが露出した領域以外は、ハードマスク層Ｍ１または無機膜である上層膜Ｍ３により覆われている。このため、下層膜ＤＥがアッシングによりダメージを受けることを防止することができる。

特にＳｉＯＣ膜からなる下層膜ＤＥはアッシングダメージを受けやすい。本実施の形態の半導体装置の製造方法を用いることにより、このアッシングダメージを効果的に抑制することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、ダマシン法により埋め込まれた配線を有する半導体装置およびその製造方法に特に有利に適用され得る。

本発明の実施の形態１における半導体装置の構成を概略的に示す上面図である。 図１のＩＩ−ＩＩ線に沿う断面図である。 図１のＩＩＩ−ＩＩＩ線に沿う断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第１２工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第１３工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態１における半導体装置であって、製造時に重ね合わせズレが生じたものの構成を概略的に示す上面図である。 比較例における半導体装置の構成を概略的に示す上面図である。 比較例における半導体装置の製造方法の第１工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 比較例における半導体装置の製造方法の第２工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 比較例における半導体装置の製造方法の第３工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 比較例における半導体装置の製造方法の第４工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 比較例における半導体装置の製造方法の第５工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 比較例における半導体装置の製造方法の第６工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 比較例における半導体装置の製造方法の第７工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 比較例における半導体装置の製造方法の第８工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 比較例における半導体装置の製造方法の第９工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 比較例における半導体装置の製造方法の第１０工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 比較例における半導体装置の製造方法の第１１工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 比較例における半導体装置の製造方法の第１２工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 比較例における半導体装置であって、製造時に重ね合わせズレが生じたものの構成を概略的に示す上面図（ａ）および断面図（ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第４工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第５工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第６工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第７工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第８工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第９工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第１０工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第１１工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第１２工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。 本発明の実施の形態２における半導体装置の製造方法の第１３工程を示す概略的な部分断面図（ａ）および上面図（ｂ）である。

符号の説明

ＣＰ キャップ膜、ＤＥ 下層膜、ＩＬ 層間膜、Ｍ１ ハードマスク層、Ｍ３ 上層膜、Ｐ１ａ，Ｐ１ｃ，Ｐ２ａ，Ｐ２ｃ，ＰＴａ，ＰＴｃ，ＰＶａ，ＰＶｃ レジスト、Ｐ１ｂ，Ｐ２ｂ，ＰＴｂ，ＰＶｂ 中間層、ＳＢ 基板、ＳＴ ストッパー膜、ＴＲ 配線溝、ＶＨ 接続孔、ＷＲ 配線。

Claims (5)

1. ダマシン法により層間膜の配線溝および接続孔に埋め込まれた配線を有する半導体装置の製造方法であって、
   基板上に前記層間膜を堆積する工程と、
   少なくとも前記配線溝および前記接続孔の位置が開口されている第１開口パターンを有する第１マスクを前記層間膜上に形成する工程と、
   前記接続孔の位置において前記第１開口パターンとの重複部分が存在する第２開口パターンを有する第２マスクを前記第１マスク上に形成する工程と、
   前記第１および第２マスクをマスクとして前記層間膜にエッチングすることにより、前記重複部分に位置する前記層間膜を前記基板の厚み方向に少なくとも一部エッチングする重複部分エッチング工程と、
   前記第２マスクを除去する工程と、
   前記第１マスクをマスクとして用いて前記層間膜の一部をエッチングし、前記層間膜に前記接続孔および前記配線溝を形成する溝状エッチング工程とを備えた、半導体装置の製造方法。
2. 前記層間膜は互いに材質の異なる上層膜と下層膜とを有しており、
   前記重複部分エッチング工程において前記下層膜の表面が露出するまで前記上層膜がエッチングされ、
   前記溝状エッチング工程が、前記第１マスクをマスクとして用いて前記上層膜に前記第１開口パターンを転写すると共に前記重複部分に位置する前記下層膜を前記基板の厚み方向に少なくとも一部エッチングする工程と、前記第１マスクおよび前記転写の行なわれた前記上層膜をマスクとして前記下層膜に前記接続孔および前記配線溝を形成する工程とを有することを特徴とする、請求項１に記載の半導体装置の製造方法。
3. 前記重複部分エッチング工程において、前記層間膜のエッチング速度が前記第１マスクのエッチング速度よりも速くなる条件でエッチングが行なわれることを特徴とする、請求項１または２に記載の半導体装置の製造方法。
4. 前記第２開口パターンの幅が前記第１開口パターンの幅よりも広いことを特徴とする、請求項１〜３のいずれかに記載の半導体装置の製造方法。
5. 基板と、
   前記基板上に配置され、配線溝と接続孔とが形成された層間膜と、
   前記層間膜の前記配線溝および前記接続孔に埋め込まれた配線とを備え、
   平面パターンにおいて、前記接続孔の外縁の一部と前記配線溝の外縁の一部とが直線状に重複しており、かつ前記配線溝が直線状である、半導体装置。

Images