JP2008283212A - 半導体集積回路用インダクタ及びその製造方法 - Google Patents

Abstract

【課題】広大な断面積が得られ、抵抗値を著しく低下させることができてＱ値を向上させることができると共に、膜厚の均一性が高い半導体集積回路用インダクタ及びその製造方法を提供する。
【解決手段】ダマシン法により形成された多層配線層の最上層配線層１８上に、スパイラルインダクタ４０が形成されている。このインダクタ４０は、最上層配線２９が形成された絶縁膜１７ａ上に、この最上層配線２９に接触するようにしてバリアメタル層をパターン形成し、その後、全面に保護絶縁膜を形成した後、この保護絶縁膜におけるバリアメタル層上の部分を開口し、その上に更にバリアメタル層を全面に形成し、このバリアメタル層をメッキ電極としてＣｕ膜をメッキにより厚く形成し、このＣｕ膜を湿式エッチングすることにより、形成する。このため、膜厚が厚く、線幅が広いインダクタ４０を形成することができる。
【選択図】図１

Description

本発明は半導体集積回路内に形成されるインダクタ及びその製造方法に関する。

従来の半導体集積回路に組み込まれたインダクタは、ダマシンプロセスにより形成される多層配線の最上層の配線と同一層にパターン形成されている（参照：特許文献１）。図５は従来のインダクタを含む半導体集積回路の断面図である。基板１の表面に、ウエル２，３が形成されており、ウエル２の表面の素子分離領域４，５により区画された領域にＭＯＳトランジスタの１対の高濃度拡散層６とその内側の低濃度拡散層７が形成されている。そして、拡散層６間の基板上にゲート絶縁膜８が形成されており、このゲート絶縁膜８上にゲート電極９と、ゲート電極９の側面の側壁絶縁膜１０とが形成されている。これにより、ＬＤＤ構造のＭＯＳトランジスタが形成されている。
特開２００１−２６７３２０号公報

そして、ダマシン法により、基板１上に多層配線が形成されている。即ち、基板１上に第１層間絶縁膜１１が形成されており、この第１層間絶縁膜１１上に第１配線層１２が形成されている。この第１配線層１２は以下の工程により形成される。先ず、図６（ａ）に示すように、第１層間絶縁膜１１にコンタクトホール２１を形成した後、第１層間絶縁膜１１上に絶縁膜１１ａを形成する。その後、図６（ｂ）に示すように、絶縁膜１１ａに配線２２用の溝２２ａを、フォトリソグラフィにより絶縁膜１１ａ上にレジストパターンを形成した後、このレジストパターンをマスクとして絶縁膜１１ａをドライエッチングすることにより形成する。

そして、図６（ｃ）に示すように、配線２２用の溝２２ａの底面及び側面を含む表面にメッキ電極となる薄い金属膜３２（ＴａＮ膜等）をスパッタリング等により形成し、更に溝２２ａの底部にバリアメタル層２３を形成した後、金属膜３２を陰極としてＣｕをメッキすることにより、配線２２の溝２２ａ内にＣｕを埋め込む。この場合に、絶縁膜１１ａ上にもＣｕが堆積する。

その後、図６（ｄ）に示すように、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）研磨により、絶縁膜１１ａ上のＣｕを除去して、絶縁膜１１ａを露出させると共に、絶縁膜１１ａの表面と配線溝２２ａ内に埋め込まれたＣｕの表面とを平坦化する。これにより、第１配線層１２に埋め込み配線２２が形成される。

同様にして、ダマシン法により、絶縁膜１１ａ上に第２層間絶縁膜１３が形成され、この第２層間絶縁膜１３にコンタクトホール２４が形成されると共に、第２層間絶縁膜１３上に形成された絶縁膜１３ａに第２配線層１４の配線２５が形成される。更に、絶縁膜１３ａ上に第３層間絶縁膜１５が形成され、この第３層間絶縁膜１５にコンタクトホール２６が形成されると共に、第３層間絶縁膜１５上に形成された絶縁膜１５ａに第３配線層１６の配線２７が形成される。更に、絶縁膜１５ａ上に第４層間絶縁膜１７が形成され、この第４層間絶縁膜１７にコンタクトホール２８が形成されると共に、第４層間絶縁膜１７上に形成された絶縁膜１７ａに最上層配線層１８の最上層配線２９が形成される。この最上層配線２９においても、底面にバリアメタル層２３が形成されていると共に、最上層配線２９の上にもバリアメタル層３１が形成されている。また、保護膜１９が全面に形成されている。

而して、従来のインダクタを有する半導体集積回路用においては、最上層配線層１８の最上層配線２９を形成する際に、同時に、コイル状のインダクタ３０を形成する。つまり、最上層配線層１８において、フォトリソグラフィにより、絶縁膜１７ａに、最上層配線２９用の溝をパターニングする際に、同時に、コイル状の配線であるインダクタ３０用の溝もパターニングする。そして、メッキ電極用の薄膜をスパッタリングにより形成した後、Ｃｕ膜を電解メッキにより前記溝内に埋め込むように形成し、その後、ＣＭＰ研磨することにより、表面を平坦化する。

このようにして、従来の半導体集積回路においては、ダマシン法により形成された多層配線の最上層の配線層１８に、最上層配線２９と共にインダクタ３０が形成される。

しかしながら、従来の半導体集積回路用インダクタにおいては、ダマシン法により、最上層配線２９と同時にインダクタ３０が形成されるため、この最上層配線層１８の膜厚によりインダクタ３０の厚さが制限される。この最上層配線層１８の膜厚は製造プロセス上の制限により、厚くするには限界がある。また、図６（ｄ）に示すように、前述の如く、ダマシン法のＣＭＰ研磨工程において、配線表面の中央が削れて凹部が生じるというディッシングという現象が生じるが、このディッシングという現象は配線幅が広いほど、顕著になる。このため、インダクタ３０の配線幅にも制約がある。

このため、従来のインダクタは、その配線幅及び膜厚に制約があり、その断面積を大きくすることができない。従って、従来のインダクタは抵抗値が高く、インダクタの性能を示すＱ値を向上させにくいという問題点がある。

また、図６（ｄ）に示すように、ＣＭＰにより研磨された配線２２の表面３３は、ディッシングという現象により、凹んでおり、膜の平坦性が悪い。また、ＣＭＰの条件のバラツキにより、インダクタの膜厚の均一性が低く、特性のバラツキが生じやすい。

本発明はかかる問題点に鑑みてなされたものであって、広大な断面積が得られ、抵抗値を著しく低下させることができてＱ値を向上させることができると共に、膜厚の均一性が高い半導体集積回路用インダクタ及びその製造方法を提供することを目的とする。

本発明に係る半導体集積回路用インダクタは、
基板と、
この基板上にダマシン法により形成された配線層と、
この配線層上に配置された導電体層をパターニングすることにより形成されたインダクタと、
を有し、
前記インダクタの断面の幅が厚さ方向で変化する、
ことを特徴とする。

本発明に係る半導体集積回路用インダクタの製造方法は、
基板上にダマシン法により配線層を形成し、
この配線層上に導電体層を配置し、
該導体層をパターニングすることにより、断面の幅が厚さ方向で変化するインダクタを形成する、
ことを特徴とする。

本発明によれば、ダマシン法により形成される配線層の上に、またこの（多層）配線層における最上層配線層の上に、インダクタを設けた。このため、最上層配線層自体にインダクタを形成した場合と異なり、その配線幅及び配線膜厚は制約を受けず、任意に大きくすることができる。

以下、本発明の実施例について添付の図面を参照して具体的に説明する。図１は本発明の第１実施例を示す断面図、図２は同じくそのインダクタの部分を拡大して示す斜視図、図３（ａ）乃至（ｄ）はインダクタの形成方法を工程順に示す断面図である。図１において、図５と同一構成物には同一符号を付してその詳細な説明は省略する。

図１において、基板１上に多層配線がダマシン法により形成されており、層間絶縁膜としては最上層の第４層間絶縁膜１７にコンタクトホール２８が形成されている点までは、図５に示す従来の半導体集積回路のインダクタと同様である。そして、この第４層間絶縁膜１７上に絶縁膜１７ａを形成し、ダマシン法により、この絶縁膜１７ａに最上層の配線２９用の溝をパターニングした後、Ｃｕをメッキし、Ｃｕを前記溝内に埋め込み、その後、ＣＭＰにより平坦化することにより、配線２９を形成する。本実施例においては、この最上層配線層１８にインダクタを形成しない。

そして、最上層配線層１８上に、本実施例のスパイラルインダクタ４０が形成されている。次に、このインダクタ４０の形成方法について説明する。先ず、図３（ａ）に示すように、最上層配線２９が形成された絶縁膜１７ａ上に、この最上層配線２９に接触するようにしてバリアメタル層４１をパターン形成し、その後、全面に保護絶縁膜４２を形成する。そして、この保護絶縁膜４２におけるバリアメタル層４１上の部分を開口する。なお、バリアメタル層４１としては、例えば、厚さが２０００ÅのＴｉＮ層を形成すればよい。また、保護絶縁膜４２は例えば厚さが３０００ÅのＳｉＯＮ層である。

そして、図３（ｂ）に示すように、更にバリアメタル層４３を全面に形成し、このバリアメタル層４３をメッキ電極として、Ｃｕ膜４４を電解メッキにより形成する。そして、このＣｕ膜４４上に、バリアメタル層４５を形成する。なお、バリアメタル層４３及びバリアメタル層４５としては、例えば、夫々厚さが２０００Å及び５００ÅのＴｉＷ層を形成すれば良い。また、Ｃｕ膜４４の厚さは例えば３μｍである。

その後、図３（ｃ）に示すように、バリアメタル層４５上に、フォトリソグラフィによりインダクタの形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、バリアメタル層４５、Ｃｕ膜４４及びバリアメタル層４３を湿式エッチングすることにより、図２に示すスパイラスインダクタ４０を形成する。この場合に、インダクタ４０は、このインダクタ４０の下層の最上層配線層１８に形成された最上層配線２９に対し、コンタクト３９を介して接続される。インダクタ４０の線幅（レジスト幅）は例えば１０μｍである。従って、実質的に幅１０μｍ、厚さ３μｍの断面を有する広大な断面積を有するインダクタ４０が形成される。

なお、このＣｕ膜４４としては、例えば、従来、ダマシン法により形成された多層配線の最上層配線層１８上に、はんだボールに接続されるボンディングパッドを設ける際に形成されているＣｕ膜と同じ膜を使用してもよい。これにより、本発明のインダクタ４０は、前記Ｃｕ膜を湿式エッチングしてパターニングすることによって、ボンディングパッドの形成と同時に形成することができ、インダクタ４０をボンディングパッドと同じ層に形成することができる。

また、Ｃｕ膜の湿式エッチングは、エッチング液として、硫酸と過酸化水素との混合液である硫酸過水を使用すればよく、また、バリアメタルがＴｉＷ膜である場合は、これを過酸化水素水により湿式エッチングすることができる。

次に、図３（ｄ）に示すように、全体をポリイミド等のカバー膜４６で被覆し、半導体集積回路のインダクタが完成する。

上述の如く構成された半導体集積回路のインダクタにおいては、Ｃｕ膜４４を湿式エッチングすることにより、インダクタの形状をパターニングするので、
膜厚及び線幅については実質的に制約がなく、極めて広大な断面積を有するインダクタを形成することができる。これにより、インダクタの抵抗値を低減することができ、Ｑ値を高めることができる。また、本実施例においては、Ｃｕ膜４４を湿式エッチングにより形成するので、得られたインダクタ４０の配線側面は、図３（ｃ）に示すように、鼓型に凹む。これにより、インダクタ４０の表面積を側面が平面の場合に比して増大させることができ、高周波信号による表皮効果を低減することができる。これによっても、インダクタのＱ値が向上する。なお、このインダクタの配線の側面が凹むことは、従来のディッシングと異なり、膜の平坦性に悪影響を与えることはない。

次に、図４を参照して本発明の第２実施例について説明する。この第２実施例においては、インダクタ５０の下層の最上層配線層１８に形成される最上層配線５１の形状を、インダクタ５０と同様にスパイラル状に形成したものである。即ち、インダクタ５０の配線幅の中心をとおる円（一部切欠）と、最上層配線５１の配線幅の中心をとおる円（一部切欠）とが平面視で一致するように、インダクタ５０と最上層配線５１とが配置されている。

このように構成された半導体集積回路のインダクタにおいては、インダクタ５０と最上層配線５１とが重なり、最上層配線５１もインダクタとして機能するので、インダクタの断面積を更に増大することができる。従って、インダクタとしてのＱ値を更に増大させることができる。

なお、上記各実施例においては、インダクタ４０，５０が、ダマシン法により形成された多層配線の最上層配線に接続されているが、本発明はこれに限らず、他の配線層の配線に対し、コンタクトホールを介して、インダクタ４０，５０を接続しても良い。また、インダクタ４０，５０と、最上層配線層１８との間に、絶縁膜４２ではなく層間絶縁膜を設け、この層間絶縁膜にコンタクトホールを形成することにより、インダクタ４０，５０と、最上層配線層１８に形成した最上層配線２９又はその下層の配線とを、前記コンタクトホール等を介して接続することとしても良い。

本発明の第１実施形態に係る半導体集積回路用インダクタを示す断面図である。 同じくそのインダクタの部分を示す模式的斜視図である。 （ａ）乃至（ｄ）は同じくそのインダクタの形成工程を順に示す断面図である。 本発明の第２実施形態に係る半導体集積回路用インダクタのインダクタ部分を示す模式的斜視図である。 従来の半導体集積回路用インダクタを示す断面図である。 （ａ）乃至（ｄ）は同じくその配線（インダクタも含めて）の形成工程を順に示す断面図である。

符号の説明

１：基板
９：ゲート電極
１１，１３，１５，１７：層間絶縁膜
１２，１４，１６，１８：配線層
１１ａ、１３ａ、１５ａ、１７ａ：（配線層用）絶縁膜
２２，２５，２７，２９：配線
２１，２４，２６，２８：コンタクトホール
３０：（ダマシン法により形成された）インダクタ
４０、５０：インダクタ
４１，４３，４５：バリアメタル層
４３：絶縁膜
４４：Ｃｕ膜
４６：カバー膜

Claims (4)

1. 基板と、
   この基板上にダマシン法により形成された配線層と、
   この配線層上に配置された導電体層をパターニングすることにより形成されたインダクタと、
   を有し、
   前記インダクタの断面の幅が厚さ方向で変化する、
   ことを特徴とする半導体集積回路用インダクタ。
2. 前記導電体層はメッキにより形成されたものである、
   ことを特徴とする請求項１に記載の半導体集積回路用インダクタ。
3. 前記インダクタの外に、前記導電体層をパターニングすることにより形成されたボンディングパッドを有する、
   ことを特徴とする請求項１又は２に記載の半導体集積回路用インダクタ。
4. 基板上にダマシン法により配線層を形成し、
   この配線層上に導電体層を配置し、
   該導体層をパターニングすることにより、断面の幅が厚さ方向で変化するインダクタを形成する、
   ことを特徴とする半導体集積回路用インダクタの製造方法。

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