JP2008091835A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】Ｃｕ層とＡｌ含有層とを接続する際に生じるＣｕ−Ａｌ相互拡散による配線抵抗上昇を防止できるようにする。
【解決手段】Ｃｕ材により構成される金属層１０と、Ａｌ材により構成される金属層１４との間に、金属層１０側から金属層１４側にかけて、Ｔｉ層２０ａ、ＴｉＯｘ層２０ｂ、ＴｉＮ層２０ｃ、Ｔｉ層２０ｄの順に構成する。
【選択図】図７

Description

本発明は、アルミニウム含有層を備えた半導体装置およびその製造方法に関する。

一般に、例えばＮＡＮＤ型のフラッシュメモリ装置等の半導体装置においては、アルミニウム（Ａｌ）を含有した配線層を用いるものが主流となっている（例えば、特許文献１参照）。この特許文献１記載の製造方法によれば、例えば、シリコン基板上に絶縁膜を形成し、絶縁膜に対してコンタクトホールを形成し、コンタクトホール内および絶縁膜上にチタン（Ｔｉ）層を形成し、Ｔｉ層に酸素を導入し、Ｔｉ層の表面に窒化チタン（ＴｉＮ）層を形成し、ＴｉＮ層およびＴｉ層に加熱処理を行うことによってＴｉＮ層の下にＴｉＯ₂層を形成し、ＴｉＮ層を除去し、ＴｉＯ₂層上およびコンタクトホール内にＡｌ合金層を形成している。これにより、コンタクト抵抗の増大を抑制することができる。

しかしながら、このようなＡｌ含有層を配線層として適用した場合であっても、Ｃｕ層をＡｌ含有層と接続するときには銅（Ｃｕ）−Ａｌ相互拡散によるＡｌ含有層の抵抗上昇の懸念を生じている。
特開２００４−１１９７５４号公報

本発明は、Ｃｕ層とＡｌ含有層とを接続する際に生じるＣｕ−Ａｌ相互拡散による抵抗上昇を防止した半導体装置およびその製造方法を提供することを目的とする。

本発明の半導体装置の一態様は、銅層と、アルミニウム含有層と、前記銅層およびアルミニウム含有層間に形成された、チタン層と酸化チタン層の積層構造からなるバリアメタル層とを備えたことを特徴としている。

本発明の半導体装置の一態様は、銅層と、アルミニウム含有層と、前記銅層およびアルミニウム含有層間に形成された、タンタル層と酸化タンタル層の積層構造または、ニオブ層と酸化ニオブ層の積層構造からなるバリアメタル層とを備えたことを特徴としている。

本発明の半導体装置の製造方法の一態様は、銅層を形成する工程と、前記銅層上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記銅層上に貫通するホールを形成する工程と、前記ホール内にバリアメタル層を形成する工程であって、少なくともチタン、タンタルまたはニオブのいずれかひとつを含む基層を形成する工程と、前記基層を酸化する工程と、を含む工程と、前記バリアメタル層上にアルミニウム含有層を形成する工程とを備えたことを特徴としている。

本発明の半導体装置の製造方法の一態様は、銅層を形成する工程と、前記銅層上に層間絶縁膜を形成する工程と、前記層間絶縁膜に対し前記銅層上に貫通するホールを形成する工程と、前記ホール内に少なくともチタンを含む基層を形成する工程と、前記基層を酸化して酸化チタン層を形成する工程と、前記酸化チタン上に窒化チタンを形成する工程と、前記窒化チタン上にチタン層を形成する工程と、前記チタン層上にアルミニウム含有層を形成する工程とを備えたことを特徴としている。

本発明によれば、Ｃｕ層とＡｌ含有層とを接続する際に生じるＣｕ−Ａｌ相互拡散による配線抵抗上昇を防止することができる。

以下、本発明の半導体装置およびその製造方法を、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の上層側に形成される多層配線構造とその製造方法に適用した一実施形態について図面を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域Ｍに構成されるメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。

図１中、Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。

選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交交差するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。

図２は、メモリセル領域の一部のレイアウトパターンを示す平面図であり、図３は、図２のＡ−Ａ線（Ｘ方向）に沿う縦断面図を模式的に示している。図６は、図２のＤ−Ｄ線（Ｙ方向）に沿う縦断面図を模式的に示している。また、図４は、図２のＣ−Ｃ線（Ｘ方向）に沿うと共に図６のＥ−Ｅ線に沿う縦断面図を模式的に示している。また、図５は、図２のＢ−Ｂ線（Ｘ方向）に沿うと共に図６のＦ−Ｆ線に沿う縦断面図を模式的に示している。

図２に示すように、半導体基板としてのｐ型のシリコン基板２には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本形成されており、これにより素子領域（活性領域）Ｓａが図２中Ｘ方向に分離形成されている。

図３に示すように、シリコン基板２は、その表層に対しＹ方向に沿って素子分離溝２ａが形成されている。この素子分離溝２ａは複数本Ｘ方向に形成されており、各素子分離溝２ａ内には素子分離絶縁膜３がそれぞれ埋め込まれている。これらの複数の素子分離絶縁膜３は、素子分離領域Ｓｂを構成しており、シリコン基板２の表層の素子領域Ｓａを複数に区画するように構成されている。シリコン基板２の複数の素子領域Ｓａにはそれぞれｎ型の拡散層４が構成されている。また、素子分離絶縁膜３の上にはバリア膜５ａを介して層間絶縁膜５が形成されている。

それぞれのｎ型の拡散層４（シリコン基板２）の上面から上方に向けて層間絶縁膜５にはコンタクトホール５ｂが形成されている。層間絶縁膜５のコンタクトホール５ｂ内にそれぞれソース線コンタクトＣＳが埋め込まれている。これらのソース線コンタクトＣＳは、それぞれ同一径で構成されており、図２および図３に示すように、Ｘ方向に所定間隔をもって並設されている。これらのソース線コンタクトＣＳの上を渡って連結するように第１の金属配線ＳＬ１が第１のソース線として形成されている。

図３ないし図６に示すように、第１の金属配線ＳＬ１の上面は、層間絶縁膜５の上面と実質的に同一面に形成されている。尚、図面（図３ないし図６）においては、層間絶縁膜５の上面高さと第１の金属配線ＳＬ１の上面の高さは面一状に一致しているが、実際の製品においてはその上面は凹凸形状となる。したがって、実質的に同一面とは凹凸形状面を含むものとする。

図３ないし図６に示すように、第１の金属配線ＳＬ１の上には層間絶縁膜６が形成されている。図５および図６に示すように、層間絶縁膜６にはビアホールＶｉａ１ａが形成され、このビアホールＶｉａ１ａ内にビアプラグＶｉａ１が埋め込まれている。層間絶縁膜６の上面とビアプラグＶｉａ１の上面とは実質的に同一面に形成されている。

図２に示すように、ビアプラグＶｉａ１は、平面的にはソース線コンタクトＣＳの配設領域の上方を避けるように構成されている。言い換えると、ビアプラグＶｉａ１の下側には当該ビアプラグＶｉａ１の平面的な構成領域とは異なる領域にソース線コンタクトＣＳが構成されている。

層間絶縁膜６の上には層間絶縁膜７が形成されている。この層間絶縁膜７には、Ｙ方向に沿って長孔部８が形成されている。この長孔部８は、Ｘ方向に複数並設されており、これらの複数の長孔部８内にそれぞれ第２の金属配線Ｌ１が埋込まれており、この第２の金属配線Ｌ１がＹ方向に沿って線状の構造に構成されている。この第２の金属配線Ｌ１は、その下面が層間絶縁膜６の下面よりも上方で且つ層間絶縁膜６の上面よりもわずかに下方に位置して構成されている。

これらの複数の第２の金属配線Ｌ１は、ソースシャント線ＳＨ１と、このソースシャント線構造ＳＨ１の両脇に離間して同層に配設されたビット線ＢＬとに機能的に分けられる。図５および図６に示すように、ソースシャント線ＳＨ１は、その下面のＸ方向幅およびＹ方向幅共にビアプラグＶｉａ１の上面の幅よりも広くなるように形成されており、ビアプラグＶｉａ１の上面および上側面を覆うことで当該ビアプラグＶｉａ１との接触面積がより広くなるように形成されている。これにより、ソースシャント線ＳＨ１は、第１の金属配線ＳＬ１（第１のソース線）と後述する第２のソース線ＳＬ２との間を確実に通電することができる。

図２ないし図５に示すように、ビット線ＢＬは、そのＸ方向幅がソースシャント線ＳＨ１のＸ方向幅に比較して狭くなるように形成されている。第２の金属配線Ｌ１は、バリアメタル層９と、このバリアメタル層９によって側面および下面が覆われた金属層１０とにより構成される。金属層１０は、銅（Ｃｕ）材によって構成されている。

層間絶縁膜７の上面と、複数の第２の金属配線Ｌ１の上面とは実質的に同一面に形成されている。尚、図面（図３ないし図６）においては、層間絶縁膜７の上面高さと複数の第２の金属配線Ｌ１の上面高さとは面一状に一致しているが、実際の製品においてはその上面は凹凸形状となる。

図３ないし図６に示すように、層間絶縁膜７および複数の第２の金属配線Ｌ１の上にキャップ膜１１が形成されており、キャップ膜１１の上には層間絶縁膜１２が形成されている。キャップ膜１１は、例えばシリコン窒化膜により形成されており、層間絶縁膜１２は、例えばシリコン酸化膜により形成されている。図４および図６に示すように、ソースシャント線ＳＨ１の上に貫通するようにキャップ膜１１および層間絶縁膜１２に対しビアホールＶｉａ２ａが形成されている。このビアホールＶｉａ２ａ内にはビアプラグＶｉａ２が埋め込まれている。このビアプラグＶｉａ２は、その下面のＸ方向幅がソースシャント線ＳＨ１の上面のＸ方向幅よりも狭い幅で形成されていると共に、Ｙ方向幅がソースシャント線ＳＨ１の上面のＹ方向幅よりも狭い幅で形成されている。

このビアプラグＶｉａ２は、バリアメタル層１３と、このバリアメタル層１３によって下面側が覆われた金属層１４とにより構成される。金属層１４は、アルミニウム（Ａｌ）材によってバリアメタル層１３の内側に形成されている。これらのバリアメタル層１３および金属層１４は、ビアプラグＶｉａ２を構成すると共にその上に第２のソース線ＳＬ２をも構成している。このように多層配線構造が構成されている。

本実施形態においては、ソースシャント線ＳＨ１の金属層１０を構成するＣｕ材と、金属層１４を構成するＡｌ材とを接続するためのバリアメタル層１３の構成材料に特徴を備えているため、以下、この構成材料を詳細に説明する。

これまでは、例えば、バリアメタル層１３としてチタン（Ｔｉ）／窒化チタン（ＴｉＮ）／Ｔｉの３層構造のものを適用したり、Ｔｉ単層構造のものを適用することが考えられていた。しかし、金属層１０としてＣｕ材を適用すると共に金属層１４としてＡｌ材を適用すると、金属層１０とリフロー埋込み層となる金属層１４を構成するＡｌ材との間の相互拡散による抵抗上昇を生じてしまっていた。発明者らはＴｉ／ＴｉＮ／Ｔｉ層構造ではバリア性が不十分であることを突きとめ、このバリアメタル層１３の構成材料の検討を行った。

検討の結果、Ｃｕ材とＡｌ材との間のバリアメタル層１３としてＴｉ層と酸化チタン（ＴｉＯｘ）層の積層構造がバリア性を向上できることが判明した。すなわち、下層側の金属層１０から上層側の金属層１４にかけて、バリアメタル層１３を、図７に示すように、（１）Ｔｉ層２０ａ／ＴｉＯｘ層２０ｂ／ＴｉＮ層２０ｃ／Ｔｉ層２０ｄ、図８に示すように、（２）Ｔｉ層２１ａ／ＴｉＮ層２１ｂ／ＴｉＯｘ層２１ｃ／Ｔｉ層２１ｄ、図９に示すように、（３）ＴｉＯｘ層２２ａ／Ｔｉ層２２ｂ／ＴｉＮ層２２ｃ／Ｔｉ層２２ｄ、図１０に示すように、（４）Ｔｉ層２３ａ／ＴｉＮ層２３ｂ／Ｔｉ層２３ｃ／ＴｉＯｘ層２３ｄ、図１１に示すように、（５）Ｔｉ層２４ａ／ＴｉＯｘ層２４ｂ、の積層構造にすることにより、Ｃｕ材とＡｌ材とを接続する際に生じるＣｕ−Ａｌ相互拡散による配線抵抗上昇を防止することができた。

なお、シリコン材の表面に対して照射した光の反射率を１００％としたときの金属層１４を構成するＡｌ材側から照射した光の反射率の測定したところ、（１）、（２）では２２６％、（３）、（４）、（５）では２１３％という結果が得られ、Ａｌ材の平坦性（モホロジー）を考慮すれば、（３）（４）（５）の構造よりも（１）または（２）の構造の方が更に良い。

また、（２）のように構成した場合、Ｔｉ層２１ｄの直下のＴｉＯｘ層２１ｃが上層の金属層１４のＡｌ材によって還元されてしまう虞があるため、この影響を考慮すれば、（２）の構造よりも（１）に示すように、ＴｉＮ層２０ｃおよびＴｉ層２０ｄを金属層１４およびＴｉＯｘ層２０ｂ間に介在するように設けた方が更に良い。

本実施形態によれば、金属層１０を構成するＣｕ材の上にバリアメタル層１３が形成されており、このバリアメタル層１３の上に金属層１４を構成するＡｌ材が構成されており、バリアメタル層１３がＴｉＯｘ層２０ｂ、２１ｃ、２２ａ、２３ｄ、または２４ｂを含んだ層構造によって構成されているため、Ｃｕ材とＡｌ材とを接続する際に生じるＣｕ−Ａｌ相互拡散による配線抵抗上昇を防止することができる。

特に、図７に示すように、金属層１０の上にバリアメタル層１３としてＴｉ層２０ａ／ＴｉＯｘ層２０ｂ／ＴｉＮ層２０ｃ／Ｔｉ層２０ｄの順に形成されていると、よりよい特性を得ることができる。

＜製造方法について＞
以下、本実施形態に係る製造方法について、図１２（ａ）および図１２（ｂ）ないし図２９を参照しながら説明する。尚、本実施形態の特徴部分を中心に説明するが、本発明が、発明が解決しようとする課題欄に記載された課題を解決して目的を達成でき発明の効果の欄に記載された効果を奏すれば、後述説明する工程は必要に応じて省いても良いし、一般的な工程が必要であれば付加しても良い。

尚、説明の便宜上、前述説明した各膜や各層の構成要素（構造要素と称す）に対応した製造上の構成要素（製造要素と称す）については、構造要素に付した符号に対し必要に応じて１００を加えた符号を付して製造要素の符号として記す。したがって、以下に示す製造要素は、当該製造要素に付された符号から１００を減じた符号を付した構造要素が対応している。

本実施形態の特徴は、バリアメタル層１３の製造方法にあるため、ビアプラグＶｉａ１より下方の構造については、その製造方法を概略的に説明する。図１２（ａ）は、製造途中における図２のＢ−Ｂ線、Ｃ−Ｃ線に沿った断面図を模式的に示しており、図１２（ｂ）は、製造途中における図２のＡ−Ａ線に沿った断面図を模式的に示している。

図１２（ｂ）に示すように、シリコン基板２の表層にソース領域となるｎ型の拡散層４を複数Ｘ方向に並設するように形成し、これらの複数の拡散層４の上にそれぞれソース線コンタクトＣＳをシリコン基板２の表面からその上方に向けて突出するように形成する。

図１２（ａ）および図１２（ｂ）に示すように、複数のソース線コンタクトＣＳの上を渡るように第１の金属配線ＳＬ１を第１のソース線として形成する。この第１の金属配線ＳＬ１は、層間絶縁膜５の上部に対しダマシンプロセスによって形成される。

図１２（ａ）に示すように、第１の金属配線ＳＬ１の上面は平坦に形成されており、層間絶縁膜５の上面と一致して形成される。ここで、”一致”とは実質的に一致していることを示しており、実際の製造における誤差、公差を含む。また、”平坦”についても実質的に平坦であることを示しており、実際の製造において生じる多少の凹凸、湾曲等を含む。以降の説明でも同様である。

図１３ないし図１８は、製造途中における図２のＢ−Ｂ線に沿う断面図を模式的に示している。図１３に示すように、層間絶縁膜５および第１の金属配線ＳＬ１の上にＴＥＯＳ系やＳｉＨ₄系のシリコン酸化膜１０６を例えばＨＤＰ−ＣＶＤ法により形成する。

次に、図１４に示すように、シリコン酸化膜１０６の上にレジスト１２０を塗布しパターンニングする。このレジスト１２０の開口領域Ｒは、第１の金属配線ＳＬ１の上方の領域である。

図１５に示すように、パターンニングされたレジスト１２０をマスクとしてシリコン酸化膜１０６をＲＩＥ(Reactive Ion Etching)法によりエッチング処理することで、第１の金属配線ＳＬ１の上面まで貫通する孔部１０６ａを形成する。次に、燐酸によりウェットエッチング処理する。

次に、図１６に示すように、孔部１０６ａ内にプラグ材Ｖｉａ１０１を埋込み形成する。尚、このプラグ材Ｖｉａ１０１を形成するときには、孔部１０６ａの内面、第１の金属配線ＳＬ１の上面、およびシリコン酸化膜１０６の上面に沿って薄くＴｉＮ材からなるバリアメタル層（図示せず）を等方的に形成し、その後、孔部１０６ａ内に対してバリアメタル層の内側やシリコン酸化膜１０６の上面のバリアメタル層の上に例えばタングステンからなる金属層（図示せず）を形成する。

次に、図１７に示すように、プラグ材Ｖｉａ１０１およびシリコン酸化膜１０６の上面をＣＭＰ(Chemical Mechanical Polishing)法により平坦化処理する。このとき、シリコン酸化膜１０６の上面は、所定膜厚（例えば数十ｎｍ程度）除去される。この平坦化処理により、プラグ材Ｖｉａ１０１とシリコン酸化膜１０６の上面は面一状に”平坦”に形成される。このような工程を経て、ダマシンプロセスによりシリコン酸化膜１０６内にビアプラグＶｉａ１を形成できる。

次に、図１８に示すように、シリコン酸化膜１０６およびビアプラグＶｉａ１の上にＴＥＯＳ系のシリコン酸化膜１０７を例えば１００ｎｍ程度の膜厚で形成する。
図１９ないし図２９は、製造途中における図２のＣ−Ｃ線に沿う断面図を模式的に示している。次に、図１９に示すように、シリコン酸化膜１０７上にレジスト１２２を塗布し、当該レジスト１２２をパターンニングする。このとき、ビアプラグＶｉａ１の上方にビアプラグＶｉａ１の上面のＸ方向幅よりも広い幅をもつレジストパターンの開口領域（スペースパターン）を設け、その両脇に隣接してラインパターンを設けるようにパターンニングする。

次に、図２０に示すように、パターンニングされたレジスト１２２をマスクとしてシリコン酸化膜１０７をＲＩＥ法により除去する。これにより、シリコン酸化膜１０８に対してＹ方向に延びる線状の長孔部１０８をＸ方向に複数並設する。次に、燐酸によりウェットエッチング処理する。

次に、図２１に示すように、長孔部１０８の内面に沿ってバリアメタル層１０９をスパッタ法により薄く形成する。具体的には、シリコン酸化膜１０７の側壁面、および、シリコン酸化膜１０６の上面に沿ってＴｉによるバリアメタル層１０９をスパッタ法により薄く例えば１０ｎｍ程度で形成する。

次に、図２２に示すように、バリアメタル層１０９の上に銅（Ｃｕ）を例えば４５ｎｍ程度種成長し銅メッキ処理することで銅の膜厚を厚くし金属層１１０を形成する。その後、熱処理する。

次に、図２３に示すように、バリアメタル層１０９および金属層１１０をＣＭＰ処理により平坦化することでシリコン酸化膜１０７の上面とバリアメタル層１０９および金属層１１０の上面とを実質的に”平坦”に形成する。これらの工程を経て、バリアメタル層１０９および金属層１１０による第２の金属配線Ｌ１を、Ｙ方向に延びる線構造として形成することができる。このとき、ビアプラグＶｉａ１の上面に接触した第２の金属配線Ｌ１をソースシャント線ＳＨ１として機能させることができる。

次に、図２４に示すように、上面が平坦化されたバリアメタル層１０９および金属層１１０並びにシリコン酸化膜１０７上にシリコン窒化膜１１１を一定膜厚で形成する。このシリコン窒化膜１１１は、金属層１１０の構成材料（銅）の上方拡散を抑制するために設けられる。次に、シリコン窒化膜１１１上にDual Frequency RF Plasma CVD法により例えばＴＥＯＳ系のシリコン酸化膜１１２を形成する。

次に、図２５に示すように、シリコン酸化膜１１２上に反射防止膜１２４を形成する。次に、図２６に示すように、反射防止膜１２４上にレジスト１２３を塗布し、ビアプラグＶｉａ１の上面に接触したバリアメタル層１０９および金属層１１０の上方に開口パターンを備えるようにパターンニングする。このパターンニングした後のレジスト１２３の開口幅Ｒ２は、バリアメタル層１０９および金属層１１０の上面のＸ方向幅Ｒ３よりも狭い。

次に、図２７に示すように、パターンニングされたレジスト１２３をマスクとして反射防止膜１２４をＲＩＥ法により除去すると共にシリコン酸化膜１１２を除去し、エッチング処理を一旦停止する。この場合のエッチング条件は、シリコン窒化膜１１１に対して高選択性を備えた条件下でシリコン酸化膜１１２を除去可能な条件である。その後、アッシャー処理を施すことでレジスト１２３および反射防止膜１２４を除去する。

次に、図２８に示すように、エッチング処理条件を変更してシリコン窒化膜１１１をＲＩＥ法により除去する。シリコン窒化膜１１１を除去するときには、第２の金属配線Ｌ１の上面を確実に露出させるために過剰にエッチング処理する。すると、シリコン窒化膜１１１の直下に形成されている金属層１１０の上面の一部が除去され、上穴部（ビアホール）Ｖｉａ１０２ａが形成される。上穴部Ｖｉａ１０２ａのボトム（下端部）のＸ方向幅は、バリアメタル層１０９および金属層１１０の両膜の上面幅を合わせた膜幅よりも狭い幅である。この場合、エッチング処理時間を調整することで深さ調整がなされる。

また、図２に示すように、ビアプラグＶｉａ１とは平面的に異なる領域にビアプラグＶｉａ２を設けるように構成するため、ビアプラグＶｉａ２を形成するための上穴部Ｖｉａ１０２ａを形成するときに、万が一シリコン酸化膜１０６の上面高さまでエッチング処理がなされたとしても、ビアプラグＶｉａ１にまでエッチング処理の影響が引き起こされる虞がない。

次に、図２９に示すように、上穴部Ｖｉａ１０２ａの内面（内壁面、底面）に沿ってバリアメタル層１１３を形成する。バリアメタル層１０９および金属層１１０上においてはバリアメタル層１１３の膜厚は不均一である。次に、図３ないし図５に示すように、バリアメタル層１３（バリアメタル層１３に相当）の内側に金属層１４としてＡｌ材を埋込む。このようにして多層配線構造を構成することができる。

このとき前述したように、バリアメタル層１１３（バリアメタル層１３に相当）としては、下層側から上層側にかけて、
（１）Ｔｉ層２０ａ／ＴｉＯｘ層２０ｂ／ＴｉＮ層２０ｃ／Ｔｉ層２０ｄ（図７参照）
（２）Ｔｉ層２１ａ／ＴｉＮ層２１ｂ／ＴｉＯｘ層２１ｃ／Ｔｉ層２１ｄ（図８参照）
（３）ＴｉＯｘ層２２ａ／Ｔｉ層２２ｂ／ＴｉＮ層２２ｃ／Ｔｉ層２２ｄ（図９参照）
（４）Ｔｉ層２３ａ／ＴｉＮ層２３ｂ／Ｔｉ層２３ｃ／ＴｉＯｘ層２３ｄ（図１０参照）
（５）Ｔｉ層２４ａ／ＴｉＯｘ層２４ｂ（図１１参照）
として積層形成すると良いが、以下、これらの成膜方法について説明する。

＜（１）（図７参照）の成膜方法＞
金属層１０の上にスパッタ法によりＴｉ層２０ａを例えば３５［ｎｍ］程度形成する。次に、酸素性雰囲気下で熱処理（例えば、２５０℃、３分）を行うことでＴｉ層２０ａ上（表層）にＴｉＯｘ層２０ｂを形成する。次に、スパッタ法によりＴｉＮ層２０ｃおよびＴｉ層２０ｄをそれぞれ３５［ｎｍ］、５［ｎｍ］の膜厚で形成し、その上にＡｌ材をリフロープロセスによって６５０［ｎｍ］程度埋め込むことで金属層１４を構成する。

＜（２）（図８参照）の成膜方法＞
金属層１０の上にスパッタ法によりＴｉ層２１ａおよびＴｉＮ層２１ｂを順に３５［ｎｍ］、３５［ｎｍ］の膜厚で形成する。次に、酸素性雰囲気下で熱処理（例えば、２５０℃、３分）を行うことでＴｉＮ層２１ｂ上（表層）にＴｉＯｘ層２１ｃを形成する。次に、スパッタ法によりＴｉ層２１ｄを形成する。次に、リフロープロセスによってＡｌ材を６５０［ｎｍ］程度埋込むことで金属層１４を構成する。

＜（３）（図９参照）の成膜方法＞
まず金属層１０の上にスパッタ法によりＴｉ層を形成するが、ビアホールＶｉａ１０２ａを形成した直後には金属層１０の露出面が自然酸化するため、金属層１１０露出面のＣｕＯｘをＴｉ層によって還元することで金属層１０の露出面にＴｉＯｘ層２２ａを薄く形成する。すると、ＴｉＯｘ層２２ａおよびＴｉ層２２ｂを金属層１０の直上に形成できる。その後、Ｔｉ層２２ｂの上にスパッタ法によってＴｉＮ層２２ｃおよびＴｉ層２２ｄを順に３５［ｎｍ］、５［ｎｍ］の膜厚で形成する。次に、リフロープロセスによってＡｌ材を埋込み処理することで金属層１４を構成する。

＜（４）（図１０参照）の成膜方法＞
金属層１０の上にスパッタ法によりＴｉ層２３ａ、ＴｉＮ層２３ｂ、Ｔｉ層２３ｃを順に３５［ｎｍ］、３５［ｎｍ］、５［ｎｍ］の膜厚で形成する。次に、酸素性雰囲気中において熱処理（例えば、２５０℃、３分）を行い、Ｔｉ層２３ｃ上（表層）にＴｉＯｘ層２３ｄを形成する。次に、リフロープロセスによってＡｌ材を埋込み処理し金属層１４を構成する。

＜（５）（図１１参照）の成膜方法＞
金属層１０の上にスパッタ法によりＴｉ層２４ａを形成した後、酸素性雰囲気中で熱処理（例えば、２５０℃、３分）を行うことでＴｉ層２４ａの上（表層）にＴｉＯｘ層２４ｂを形成する。次に、リフロープロセスによってＡｌ材を埋め込み処理することで金属層１４を構成する。

このようにして、バリアメタル層１１３（バリアメタル層１３に相当）および金属層１４を構成することができる。
本実施形態によれば、Ｔｉ層２０ａ、２３ｃ、２４ａ、ＴｉＮ層２１ｂ（基層に相当）を酸化することによってそれぞれＴｉＯｘ層２０ｂ、２１ｃ、２３ｄ、２４ｂを形成しているため、Ｃｕ−Ａｌ相互拡散による金属層１４の抵抗上昇を防止できる。

また、Ｔｉ層２２ｂを形成した後、金属層１１０の上面に生じた自然酸化膜（酸化層に相当）をＴｉ層２２ｂによって還元することでＴｉＯｘ層２２ａを形成しているため、Ｃｕ−Ａｌ相互拡散による金属層１４の抵抗上昇を防止できる。
また、金属層１０の上にシリコン窒化膜１１１をキャップ膜として形成するため、金属層１０を構成するＣｕの拡散を抑制できる。

（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。

シリコン基板２を適用したが、その他の材料の基板を適用しても良い。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、多層配線構造を備えたその他の半導体装置に適用可能である。

キャップ膜１１をシリコン窒化膜１１１により形成した実施形態を示したが、他の絶縁膜材料で形成しても良い。
層間絶縁膜１２をシリコン酸化膜１１２により形成した実施形態を示したが、他の絶縁膜材料で形成しても良い。

バリアメタル層１３としてＴｉ層とＴｉＯｘ（ＴｉＯ₂）層を含む実施形態を示したが、バリアメタル層１３としてタンタル（Ｔａ）層と酸化タンタル（ＴａＯｘ）層またはニオブ（Ｎｂ）層と酸化ニオブ（ＮｂＯｘ）層を含む構造に適用しても良い。この場合も前述実施形態と同様の作用効果を得ることができる。

金属層１４をＡｌ材によって構成した実施形態を示したが、例えばＡｌＣｕ等のＡｌ含有層によって構成しても良い。
バリアメタル層１３を、金属層１０を構成するＣｕ層側から金属層１４を構成するＡｌ含有層側にかけて、（６）ＴｉＯｘ層／Ｔｉ層／ＴｉＯｘ層／ＴｉＮ層／Ｔｉ層、（７）ＴｉＯｘ層／Ｔｉ層／ＴｉＮ層／ＴｉＯｘ層／Ｔｉ層、（８）ＴｉＯｘ層／Ｔｉ層／ＴｉＮ層／Ｔｉ層／ＴｉＯｘ層としても良い。このような場合も前述と同様の作用効果が得られる。

上層側の金属層１４をＡｌ材、下層側の金属層１０をＣｕ材によって構成しているが、上下の配置を逆にしても良いし、横方向に配設する構造に適用しても良い。すなわち、どのような接触状態の構造にも適用できる。

上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた課題を解決することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。

本発明の一実施形態を示すメモリセル領域の電気的構成の一部を示す図 ソース線コンタクト領域の周辺構造を模式的に示す平面図 図２のＡ−Ａ線に沿う模式的な断面図 図２のＣ−Ｃ線、図６のＥ−Ｅ線に沿う模式的な断面図 図２のＢ−Ｂ線、図６のＦ−Ｆ線に沿う模式的な断面図 図２のＤ−Ｄ線に沿う模式的な断面図 バリアメタル層の層構造を模式的に示す図（その１） バリアメタル層の層構造を模式的に示す図（その２） バリアメタル層の層構造を模式的に示す図（その３） バリアメタル層の層構造を模式的に示す図（その４） バリアメタル層の層構造を模式的に示す図（その５） （ａ）は製造途中における図２のＢ−Ｂ線、Ｃ−Ｃ線に沿う模式的な断面図（その１）、（ｂ）は製造途中における図２のＡ−Ａ線に沿う模式的な断面図 製造途中における図２のＢ−Ｂ線に沿う模式的な断面図（その２） 製造途中における図２のＢ−Ｂ線に沿う模式的な断面図（その３） 製造途中における図２のＢ−Ｂ線に沿う模式的な断面図（その４） 製造途中における図２のＢ−Ｂ線に沿う模式的な断面図（その５） 製造途中における図２のＢ−Ｂ線に沿う模式的な断面図（その６） 製造途中における図２のＢ−Ｂ線に沿う模式的な断面図（その７） 製造途中における図２のＣ−Ｃ線に沿う模式的な断面図（その２） 製造途中における図２のＣ−Ｃ線に沿う模式的な断面図（その３） 製造途中における図２のＣ−Ｃ線に沿う模式的な断面図（その４） 製造途中における図２のＣ−Ｃ線に沿う模式的な断面図（その５） 製造途中における図２のＣ−Ｃ線に沿う模式的な断面図（その６） 製造途中における図２のＣ−Ｃ線に沿う模式的な断面図（その７） 製造途中における図２のＣ−Ｃ線に沿う模式的な断面図（その８） 製造途中における図２のＣ−Ｃ線に沿う模式的な断面図（その９） 製造途中における図２のＣ−Ｃ線に沿う模式的な断面図（その１０） 製造途中における図２のＣ−Ｃ線に沿う模式的な断面図（その１１） 製造途中における図２のＣ−Ｃ線に沿う模式的な断面図（その１２）

符号の説明

図面中、１はフラッシュメモリ装置（半導体装置）、１０は金属層（Ｃｕ層）、１２は層間絶縁膜、１３はバリアメタル層、１４は金属層（Ａｌ含有層）、Ｖｉａ２ａはビアホール（ホール）である。

Claims (5)

1. 銅層と、
   アルミニウム含有層と、
   前記銅層およびアルミニウム含有層間に形成された、チタン層と酸化チタン層の積層構造からなるバリアメタル層とを備えたことを特徴とする半導体装置。
2. 前記バリアメタル層は、前記銅層側から前記アルミニウム含有層側にかけてチタン層／酸化チタン層／窒化チタン層／チタン層の順に形成されていることを特徴とする請求項１記載の半導体装置。
3. 銅層と、
   アルミニウム含有層と、
   前記銅層およびアルミニウム含有層間に形成された、タンタル層と酸化タンタル層の積層構造または、ニオブ層と酸化ニオブ層の積層構造からなるバリアメタル層とを備えたことを特徴とする半導体装置。
4. 銅層を形成する工程と、
   前記銅層上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜に前記銅層上に貫通するホールを形成する工程と、
   前記ホール内にバリアメタル層を形成する工程であって、少なくともチタン、タンタルまたはニオブのいずれかひとつを含む基層を形成する工程と、前記基層を酸化する工程と、を含む工程と、
   前記バリアメタル層上にアルミニウム含有層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
5. 銅層を形成する工程と、
   前記銅層上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜に対し前記銅層上に貫通するホールを形成する工程と、
   前記ホール内に少なくともチタンを含む基層を形成する工程と、
   前記基層を酸化して酸化チタン層を形成する工程と、
   前記酸化チタン上に窒化チタンを形成する工程と、
   前記窒化チタン上にチタン層を形成する工程と、
   前記チタン層上にアルミニウム含有層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。

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