JPH0817826A - 内部配線を有する半導体装置およびその製造方法 - Google Patents
内部配線を有する半導体装置およびその製造方法Info
- Publication number
- JPH0817826A JPH0817826A JP6148240A JP14824094A JPH0817826A JP H0817826 A JPH0817826 A JP H0817826A JP 6148240 A JP6148240 A JP 6148240A JP 14824094 A JP14824094 A JP 14824094A JP H0817826 A JPH0817826 A JP H0817826A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- film
- internal wiring
- titanium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 低抵抗の内部配線を有する半導体装置を得る
こと。 【構成】 半導体基板２１の表面中に、その表面がシリ
サイド化されている導電層６が設けられる。半導体基板
２１の上であって、導電層６の近くに、その表面がシリ
サイド化されている導電体３が設けられる。当該装置
は、コンタクトホール１２の側壁面および底面を被覆す
るように、導電層６の表面と導電体３の端部の表面を電
気的に接続するためのチタン膜３０とチタンシリサイド
層３１とからなる内部配線層１４が設けられている。
こと。 【構成】 半導体基板２１の表面中に、その表面がシリ
サイド化されている導電層６が設けられる。半導体基板
２１の上であって、導電層６の近くに、その表面がシリ
サイド化されている導電体３が設けられる。当該装置
は、コンタクトホール１２の側壁面および底面を被覆す
るように、導電層６の表面と導電体３の端部の表面を電
気的に接続するためのチタン膜３０とチタンシリサイド
層３１とからなる内部配線層１４が設けられている。
Description
【０００１】
【産業上の利用分野】この発明は、一般に、内部配線を
有する半導体装置に関するものであり、より特定的に
は、その表面がシリサイド化されている導電層に接続さ
れる内部配線を有する半導体装置に関する。この発明
は、また、そのような内部配線を有する半導体装置の製
造方法に関する。
有する半導体装置に関するものであり、より特定的に
は、その表面がシリサイド化されている導電層に接続さ
れる内部配線を有する半導体装置に関する。この発明
は、また、そのような内部配線を有する半導体装置の製
造方法に関する。
【０００２】
【従来の技術】スタティックランダムアクセスメモリ
（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）等の半導体装置は、近年、高集積化が進
み、それに伴って、形成される素子は縮小化されてい
る。ＭＯＳ構造のトランジスタで構成される半導体装置
においては、ゲート電極の微細化に伴い、ソース／ドレ
イン領域の縮小化が要求されており、このことは、配線
を形成するコンタクトホールの径等の縮小化を要求す
る。ソース／ドレイン領域の縮小化およびコンタクトホ
ールの径の縮小化は、トランジスタのソース／ドレイン
の抵抗、ゲートの抵抗およびコンタクトの抵抗の増加を
もたらし、ひいては、半導体装置の特性を劣化させる。
この問題点を解決するために、ソース／ドレインの上お
よびゲート電極の上に、自己整合的に、金属とシリコン
の化合物であるシリサイドを形成する、サリサイド（se
lf aligned silicide)プロセスが提案されている。
（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）等の半導体装置は、近年、高集積化が進
み、それに伴って、形成される素子は縮小化されてい
る。ＭＯＳ構造のトランジスタで構成される半導体装置
においては、ゲート電極の微細化に伴い、ソース／ドレ
イン領域の縮小化が要求されており、このことは、配線
を形成するコンタクトホールの径等の縮小化を要求す
る。ソース／ドレイン領域の縮小化およびコンタクトホ
ールの径の縮小化は、トランジスタのソース／ドレイン
の抵抗、ゲートの抵抗およびコンタクトの抵抗の増加を
もたらし、ひいては、半導体装置の特性を劣化させる。
この問題点を解決するために、ソース／ドレインの上お
よびゲート電極の上に、自己整合的に、金属とシリコン
の化合物であるシリサイドを形成する、サリサイド（se
lf aligned silicide)プロセスが提案されている。
【０００３】サリサイドプロセスを用いることにより、
素子の縮小化に伴う問題点は解決されると考えられる
が、このプロセスを、ＳＲＡＭ、ＤＲＡＭ等の大規模集
積回路に適用すると、次に説明するような、新たな問題
点を生じさせる。
素子の縮小化に伴う問題点は解決されると考えられる
が、このプロセスを、ＳＲＡＭ、ＤＲＡＭ等の大規模集
積回路に適用すると、次に説明するような、新たな問題
点を生じさせる。
【０００４】すなわち、ＳＲＡＭ、ＤＲＡＭ等は、回路
を構成する上で、ＳＲＡＭまたはＤＲＡＭを構成する素
子をつなぎ合わせる必要がある。
を構成する上で、ＳＲＡＭまたはＤＲＡＭを構成する素
子をつなぎ合わせる必要がある。
【０００５】図２８は、ＳＲＡＭのメモリセル（以下、
スタティックメモリセルという）の平面図である。図２
９は、スタティックメモリセルの等価回路図である。こ
れらの図を参照して、スタティックメモリセルは、アク
セストランジスタＡＴＲ１，ＡＴＲ２と、ドライバトラ
ンジスタＤＴＲ１，ＤＴＲ２とを備える。スタティック
メモリセルはフリップフロップになっており、ドライバ
トランジスタＤＴＲ１のドレインは、アクセストランジ
スタＡＴＲ２のゲートと内部配線で接続されている。従
来、この内部配線の材料としては、後工程で行なわれる
高温の熱処理（９００℃までの温度）に耐えられるよう
に、ポリシリコン等の耐熱性のある材料が用いられてい
る。
スタティックメモリセルという）の平面図である。図２
９は、スタティックメモリセルの等価回路図である。こ
れらの図を参照して、スタティックメモリセルは、アク
セストランジスタＡＴＲ１，ＡＴＲ２と、ドライバトラ
ンジスタＤＴＲ１，ＤＴＲ２とを備える。スタティック
メモリセルはフリップフロップになっており、ドライバ
トランジスタＤＴＲ１のドレインは、アクセストランジ
スタＡＴＲ２のゲートと内部配線で接続されている。従
来、この内部配線の材料としては、後工程で行なわれる
高温の熱処理（９００℃までの温度）に耐えられるよう
に、ポリシリコン等の耐熱性のある材料が用いられてい
る。
【０００６】次に、従来のＳＲＡＭのメモリセルの製造
プロセスを説明しながら、配線材料としてポリシリコン
を用いてかつ、トランジスタとして、サリサイドプロセ
スにより形成したものを用いた場合の問題点を説明す
る。
プロセスを説明しながら、配線材料としてポリシリコン
を用いてかつ、トランジスタとして、サリサイドプロセ
スにより形成したものを用いた場合の問題点を説明す
る。
【０００７】図３０（左側の断面図（ａ）は、右側の平
面図（ｂ）のＡ−Ａ線に沿う断面図である。（ａ）と
（ｂ）との関係は、後の図においても同じである。）を
参照して、シリコン基板２１の主表面にＬＯＣＯＳ膜４
を形成する。シリコン基板２１の上に、アクセストラン
ジスタＡＴＲ２のゲート２と、ドライバトランジスタＤ
ＴＲ１のゲート３とを、隣り合うように形成する。ソー
ス／ドレイン領域６とサイドウォールスペーサ５を形成
する。
面図（ｂ）のＡ−Ａ線に沿う断面図である。（ａ）と
（ｂ）との関係は、後の図においても同じである。）を
参照して、シリコン基板２１の主表面にＬＯＣＯＳ膜４
を形成する。シリコン基板２１の上に、アクセストラン
ジスタＡＴＲ２のゲート２と、ドライバトランジスタＤ
ＴＲ１のゲート３とを、隣り合うように形成する。ソー
ス／ドレイン領域６とサイドウォールスペーサ５を形成
する。
【０００８】図３１を参照して、ゲート２，３を覆うよ
うに、かつソース／ドレイン領域６に接触するように、
シリコン基板２１の上にスパッタ法によりチタン膜７を
形成する。
うに、かつソース／ドレイン領域６に接触するように、
シリコン基板２１の上にスパッタ法によりチタン膜７を
形成する。
【０００９】図３１と図３２を参照して、ランプアニー
ル装置を用いて、約７００℃の熱処理を、窒素雰囲気中
で行ない、チタンとシリコンを反応させる。このとき、
ゲート２，３の上には、不安定なチタンシリサイド膜
（ＴｉＳｉX ）８が形成される。一方、サイドウォール
スペーサ５やＬＯＣＯＳ膜４上のチタン膜７は、酸化膜
と反応しないが、雰囲気中の窒素と反応し、窒化チタン
膜９となる。
ル装置を用いて、約７００℃の熱処理を、窒素雰囲気中
で行ない、チタンとシリコンを反応させる。このとき、
ゲート２，３の上には、不安定なチタンシリサイド膜
（ＴｉＳｉX ）８が形成される。一方、サイドウォール
スペーサ５やＬＯＣＯＳ膜４上のチタン膜７は、酸化膜
と反応しないが、雰囲気中の窒素と反応し、窒化チタン
膜９となる。
【００１０】図３２と図３３を参照して、窒化チタン膜
９および未反応のチタンを、硫酸および過酸化水素から
なる溶液により、除去する。
９および未反応のチタンを、硫酸および過酸化水素から
なる溶液により、除去する。
【００１１】図３３を参照して、不安定なチタンシリサ
イド膜８は、チタンとシリコンの化合物であって、Ｔｉ
ＳｉX と表現され、不安定かつ高抵抗なチタンシリサイ
ドであり、低抵抗のＴｉＳｉ2 にはなっていない。
イド膜８は、チタンとシリコンの化合物であって、Ｔｉ
ＳｉX と表現され、不安定かつ高抵抗なチタンシリサイ
ドであり、低抵抗のＴｉＳｉ2 にはなっていない。
【００１２】図３３と図３４を参照して、ＴｉＳｉ
X を、低抵抗のＴｉＳｉ2 にするために、ランプアニー
ル装置を用いて、約８００℃の熱処理を行なう。これに
よって、不安定なチタンシリサイド膜８は、安定かつ低
抵抗のチタンシリサイド膜１０に変化する。これによ
り、シリサイド化されたトランジスタが形成される。
X を、低抵抗のＴｉＳｉ2 にするために、ランプアニー
ル装置を用いて、約８００℃の熱処理を行なう。これに
よって、不安定なチタンシリサイド膜８は、安定かつ低
抵抗のチタンシリサイド膜１０に変化する。これによ
り、シリサイド化されたトランジスタが形成される。
【００１３】次に、内部配線の構成について説明する。
図３５を参照して、シリサイド化されたトランジスタの
上に、層間絶縁膜１１を形成する。層間絶縁膜１１中
に、ソース／ドレイン領域６の表面およびドライバトラ
ンジスタのゲート３の端部の表面とをともに露出させる
ためのコンタクトホール１２を、反応性イオンエッチン
グにより形成する。このとき、ゲート３およびソース／
ドレイン領域６の表面に形成されているチタンシリサイ
ド膜１０は、酸化膜のエッチングに用いられるガスに対
して選択性があるために、エッチングされない。
図３５を参照して、シリサイド化されたトランジスタの
上に、層間絶縁膜１１を形成する。層間絶縁膜１１中
に、ソース／ドレイン領域６の表面およびドライバトラ
ンジスタのゲート３の端部の表面とをともに露出させる
ためのコンタクトホール１２を、反応性イオンエッチン
グにより形成する。このとき、ゲート３およびソース／
ドレイン領域６の表面に形成されているチタンシリサイ
ド膜１０は、酸化膜のエッチングに用いられるガスに対
して選択性があるために、エッチングされない。
【００１４】図３６を参照して、コンタクトホール１２
内に埋込まれるように、シリコン基板２１の上に、ＣＶ
Ｄ法により、ポリシリコン膜１３を形成する。ポリシリ
コン膜１３は、後述する、内部配線層を形成するための
ものである。従来の方法においては、このポリシリコン
膜の成膜時に、問題点が生じる。これについて説明す
る。
内に埋込まれるように、シリコン基板２１の上に、ＣＶ
Ｄ法により、ポリシリコン膜１３を形成する。ポリシリ
コン膜１３は、後述する、内部配線層を形成するための
ものである。従来の方法においては、このポリシリコン
膜の成膜時に、問題点が生じる。これについて説明す
る。
【００１５】図４２を参照して、ポリシリコンの成膜に
は、ソースガスとして、シラン（ＳｉＨ4 ）が用いられ
る。シランガスが熱により分解され、被堆積面に核が形
成され、その後この核から膜が成長する。この成長は、
被堆積面の状態に強く依存する。その様子は、シリコン
の場合にはよく知られているが、被堆積面が金属になっ
た場合については、あまり知られていない。本発明者ら
は、チタンシリサイド膜１０の上にＣＶＤ法によりポリ
シリコンの膜を形成すると、次のような異常が生じるこ
とを確認した。
は、ソースガスとして、シラン（ＳｉＨ4 ）が用いられ
る。シランガスが熱により分解され、被堆積面に核が形
成され、その後この核から膜が成長する。この成長は、
被堆積面の状態に強く依存する。その様子は、シリコン
の場合にはよく知られているが、被堆積面が金属になっ
た場合については、あまり知られていない。本発明者ら
は、チタンシリサイド膜１０の上にＣＶＤ法によりポリ
シリコンの膜を形成すると、次のような異常が生じるこ
とを確認した。
【００１６】すなわち、チタンシリサイド層１０中で
は、不純物の拡散係数は大きく、分解してできたシラン
のシリコンラジカル（Ｓｉ＊）は、容易にチタンシリサ
イド層１０中を拡散し、チタンシリサイド層１０とシリ
コン（１）の界面に到達する。その後、図４３を参照し
て、チタンシリサイド層１０とシリコン（１）との界面
で、ポリシリコンの成長が生じ、ひいては、上部に存在
するチタンシリサイド層１０が、ポリシリコンの成長に
伴い、上方に押し上げられ、ひいてはチタンシリサイド
層１０が破壊される。この現象が、ＳＲＡＭのメモリセ
ルの内部配線で生じると、コンタクト抵抗の増加をもた
らすことになる。
は、不純物の拡散係数は大きく、分解してできたシラン
のシリコンラジカル（Ｓｉ＊）は、容易にチタンシリサ
イド層１０中を拡散し、チタンシリサイド層１０とシリ
コン（１）の界面に到達する。その後、図４３を参照し
て、チタンシリサイド層１０とシリコン（１）との界面
で、ポリシリコンの成長が生じ、ひいては、上部に存在
するチタンシリサイド層１０が、ポリシリコンの成長に
伴い、上方に押し上げられ、ひいてはチタンシリサイド
層１０が破壊される。この現象が、ＳＲＡＭのメモリセ
ルの内部配線で生じると、コンタクト抵抗の増加をもた
らすことになる。
【００１７】図３６と３７を参照して、ポリシリコン膜
１３をパターニングし、内部配線層１４を形成する。内
部配線層１４中に、不純物の注入を行ない、内部配線層
１４の抵抗を下げる。
１３をパターニングし、内部配線層１４を形成する。内
部配線層１４中に、不純物の注入を行ない、内部配線層
１４の抵抗を下げる。
【００１８】図３８を参照して、内部配線層１４を覆う
ように、シリコン基板２１の上に酸化膜である層間絶縁
膜１５を形成する。
ように、シリコン基板２１の上に酸化膜である層間絶縁
膜１５を形成する。
【００１９】図３９を参照して、層間絶縁膜１５中に、
内部配線層１４の表面の一部を露出させるためのコンタ
クトホール１６を形成する。
内部配線層１４の表面の一部を露出させるためのコンタ
クトホール１６を形成する。
【００２０】図３９と図４０を参照して、コンタクトホ
ール１６内に埋込まれるように、シリコン基板２１の上
にポリシリコン膜１７を堆積する。ポリシリコン膜１７
を、抵抗体の形状にパターニングする。この抵抗体は、
図２９に示す等価回路図中の、抵抗体１７に相当する。
ール１６内に埋込まれるように、シリコン基板２１の上
にポリシリコン膜１７を堆積する。ポリシリコン膜１７
を、抵抗体の形状にパターニングする。この抵抗体は、
図２９に示す等価回路図中の、抵抗体１７に相当する。
【００２１】図４１を参照して、ポリシリコン膜１７を
覆うように、シリコン基板２１の上に厚い層間絶縁膜１
８を堆積する。層間絶縁膜１８中に、コンタクトホール
１９を形成し、該コンタクトホール１９内にタングステ
ンプラグ３３を埋め込む。タングステンプラグ３３に接
続されるように、アルミ配線２０を形成すると、ＳＲＡ
Ｍのメモリセルが完成する。
覆うように、シリコン基板２１の上に厚い層間絶縁膜１
８を堆積する。層間絶縁膜１８中に、コンタクトホール
１９を形成し、該コンタクトホール１９内にタングステ
ンプラグ３３を埋め込む。タングステンプラグ３３に接
続されるように、アルミ配線２０を形成すると、ＳＲＡ
Ｍのメモリセルが完成する。
【００２２】
【発明が解決しようとする課題】従来の内部配線の製造
方法は、以上のように構成されていたので、図４２と４
３を参照して、ポリシリコンの異常成長が生じ、コンタ
クト抵抗が上昇するという問題点があった。また、内部
配線の幅の縮小化により、配線自身の抵抗が増加し、半
導体装置の特性を大きく劣化させるという問題点があっ
た。
方法は、以上のように構成されていたので、図４２と４
３を参照して、ポリシリコンの異常成長が生じ、コンタ
クト抵抗が上昇するという問題点があった。また、内部
配線の幅の縮小化により、配線自身の抵抗が増加し、半
導体装置の特性を大きく劣化させるという問題点があっ
た。
【００２３】それゆえに、この発明の目的は、低抵抗の
内部配線を有する半導体装置を得ることにある。
内部配線を有する半導体装置を得ることにある。
【００２４】この発明の他の目的は、コンタクト抵抗の
低い内部配線を有する半導体装置を得ることにある。
低い内部配線を有する半導体装置を得ることにある。
【００２５】この発明の、さらに他の目的は、低抵抗の
内部配線を有するスタティックランダムアクセスメモリ
を得ることにある。
内部配線を有するスタティックランダムアクセスメモリ
を得ることにある。
【００２６】この発明のさらに他の目的は、コンタクト
抵抗の低い内部配線を有するスタティックランダムアク
セスメモリを得ることにある。
抵抗の低い内部配線を有するスタティックランダムアク
セスメモリを得ることにある。
【００２７】この発明のさらに他の目的は、低抵抗の内
部配線を有する半導体装置を製造する方法を提供するこ
とにある。
部配線を有する半導体装置を製造する方法を提供するこ
とにある。
【００２８】この発明のさらに他の目的は、コンタクト
抵抗の低い内部配線を有する半導体装置を製造する方法
を提供することにある。
抵抗の低い内部配線を有する半導体装置を製造する方法
を提供することにある。
【００２９】この発明のさらに他の目的は、低抵抗の内
部配線を有する、スタティックランダムアクセスメモリ
を製造する方法を提供することにある。
部配線を有する、スタティックランダムアクセスメモリ
を製造する方法を提供することにある。
【００３０】
【課題を解決するための手段】この発明の、第１の局面
に従う半導体装置は、半導体基板を備える。上記半導体
基板の表面中には、その表面がシリサイド化されている
導電層が設けられている。上記半導体基板の上であっ
て、上記導電層の近くに、その表面がシリサイド化され
ている導電体が設けられている。上記導電体を覆うよう
に、上記半導体基板の上に層間絶縁膜が設けられてい
る。上記層間絶縁膜中に、上記導電層の表面と上記導電
体の端部の表面とをともに露出させるためのコンタクト
ホールが設けられている。上記コンタクトホールの側壁
面および底面を被覆するように、上記導電層の表面と上
記導電体の端部の表面を電気的に接続するための内部配
線層が設けられている。上記内部配線層は、上記コンタ
クトホールの側壁面および底面に直接接触するチタン膜
と、該チタン膜の上に設けられた第１のシリサイド層
と、を含む。
に従う半導体装置は、半導体基板を備える。上記半導体
基板の表面中には、その表面がシリサイド化されている
導電層が設けられている。上記半導体基板の上であっ
て、上記導電層の近くに、その表面がシリサイド化され
ている導電体が設けられている。上記導電体を覆うよう
に、上記半導体基板の上に層間絶縁膜が設けられてい
る。上記層間絶縁膜中に、上記導電層の表面と上記導電
体の端部の表面とをともに露出させるためのコンタクト
ホールが設けられている。上記コンタクトホールの側壁
面および底面を被覆するように、上記導電層の表面と上
記導電体の端部の表面を電気的に接続するための内部配
線層が設けられている。上記内部配線層は、上記コンタ
クトホールの側壁面および底面に直接接触するチタン膜
と、該チタン膜の上に設けられた第１のシリサイド層
と、を含む。
【００３１】この発明の、第２の局面に従う半導体装置
は、半導体基板を備える。上記半導体基板の上に、ドラ
イバトランジスタのゲートと、アクセストランジスタの
ゲートが、隣り合うように設けられている。上記半導体
基板の主表面中であって、上記ドライバトランジスタの
ゲートと上記アクセストランジスタのゲートとの間に、
アクセストランジスタのソース／ドレイン層が設けられ
ている。上記ソース／ドレイン層の表面には、第１のシ
リサイド層が設けられている。上記ドライバトランジス
タのゲートと上記アクセストランジスタのゲートとを覆
うように、上記半導体基板の上に層間絶縁膜が設けられ
ている。上記層間絶縁膜中に、上記アクセストランジス
タのソース／ドレイン層の表面と上記ドライバトランジ
スタのゲートの端部の上表面とをともに露出させるため
のコンタクトホールが設けられている。上記コンタクト
ホールの側壁面および底面を被覆するように、上記ドラ
イバトランジスタのゲートの端部の表面と上記アクセス
トランジスタのソース／ドレイン層の表面とを電気的に
接続するための内部配線層が設けられている。上記内部
配線層は、上記コンタクトホールの側壁面および底面に
直接接触するチタン膜と、該チタン膜の上に設けられた
第２のシリサイド層とを含む。
は、半導体基板を備える。上記半導体基板の上に、ドラ
イバトランジスタのゲートと、アクセストランジスタの
ゲートが、隣り合うように設けられている。上記半導体
基板の主表面中であって、上記ドライバトランジスタの
ゲートと上記アクセストランジスタのゲートとの間に、
アクセストランジスタのソース／ドレイン層が設けられ
ている。上記ソース／ドレイン層の表面には、第１のシ
リサイド層が設けられている。上記ドライバトランジス
タのゲートと上記アクセストランジスタのゲートとを覆
うように、上記半導体基板の上に層間絶縁膜が設けられ
ている。上記層間絶縁膜中に、上記アクセストランジス
タのソース／ドレイン層の表面と上記ドライバトランジ
スタのゲートの端部の上表面とをともに露出させるため
のコンタクトホールが設けられている。上記コンタクト
ホールの側壁面および底面を被覆するように、上記ドラ
イバトランジスタのゲートの端部の表面と上記アクセス
トランジスタのソース／ドレイン層の表面とを電気的に
接続するための内部配線層が設けられている。上記内部
配線層は、上記コンタクトホールの側壁面および底面に
直接接触するチタン膜と、該チタン膜の上に設けられた
第２のシリサイド層とを含む。
【００３２】この発明の第３の局面に従う、半導体装置
の製造方法においては、まず半導体基板の表面中に導電
層を形成する。上記半導体基板の上であって、上記導電
層の近くに導電体を形成する。上記導電層および上記導
電体の表面をシリサイド化する。上記導電体を覆うよう
に上記半導体基板の上に層間絶縁膜を形成する。上記層
間絶縁膜中に、上記導電層の表面および上記導電体の端
部の表面を同時に露出させるためのコンタクトホールを
形成する。上記導電層の表面および上記導電体の端部の
表面に接触するように、上記コンタクトホールの側壁面
および底面を被覆するチタン膜をスパッタ法により形成
する。上記チタン膜の上にシリサイド膜をスパッタ法に
より形成する。上記チタン膜および上記シリサイド膜を
内部配線の形状にパターニングする。
の製造方法においては、まず半導体基板の表面中に導電
層を形成する。上記半導体基板の上であって、上記導電
層の近くに導電体を形成する。上記導電層および上記導
電体の表面をシリサイド化する。上記導電体を覆うよう
に上記半導体基板の上に層間絶縁膜を形成する。上記層
間絶縁膜中に、上記導電層の表面および上記導電体の端
部の表面を同時に露出させるためのコンタクトホールを
形成する。上記導電層の表面および上記導電体の端部の
表面に接触するように、上記コンタクトホールの側壁面
および底面を被覆するチタン膜をスパッタ法により形成
する。上記チタン膜の上にシリサイド膜をスパッタ法に
より形成する。上記チタン膜および上記シリサイド膜を
内部配線の形状にパターニングする。
【００３３】
【作用】この発明の第１の局面に従う半導体装置によれ
ば、内部配線層をチタン層と、該チタン層の上に設けら
れたシリサイド層とで形成したので、低抵抗の内部配線
を有する半導体装置となる。
ば、内部配線層をチタン層と、該チタン層の上に設けら
れたシリサイド層とで形成したので、低抵抗の内部配線
を有する半導体装置となる。
【００３４】この発明の第２の局面に従う半導体装置に
よれば、内部配線層をチタン層と、該チタン層の上に設
けられたシリサイド層とで形成したので、低抵抗の内部
配線を有するスタティックランダムアクセスメモリとな
る。
よれば、内部配線層をチタン層と、該チタン層の上に設
けられたシリサイド層とで形成したので、低抵抗の内部
配線を有するスタティックランダムアクセスメモリとな
る。
【００３５】この発明の第３の局面に従う半導体装置の
製造方法によれば、内部配線層をチタン層と、該チタン
層の上に設けられたシリサイド層とで形成するので、低
抵抗の内部配線を有する半導体装置を与える。また、内
部配線層をスパッタ法により形成するので、導電層の上
に形成されたシリサイド層は破壊されない。
製造方法によれば、内部配線層をチタン層と、該チタン
層の上に設けられたシリサイド層とで形成するので、低
抵抗の内部配線を有する半導体装置を与える。また、内
部配線層をスパッタ法により形成するので、導電層の上
に形成されたシリサイド層は破壊されない。
【００３６】
【実施例】以下、この発明の実施例を図について説明す
る。
る。
【００３７】実施例１ 図１は、実施例１に係るＳＲＡＭのメモリセルの断面図
である。メモリセルは、シリコン基板２１を備える。シ
リコン基板２１の表面中には、ＬＯＣＯＳ酸化膜４が設
けられている。シリコン基板２１の上には、アクセスト
ランジスタＡＴＲ２のゲート２とドライバトランジスタ
ＤＴＲ１のゲート３が、隣り合うように設けられてい
る。シリコン基板２１の主表面中であって、ドライバト
ランジスタのゲート３とアクセストランジスタのゲート
２との間に、アクセストランジスタＡＴＲ２のソース／
ドレイン層６が設けられている。ソース／ドレイン層６
の表面には、シリサイド層１０が形成されている。ドラ
イバトランジスタのゲート３およびアクセストランジス
タのゲート２の表面にも、シリサイド層１０が設けられ
ている。ゲート２，３を覆うように、シリコン基板２１
の上に層間絶縁膜１１が設けられている。層間絶縁膜１
１中に、アクセストランジスタのソース／ドレイン層６
の表面と、ドライバトランジスタのゲート３の端部の上
表面とをともに露出させるためのコンタクトホール１２
が設けられる。コンタクトホール１２の側壁面および底
面を被覆するように、ドライバトランジスタのゲート３
の端部の表面とアクセストランジスタのソース／ドレイ
ン層６の表面とを電気的に接続する内部配線層１４が設
けられている。内部配線層１４は、コンタクトホール１
２の側壁面および底面に直接接触するように設けられた
チタン膜３０と、チタン膜３０の上に設けられたシリサ
イド層３１とを含む。内部配線層１４を覆うようにシリ
コン基板２１の上に層間絶縁膜１５が設けられる。層間
絶縁膜１５中に、内部配線層１４の表面の一部を露出さ
せるためのコンタクトホール１６が設けられる。コンタ
クトホール１６を通って、内部配線層１４に接続される
ように、シリコン基板２１の上に、抵抗体であるポリシ
リコン膜１７が設けられる。ポリシリコン膜１７を覆う
ように、シリコン基板２１の上に厚い層間絶縁膜１８が
設けられる。層間絶縁膜１８中に、タングステンプラグ
を埋込むためのコンタクトホール１９が設けられてい
る。コンタクトホール１９内に、タングステンプラグ３
３が埋込まれ、タングステンプラグ３３にアルミニウム
配線２０が接続されている。
である。メモリセルは、シリコン基板２１を備える。シ
リコン基板２１の表面中には、ＬＯＣＯＳ酸化膜４が設
けられている。シリコン基板２１の上には、アクセスト
ランジスタＡＴＲ２のゲート２とドライバトランジスタ
ＤＴＲ１のゲート３が、隣り合うように設けられてい
る。シリコン基板２１の主表面中であって、ドライバト
ランジスタのゲート３とアクセストランジスタのゲート
２との間に、アクセストランジスタＡＴＲ２のソース／
ドレイン層６が設けられている。ソース／ドレイン層６
の表面には、シリサイド層１０が形成されている。ドラ
イバトランジスタのゲート３およびアクセストランジス
タのゲート２の表面にも、シリサイド層１０が設けられ
ている。ゲート２，３を覆うように、シリコン基板２１
の上に層間絶縁膜１１が設けられている。層間絶縁膜１
１中に、アクセストランジスタのソース／ドレイン層６
の表面と、ドライバトランジスタのゲート３の端部の上
表面とをともに露出させるためのコンタクトホール１２
が設けられる。コンタクトホール１２の側壁面および底
面を被覆するように、ドライバトランジスタのゲート３
の端部の表面とアクセストランジスタのソース／ドレイ
ン層６の表面とを電気的に接続する内部配線層１４が設
けられている。内部配線層１４は、コンタクトホール１
２の側壁面および底面に直接接触するように設けられた
チタン膜３０と、チタン膜３０の上に設けられたシリサ
イド層３１とを含む。内部配線層１４を覆うようにシリ
コン基板２１の上に層間絶縁膜１５が設けられる。層間
絶縁膜１５中に、内部配線層１４の表面の一部を露出さ
せるためのコンタクトホール１６が設けられる。コンタ
クトホール１６を通って、内部配線層１４に接続される
ように、シリコン基板２１の上に、抵抗体であるポリシ
リコン膜１７が設けられる。ポリシリコン膜１７を覆う
ように、シリコン基板２１の上に厚い層間絶縁膜１８が
設けられる。層間絶縁膜１８中に、タングステンプラグ
を埋込むためのコンタクトホール１９が設けられてい
る。コンタクトホール１９内に、タングステンプラグ３
３が埋込まれ、タングステンプラグ３３にアルミニウム
配線２０が接続されている。
【００３８】本実施例によれば、内部配線層１４が、チ
タン膜３０と、該チタン膜の上に設けられたシリサイド
層３１とから形成されているので、低抵抗の内部配線層
となる。
タン膜３０と、該チタン膜の上に設けられたシリサイド
層３１とから形成されているので、低抵抗の内部配線層
となる。
【００３９】次に、実施例１に係る半導体装置の製造方
法を説明する。まず、図２から図８までに示す処理が行
なわれる。図２から図８までに示す工程は、図３０から
図３５までに示す従来の工程と同様であるので、同一の
部分には同一の参照番号を付し、その説明を繰返さな
い。
法を説明する。まず、図２から図８までに示す処理が行
なわれる。図２から図８までに示す工程は、図３０から
図３５までに示す従来の工程と同様であるので、同一の
部分には同一の参照番号を付し、その説明を繰返さな
い。
【００４０】図９を参照して、ソース／ドレイン領域６
の表面およびドライバトランジスタのゲート３の端部の
表面に接触するように、コンタクトホール１２の側壁面
および底面を被覆するチタン膜３４を、スパッタ法によ
り形成する。チタン膜３４をスパッタ法により形成する
ので、従来のＣＶＤ法により生じる問題点（図４２，４
３参照）は生じない。チタン膜３４の膜厚は、約２００
Åである。チタン膜３４の上に、スパッタ法により、チ
タンシリサイド膜３５を、約１５００Å堆積する。スパ
ッタ法により形成されるチタンシリサイド膜３５は安定
なＴｉＳｉ2 ではなく、若干、シリコンが過剰に含まれ
ている。シリコンが過剰に含まれているチタンシリサイ
ド膜を安定なＴｉＳｉ2 膜にするために、ランプアニー
ル装置により、約８００℃の熱処理を行なう。この熱処
理により、チタンシリサイド膜は安定化し、かつ低抵抗
化する。
の表面およびドライバトランジスタのゲート３の端部の
表面に接触するように、コンタクトホール１２の側壁面
および底面を被覆するチタン膜３４を、スパッタ法によ
り形成する。チタン膜３４をスパッタ法により形成する
ので、従来のＣＶＤ法により生じる問題点（図４２，４
３参照）は生じない。チタン膜３４の膜厚は、約２００
Åである。チタン膜３４の上に、スパッタ法により、チ
タンシリサイド膜３５を、約１５００Å堆積する。スパ
ッタ法により形成されるチタンシリサイド膜３５は安定
なＴｉＳｉ2 ではなく、若干、シリコンが過剰に含まれ
ている。シリコンが過剰に含まれているチタンシリサイ
ド膜を安定なＴｉＳｉ2 膜にするために、ランプアニー
ル装置により、約８００℃の熱処理を行なう。この熱処
理により、チタンシリサイド膜は安定化し、かつ低抵抗
化する。
【００４１】また、この一連の処理により、ソース／ド
レイン領域６の表面およびゲート３の上のチタンシリサ
イド膜を劣化させずに、低抵抗のコンタクトを得ること
ができる。これについて、さらに詳細に説明する。
レイン領域６の表面およびゲート３の上のチタンシリサ
イド膜を劣化させずに、低抵抗のコンタクトを得ること
ができる。これについて、さらに詳細に説明する。
【００４２】図１３を参照して、ソース／ドレイン領域
６あるいはゲート電極３の表面に形成されたチタンシリ
サイド膜１０の上には、通常、自然酸化膜３６が形成さ
れる。しかしながら、自然酸化膜３６の上にチタン膜３
４を形成すると、チタンの還元作用により、自然酸化膜
は次式に示す反応によって還元され、導電性の、ＴｉＯ
X とＴｉＳｉX となる。
６あるいはゲート電極３の表面に形成されたチタンシリ
サイド膜１０の上には、通常、自然酸化膜３６が形成さ
れる。しかしながら、自然酸化膜３６の上にチタン膜３
４を形成すると、チタンの還元作用により、自然酸化膜
は次式に示す反応によって還元され、導電性の、ＴｉＯ
X とＴｉＳｉX となる。
【００４３】 ＳｉＯX ＋２Ｔｉ → ＴｉＯX ＋ＴｉＳｉX したがって、後述する内部配線層１４と、ソース／ドレ
イン領域６とのコンタクト抵抗は低下する。同様に、内
部配線層１４と、ドライバトランジスタのゲート３との
コンタクト抵抗も低下する。また、内部配線層１４の材
料としてチタンシリサイド膜３５を用いたため、半導体
装置の縮小化に伴う配線の抵抗上昇を抑制することがで
きる。
イン領域６とのコンタクト抵抗は低下する。同様に、内
部配線層１４と、ドライバトランジスタのゲート３との
コンタクト抵抗も低下する。また、内部配線層１４の材
料としてチタンシリサイド膜３５を用いたため、半導体
装置の縮小化に伴う配線の抵抗上昇を抑制することがで
きる。
【００４４】図９と図１０を参照して、チタン膜３４と
チタンシリサイド膜３５を内部配線層１４の形状にパタ
ーニングする。図１１を参照して、内部配線層１４を覆
うように、シリコン基板２１の上に膜厚１５００Åの、
酸化膜である層間絶縁膜１５を堆積する。層間絶縁膜１
５中に、内部配線層１４の表面の一部を露出させるため
のコンタクトホール１６を形成する。内部配線層１４に
接続されるように、かつコンタクトホール１６内に埋込
まれるように、高抵抗となる、膜厚１５００Åのポリシ
リコン膜１７を形成する。ポリシリコン膜１７を、高抵
抗の抵抗体の形状にパターニングする。ポリシリコン膜
１７を覆うように、厚い層間絶縁膜１８を、シリコン基
板２１の上に形成する。層間絶縁膜１８中に、タングス
テンプラグを埋込むためのコンタクトホール１９を形成
する。コンタクトホール１９内にタングステンプラグ３
３を埋込む。タングステンプラグ３３に接続されるよう
に、アルミニウム配線２０を形成する。
チタンシリサイド膜３５を内部配線層１４の形状にパタ
ーニングする。図１１を参照して、内部配線層１４を覆
うように、シリコン基板２１の上に膜厚１５００Åの、
酸化膜である層間絶縁膜１５を堆積する。層間絶縁膜１
５中に、内部配線層１４の表面の一部を露出させるため
のコンタクトホール１６を形成する。内部配線層１４に
接続されるように、かつコンタクトホール１６内に埋込
まれるように、高抵抗となる、膜厚１５００Åのポリシ
リコン膜１７を形成する。ポリシリコン膜１７を、高抵
抗の抵抗体の形状にパターニングする。ポリシリコン膜
１７を覆うように、厚い層間絶縁膜１８を、シリコン基
板２１の上に形成する。層間絶縁膜１８中に、タングス
テンプラグを埋込むためのコンタクトホール１９を形成
する。コンタクトホール１９内にタングステンプラグ３
３を埋込む。タングステンプラグ３３に接続されるよう
に、アルミニウム配線２０を形成する。
【００４５】実施例２ 図１４は、実施例２に係るスタティックランダムアクセ
スメモリの断面図である。
スメモリの断面図である。
【００４６】実施例２に係るメモリセルは、以下の点を
除いて、実施例１に係るメモリセルと同一であるので、
同一または相当する部分には同一の参照番号を付し、そ
の説明を繰返さない。
除いて、実施例１に係るメモリセルと同一であるので、
同一または相当する部分には同一の参照番号を付し、そ
の説明を繰返さない。
【００４７】実施例２に係るメモリセルが、実施例１に
係るメモリセルと異なる点は、コンタクトホール１２
を、シリコン基板２１の表面をほり抜くように、形成し
ている点である。結果として、チタン膜３４は、シリコ
ン基板２１の表面の中に入り込んでいる。実施例２に係
るメモリセルによると、チタン膜３４とソース／ドレイ
ン領域６との接触面積が増大するために、より低抵抗
の、かつ安定したコンタクトが形成される。
係るメモリセルと異なる点は、コンタクトホール１２
を、シリコン基板２１の表面をほり抜くように、形成し
ている点である。結果として、チタン膜３４は、シリコ
ン基板２１の表面の中に入り込んでいる。実施例２に係
るメモリセルによると、チタン膜３４とソース／ドレイ
ン領域６との接触面積が増大するために、より低抵抗
の、かつ安定したコンタクトが形成される。
【００４８】次に、図１４に示すＳＲＡＭのメモリセル
の製造方法について説明する。まず、図２〜図７に示す
処理と同一の処理が行なわれる。
の製造方法について説明する。まず、図２〜図７に示す
処理と同一の処理が行なわれる。
【００４９】図７と図１５を参照して、層間絶縁膜１１
をマスクにして、ソース／ドレイン領域６の表面および
ドライバトランジスタのゲート３の端部の表面を露出さ
せるように、コンタクトホール１２を形成する。コンタ
クトホール１２の形成は、シリコン基板２１の表面をほ
り抜くように行なわれる。シリコン基板２１の表面をほ
るようにエッチングを行なうと、コンタクトホール１２
の底部のシリサイド層１０は除去される。
をマスクにして、ソース／ドレイン領域６の表面および
ドライバトランジスタのゲート３の端部の表面を露出さ
せるように、コンタクトホール１２を形成する。コンタ
クトホール１２の形成は、シリコン基板２１の表面をほ
り抜くように行なわれる。シリコン基板２１の表面をほ
るようにエッチングを行なうと、コンタクトホール１２
の底部のシリサイド層１０は除去される。
【００５０】図１６を参照して、コンタクトホール１２
の側壁面および底面を被覆するように、チタン膜３０
を、スパッタ法により、シリコン基板２１の上に堆積す
る。チタン膜３０の上に、スパッタ法により、チタンシ
リサイド膜３５を堆積する。
の側壁面および底面を被覆するように、チタン膜３０
を、スパッタ法により、シリコン基板２１の上に堆積す
る。チタン膜３０の上に、スパッタ法により、チタンシ
リサイド膜３５を堆積する。
【００５１】その後、チタン膜３０とシリコン基板２１
の接触を良好にするために、ランプアニール装置を用い
て、約８００℃の熱処理を行なう。この熱処理により、
チタンとシリコンが反応し、その界面にチタンシリサイ
ド層３９が形成され、ひいては、コンタクト抵抗が低く
なる。なお、本実施例によると、チタン膜３０とシリコ
ン基板２１との接触面積が増大するために、より低抵抗
の、かつ安定したコンタクトが形成される。
の接触を良好にするために、ランプアニール装置を用い
て、約８００℃の熱処理を行なう。この熱処理により、
チタンとシリコンが反応し、その界面にチタンシリサイ
ド層３９が形成され、ひいては、コンタクト抵抗が低く
なる。なお、本実施例によると、チタン膜３０とシリコ
ン基板２１との接触面積が増大するために、より低抵抗
の、かつ安定したコンタクトが形成される。
【００５２】図１６と図１７を参照して、チタンシリサ
イド膜３５とチタン膜３０を、内部配線層１４の形状に
パターニングする。
イド膜３５とチタン膜３０を、内部配線層１４の形状に
パターニングする。
【００５３】図１８を参照して、内部配線層１４を覆う
ように、シリコン基板２１の上に層間絶縁膜１５を形成
する。層間絶縁膜１５の膜厚は、約１５００Åである。
層間絶縁膜１５中に、内部配線層１４の表面の一部を露
出させるためのコンタクトホール１６を形成する。コン
タクトホール１６内に埋込まれるように、シリコン基板
２１の上に、膜厚１０００Åのポリシリコン膜１７を堆
積させる。ポリシリコン膜１７を、高抵抗の抵抗体の形
状にパターニングする。
ように、シリコン基板２１の上に層間絶縁膜１５を形成
する。層間絶縁膜１５の膜厚は、約１５００Åである。
層間絶縁膜１５中に、内部配線層１４の表面の一部を露
出させるためのコンタクトホール１６を形成する。コン
タクトホール１６内に埋込まれるように、シリコン基板
２１の上に、膜厚１０００Åのポリシリコン膜１７を堆
積させる。ポリシリコン膜１７を、高抵抗の抵抗体の形
状にパターニングする。
【００５４】図１９を参照して、ポリシリコン膜１７を
覆うように、シリコン基板２１の上に、厚い層間絶縁膜
１８を形成する。層間絶縁膜１８中に、タングステンプ
ラグを埋込むためのコンタクトホール３２を形成する。
コンタクトホール３２内に、タングステンプラグ３３を
埋込む。タングステンプラグ３３に、アルミニウム配線
２０を接続する。
覆うように、シリコン基板２１の上に、厚い層間絶縁膜
１８を形成する。層間絶縁膜１８中に、タングステンプ
ラグを埋込むためのコンタクトホール３２を形成する。
コンタクトホール３２内に、タングステンプラグ３３を
埋込む。タングステンプラグ３３に、アルミニウム配線
２０を接続する。
【００５５】実施例３ 図２０は、実施例３に係る、ＳＲＡＭのメモリセルの断
面図である。図２０に示すＳＲＡＭのメモリセルは、以
下の点を除いて、図１に示すＳＲＡＭのメモリセルと同
一であるので、同一または相当する部分には同一の参照
番号を付し、その説明を繰返さない。
面図である。図２０に示すＳＲＡＭのメモリセルは、以
下の点を除いて、図１に示すＳＲＡＭのメモリセルと同
一であるので、同一または相当する部分には同一の参照
番号を付し、その説明を繰返さない。
【００５６】図２０に示すＳＲＡＭのメモリセルが、図
１に示すＳＲＡＭのメモリセルと異なる点は、内部配線
層１４を、第１のシリサイド層（１０）に接触するチタ
ン膜３０と、該チタン膜３０の上に設けられた第２のシ
リサイド層３１と、第２のシリサイド層３１の上に設け
られた第３のシリサイド層３７で形成している点であ
る。第２のシリサイド層３１の上に、第３のシリサイド
層３７を形成することにより、内部配線層１４は、さら
に低抵抗化する。
１に示すＳＲＡＭのメモリセルと異なる点は、内部配線
層１４を、第１のシリサイド層（１０）に接触するチタ
ン膜３０と、該チタン膜３０の上に設けられた第２のシ
リサイド層３１と、第２のシリサイド層３１の上に設け
られた第３のシリサイド層３７で形成している点であ
る。第２のシリサイド層３１の上に、第３のシリサイド
層３７を形成することにより、内部配線層１４は、さら
に低抵抗化する。
【００５７】次に、図２０に示すＳＲＡＭのメモリセル
の製造方法について説明する。まず、図２〜図７に示す
までの処理と同様の処理が行なわれる。
の製造方法について説明する。まず、図２〜図７に示す
までの処理と同様の処理が行なわれる。
【００５８】図２１は、図７に相当する図である。図２
１と図２２を参照して、コンタクトホール１２の側壁面
および底面を被覆するように、シリコン基板２１の上
に、スパッタ法により、約２００Åのチタン膜３０を堆
積する。続いて、スパッタ法により、チタン膜３０の上
に、チタンシリサイド膜３５を、約１５００Å堆積す
る。スパッタ法で作られるチタンシリサイド膜３５は、
安定なＴｉＳｉ2 構造ではなく、若干シリコンが過剰な
状態になっている。チタンシリサイド膜３５を安定なＴ
ｉＳｉ2 膜にするために、ランプアニール装置により、
約８００℃の熱処理を行なう。上述した、一連の処理に
より、ソース／ドレイン領域６の上のシリサイド層１０
およびゲート３の表面のシリサイド層１０を劣化させず
に、低抵抗のコンタクトを得ることができる。また、配
線材料として、チタンシリサイド膜を用いたため、半導
体装置の縮小化に伴う配線の抵抗の上昇を抑制すること
ができる。
１と図２２を参照して、コンタクトホール１２の側壁面
および底面を被覆するように、シリコン基板２１の上
に、スパッタ法により、約２００Åのチタン膜３０を堆
積する。続いて、スパッタ法により、チタン膜３０の上
に、チタンシリサイド膜３５を、約１５００Å堆積す
る。スパッタ法で作られるチタンシリサイド膜３５は、
安定なＴｉＳｉ2 構造ではなく、若干シリコンが過剰な
状態になっている。チタンシリサイド膜３５を安定なＴ
ｉＳｉ2 膜にするために、ランプアニール装置により、
約８００℃の熱処理を行なう。上述した、一連の処理に
より、ソース／ドレイン領域６の上のシリサイド層１０
およびゲート３の表面のシリサイド層１０を劣化させず
に、低抵抗のコンタクトを得ることができる。また、配
線材料として、チタンシリサイド膜を用いたため、半導
体装置の縮小化に伴う配線の抵抗の上昇を抑制すること
ができる。
【００５９】図２２と図２３を参照して、チタンシリサ
イド膜３５とチタン膜３０を、写真製版およびＲＩＥを
用いて、内部配線層１４の形状に、パターニングする。
イド膜３５とチタン膜３０を、写真製版およびＲＩＥを
用いて、内部配線層１４の形状に、パターニングする。
【００６０】図２４を参照して、内部配線層１４の表面
を被覆するように、約５００Åのチタン膜３８を、スパ
ッタ法により、シリコン基板２１の上に堆積し、その後
約７００℃の熱処理を行なう。この熱処理は、次の理由
によりなされる。
を被覆するように、約５００Åのチタン膜３８を、スパ
ッタ法により、シリコン基板２１の上に堆積し、その後
約７００℃の熱処理を行なう。この熱処理は、次の理由
によりなされる。
【００６１】スパッタ法により堆積されたチタンシリサ
イド膜３５中の、チタンとシリコンの構成比は、１：２
の安定で、かつ低抵抗のチタンシリサイド膜の構成比で
はなく、１：２．２というようなシリコンが過剰な状態
である。過剰のシリコンは、後の熱処理により析出し、
ひいては、この膜（３５）は、ＴｉＳｉ2 膜とＳｉ膜の
複合構造となる。析出したシリコンは、不純物の注入が
なされていないため、高抵抗であり、内部配線層１４の
ある箇所にＳｉの析出が多くなると、その部分で断線が
生じる。これを防止するためには、析出したシリコンを
低抵抗化する必要がある。上述の熱処理は、これを解決
するためになされたもので、チタンシリサイド膜３５の
上にチタン膜３８を堆積することにより、このチタンと
析出したシリコンを反応させて、ＴｉＳｉ2 を形成す
る。
イド膜３５中の、チタンとシリコンの構成比は、１：２
の安定で、かつ低抵抗のチタンシリサイド膜の構成比で
はなく、１：２．２というようなシリコンが過剰な状態
である。過剰のシリコンは、後の熱処理により析出し、
ひいては、この膜（３５）は、ＴｉＳｉ2 膜とＳｉ膜の
複合構造となる。析出したシリコンは、不純物の注入が
なされていないため、高抵抗であり、内部配線層１４の
ある箇所にＳｉの析出が多くなると、その部分で断線が
生じる。これを防止するためには、析出したシリコンを
低抵抗化する必要がある。上述の熱処理は、これを解決
するためになされたもので、チタンシリサイド膜３５の
上にチタン膜３８を堆積することにより、このチタンと
析出したシリコンを反応させて、ＴｉＳｉ2 を形成す
る。
【００６２】図２４と図２５を参照して、７００℃での
熱処理の後、未反応のチタンおよび用いた雰囲気中の窒
素により形成された窒化チタンを硫酸および過酸化水素
水の溶液により除去する。その後、安定なＴｉＳｉ
2 （３９）を形成するために、約８００℃の熱処理を行
なう。これにより、シリコンの析出による断線を起こす
ことなく、高性能の半導体装置を得ることができる。
熱処理の後、未反応のチタンおよび用いた雰囲気中の窒
素により形成された窒化チタンを硫酸および過酸化水素
水の溶液により除去する。その後、安定なＴｉＳｉ
2 （３９）を形成するために、約８００℃の熱処理を行
なう。これにより、シリコンの析出による断線を起こす
ことなく、高性能の半導体装置を得ることができる。
【００６３】図２６を参照して、内部配線層１４を覆う
ように、シリコン基板２１の上に層間絶縁膜１５を形成
する。層間絶縁膜１５中に、内部配線層１４の表面の一
部を露出させるためのコンタクトホール１６を形成す
る。コンタクトホール１６内に埋込まれるように、ポリ
シリコン膜１７を、シリコン基板２１の上に形成する。
ポリシリコン膜１７の膜厚は、約１０００Åである。ポ
リシリコン膜１７を、高抵抗の抵抗体の形状にパターニ
ングする。
ように、シリコン基板２１の上に層間絶縁膜１５を形成
する。層間絶縁膜１５中に、内部配線層１４の表面の一
部を露出させるためのコンタクトホール１６を形成す
る。コンタクトホール１６内に埋込まれるように、ポリ
シリコン膜１７を、シリコン基板２１の上に形成する。
ポリシリコン膜１７の膜厚は、約１０００Åである。ポ
リシリコン膜１７を、高抵抗の抵抗体の形状にパターニ
ングする。
【００６４】図２７を参照して、ポリシリコン膜１７を
覆うように、シリコン基板２１の上に、厚い層間絶縁膜
１８を形成する。層間絶縁膜１８中に、タングステンプ
ラグを埋込むためのコンタクトホール３２を形成する。
コンタクトホール中に、タングステンプラグ３３を埋込
む。タングステンプラグ３３に、アルミニウム配線を接
続する。
覆うように、シリコン基板２１の上に、厚い層間絶縁膜
１８を形成する。層間絶縁膜１８中に、タングステンプ
ラグを埋込むためのコンタクトホール３２を形成する。
コンタクトホール中に、タングステンプラグ３３を埋込
む。タングステンプラグ３３に、アルミニウム配線を接
続する。
【００６５】
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、内部配線層をチタン層
と、該チタン層の上に設けられたシリサイド層とで形成
したので、低抵抗の内部配線を有する半導体装置とな
る。
局面に従う半導体装置によれば、内部配線層をチタン層
と、該チタン層の上に設けられたシリサイド層とで形成
したので、低抵抗の内部配線を有する半導体装置とな
る。
【００６６】この発明の第２の局面に従う半導体装置に
よれば、内部配線層をチタン層と、該チタン層の上に設
けられたシリサイド層とで形成したので、低抵抗の内部
配線を有するスタティックランダムアクセスメモリとな
る。
よれば、内部配線層をチタン層と、該チタン層の上に設
けられたシリサイド層とで形成したので、低抵抗の内部
配線を有するスタティックランダムアクセスメモリとな
る。
【００６７】この発明の第３の局面に従う半導体装置の
製造方法によれば、内部配線層をチタン層と、該チタン
層の上に設けられたシリサイド層とで形成するので、低
抵抗の内部配線を有する半導体装置を与える。また、内
部配線層をスパッタ法により形成するので、導電層の上
に形成されたシリサイド層は破壊されない。
製造方法によれば、内部配線層をチタン層と、該チタン
層の上に設けられたシリサイド層とで形成するので、低
抵抗の内部配線を有する半導体装置を与える。また、内
部配線層をスパッタ法により形成するので、導電層の上
に形成されたシリサイド層は破壊されない。
【図１】 本発明の実施例１に係るＳＲＡＭのメモリセ
ルの断面図である。
ルの断面図である。
【図２】 実施例１に係る半導体装置の製造方法の順序
の第１の工程における半導体装置の断面図と平面図であ
る。
の第１の工程における半導体装置の断面図と平面図であ
る。
【図３】 実施例１に係る半導体装置の製造方法の順序
の第２の工程における半導体装置の断面図である。
の第２の工程における半導体装置の断面図である。
【図４】 実施例１に係る半導体装置の製造方法の順序
の第３の工程における半導体装置の断面図と平面図であ
る。
の第３の工程における半導体装置の断面図と平面図であ
る。
【図５】 実施例１に係る半導体装置の製造方法の順序
の第４の工程における半導体装置の断面図である。
の第４の工程における半導体装置の断面図である。
【図６】 実施例１に係る半導体装置の製造方法の順序
の第５の工程における半導体装置の断面図である。
の第５の工程における半導体装置の断面図である。
【図７】 実施例１に係る半導体装置の製造方法の順序
の第６の工程における半導体装置の断面図と平面図であ
る。
の第６の工程における半導体装置の断面図と平面図であ
る。
【図８】 実施例１に係る半導体装置の製造方法の順序
の第７の工程における半導体装置の断面図と平面図であ
る。
の第７の工程における半導体装置の断面図と平面図であ
る。
【図９】 実施例１に係る半導体装置の製造方法の順序
の第８の工程における半導体装置の断面図である。
の第８の工程における半導体装置の断面図である。
【図１０】 実施例１に係る半導体装置の製造方法の順
序の第９の工程における半導体装置の断面図と平面図で
ある。
序の第９の工程における半導体装置の断面図と平面図で
ある。
【図１１】 実施例１に係る半導体装置の製造方法の順
序の第１０の工程における半導体装置の断面図と平面図
である。
序の第１０の工程における半導体装置の断面図と平面図
である。
【図１２】 実施例１に係る半導体装置の製造方法の順
序の第１１の工程における半導体装置の断面図と平面図
である。
序の第１１の工程における半導体装置の断面図と平面図
である。
【図１３】 Ｔｉ膜の還元作用を説明するための図であ
る。
る。
【図１４】 実施例２に係るＳＲＡＭのメモリセルの断
面図である。
面図である。
【図１５】 実施例２に係る半導体装置の製造方法の順
序の第１の工程における半導体装置の断面図と平面図で
ある。
序の第１の工程における半導体装置の断面図と平面図で
ある。
【図１６】 実施例２に係る半導体装置の製造方法の順
序の第２の工程における半導体装置の断面図である。
序の第２の工程における半導体装置の断面図である。
【図１７】 実施例２に係る半導体装置の製造方法の順
序の第３の工程における半導体装置の断面図と平面図で
ある。
序の第３の工程における半導体装置の断面図と平面図で
ある。
【図１８】 実施例２に係る半導体装置の製造方法の順
序の第４の工程における半導体装置の断面図と平面図で
ある。
序の第４の工程における半導体装置の断面図と平面図で
ある。
【図１９】 実施例２に係る半導体装置の製造方法の順
序の第５の工程における半導体装置の断面図と平面図で
ある。
序の第５の工程における半導体装置の断面図と平面図で
ある。
【図２０】 実施例３に係るＳＲＡＭのメモリセルの断
面図である。
面図である。
【図２１】 実施例３に係る半導体装置の製造方法の順
序の第１の工程における半導体装置の断面図と平面図で
ある。
序の第１の工程における半導体装置の断面図と平面図で
ある。
【図２２】 実施例３に係る半導体装置の製造方法の順
序の第２の工程における半導体装置の断面図である。
序の第２の工程における半導体装置の断面図である。
【図２３】 実施例３に係る半導体装置の製造方法の順
序の第３の工程における半導体装置の断面図である。
序の第３の工程における半導体装置の断面図である。
【図２４】 実施例３に係る半導体装置の製造方法の順
序の第４の工程における半導体装置の断面図である。
序の第４の工程における半導体装置の断面図である。
【図２５】 実施例３に係る半導体装置の製造方法の順
序の第５の工程における半導体装置の断面図と平面図で
ある。
序の第５の工程における半導体装置の断面図と平面図で
ある。
【図２６】 実施例３に係る半導体装置の製造方法の順
序の第６の工程における半導体装置の断面図と平面図で
ある。
序の第６の工程における半導体装置の断面図と平面図で
ある。
【図２７】 実施例３に係る半導体装置の製造方法の順
序の第７の工程における半導体装置の断面図と平面図で
ある。
序の第７の工程における半導体装置の断面図と平面図で
ある。
【図２８】 従来のＳＲＡＭのメモリセルの平面図であ
る。
る。
【図２９】 従来のＳＲＡＭのメモリセルの等価回路図
である。
である。
【図３０】 従来の半導体装置の製造方法の順序の第１
の工程における半導体装置の断面図と平面図である。
の工程における半導体装置の断面図と平面図である。
【図３１】 従来の半導体装置の製造方法の順序の第２
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３２】 従来の半導体装置の製造方法の順序の第３
の工程における半導体装置の断面図と平面図である。
の工程における半導体装置の断面図と平面図である。
【図３３】 従来の半導体装置の製造方法の順序の第４
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３４】 従来の半導体装置の製造方法の順序の第５
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３５】 従来の半導体装置の製造方法の順序の第６
の工程における半導体装置の断面図と平面図である。
の工程における半導体装置の断面図と平面図である。
【図３６】 従来の半導体装置の製造方法の順序の第７
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３７】 従来の半導体装置の製造方法の順序の第８
の工程における半導体装置の断面図と平面図である。
の工程における半導体装置の断面図と平面図である。
【図３８】 従来の半導体装置の製造方法の順序の第９
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３９】 従来の半導体装置の製造方法の順序の第１
０の工程における半導体装置の断面図と平面図である。
０の工程における半導体装置の断面図と平面図である。
【図４０】 従来の半導体装置の製造方法の順序の第１
１の工程における半導体装置の断面図と平面図である。
１の工程における半導体装置の断面図と平面図である。
【図４１】 従来の半導体装置の製造方法の順序の第１
２の工程における半導体装置の断面図と平面図である。
２の工程における半導体装置の断面図と平面図である。
【図４２】 従来の半導体装置の製造方法の問題点を説
明するための半導体装置の断面図である。
明するための半導体装置の断面図である。
【図４３】 従来の半導体装置の製造方法の問題点を説
明するためのさらなる断面図である。
明するためのさらなる断面図である。
３ ドライバトランジスタのゲート、６ ソース／ドレ
イン領域、１０ シリサイド膜、１１ 層間絶縁膜、１
２ コンタクトホール、１４ 内部配線層、３０ チタ
ン膜、３１ シリサイド層。
イン領域、１０ シリサイド膜、１１ 層間絶縁膜、１
２ コンタクトホール、１４ 内部配線層、３０ チタ
ン膜、３１ シリサイド層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ３８１
Claims (8)
- 【請求項１】 半導体基板と、 前記半導体基板の表面中に設けられ、その表面がシリサ
イド化されている導電層と、 前記半導体基板の上であって、前記導電層の近くに設け
られ、その表面がシリサイド化されている導電体と、 前記導電体を覆うように前記半導体基板の上に設けられ
た層間絶縁膜と、 前記層間絶縁膜中に設けられ、前記導電層の表面と前記
導電体の端部の表面とをともに露出させるためのコンタ
クトホールと、 前記コンタクトホールの側壁面および底面を被覆するよ
うに設けられ、前記導電層の表面と前記導電体の端部の
表面を電気的に接続するための内部配線層とを備え、 前記内部配線層は、前記コンタクトホールの側壁面およ
び底面に直接接触するチタン膜と、前記チタン膜の上に
設けられた第１のシリサイド層と、を含む、内部配線を
有する半導体装置。 - 【請求項２】 前記内部配線層は、前記第１のシリサイ
ド層の上に設けられた第２のシリサイド層をさらに含
む、請求項１に記載の半導体装置。 - 【請求項３】 半導体基板と、 前記半導体基板の上に、隣り合うように設けられたドラ
イバトランジスタのゲートと、アクセストランジスタの
ゲートと、 前記半導体基板の主表面中であって、前記ドライバトラ
ンジスタのゲートと前記アクセストランジスタのゲート
との間に設けられた、アクセストランジスタのソース／
ドレイン層とを備え、 前記ソース／ドレイン層の表面には第１のシリサイド層
が形成されており、 当該装置は、さらに、前記ドライバトランジスタのゲー
トと前記アクセストランジスタのゲートを覆うように前
記半導体基板の上に設けられた層間絶縁膜と、 前記層間絶縁膜中に設けられ、前記アクセストランジス
タのソース／ドレイン層の表面と前記ドライバトランジ
スタのゲートの端部の上表面とをともに露出させるため
のコンタクトホールと、 前記コンタクトホールの側壁面および底面を被覆するよ
うに設けられ、前記ドライバトランジスタのゲートの端
部の表面と前記アクセストランジスタの前記ソース／ド
レイン層の表面とを電気的に接続するための内部配線層
とを備え、 前記内部配線層は、前記コンタクトホールの側壁面およ
び底面に直接接触するチタン膜と、前記チタン膜の上に
設けられた第２のシリサイド層とを含む、半導体装置。 - 【請求項４】 前記内部配線層は、前記第２のシリサイ
ド層の上に設けられた第３のシリサイド層をさらに含
む、請求項３に記載の半導体装置。 - 【請求項５】 前記コンタクトホールは、前記半導体基
板の表面をほり抜くように、形成されている、請求項１
〜４のいずれかに記載の半導体装置。 - 【請求項６】 半導体基板の表面中に導電層を形成する
工程と、 前記半導体基板の上であって、前記導電層の近くに導電
体を形成する工程と、 前記導電層および前記導電体の表面をシリサイド化する
工程と、 前記導電体を覆うように前記半導体基板の上に層間絶縁
膜を形成する工程と、 前記層間絶縁膜中に、前記導電層の表面および前記導電
体の端部の表面を同時に露出させるためのコンタクトホ
ールを形成する工程と、 前記導電層の表面および前記導電体の端部の表面に接触
するように、前記コンタクトホールの側壁面および底面
を被覆するチタン膜を、スパッタ法により形成する工程
と、 前記チタン膜の上にシリサイド膜をスパッタ法により形
成する工程と、 前記シリサイド膜および前記チタン膜を内部配線の形状
にパターニングする工程と、 を備えた、内部配線を有する半導体装置の製造方法。 - 【請求項７】 前記コンタクトホールの形成は、前記半
導体基板の表面をほり抜くように行なわれる、請求項７
に記載の、内部配線を有する半導体装置の製造方法。 - 【請求項８】 前記シリサイド膜を形成した後、前記パ
ターニングに先立ち、前記シリサイド膜の上に、さらに
新たなシリサイド層を形成する工程を、さらに備える、
請求項７に記載の、内部配線を有する半導体装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14824094A JP3337825B2 (ja) | 1994-06-29 | 1994-06-29 | 内部配線を有する半導体装置およびその製造方法 |
| TW083106462A TW238422B (en) | 1994-06-29 | 1994-07-15 | Semiconductor device with internal wiring and its production process |
| US08/339,662 US5550409A (en) | 1994-06-29 | 1994-11-14 | Semiconductor device having internal wire and method of fabricating the same |
| KR1019950017825A KR100190836B1 (ko) | 1994-06-29 | 1995-06-28 | 내부배선을 갖는 반도체장치와 그의 제조방법 |
| US08/668,012 US5837606A (en) | 1994-06-29 | 1996-06-17 | Semiconductor device having internal wire and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14824094A JP3337825B2 (ja) | 1994-06-29 | 1994-06-29 | 内部配線を有する半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0817826A true JPH0817826A (ja) | 1996-01-19 |
| JP3337825B2 JP3337825B2 (ja) | 2002-10-28 |
Family
ID=15448383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14824094A Expired - Fee Related JP3337825B2 (ja) | 1994-06-29 | 1994-06-29 | 内部配線を有する半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5550409A (ja) |
| JP (1) | JP3337825B2 (ja) |
| KR (1) | KR100190836B1 (ja) |
| TW (1) | TW238422B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268240B1 (en) | 1997-02-27 | 2001-07-31 | Nec | Static semiconductor memory device capable of enhancing access speed |
| JP2008091835A (ja) * | 2006-10-05 | 2008-04-17 | Toshiba Corp | 半導体装置およびその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335641A (ja) * | 1995-06-06 | 1996-12-17 | Texas Instr Inc <Ti> | チタン・ポリサイドｃｍｏｓ回路にオーミック・コンタクトを設ける方法及びそのオーミック・コンタクトを有する集積回路 |
| US5846881A (en) * | 1995-12-28 | 1998-12-08 | Micron Technology, Inc. | Low cost DRAM metallization |
| JPH10229135A (ja) | 1997-02-14 | 1998-08-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| FR2974656B1 (fr) | 2011-04-26 | 2013-05-17 | Soitec Silicon On Insulator | Amplificateur de detection differentiel sans transistor a grille de passage dedie |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2555364B1 (fr) * | 1983-11-18 | 1990-02-02 | Hitachi Ltd | Procede de fabrication de connexions d'un dispositif a circuits integres a semi-conducteurs comportant en particulier un mitset |
| JPS61296764A (ja) * | 1985-06-25 | 1986-12-27 | Mitsubishi Electric Corp | 金属電極配線膜を有する半導体装置 |
| US4884123A (en) * | 1987-02-19 | 1989-11-28 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| JPH0258874A (ja) * | 1988-08-24 | 1990-02-28 | Nec Corp | 半導体集積回路装置 |
| US5242860A (en) * | 1991-07-24 | 1993-09-07 | Applied Materials, Inc. | Method for the formation of tin barrier layer with preferential (111) crystallographic orientation |
| US5369300A (en) * | 1993-06-10 | 1994-11-29 | Delco Electronics Corporation | Multilayer metallization for silicon semiconductor devices including a diffusion barrier formed of amorphous tungsten/silicon |
-
1994
- 1994-06-29 JP JP14824094A patent/JP3337825B2/ja not_active Expired - Fee Related
- 1994-07-15 TW TW083106462A patent/TW238422B/zh active
- 1994-11-14 US US08/339,662 patent/US5550409A/en not_active Expired - Fee Related
-
1995
- 1995-06-28 KR KR1019950017825A patent/KR100190836B1/ko not_active IP Right Cessation
-
1996
- 1996-06-17 US US08/668,012 patent/US5837606A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268240B1 (en) | 1997-02-27 | 2001-07-31 | Nec | Static semiconductor memory device capable of enhancing access speed |
| JP2008091835A (ja) * | 2006-10-05 | 2008-04-17 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5550409A (en) | 1996-08-27 |
| KR960002753A (ko) | 1996-01-26 |
| KR100190836B1 (ko) | 1999-06-01 |
| JP3337825B2 (ja) | 2002-10-28 |
| US5837606A (en) | 1998-11-17 |
| TW238422B (en) | 1995-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04211134A (ja) | 集積回路及びその製造方法 | |
| JP2002198525A (ja) | 半導体装置及びその製造方法 | |
| US5453400A (en) | Method and structure for interconnecting different polysilicon zones on semiconductor substrates for integrated circuits | |
| JPH05152246A (ja) | 集積回路用局所的相互接続体 | |
| US5518960A (en) | Method of manufacturing a wiring layer including amorphous silicon and refractory metal silicide | |
| JPH03129725A (ja) | 多結晶シリコンコンタクト形成方法およびこの方法による半導体集積回路の構造 | |
| JP2000068472A (ja) | 半導体装置及びその製造方法 | |
| JPH10223770A (ja) | 半導体装置及びその製造方法 | |
| JPH07283168A (ja) | 半導体装置およびその製造方法 | |
| JP3337825B2 (ja) | 内部配線を有する半導体装置およびその製造方法 | |
| JP3156590B2 (ja) | 半導体装置及びその製造方法 | |
| JP3152215B2 (ja) | 半導体装置の製造方法 | |
| JP3011941B2 (ja) | 半導体装置の製造方法 | |
| JPH08321591A (ja) | 半導体装置及びその製造方法 | |
| JPH0722431A (ja) | バイポ−ラトランジスタの製造方法 | |
| JP4331276B2 (ja) | 半導体装置の製造方法 | |
| JP2003077859A (ja) | 半導体装置及びその製造方法 | |
| JP3033521B2 (ja) | 半導体装置及びその製造方法 | |
| JP2789938B2 (ja) | 半導体装置 | |
| JP2001177074A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH08340106A (ja) | 半導体装置の製造方法 | |
| JP2600972B2 (ja) | 半導体装置の製造方法 | |
| JPH07273197A (ja) | 半導体装置及びその製造方法 | |
| JPH03191569A (ja) | 半導体メモリの製造方法 | |
| EP0926711A2 (en) | Gate electrode fabrication method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020723 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |