JP2789938B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、拡散層領域からの電極取り出し方法を改善した半導
体装置に関する。
に、拡散層領域からの電極取り出し方法を改善した半導
体装置に関する。
【０００２】
【従来の技術】従来の半導体装置につき、図面を用いて
説明する。
説明する。
【０００３】図３は従来の半導体装置を説明するための
半導体チップの断面図である。同図において、Ｐ型シリ
コン基板１上に選択酸化法により厚さ６００ｎｍの二酸
化シリコン層２を設け、この二酸化シリコン層２で区画
されるＰ型シリコン基板１上にＭＯＳ型電界効果トラン
ジスタのソース・ドレイン拡散層となるＮ型拡散層３を
ひ素のイオン注入法により不純物濃度が１〜５×１０20
／ｃｍ3 となるように形成する。また、二酸化シリコン
層２上にはＭＯＳ型電界効果トランジスタのゲート電極
と同一工程で形成される厚さ４００ｎｍの第１の多結晶
シリコン層４を選択形成する。この第１の多結晶シリコ
ン層４は減圧ＣＶＤ法により形成され、更に拡散法によ
り燐を添加される。
半導体チップの断面図である。同図において、Ｐ型シリ
コン基板１上に選択酸化法により厚さ６００ｎｍの二酸
化シリコン層２を設け、この二酸化シリコン層２で区画
されるＰ型シリコン基板１上にＭＯＳ型電界効果トラン
ジスタのソース・ドレイン拡散層となるＮ型拡散層３を
ひ素のイオン注入法により不純物濃度が１〜５×１０20
／ｃｍ3 となるように形成する。また、二酸化シリコン
層２上にはＭＯＳ型電界効果トランジスタのゲート電極
と同一工程で形成される厚さ４００ｎｍの第１の多結晶
シリコン層４を選択形成する。この第１の多結晶シリコ
ン層４は減圧ＣＶＤ法により形成され、更に拡散法によ
り燐を添加される。
【０００４】更に、これらの上に層間の絶縁を行う厚さ
２００ｎｍの二酸化シリコンより成る第１の層間膜５を
ＣＶＤ法により被着形成し、その上に厚さ２００ｎｍの
第４の多結晶シリコン層６を減圧ＣＶＤ法により形成
し、次いでこの第４の多結晶シリコン層６を選択的にパ
ターニングする。この第４の多結晶シリコン層６は、Ｂ
ｉＣＭＯＳメモリＬＳＩではエミッタ電極及び抵抗素子
を形成するためのものであり、選択的にひ素が添加され
る。
２００ｎｍの二酸化シリコンより成る第１の層間膜５を
ＣＶＤ法により被着形成し、その上に厚さ２００ｎｍの
第４の多結晶シリコン層６を減圧ＣＶＤ法により形成
し、次いでこの第４の多結晶シリコン層６を選択的にパ
ターニングする。この第４の多結晶シリコン層６は、Ｂ
ｉＣＭＯＳメモリＬＳＩではエミッタ電極及び抵抗素子
を形成するためのものであり、選択的にひ素が添加され
る。
【０００５】次いで、これらの上にＣＶＤ法、減圧ＣＶ
Ｄ法による二酸化シリコンあるいはＢＰＳＧより成る厚
さ５００ｎｍの第２の層間膜７を被着形成し、熱処理に
よるリフロー後、それぞれＮ型拡散層３及び第４の多結
晶シリコン層６に達する選択開孔８ａ、８ｂを第２の層
間膜７に形成し、その上に厚さ７００ｎｍのアルミニウ
ムより成る金属配線９ａ、９ｂを設けて成る。
Ｄ法による二酸化シリコンあるいはＢＰＳＧより成る厚
さ５００ｎｍの第２の層間膜７を被着形成し、熱処理に
よるリフロー後、それぞれＮ型拡散層３及び第４の多結
晶シリコン層６に達する選択開孔８ａ、８ｂを第２の層
間膜７に形成し、その上に厚さ７００ｎｍのアルミニウ
ムより成る金属配線９ａ、９ｂを設けて成る。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来の半導体装置では以下に示す如き課題がある。
来の半導体装置では以下に示す如き課題がある。
【０００７】素子間分離領域となる二酸化シリコン層２
上に第１の多結晶シリコン層４、第４の多結晶シリコン
層６を積層する構造とするために、Ｎ型拡散層３上に比
べ、第４の多結晶シリコン層６上はほぼ１１００ｎｍ高
い位置となっている。第２の層間膜７は、金属配線層９
ａ、９ｂの段切れを防止するために表面を滑らかにする
必要があり、８５０〜９５０℃の熱処理によりリフロー
を行っている。従って、第２の層間膜７はリフロー後、
Ｎ型拡散層３上で厚く、第４の多結晶シリコン層６上で
薄くなるように形成され、よって、選択開孔８ａは８０
０ｎｍの深さに、選択開孔８ｂは４００ｎｍの深さに形
成することとなる。
上に第１の多結晶シリコン層４、第４の多結晶シリコン
層６を積層する構造とするために、Ｎ型拡散層３上に比
べ、第４の多結晶シリコン層６上はほぼ１１００ｎｍ高
い位置となっている。第２の層間膜７は、金属配線層９
ａ、９ｂの段切れを防止するために表面を滑らかにする
必要があり、８５０〜９５０℃の熱処理によりリフロー
を行っている。従って、第２の層間膜７はリフロー後、
Ｎ型拡散層３上で厚く、第４の多結晶シリコン層６上で
薄くなるように形成され、よって、選択開孔８ａは８０
０ｎｍの深さに、選択開孔８ｂは４００ｎｍの深さに形
成することとなる。
【０００８】更に、高密度化のためにＮ型拡散層３に近
接して第１の多結晶シリコン層４、第４の多結晶シリコ
ン層６を配置する場合に、選択開孔８ａ近傍の第２の層
間膜７の表面形状はより急峻となってくる。このため
に、選択開孔８ａ上に被着される金属配線層９ａの開孔
内ステップカバレッジは、選択開孔８ｂ上の金属配線層
９ｂに比較して極端に悪くなり、１５％以下、最悪は断
線することとなる。
接して第１の多結晶シリコン層４、第４の多結晶シリコ
ン層６を配置する場合に、選択開孔８ａ近傍の第２の層
間膜７の表面形状はより急峻となってくる。このため
に、選択開孔８ａ上に被着される金属配線層９ａの開孔
内ステップカバレッジは、選択開孔８ｂ上の金属配線層
９ｂに比較して極端に悪くなり、１５％以下、最悪は断
線することとなる。
【０００９】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
装置を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る半導体装置は、半導体基板上に選択的
に設けられた半導体素子領域を区画する絶縁膜と、半導
体素子領域に設けられた高不純物濃度の拡散層と、この
拡散層上に設けられた第１の選択開孔と、この第１の選
択開孔上に選択的に設けられた多結晶半導体層と、この
多結晶半導体層上に設けられた層間絶縁膜と、この層間
絶縁膜上に設けられ多結晶半導体層に達する第２の選択
開孔と、この第２の選択開孔上に選択的に設けられた金
属配線層とから成る電極構造とを有し、多結晶半導体層
が第１の選択開孔に接する下層の多結晶半導体層とこの
下層の多結晶半導体層上に設けられた上層の多結晶半導
体層との積層構造より成り、下層の多結晶半導体層の形
成温度を上層の多結晶半導体層の形成温度より低温に定
めて成る。
に、本発明に係る半導体装置は、半導体基板上に選択的
に設けられた半導体素子領域を区画する絶縁膜と、半導
体素子領域に設けられた高不純物濃度の拡散層と、この
拡散層上に設けられた第１の選択開孔と、この第１の選
択開孔上に選択的に設けられた多結晶半導体層と、この
多結晶半導体層上に設けられた層間絶縁膜と、この層間
絶縁膜上に設けられ多結晶半導体層に達する第２の選択
開孔と、この第２の選択開孔上に選択的に設けられた金
属配線層とから成る電極構造とを有し、多結晶半導体層
が第１の選択開孔に接する下層の多結晶半導体層とこの
下層の多結晶半導体層上に設けられた上層の多結晶半導
体層との積層構造より成り、下層の多結晶半導体層の形
成温度を上層の多結晶半導体層の形成温度より低温に定
めて成る。
【００１１】
【実施例】次に本発明をその好ましい各実施例について
図面を用いて具体的に説明する。
図面を用いて具体的に説明する。
【００１２】図１及び図２はそれぞれ本発明の第１の実
施例及び第２の実施例を説明するための半導体装置の断
面図である。
施例及び第２の実施例を説明するための半導体装置の断
面図である。
【００１３】図１を参照するに、従来例と同じ方法に
て、Ｐ型シリコン基板１上に選択的に二酸化シリコン層
２及びＮ型拡散層３を形成し、二酸化シリコン層２上に
選択的に第１の多結晶シリコン層４を形成し、その上に
第１の層間膜５を被着形成する。次いで、Ｎ型拡散層３
上に位置する第１の層間膜５に第１の選択開孔を形成
し、その上に順次、第２の多結晶シリコン層１１、第３
の多結晶シリコン層１２を被着形成し、第２、第３の多
結晶シリコン層１１、１２をフォトリソグラフィ法を用
いて選択的にパターニングする。
て、Ｐ型シリコン基板１上に選択的に二酸化シリコン層
２及びＮ型拡散層３を形成し、二酸化シリコン層２上に
選択的に第１の多結晶シリコン層４を形成し、その上に
第１の層間膜５を被着形成する。次いで、Ｎ型拡散層３
上に位置する第１の層間膜５に第１の選択開孔を形成
し、その上に順次、第２の多結晶シリコン層１１、第３
の多結晶シリコン層１２を被着形成し、第２、第３の多
結晶シリコン層１１、１２をフォトリソグラフィ法を用
いて選択的にパターニングする。
【００１４】第２の多結晶シリコン層１１は低い温度下
で厚さ５０ｎｍに被着形成し、また、第３の多結晶シリ
コン層１２は公知の減圧ＣＶＤ法により、温度７００
℃、圧力０．４Ｔｏｒｒの条件下でのシラン（Ｓｉ
Ｈ4 ）の熱分解により厚さ２００ｎｍに形成する。第２
の多結晶シリコン層１１を、第３の多結晶シリコン層１
２と同一の条件で形成する場合、Ｎ型拡散層３が１〜５
×１０20／ｃｍ3 の不純物濃度となるよう形成している
ために、Ｎ型拡散層３の第２の多結晶シリコン層１１と
接する表面部が多結晶シリコン層の形成時初期に酸化さ
れ易く、製品歩留の低下を招き易い。従って、本発明で
は温度６２０℃以下、望ましくは５６０℃以下の減圧Ｃ
ＶＤ法により、第２の多結晶シリコン層１１を形成す
る。また、第２の多結晶シリコン層１１は公知のスパッ
タリング法により温度１５０〜２００℃、圧力１０ｍＴ
ｏｒｒの条件で形成することも可能である。
で厚さ５０ｎｍに被着形成し、また、第３の多結晶シリ
コン層１２は公知の減圧ＣＶＤ法により、温度７００
℃、圧力０．４Ｔｏｒｒの条件下でのシラン（Ｓｉ
Ｈ4 ）の熱分解により厚さ２００ｎｍに形成する。第２
の多結晶シリコン層１１を、第３の多結晶シリコン層１
２と同一の条件で形成する場合、Ｎ型拡散層３が１〜５
×１０20／ｃｍ3 の不純物濃度となるよう形成している
ために、Ｎ型拡散層３の第２の多結晶シリコン層１１と
接する表面部が多結晶シリコン層の形成時初期に酸化さ
れ易く、製品歩留の低下を招き易い。従って、本発明で
は温度６２０℃以下、望ましくは５６０℃以下の減圧Ｃ
ＶＤ法により、第２の多結晶シリコン層１１を形成す
る。また、第２の多結晶シリコン層１１は公知のスパッ
タリング法により温度１５０〜２００℃、圧力１０ｍＴ
ｏｒｒの条件で形成することも可能である。
【００１５】次いで、従来例と同様に、第２、第３の多
結晶シリコン層１１、１２にひ素等の不純物を添加した
後にこれらの上に厚さ５００ｎｍのＢＰＳＧより成る第
２の層間膜７を被着形成し、第２の選択開孔８ｃを第３
の多結晶シリコン層１２上の第２の層間膜７に設け、金
属配線層９ｃをその上に選択被着する。
結晶シリコン層１１、１２にひ素等の不純物を添加した
後にこれらの上に厚さ５００ｎｍのＢＰＳＧより成る第
２の層間膜７を被着形成し、第２の選択開孔８ｃを第３
の多結晶シリコン層１２上の第２の層間膜７に設け、金
属配線層９ｃをその上に選択被着する。
【００１６】本実施例では、従来例に比べ、第２の選択
開孔８ｃの深さは、第２、第３の多結晶シリコン層１
１、１２の厚さ２５０ｎｍ浅くなり５５０ｎｍとなるた
めに金属配線層９ｃの開孔内にステップカバレッジは３
０％にまで改善することができる。
開孔８ｃの深さは、第２、第３の多結晶シリコン層１
１、１２の厚さ２５０ｎｍ浅くなり５５０ｎｍとなるた
めに金属配線層９ｃの開孔内にステップカバレッジは３
０％にまで改善することができる。
【００１７】図２は、本発明をバイポーラ・トランジス
タのコレクタ電極に適用した場合における第２の実施例
を示す断面図である。
タのコレクタ電極に適用した場合における第２の実施例
を示す断面図である。
【００１８】図２において、Ｐ型シリコン基板１上に
は、選択的にＮ型埋込拡散層２１及びＰ型埋込拡散層２
２が設けられ、これらの上にＮ型エピタキシャル層２３
が設けられる。このＮ型エピタキシャル層２３上には選
択的に二酸化シリコン層２が形成され、二酸化シリコン
層２の下には素子領域を区画するためのＰ型拡散層２４
がＰ型埋込拡散層２２に達するように形成される。ま
た、二酸化シリコン層２で区画されたコレクタ電極形成
領域には第１のＮ型拡散層３が９５０℃の温度下でＰＯ
Ｃｌ3 の拡散により、その層抵抗が１５Ω／□になるよ
うに形成される。
は、選択的にＮ型埋込拡散層２１及びＰ型埋込拡散層２
２が設けられ、これらの上にＮ型エピタキシャル層２３
が設けられる。このＮ型エピタキシャル層２３上には選
択的に二酸化シリコン層２が形成され、二酸化シリコン
層２の下には素子領域を区画するためのＰ型拡散層２４
がＰ型埋込拡散層２２に達するように形成される。ま
た、二酸化シリコン層２で区画されたコレクタ電極形成
領域には第１のＮ型拡散層３が９５０℃の温度下でＰＯ
Ｃｌ3 の拡散により、その層抵抗が１５Ω／□になるよ
うに形成される。
【００１９】次いで、第１の実施例と同じ方法により第
２の多結晶シリコン層１１を厚さ５０ｎｍに、第３の多
結晶シリコン層１２を厚さ３００ｎｍにそれぞれ被着形
成する。次いで、第２、第３の多結晶シリコン層１１、
１２に９５０℃の温度下でＰＯＣｌ3 を拡散する。この
時、第２、第３の多結晶シリコン層１１、１２を通過し
て燐が拡散し第１のＮ型拡散層３の表面に第２のＮ型拡
散層２５を形成する。
２の多結晶シリコン層１１を厚さ５０ｎｍに、第３の多
結晶シリコン層１２を厚さ３００ｎｍにそれぞれ被着形
成する。次いで、第２、第３の多結晶シリコン層１１、
１２に９５０℃の温度下でＰＯＣｌ3 を拡散する。この
時、第２、第３の多結晶シリコン層１１、１２を通過し
て燐が拡散し第１のＮ型拡散層３の表面に第２のＮ型拡
散層２５を形成する。
【００２０】次いで、これらの上に第１、第２の層間膜
５、７を被着後、選択開孔を設け、第３の多結晶シリコ
ン層１２に達する金属配線層９ｃを選択被着する。
５、７を被着後、選択開孔を設け、第３の多結晶シリコ
ン層１２に達する金属配線層９ｃを選択被着する。
【００２１】第２の実施例の構造では従来、多結晶シリ
コン層を介しての第２のＮ型拡散層２５のみで形成して
いたのに対し、本発明の構造を適用することにより、第
１のＮ型拡散層３を追加することができ、よってバイポ
ーラ・トランジスタのコレクタ抵抗の低減が可能とな
る。
コン層を介しての第２のＮ型拡散層２５のみで形成して
いたのに対し、本発明の構造を適用することにより、第
１のＮ型拡散層３を追加することができ、よってバイポ
ーラ・トランジスタのコレクタ抵抗の低減が可能とな
る。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
高不純物濃度拡散層上に多結晶半導体層を被着する際
に、下層側に低温形成の多結晶半導体層を使用し、上層
側に通常温度で形成する多結晶半導体層を使用したの
で、高不純物濃度拡散層と多結晶シリコン層との界面で
の接触不良を防ぐことができる。
高不純物濃度拡散層上に多結晶半導体層を被着する際
に、下層側に低温形成の多結晶半導体層を使用し、上層
側に通常温度で形成する多結晶半導体層を使用したの
で、高不純物濃度拡散層と多結晶シリコン層との界面で
の接触不良を防ぐことができる。
【００２３】また、上層側に通常温度で形成する多結晶
半導体層を用いているために、下層、上層を含めた全体
としての多結晶半導体層の導電度やグレイン・サイズ等
の膜質は従来のものと同等であり、以降の製造工程にお
いて何ら新技法を要するものではない。
半導体層を用いているために、下層、上層を含めた全体
としての多結晶半導体層の導電度やグレイン・サイズ等
の膜質は従来のものと同等であり、以降の製造工程にお
いて何ら新技法を要するものではない。
【００２４】従って、本発明によれば、従来、接続不良
が発生し易くなるために多結晶半導体層を適用できなか
った構造に、同構造の使用が可能となり、よって、金属
配線部におけるステップカバレッジの改善、あるいはバ
イポーラ・トランジスタのコレクタ抵抗の低減化を行う
ことが可能となるという結果が得られる。
が発生し易くなるために多結晶半導体層を適用できなか
った構造に、同構造の使用が可能となり、よって、金属
配線部におけるステップカバレッジの改善、あるいはバ
イポーラ・トランジスタのコレクタ抵抗の低減化を行う
ことが可能となるという結果が得られる。
【図１】本発明による第１の実施例を示す断面図であ
る。
る。
【図２】本発明による第２の実施例を示す断面図であ
る。
る。
【図３】従来の半導体装置を説明するための断面図であ
る。
る。
１…Ｐ型シリコン基板 ２…二酸化シリコン層 ３…Ｎ型拡散層 ４…第１の多結晶シリコン層 ５…第１の層間膜 ６…第４の多結晶シリコン層 ７…第２の層間膜 ８ａ、８ｂ…選択開孔 ８ｃ…第２の選択開孔 ９ａ、９ｂ、９ｃ…金属配線層 １０…第１の選択開孔 １１…第２の多結晶シリコン層 １２…第３の多結晶シリコン層 ２１…Ｎ型埋込拡散層 ２２…Ｐ型埋込拡散層 ２３…Ｎ型エピタキシャル層 ２４…Ｐ型拡散層 ２５…第２のＮ型拡散層
Claims (1)
- 【請求項１】 半導体基板上に選択的に設けられた半導
体素子領域を区画する絶縁膜と、前記半導体素子領域に
設けられた高不純物濃度の拡散層と、該拡散層上に設け
られた第１の選択開孔と、該第１の選択開孔上に選択的
に設けられた多結晶半導体層と、該多結晶半導体層上に
設けられた層間絶縁膜と、該層間絶縁膜に設けられ前記
多結晶半導体層に達する第２の選択開孔と、該第２の選
択開孔上に選択的に設けられた金属配線層とを含んで成
る電極構造を有する半導体装置において、前記多結晶半
導体層が前記第１の選択開孔に接する下層の多結晶半導
体層と、該下層の多結晶半導体層上に設けられた上層の
多結晶半導体層との積層構造より成り、前記下層の多結
晶半導体層の形成温度を前記上層の多結晶半導体層の形
成温度より低温に定めることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14585792A JP2789938B2 (ja) | 1992-06-05 | 1992-06-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14585792A JP2789938B2 (ja) | 1992-06-05 | 1992-06-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343349A JPH05343349A (ja) | 1993-12-24 |
| JP2789938B2 true JP2789938B2 (ja) | 1998-08-27 |
Family
ID=15394690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14585792A Expired - Fee Related JP2789938B2 (ja) | 1992-06-05 | 1992-06-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789938B2 (ja) |
-
1992
- 1992-06-05 JP JP14585792A patent/JP2789938B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05343349A (ja) | 1993-12-24 |
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