JPH0574735A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0574735A JPH0574735A JP23425291A JP23425291A JPH0574735A JP H0574735 A JPH0574735 A JP H0574735A JP 23425291 A JP23425291 A JP 23425291A JP 23425291 A JP23425291 A JP 23425291A JP H0574735 A JPH0574735 A JP H0574735A
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Abstract
(57)【要約】
【目的】ソース・ドレイン拡散層表面に自己整合シリサ
イド層を有するＭＯＳトランジスタの性能を劣化させる
ことなく、高密度配線を形成する。 【構成】ゲート電極側面にサイドウォール６を形成した
後、基板上にチタンを堆積し、Ｐ+ 層８表面にチタン・
シリサイド層９を形成し、シリサド層９上に直接ＢＳＧ
膜１２を堆積し、その後、ＢＰＳＧ膜１３を成長し、リ
フローを行なう。ＢＳＧ膜１２からシリサイド層９にボ
ロンが拡散されるため、ＰＭＯＳトランジスタの性能劣
化なく、平坦化できる。
イド層を有するＭＯＳトランジスタの性能を劣化させる
ことなく、高密度配線を形成する。 【構成】ゲート電極側面にサイドウォール６を形成した
後、基板上にチタンを堆積し、Ｐ+ 層８表面にチタン・
シリサイド層９を形成し、シリサド層９上に直接ＢＳＧ
膜１２を堆積し、その後、ＢＰＳＧ膜１３を成長し、リ
フローを行なう。ＢＳＧ膜１２からシリサイド層９にボ
ロンが拡散されるため、ＰＭＯＳトランジスタの性能劣
化なく、平坦化できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
自己整合シリサイド構造を有するＭＯＳ型電界効果トラ
ンジスタに関する。
自己整合シリサイド構造を有するＭＯＳ型電界効果トラ
ンジスタに関する。
【０００２】
【従来の技術】半導体装置の微細化に伴い、特にＭＯＳ
トランジスタでは、短チャネル化のためソース・ドレイ
ン拡散層の浅接合化が必要とされている。ところが、接
合深さが浅くなるに従い、層抵抗の増大が装置の性能を
制限する大きな要因となっている。この問題を解決する
方法として、ソース・ドレイン拡散層表面に自己整合的
にチタン（Ｔｉ），コバルト（Ｃｏ），タンタル（Ｔ
ａ）等の金属硅化物（シリサイド）を形成し、これによ
り拡散層抵抗を減らす構造が採用され始めている。
トランジスタでは、短チャネル化のためソース・ドレイ
ン拡散層の浅接合化が必要とされている。ところが、接
合深さが浅くなるに従い、層抵抗の増大が装置の性能を
制限する大きな要因となっている。この問題を解決する
方法として、ソース・ドレイン拡散層表面に自己整合的
にチタン（Ｔｉ），コバルト（Ｃｏ），タンタル（Ｔ
ａ）等の金属硅化物（シリサイド）を形成し、これによ
り拡散層抵抗を減らす構造が採用され始めている。
【０００３】この構造は、例えば、図４に示すように、
Ｐ型シリコン基板１上のフィールド酸化膜２で分離され
た活性領域に、ゲート酸化膜３を介して多結晶シリコン
のゲート電極４が形成され、ゲート電極４の側壁には絶
縁膜のサイドウォール６が形成されている。Ｎ- 層１７
とＮ+ 層１８で構成されたソース・ドレイン上に、例え
ばチタン・シリサイド（ＴｉＳｉ2）層９が形成されて
いる。この際、ゲート電極の多結晶シリコン４の表面上
にもチタン・シリサイド層９ａが形成される。上記自己
整合シリサイド層９の形成方法は、例えば、アイ・イー
・イー・イー，トランザクション・オブ・エレクトロン
・デバイシズ，第イーディー３２巻，１４１ページ（１
９８５年）にアルペリンら（Ｍ．Ａｌｐｅｒｉｎ，ｅｌ
ａｌ．，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｆ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．ＥＤ−３
２，ｐ１４１，１９８５）に詳述されている。上述した
自己整合シリサイド層９の層抵抗は、数Ω／□という低
い層抵抗を示し、浅接合化による拡散層抵抗の増大を避
けることが可能となる。
Ｐ型シリコン基板１上のフィールド酸化膜２で分離され
た活性領域に、ゲート酸化膜３を介して多結晶シリコン
のゲート電極４が形成され、ゲート電極４の側壁には絶
縁膜のサイドウォール６が形成されている。Ｎ- 層１７
とＮ+ 層１８で構成されたソース・ドレイン上に、例え
ばチタン・シリサイド（ＴｉＳｉ2）層９が形成されて
いる。この際、ゲート電極の多結晶シリコン４の表面上
にもチタン・シリサイド層９ａが形成される。上記自己
整合シリサイド層９の形成方法は、例えば、アイ・イー
・イー・イー，トランザクション・オブ・エレクトロン
・デバイシズ，第イーディー３２巻，１４１ページ（１
９８５年）にアルペリンら（Ｍ．Ａｌｐｅｒｉｎ，ｅｌ
ａｌ．，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｆ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．ＥＤ−３
２，ｐ１４１，１９８５）に詳述されている。上述した
自己整合シリサイド層９の層抵抗は、数Ω／□という低
い層抵抗を示し、浅接合化による拡散層抵抗の増大を避
けることが可能となる。
【０００４】
【発明が解決しようとする課題】ところで、半導体装置
の微細化には金属配線の微細化も重要である。高密度微
細配線の実現には、基板表面の凹凸を極力減らし、段差
部での配線切れ，配線間の短絡等を防ぐ必要がある。従
来、ゲート電極と金属配線間の層間絶縁膜には、ＰＳＧ
あるいはＢＰＳＧ等の熱溶融性絶縁膜が用いられ、この
膜を９００℃〜１０００℃の高温で熱処理してリフロー
させることにより、基板表面の平坦化を行なっている。
ところが、前述のソース・ドレイン表面上に金属シリサ
イド層を形成した構造では、この高温リフロー工程にお
いて、ソース・ドレイン拡散層，特にＰ+ 拡散層のドー
パント不純物であるボロン（Ｂ）がシリサイド中の固溶
度が著しく高いため、シリコン側からシリサイド層内へ
再拡散し、シリサイド／シリコン界面のボロン濃度が減
少する。このためシリサイド／シリコン接触部での寄生
抵抗が増大し、トランジスタ特性が劣化するという問題
が生じる。上述の問題を回避するためには、シリサイド
形成後の熱処理温度を下げれば良いが、層間膜のリフロ
ー性が低下し、平坦性が悪化する。
の微細化には金属配線の微細化も重要である。高密度微
細配線の実現には、基板表面の凹凸を極力減らし、段差
部での配線切れ，配線間の短絡等を防ぐ必要がある。従
来、ゲート電極と金属配線間の層間絶縁膜には、ＰＳＧ
あるいはＢＰＳＧ等の熱溶融性絶縁膜が用いられ、この
膜を９００℃〜１０００℃の高温で熱処理してリフロー
させることにより、基板表面の平坦化を行なっている。
ところが、前述のソース・ドレイン表面上に金属シリサ
イド層を形成した構造では、この高温リフロー工程にお
いて、ソース・ドレイン拡散層，特にＰ+ 拡散層のドー
パント不純物であるボロン（Ｂ）がシリサイド中の固溶
度が著しく高いため、シリコン側からシリサイド層内へ
再拡散し、シリサイド／シリコン界面のボロン濃度が減
少する。このためシリサイド／シリコン接触部での寄生
抵抗が増大し、トランジスタ特性が劣化するという問題
が生じる。上述の問題を回避するためには、シリサイド
形成後の熱処理温度を下げれば良いが、層間膜のリフロ
ー性が低下し、平坦性が悪化する。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
ソース・ドレイン拡散層上に自己整合シリサイド層を有
するＭＯＳトランジスタが形成され、かつＰチャネルＭ
ＯＳトランジスタの前記シリサイド層上には、直接ＢＳ
Ｇ膜が形成された構造とすることを特徴とする。
ソース・ドレイン拡散層上に自己整合シリサイド層を有
するＭＯＳトランジスタが形成され、かつＰチャネルＭ
ＯＳトランジスタの前記シリサイド層上には、直接ＢＳ
Ｇ膜が形成された構造とすることを特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を示す半導体チップの
断面図である。Ｎ型シリコン基板２０上に素子分離のた
めの厚いフィールド酸化膜２が例えば選択酸化膜により
０．４〜１．０μｍ形成され、ゲート酸化膜３を介して
多結晶シリコン４及びタングステン・シリサイド（ＷＳ
ｉX ）５がそれぞれ１００〜２００ｎｍ程度順次堆積さ
れ、この２層膜をパターニングしたゲート電極が形成さ
れている。ゲート電極の側面には、例えば酸化膜のサイ
ドウォール６が形成され、また、ゲート電極に対して自
己整合してＰ- 層７，サイドウォールに自己整合してＰ
+ 層８が形成されており、さらに、ＭＯＳトランジスタ
のソース・ドレインを形成するＰ+ シリコン層の表面に
シリサイド層９が形成されている。そして、このシリサ
イド層９に接してＢＳＧ膜１２が１００〜５００ｎｍ堆
積され、次いてＢＰＳＧ膜１３を３００〜５００ｎｍ程
度成長して、熱処理によるＢＰＳＧ膜１３のリフローを
行なったものである。
る。図１は本発明の第１の実施例を示す半導体チップの
断面図である。Ｎ型シリコン基板２０上に素子分離のた
めの厚いフィールド酸化膜２が例えば選択酸化膜により
０．４〜１．０μｍ形成され、ゲート酸化膜３を介して
多結晶シリコン４及びタングステン・シリサイド（ＷＳ
ｉX ）５がそれぞれ１００〜２００ｎｍ程度順次堆積さ
れ、この２層膜をパターニングしたゲート電極が形成さ
れている。ゲート電極の側面には、例えば酸化膜のサイ
ドウォール６が形成され、また、ゲート電極に対して自
己整合してＰ- 層７，サイドウォールに自己整合してＰ
+ 層８が形成されており、さらに、ＭＯＳトランジスタ
のソース・ドレインを形成するＰ+ シリコン層の表面に
シリサイド層９が形成されている。そして、このシリサ
イド層９に接してＢＳＧ膜１２が１００〜５００ｎｍ堆
積され、次いてＢＰＳＧ膜１３を３００〜５００ｎｍ程
度成長して、熱処理によるＢＰＳＧ膜１３のリフローを
行なったものである。
【０００７】図２は、本発明の第２の実施例を示す半導
体チップの断面図である。本実施例では、Ｐ型シリコン
基板１上にＮ型の半導体層（Ｎウェル）１０が形成さ
れ、両導電型の半導体層上にＭＯＳトランジスタが形成
されたいわゆる相補型の半導体装置を示している。本実
施例では、ゲート酸化膜３を介して、多結晶シリコンを
パターニングして形成されたゲート電極用の多結晶シリ
コン４を有し、このゲート電極の側壁に酸化膜サイドウ
ォール６が形成され、ゲート電極上面，ソース・ドレイ
ン拡散層表面には同時にシリサイド層９ａ，９が形成さ
れている。Ｎチャネル側のソース・ドレイン拡散層上は
ＣＶＤＳｉＯ2 膜１１を介してＢＳＧ膜１２が、Ｐチャ
ネル側のソース・ドレイン拡散層上はＢＳＧ膜１２が直
接接して成長されている。ＢＳＧ膜１２上にはＢＰＳＧ
膜１３が堆積され、リフローを行なったものである。
体チップの断面図である。本実施例では、Ｐ型シリコン
基板１上にＮ型の半導体層（Ｎウェル）１０が形成さ
れ、両導電型の半導体層上にＭＯＳトランジスタが形成
されたいわゆる相補型の半導体装置を示している。本実
施例では、ゲート酸化膜３を介して、多結晶シリコンを
パターニングして形成されたゲート電極用の多結晶シリ
コン４を有し、このゲート電極の側壁に酸化膜サイドウ
ォール６が形成され、ゲート電極上面，ソース・ドレイ
ン拡散層表面には同時にシリサイド層９ａ，９が形成さ
れている。Ｎチャネル側のソース・ドレイン拡散層上は
ＣＶＤＳｉＯ2 膜１１を介してＢＳＧ膜１２が、Ｐチャ
ネル側のソース・ドレイン拡散層上はＢＳＧ膜１２が直
接接して成長されている。ＢＳＧ膜１２上にはＢＰＳＧ
膜１３が堆積され、リフローを行なったものである。
【０００８】以下、図３を用いて、本実施例の製造方法
を説明する。Ｐ型シリコン基板１上にＮウェル領域１０
を形成し、素子分離のためのフィールド酸化膜２を０．
４〜１．０μｍ形成し、ゲート酸化膜３を介して多結晶
シリコン膜を１００〜４００ｎｍＣＶＤ法で堆積し、こ
れを通常のフォトリソグラフィ，異方性エッチングを用
いてパターニングしてゲート電極用の多結晶シリコン４
を形成する工程は、従来の公知技術と同様である。その
後、図３（ａ）に示すように、両導電型半導体領域にそ
れぞれゲート電極に自己整合して、Ｎ型形成領域にはリ
ン，Ｐ型形成領域にはボロンをイオン注入してＮ- 層１
７，Ｐ-層７を形成し、続いて、基板全面にＣＶＤ法で
ＳｉＯ2 膜を１００〜３００ｎｍ成長した後、これを異
方性の選択エッチによりエッチバックして、ゲート電極
用の多結晶シリコン４の側面にサイドウォール６を形成
する。
を説明する。Ｐ型シリコン基板１上にＮウェル領域１０
を形成し、素子分離のためのフィールド酸化膜２を０．
４〜１．０μｍ形成し、ゲート酸化膜３を介して多結晶
シリコン膜を１００〜４００ｎｍＣＶＤ法で堆積し、こ
れを通常のフォトリソグラフィ，異方性エッチングを用
いてパターニングしてゲート電極用の多結晶シリコン４
を形成する工程は、従来の公知技術と同様である。その
後、図３（ａ）に示すように、両導電型半導体領域にそ
れぞれゲート電極に自己整合して、Ｎ型形成領域にはリ
ン，Ｐ型形成領域にはボロンをイオン注入してＮ- 層１
７，Ｐ-層７を形成し、続いて、基板全面にＣＶＤ法で
ＳｉＯ2 膜を１００〜３００ｎｍ成長した後、これを異
方性の選択エッチによりエッチバックして、ゲート電極
用の多結晶シリコン４の側面にサイドウォール６を形成
する。
【０００９】次に、両導電型半導体領域にそれぞれヒ素
（Ａｓ），フッ化ボロン（ＢＦ2 ）等をイオン注入し
て、Ｎ+ 層１８，Ｐ+ 層８を形成した後、半導体基板上
にチタン（Ｔｉ）を５０〜２００ｎｍスパッタ等を用い
て堆積し、熱処理を行なって両ソース・ドレイン拡散層
上および多結晶シリコン４上に露出したシリコンとの反
応を行なわせて、チタンシリサイド（ＴｉＳｉ2 ）層９
ａ，９を形成する。そして、未反応のＴｉを選択的にウ
ェットエッチし、図３（ｂ）の構造を得る。
（Ａｓ），フッ化ボロン（ＢＦ2 ）等をイオン注入し
て、Ｎ+ 層１８，Ｐ+ 層８を形成した後、半導体基板上
にチタン（Ｔｉ）を５０〜２００ｎｍスパッタ等を用い
て堆積し、熱処理を行なって両ソース・ドレイン拡散層
上および多結晶シリコン４上に露出したシリコンとの反
応を行なわせて、チタンシリサイド（ＴｉＳｉ2 ）層９
ａ，９を形成する。そして、未反応のＴｉを選択的にウ
ェットエッチし、図３（ｂ）の構造を得る。
【００１０】次に、基板全面にＣＶＤ法でＳｉＯ2 膜１
１を５０〜２００ｎｍ堆積し、図３（ｃ）に示すよう
に、Ｎタネル側をフォトレジスト１５等を用いてマスク
する。このフォトレジスト１５を用いてＰチャネル側の
ＳｉＯ2 膜１１を選択的にエッチングする。この際、上
述のフォトレジスト１５を用いて、Ｐチャネル側のみに
ボロン（Ｂ）等のＰ型不純物をシリサイド層９中にイオ
ン注入しても良い。
１を５０〜２００ｎｍ堆積し、図３（ｃ）に示すよう
に、Ｎタネル側をフォトレジスト１５等を用いてマスク
する。このフォトレジスト１５を用いてＰチャネル側の
ＳｉＯ2 膜１１を選択的にエッチングする。この際、上
述のフォトレジスト１５を用いて、Ｐチャネル側のみに
ボロン（Ｂ）等のＰ型不純物をシリサイド層９中にイオ
ン注入しても良い。
【００１１】次に、フォトレジスト１５を除去した後、
図３（ｄ）に示すように、基板全面にＣＶＤ法等により
ＢＳＧ膜１２を１００〜３００ｎｍ成長する。さらに、
ＢＰＳＧ膜を３００〜６００ｎｍ成長し、８００℃〜９
００℃のリフローを行なって図２の構造を得る。
図３（ｄ）に示すように、基板全面にＣＶＤ法等により
ＢＳＧ膜１２を１００〜３００ｎｍ成長する。さらに、
ＢＰＳＧ膜を３００〜６００ｎｍ成長し、８００℃〜９
００℃のリフローを行なって図２の構造を得る。
【００１２】
【発明の効果】以上説明したように本発明は、ソース・
ドレイン拡散層上に自己整合してシリサイド層が形成さ
れた構造を有する半導体装置において、Ｐチャネルのソ
ース・ドレイン拡散層ではシリサイド層上に直接ＢＳＧ
膜を形成し、その上に熱溶融性の層間絶縁膜を成長した
構造とすることにより、層間膜の高温リフローの際にＢ
ＳＧ膜からボロンがシリサイド層に十分供給されるた
め、Ｐ+ シリコン層からのボロンの再分布が抑制され
る。これにより、ＰチャネルＭＯＳトランジスタの性能
を劣化させることなく、層間絶縁膜の平坦化を行なうこ
とが可能となるという効果を有する。
ドレイン拡散層上に自己整合してシリサイド層が形成さ
れた構造を有する半導体装置において、Ｐチャネルのソ
ース・ドレイン拡散層ではシリサイド層上に直接ＢＳＧ
膜を形成し、その上に熱溶融性の層間絶縁膜を成長した
構造とすることにより、層間膜の高温リフローの際にＢ
ＳＧ膜からボロンがシリサイド層に十分供給されるた
め、Ｐ+ シリコン層からのボロンの再分布が抑制され
る。これにより、ＰチャネルＭＯＳトランジスタの性能
を劣化させることなく、層間絶縁膜の平坦化を行なうこ
とが可能となるという効果を有する。
【図１】本発明の第１の実施例の断面図である。
【図２】本発明の第２の実施例の断面図である。
【図３】本発明の第２の実施例の製造方法の断面図であ
る。
る。
【図４】従来の半導体装置の断面図である。
３ ゲート酸化膜 ４ ゲート電極用の多結晶シリコン ７ Ｐ- 層 ８ Ｐ+ 層 ９，９ａ チタン・シリサイド層 １２ ＢＰＳＧ膜 ２０ Ｐ型シリコン基板
Claims (3)
- 【請求項１】 Ｎ型の半導体基板上にゲート絶縁膜を介
して形成されたゲート電極と前記ゲート電極に対して自
己整合して形成されたＰ型ソース・ドレイン拡散層を有
し、前記ソース・ドレイン拡散層の表面上に自己整合的
に金属シリサイド層が形成された領域を有する半導体装
置において、 前記Ｐ型ソース・ドレイン拡散層表面の前記金属シリサ
イド層上には、ボロンシリケートガラス膜を介して層間
絶縁膜が形成されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板上にＮ型半導体層領域とＰ型
半導体層領域を有し、前記各半導体層領域上に金属シリ
サイド層が表面に形成されたＰ型ソース・ドレイン拡散
層，Ｎ型ソース・ドレイン拡散層をそれぞれ有する半導
体装置において、 前記Ｐ型ソース・ドレイン拡散層上の前記金属シリサイ
ド層表面には、ボロンシリケートガラス膜が直接堆積さ
れていることを特徴とする半導体装置。 - 【請求項３】 前記Ｎ型ソース・ドレイン拡散層の前記
金属シリサイド層表面上には、直接ボロンシリケートガ
ラス膜が接しない構造を有することを特徴とする請求項
２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03234252A JP3104322B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03234252A JP3104322B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574735A true JPH0574735A (ja) | 1993-03-26 |
| JP3104322B2 JP3104322B2 (ja) | 2000-10-30 |
Family
ID=16968061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03234252A Expired - Fee Related JP3104322B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3104322B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027838A (ko) * | 1998-10-29 | 2000-05-15 | 김영환 | 플래시 메모리의 게이트 형성방법 |
| KR100508080B1 (ko) * | 1998-11-13 | 2005-10-26 | 삼성전자주식회사 | 반도체 장치의 자기정렬 실리사이드 형성 방법 |
| KR100950469B1 (ko) * | 2007-03-26 | 2010-03-31 | 주식회사 하이닉스반도체 | 반도체 소자의 층간절연막 형성방법 |
-
1991
- 1991-09-13 JP JP03234252A patent/JP3104322B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027838A (ko) * | 1998-10-29 | 2000-05-15 | 김영환 | 플래시 메모리의 게이트 형성방법 |
| KR100508080B1 (ko) * | 1998-11-13 | 2005-10-26 | 삼성전자주식회사 | 반도체 장치의 자기정렬 실리사이드 형성 방법 |
| KR100950469B1 (ko) * | 2007-03-26 | 2010-03-31 | 주식회사 하이닉스반도체 | 반도체 소자의 층간절연막 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3104322B2 (ja) | 2000-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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