JPH0586653B2 - - Google Patents
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- JPH0586653B2 JPH0586653B2 JP58226813A JP22681383A JPH0586653B2 JP H0586653 B2 JPH0586653 B2 JP H0586653B2 JP 58226813 A JP58226813 A JP 58226813A JP 22681383 A JP22681383 A JP 22681383A JP H0586653 B2 JPH0586653 B2 JP H0586653B2
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Description
【発明の詳細な説明】
〔技術分野〕
本発明は下地シリコン層と上側メタル層とのコ
ンタクト部における下地層の平坦化を図つて上側
メタル層の配線の断線防止を図つた半導体装置お
よびその製造方法に関するものである。
ンタクト部における下地層の平坦化を図つて上側
メタル層の配線の断線防止を図つた半導体装置お
よびその製造方法に関するものである。
一般にLSI，IC等の半導体装置では、半導体
（シリコン）基板やその上に形成したポリシリコ
ン等のシリコン層と、これらの上に絶縁膜を介し
て形成したアルミニウム等のメタル層とのコンタ
クトをとるために、該絶縁膜に所謂コンタクトホ
ールを形成している。このコンタクトホールを微
細に形成するには異方性の強いドライエツチング
技術を使用することが考えられる。しかし、この
技術によればコンタクトホールの断面形状が急峻
なものとなり、コンタクトホール上にそのまま前
記上層のメタル層を形成したのではメタル層にも
急峻な段差が形成され、場合によつてはメタル層
の断線を生じて半導体装置の信頼性や歩留りが低
下すると推定される。
（シリコン）基板やその上に形成したポリシリコ
ン等のシリコン層と、これらの上に絶縁膜を介し
て形成したアルミニウム等のメタル層とのコンタ
クトをとるために、該絶縁膜に所謂コンタクトホ
ールを形成している。このコンタクトホールを微
細に形成するには異方性の強いドライエツチング
技術を使用することが考えられる。しかし、この
技術によればコンタクトホールの断面形状が急峻
なものとなり、コンタクトホール上にそのまま前
記上層のメタル層を形成したのではメタル層にも
急峻な段差が形成され、場合によつてはメタル層
の断線を生じて半導体装置の信頼性や歩留りが低
下すると推定される。
このため、グラスフローによるコンタクトホー
ルの形状の改善やSOG膜の塗布による平坦化等
の方法が考えられる。しかし、半導体装置の微細
化が急速に進められている現在、コンタクトホー
ルはますます微細かつ急峻にされる傾向を示し、
一方基板主面の拡散層の接合深さはますます浅く
なる方向にある。このため、グラスフロー等の高
温の熱処理は利用が極めて困難であり、今後の微
細化に対処するのは実際には困難であると考えら
れる。
ルの形状の改善やSOG膜の塗布による平坦化等
の方法が考えられる。しかし、半導体装置の微細
化が急速に進められている現在、コンタクトホー
ルはますます微細かつ急峻にされる傾向を示し、
一方基板主面の拡散層の接合深さはますます浅く
なる方向にある。このため、グラスフロー等の高
温の熱処理は利用が極めて困難であり、今後の微
細化に対処するのは実際には困難であると考えら
れる。
本発明の目的は半導体装置の微細化に伴なうコ
ンタクトホールの急峻化に対して高熱処理を必要
とすることなくその平坦化を図り、コンタクトホ
ールのコンタクト部におけるメタル層の断線を防
止して信頼性、歩留の向上を図ることのできる半
導体装置を提供することにある。
ンタクトホールの急峻化に対して高熱処理を必要
とすることなくその平坦化を図り、コンタクトホ
ールのコンタクト部におけるメタル層の断線を防
止して信頼性、歩留の向上を図ることのできる半
導体装置を提供することにある。
また本発明の他の目的は微細なコンタクトホー
ルを高熱処理することなく平坦化処理し、これに
よりメタル層における急峻な段差の発生を防止し
てその断線の防止を図つた半導体装置の製造方法
を提供することにある。
ルを高熱処理することなく平坦化処理し、これに
よりメタル層における急峻な段差の発生を防止し
てその断線の防止を図つた半導体装置の製造方法
を提供することにある。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、層間絶縁膜に形成したコンタクトホ
ール内のシリコン露呈面上に高融点金属（メタ
ル）層およびそのシリサイド層を形成してコンタ
クトホールの平坦化を図ることにより、上側メタ
ル層における急峻な段差の発生を防止してその断
線を防止するものである。
ール内のシリコン露呈面上に高融点金属（メタ
ル）層およびそのシリサイド層を形成してコンタ
クトホールの平坦化を図ることにより、上側メタ
ル層における急峻な段差の発生を防止してその断
線を防止するものである。
また、コンタクトホールのシリコン露呈面上に
高融点メタル層を形成した上でこれを熱処理して
シリサイド層を形成し、その上に選択CVD法に
より高融点メタル層を形成してコンタクトホール
の平坦化を図ることにより、高熱処理を行なう必
要なく微細コンタクトホールの平坦化を可能と
し、上側メタル層における段差の防止を達成する
ものである。
高融点メタル層を形成した上でこれを熱処理して
シリサイド層を形成し、その上に選択CVD法に
より高融点メタル層を形成してコンタクトホール
の平坦化を図ることにより、高熱処理を行なう必
要なく微細コンタクトホールの平坦化を可能と
し、上側メタル層における段差の防止を達成する
ものである。
第１図ないし第７図は本発明をMOS−LSIに
適用した実施例を製造工程順に示す図であり、こ
の図によつて本発明方法および装置の一例を説明
する。
適用した実施例を製造工程順に示す図であり、こ
の図によつて本発明方法および装置の一例を説明
する。
MOS−LSIの一素子としてＮチヤネル
MOSFETを例にとれば、先ず第１図のようにＰ
型シリコン基板（ウエーハ）１の表面の選択的な
領域にフイールド酸化（SiO2）膜２を、また素
子活性領域にはゲート酸化（SiO2）膜３を夫々
常法によつて形成する。
MOSFETを例にとれば、先ず第１図のようにＰ
型シリコン基板（ウエーハ）１の表面の選択的な
領域にフイールド酸化（SiO2）膜２を、また素
子活性領域にはゲート酸化（SiO2）膜３を夫々
常法によつて形成する。
次に、第２図のように、全面に2000〜5000Åの
ポリシリコン（多結晶シリコン）膜４を形成し、
これにリンＰ等の不純物を拡散してポリシリコン
膜４を抵抵抗体に化成する。この場合、不純物を
予め含有させた所謂ドーブドポリシリコンを用い
て直接ポリシリコン膜４を形成してもよい。その
上で、周知のホトリソグラフイ技術を用いて前記
ポリシリコン膜４を選択エツチングし、ゲート電
極４ａおよび下側配線４ｂをパターン形成する。
次いで、全面にヒ素As、リンＰ等の不純物をイ
オン打込みし、シリコン基板１表面の素子活性領
域でかつゲート電極４ａに覆われていない部分に
イオン打込層５を形成する。
ポリシリコン（多結晶シリコン）膜４を形成し、
これにリンＰ等の不純物を拡散してポリシリコン
膜４を抵抵抗体に化成する。この場合、不純物を
予め含有させた所謂ドーブドポリシリコンを用い
て直接ポリシリコン膜４を形成してもよい。その
上で、周知のホトリソグラフイ技術を用いて前記
ポリシリコン膜４を選択エツチングし、ゲート電
極４ａおよび下側配線４ｂをパターン形成する。
次いで、全面にヒ素As、リンＰ等の不純物をイ
オン打込みし、シリコン基板１表面の素子活性領
域でかつゲート電極４ａに覆われていない部分に
イオン打込層５を形成する。
次いで、第３図のように、層間絶縁膜として例
えばCVD法により、リンシリケートガラスPSG
膜６を5000〜8000Åの厚さで全面に形成する。そ
して、1000℃程度の熱処理を行なつてPSG膜６
をデンシフアイすると共に、前記イオン打込層５
の不純物を活性化してソース層７ａとドレン層７
ｂを形成する。
えばCVD法により、リンシリケートガラスPSG
膜６を5000〜8000Åの厚さで全面に形成する。そ
して、1000℃程度の熱処理を行なつてPSG膜６
をデンシフアイすると共に、前記イオン打込層５
の不純物を活性化してソース層７ａとドレン層７
ｂを形成する。
しかる上で、第４図のように、周知のホトリソ
グラフイ技術により、前記PSG膜６にソースお
よびドレインのコンタクトホール８ａ，８ｂと多
層配線用のコンタクトホール８ｃを開設し、夫々
コンタクトホール８ａ，８ｂ，８ｃの底面にシリ
コン（シリコン基板１、ポリシリコン４ｂ）を露
呈させる。この場合、コンタクトホール８ａ，８
ｂ，８ｃはドライエツチング技術により微細化さ
れる一方で形状は急峻なものとされる。
グラフイ技術により、前記PSG膜６にソースお
よびドレインのコンタクトホール８ａ，８ｂと多
層配線用のコンタクトホール８ｃを開設し、夫々
コンタクトホール８ａ，８ｂ，８ｃの底面にシリ
コン（シリコン基板１、ポリシリコン４ｂ）を露
呈させる。この場合、コンタクトホール８ａ，８
ｂ，８ｃはドライエツチング技術により微細化さ
れる一方で形状は急峻なものとされる。
次いで同図のように、例えばスパツタ法により
高融点メタル、本例ではモリブデンMo膜９を
200〜1000Åの厚さで全面に形成し、続いて全面
にヒ素Asをイオン打込みしてモリブデンとシリ
コンの界面にMo−Si混合層（図示せず）を形成
する。
高融点メタル、本例ではモリブデンMo膜９を
200〜1000Åの厚さで全面に形成し、続いて全面
にヒ素Asをイオン打込みしてモリブデンとシリ
コンの界面にMo−Si混合層（図示せず）を形成
する。
次いで、第５図のように、500〜800℃程度のそ
れ程高温でない状態での熱処理を行なうことによ
り前記Mo−Siの界面（混合層）をシリサイド化
し、モリブデンシリサイド（MoSi2）膜を形成す
る。その後、リン酸系エツチ液により未反応モリ
ブデン膜９を除去すると、同図のように、コンタ
クトホール８ａ，８ｂ，８ｃ内にのみMoSi2膜１
０ａ，１０ｂ，１０ｃが形成される。
れ程高温でない状態での熱処理を行なうことによ
り前記Mo−Siの界面（混合層）をシリサイド化
し、モリブデンシリサイド（MoSi2）膜を形成す
る。その後、リン酸系エツチ液により未反応モリ
ブデン膜９を除去すると、同図のように、コンタ
クトホール８ａ，８ｂ，８ｃ内にのみMoSi2膜１
０ａ，１０ｂ，１０ｃが形成される。
次に、反応ガスに例えばMoF6を使用した選択
CVD法を用いることにより、第６図のようにシ
リコンやシリサイド層が露呈されたコンタクトホ
ール８ａ，８ｂ，８ｃ内にのみ選択的にモリブデ
ン膜１１ａ，１１ｂ，１１ｃが形成される。この
モリブデン膜１１ａ，１１ｂ，１１ｃを前記
PSG膜６と同程度の厚さ（5000〜8000Å）に形
成すれば、コンタクトホール８ａ，８ｂ，８ｃ内
にモリブデン膜１１ａ，１１ｂ，１１ｃが充填さ
れる状態となり、コンタクトホール８ａ，８ｂ，
８ｃは大略平坦化されることになる。この場合、
PSG膜６上にも若干のモリブデン膜が堆積形成
されるおそれがあるため、多少のエツチング（エ
ツチバツク）を行なうことが好ましい。
CVD法を用いることにより、第６図のようにシ
リコンやシリサイド層が露呈されたコンタクトホ
ール８ａ，８ｂ，８ｃ内にのみ選択的にモリブデ
ン膜１１ａ，１１ｂ，１１ｃが形成される。この
モリブデン膜１１ａ，１１ｂ，１１ｃを前記
PSG膜６と同程度の厚さ（5000〜8000Å）に形
成すれば、コンタクトホール８ａ，８ｂ，８ｃ内
にモリブデン膜１１ａ，１１ｂ，１１ｃが充填さ
れる状態となり、コンタクトホール８ａ，８ｂ，
８ｃは大略平坦化されることになる。この場合、
PSG膜６上にも若干のモリブデン膜が堆積形成
されるおそれがあるため、多少のエツチング（エ
ツチバツク）を行なうことが好ましい。
その上で、例えばスパツタ法により全面に上側
配線としてのアルミニウム膜１２を形成し、更に
第７図のように周知のホトリソグラフイ技術によ
り各々の電極１２ａ，１２ｂ，１２ｃをパターン
形成することにより上側メタル層が構成される。
したがつて、これら電極１２ａ，１２ｂ，１２ｃ
はコンタクトホール８ａ，８ｂ，８ｃにおけるモ
リブデン膜１１ａ，１１ｂ，１１ｃとMoSi2膜１
０ａ，１０ｂ，１０ｃにより夫々ソース７ａ、ド
レイン７ｂ、ポリシリコン４ｂに接続される。
配線としてのアルミニウム膜１２を形成し、更に
第７図のように周知のホトリソグラフイ技術によ
り各々の電極１２ａ，１２ｂ，１２ｃをパターン
形成することにより上側メタル層が構成される。
したがつて、これら電極１２ａ，１２ｂ，１２ｃ
はコンタクトホール８ａ，８ｂ，８ｃにおけるモ
リブデン膜１１ａ，１１ｂ，１１ｃとMoSi2膜１
０ａ，１０ｂ，１０ｃにより夫々ソース７ａ、ド
レイン７ｂ、ポリシリコン４ｂに接続される。
以上の後、パツシベーシヨン膜を形成すること
により半導体装置が形成されるのはいうまでもな
いが、その図示は省略する。
により半導体装置が形成されるのはいうまでもな
いが、その図示は省略する。
以上のように製造された半導体装置（第７図）
によれば、層間絶縁膜としてのPSG膜６に形成
したコンタクトホール８ａ，８ｂ，８ｃ内のシリ
コン露呈面上にMoSi2膜１０ａ，１０ｂ，１０ｃ
とMo膜１１ａ，１１ｂ，１１ｃを選択的に形成
し、コンタクトホール８ａ，８ｂ，８ｃを完全若
しくは完全に近くまで埋め込んでいるので、装置
の微細化に伴なつてコンタクトホール８ａ，８
ｂ，８ｃの形状が急峻になつてもこれを高熱処理
することなく平坦化できる。したがつて、PSG
膜６上にアルミニウム膜１２を形成してもこれに
段差が生じることはなく、コンタクトホール８
ａ，８ｂ，８ｃにおいて断線が生じることもな
い。これにより、信頼性や歩留の向上が達成でき
る。また、コンタクトホール８ａ，８ｂ，８ｃ内
ではシリコンにMoSi2膜１０ａ，１０ｂ，１０ｃ
を接続させた上にMo膜１１ａ，１１ｂ，１１ｃ
を形成して接続を図つているので、シリコンにお
ける接続をオーミツク的なものにでき、特性を良
好なものにできる。
によれば、層間絶縁膜としてのPSG膜６に形成
したコンタクトホール８ａ，８ｂ，８ｃ内のシリ
コン露呈面上にMoSi2膜１０ａ，１０ｂ，１０ｃ
とMo膜１１ａ，１１ｂ，１１ｃを選択的に形成
し、コンタクトホール８ａ，８ｂ，８ｃを完全若
しくは完全に近くまで埋め込んでいるので、装置
の微細化に伴なつてコンタクトホール８ａ，８
ｂ，８ｃの形状が急峻になつてもこれを高熱処理
することなく平坦化できる。したがつて、PSG
膜６上にアルミニウム膜１２を形成してもこれに
段差が生じることはなく、コンタクトホール８
ａ，８ｂ，８ｃにおいて断線が生じることもな
い。これにより、信頼性や歩留の向上が達成でき
る。また、コンタクトホール８ａ，８ｂ，８ｃ内
ではシリコンにMoSi2膜１０ａ，１０ｂ，１０ｃ
を接続させた上にMo膜１１ａ，１１ｂ，１１ｃ
を形成して接続を図つているので、シリコンにお
ける接続をオーミツク的なものにでき、特性を良
好なものにできる。
(1) 層間絶縁膜に形成したコンタクトホール内の
シリコン上に高融点メタル層およびそのシリサ
イド層を形成してコンタクトホールの平坦化を
図つているので、コンタクトホールの微細化に
拘らず上側配線としてのメタル層における段差
の発生を防止し、これによりメタル層の断線を
防止して信頼性の向上および歩留の向上を達成
できる。
シリコン上に高融点メタル層およびそのシリサ
イド層を形成してコンタクトホールの平坦化を
図つているので、コンタクトホールの微細化に
拘らず上側配線としてのメタル層における段差
の発生を防止し、これによりメタル層の断線を
防止して信頼性の向上および歩留の向上を達成
できる。
(2) コンタクトホールに対して高融点メタル膜を
形成しかつこれを熱処理してシリサイド膜を形
成する一方、選択CVD法によつてシリサイド
膜上に高融点メタル膜を形成してコンタクトホ
ールを平坦化しているので、グラスフローのよ
うな高熱処理は不要であり、微細な素子パター
ンの半導体装置において有効な平坦化を実現で
きる。
形成しかつこれを熱処理してシリサイド膜を形
成する一方、選択CVD法によつてシリサイド
膜上に高融点メタル膜を形成してコンタクトホ
ールを平坦化しているので、グラスフローのよ
うな高熱処理は不要であり、微細な素子パター
ンの半導体装置において有効な平坦化を実現で
きる。
(3) シリコンにはシリサイド膜を直接に接続し、
その上に高融点メタル膜を形成してコンタクト
ホールの平坦化を図つているので、オーミツク
的な接続が得られ特性を良好なものに維持でき
る。
その上に高融点メタル膜を形成してコンタクト
ホールの平坦化を図つているので、オーミツク
的な接続が得られ特性を良好なものに維持でき
る。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、高融点メタルとしては前例のモ
リブデンMoに限られずタングステンＷ、チタン
Ti、タンタルTaを用いてもよく、したかつてこ
れらのメタルとそのシリサイド膜とを使用する構
成であつてもよい。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、高融点メタルとしては前例のモ
リブデンMoに限られずタングステンＷ、チタン
Ti、タンタルTaを用いてもよく、したかつてこ
れらのメタルとそのシリサイド膜とを使用する構
成であつてもよい。
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野であるＮチ
ヤネルMOSLSIに適用した場合について説明し
たが、それに限定されるものではなく、たとえば
ＰチヤネルMOSLSIやCMOSLSIに適用してもよ
い。
れた発明をその背景となつた利用分野であるＮチ
ヤネルMOSLSIに適用した場合について説明し
たが、それに限定されるものではなく、たとえば
ＰチヤネルMOSLSIやCMOSLSIに適用してもよ
い。
第１図ないし第７図は本発明の半導体装置をそ
の製造工程順に示す断面図である。 １……シリコン基板、２……フイールド酸化シ
リコン、３……ゲート酸化シリコン、４……ポリ
シリコン、４ａ……ゲート電極、４ｂ……下側配
線、６……PSG膜、７ａ……ソース、７ｂ……
ドレイン、８ａ，８ｂ，８ｃ……コンタクトホー
ル、９……Mo膜、１０ａ，１０ｂ，１０ｃ……
MoSi2膜、１１ａ，１１ｂ，１１ｃ……Mo膜、
１２……アルミニウム膜、１２ａ，１２ｂ，１２
ｃ……電極。
の製造工程順に示す断面図である。 １……シリコン基板、２……フイールド酸化シ
リコン、３……ゲート酸化シリコン、４……ポリ
シリコン、４ａ……ゲート電極、４ｂ……下側配
線、６……PSG膜、７ａ……ソース、７ｂ……
ドレイン、８ａ，８ｂ，８ｃ……コンタクトホー
ル、９……Mo膜、１０ａ，１０ｂ，１０ｃ……
MoSi2膜、１１ａ，１１ｂ，１１ｃ……Mo膜、
１２……アルミニウム膜、１２ａ，１２ｂ，１２
ｃ……電極。
Claims (1)
- 【特許請求の範囲】 １(a) シリコン素子領域又はポリシリコン配線を
構成するシリコン層上に絶縁膜を形成する工程
と、 (b) 前記シリコン層上に位置した前記絶縁膜に前
記シリコン層が露出するようにコンタクトホー
ルを設ける工程と、 (c) そのコンタクトホールを有する絶縁膜全面に
高融点メタル膜をスパツタ形成する工程と、 (d) イオン打ち込みを行い、前記コンタクトホー
ル内のシリコン層のシリコンとその表面に形成
された高融点メタル膜との混合層を形成する工
程と、 (e) 熱処理を行い、前記混合層をシリサイドに化
成する工程と、 (f) 前記絶縁膜上の未反応の高融点メタルを除去
する工程と、 (g) 前記工程(e)で得られた高融点シリサイド層上
に選択CVDにより前記高融点メタル膜と同一
材料の高融点メタル層を形成する工程と、 (h) 前記絶縁膜表面をエツチバツクした後、前記
選択形成された高融点メタル層に接し、かつ前
記絶縁膜上に延在するメタル配線層を形成する
工程と、から成ることを特徴とする半導体装置
の製造方法。 ２ 高融点メタル層はモリブデン、タングステ
ン、チタン、タンタルのいずれかである特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22681383A JPS60119750A (ja) | 1983-12-02 | 1983-12-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22681383A JPS60119750A (ja) | 1983-12-02 | 1983-12-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60119750A JPS60119750A (ja) | 1985-06-27 |
| JPH0586653B2 true JPH0586653B2 (ja) | 1993-12-13 |
Family
ID=16851003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22681383A Granted JPS60119750A (ja) | 1983-12-02 | 1983-12-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119750A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE8603963L (sv) * | 1985-09-27 | 1987-03-28 | Rca Corp | Kontakt med lag resistans for ett halvledarorgan samt sett att framstella densamma |
| JPS6482620A (en) * | 1987-09-25 | 1989-03-28 | Toshiba Corp | Manufacture of semiconductor device |
| JP2654175B2 (ja) * | 1988-06-16 | 1997-09-17 | 株式会社東芝 | 半導体装置の製造方法 |
| KR930004295B1 (ko) * | 1988-12-24 | 1993-05-22 | 삼성전자 주식회사 | Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114350A (en) * | 1977-03-16 | 1978-10-05 | Toshiba Corp | Semiconductor and its manufacture |
| JPS5972131A (ja) * | 1982-10-19 | 1984-04-24 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-12-02 JP JP22681383A patent/JPS60119750A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114350A (en) * | 1977-03-16 | 1978-10-05 | Toshiba Corp | Semiconductor and its manufacture |
| JPS5972131A (ja) * | 1982-10-19 | 1984-04-24 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60119750A (ja) | 1985-06-27 |
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