JPS60119750A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60119750A JPS60119750A JP22681383A JP22681383A JPS60119750A JP S60119750 A JPS60119750 A JP S60119750A JP 22681383 A JP22681383 A JP 22681383A JP 22681383 A JP22681383 A JP 22681383A JP S60119750 A JPS60119750 A JP S60119750A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本＠ｕＡは下地シ＋７コン層と上側メタル層とのコンタ
クト部処おける下地層の平坦化を図って上側メタル層の
配線の断線防止な図った半導体装置およびその製造方法
に関するものである。
クト部処おける下地層の平坦化を図って上側メタル層の
配線の断線防止な図った半導体装置およびその製造方法
に関するものである。
一般ＫＬＳＩ、ＩＣ等の半導体装置では、半導体（シリ
コン）基板やその上に形成したポリシリコン等のシリコ
ン層と、これらの上に絶縁膜を介して形成したアルミニ
クム等のメタル層とのコンタクトをとるために、該絶縁
膜に所謂コンタクトホールな形成している。このコンタ
クトホールな微細に形成するには異方性の強いドライエ
ツチング技術な使用することが考えられる。しかし、こ
の技術によればコンタクトホールの断面形状が急峻なも
のとなり、コンタクトホール上層そのまま前記上層のメ
タル層を形成したのではメタル層にも急峻な段差が形成
され、場合によってはメタル層の断線を生じて半導体装
置の信頼性や歩留りが低下すると推定される。
コン）基板やその上に形成したポリシリコン等のシリコ
ン層と、これらの上に絶縁膜を介して形成したアルミニ
クム等のメタル層とのコンタクトをとるために、該絶縁
膜に所謂コンタクトホールな形成している。このコンタ
クトホールな微細に形成するには異方性の強いドライエ
ツチング技術な使用することが考えられる。しかし、こ
の技術によればコンタクトホールの断面形状が急峻なも
のとなり、コンタクトホール上層そのまま前記上層のメ
タル層を形成したのではメタル層にも急峻な段差が形成
され、場合によってはメタル層の断線を生じて半導体装
置の信頼性や歩留りが低下すると推定される。
このため、グラスフローによるコンタクトホールの形状
の改曽やＳＯＧ膜の塗布による平坦化等の方法が考えら
れる。しかし、半導体装置の微細化が急速に進められて
いる現在、コンタクトホールはますます微細かつ急峻に
される傾向？示し。
の改曽やＳＯＧ膜の塗布による平坦化等の方法が考えら
れる。しかし、半導体装置の微細化が急速に進められて
いる現在、コンタクトホールはますます微細かつ急峻に
される傾向？示し。
一方基板主面の拡散層の接合深さはますます浅くなる方
向にある。このため、グラスフロー等の高温の熱処理は
利用が極めて困難であり、今後の微細化に対処するのは
実際にを工困難であると考えられる。
向にある。このため、グラスフロー等の高温の熱処理は
利用が極めて困難であり、今後の微細化に対処するのは
実際にを工困難であると考えられる。
本発明の目的は半導体装置の微細化に伴なうコンタクト
ホールの急峻化に対して高熱処理を必要とすることなく
その平坦化を図り、コンタクトホールのコンタクト部に
おけるメタル層の断線を防止して信頼性１歩留の向上を
図ることのできる半導体装置を提供することにある。
ホールの急峻化に対して高熱処理を必要とすることなく
その平坦化を図り、コンタクトホールのコンタクト部に
おけるメタル層の断線を防止して信頼性１歩留の向上を
図ることのできる半導体装置を提供することにある。
また本発明の他の目的は微細なコンタクトホールな高熱
処理することなく平坦化処理し、これによりメタル層に
おける急峻な段差の発生を防止してその断線の防止な図
った半導体装置の製造方法を提供することにある。
処理することなく平坦化処理し、これによりメタル層に
おける急峻な段差の発生を防止してその断線の防止な図
った半導体装置の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち１層間絶縁膜に形成したコンタクトホール内の
シリコン露呈面上に高融点金属（メタル）層およびその
シリサイド層を形成してコンタクトホールの平坦化を図
ることにより、上側メタル層における急峻な段差の発生
を防止してその断線な防止するものである。
シリコン露呈面上に高融点金属（メタル）層およびその
シリサイド層を形成してコンタクトホールの平坦化を図
ることにより、上側メタル層における急峻な段差の発生
を防止してその断線な防止するものである。
また、コンタクトホールのシリコン露呈面上に高融点メ
タル層な形成した上でこれな熱処理してシリサイド層を
形成し、その上に選択ＣＶＤ法により高融点メタル層を
形成してコンタクトホールの平坦化を図ることにより、
高熱処理を行なう必要なく微細コンタクトホールの平坦
化を可能とし、上側メタル層における段差の防止を達成
するものである。
タル層な形成した上でこれな熱処理してシリサイド層を
形成し、その上に選択ＣＶＤ法により高融点メタル層を
形成してコンタクトホールの平坦化を図ることにより、
高熱処理を行なう必要なく微細コンタクトホールの平坦
化を可能とし、上側メタル層における段差の防止を達成
するものである。
第１図ないし第７図は本発明をＭＯＳ−ＬＳＩに適用し
た実施例を１１！造工程順に示す図であり、この同圧よ
って本発明方法および装置の一例を説ゆＪする。
た実施例を１１！造工程順に示す図であり、この同圧よ
って本発明方法および装置の一例を説ゆＪする。
ＭＯＳ−ＬＳＩの一素子としてＮチャネルＭＯ８ＦＥＴ
を例にとれば、先ず第１図のようにＰ型シリコン基板（
クエーハ）１０表面の選択的な領域にフィールド酸化（
８ｓ Ｏｘ ）膜２を、また素子活性領域にはゲート酸
化（Ｓｉｎ、）膜３を夫々常法によって湖底する。
を例にとれば、先ず第１図のようにＰ型シリコン基板（
クエーハ）１０表面の選択的な領域にフィールド酸化（
８ｓ Ｏｘ ）膜２を、また素子活性領域にはゲート酸
化（Ｓｉｎ、）膜３を夫々常法によって湖底する。
次に、第２図のように、全面に２０００〜５０００Ａの
ポリシリコン（多結晶シリコン）膜４を形成し、これ忙
リン（Ｐ）等の不純物な拡散してポリシリコン膜４を低
抵抗体に化成する。この場合、不純物を予め含有させた
所請ドーグドボリシリコンを用いて直接ポリシリコン膜
４を形成してもよい。その上で１周知のホトリソグラフ
ィ技術を用いて前記ポリシリコン膜４を選択エツチング
し。
ポリシリコン（多結晶シリコン）膜４を形成し、これ忙
リン（Ｐ）等の不純物な拡散してポリシリコン膜４を低
抵抗体に化成する。この場合、不純物を予め含有させた
所請ドーグドボリシリコンを用いて直接ポリシリコン膜
４を形成してもよい。その上で１周知のホトリソグラフ
ィ技術を用いて前記ポリシリコン膜４を選択エツチング
し。
ゲート電極４ａおよび下側配線４ｂをパターン形成する
。次いで、全面忙ヒ素（Ａｓ）、ｌＪン（Ｐ）等の不純
物をイオン打込みし、シリコン基板１表面の素子活性領
域でかつゲートを極４ａＶＣ覆ゎれていない部分にイオ
ン打込層５を形成する。
。次いで、全面忙ヒ素（Ａｓ）、ｌＪン（Ｐ）等の不純
物をイオン打込みし、シリコン基板１表面の素子活性領
域でかつゲートを極４ａＶＣ覆ゎれていない部分にイオ
ン打込層５を形成する。
次いで、第３図のように１層間絶縁膜として例えばＣＶ
Ｄ法により、リンシリケートカラス（ＰＳＧ）膜６を５
０００〜５ｏｏｏ＾の厚さで全面忙形成する。そして、
１０００Ｃ程度の熱処理を行なってＰＳＧ膜６をデンシ
ファイすると共に、前記イオン打込層５の不純物を活性
化してソース層７ａとドレイン層７ｂを形成する。
Ｄ法により、リンシリケートカラス（ＰＳＧ）膜６を５
０００〜５ｏｏｏ＾の厚さで全面忙形成する。そして、
１０００Ｃ程度の熱処理を行なってＰＳＧ膜６をデンシ
ファイすると共に、前記イオン打込層５の不純物を活性
化してソース層７ａとドレイン層７ｂを形成する。
しかる上で、第４図のように、周知のホトリソグラフィ
技術により、前記ＰＳＧ膜６にソースおよびドレインの
コンタクトホール８ａ、３ｂと多層配線用のコンタクト
ホール８ｃを開設し、夫々コンタクトホール８ａ、８ｂ
、８Ｃの底面にシリコン【シリコン基板１．ポリシリコ
ン４ｂ）を露呈させる。この場合、コンタクトホール８
ａ、８ｂ、ｓｃハｌ”５イエツチング技術により微細化
される一方で形状は急峻なものとされる。
技術により、前記ＰＳＧ膜６にソースおよびドレインの
コンタクトホール８ａ、３ｂと多層配線用のコンタクト
ホール８ｃを開設し、夫々コンタクトホール８ａ、８ｂ
、８Ｃの底面にシリコン【シリコン基板１．ポリシリコ
ン４ｂ）を露呈させる。この場合、コンタクトホール８
ａ、８ｂ、ｓｃハｌ”５イエツチング技術により微細化
される一方で形状は急峻なものとされる。
次いで同図のように１例えばスパッタ法によりＰｊｊ／
ｌｉ！ｌ！点メタル、本例で点上タルデン（Ｍｏ）膜９
を２００〜１０００λの厚さで全面に形成し、続イテ全
面にヒ１（Ａｓ）＆イオン打込みしてモリブデンとシリ
コンの界面にＭｏ−８ｉ混合層（図示せず）を形成する
。
ｌｉ！ｌ！点メタル、本例で点上タルデン（Ｍｏ）膜９
を２００〜１０００λの厚さで全面に形成し、続イテ全
面にヒ１（Ａｓ）＆イオン打込みしてモリブデンとシリ
コンの界面にＭｏ−８ｉ混合層（図示せず）を形成する
。
次いで、第５図のように、５００〜５ｏｏｃｓ度のそれ
程高温でない状態での熱処理を行なうことにより前記Ｍ
ｏ−８ｉの界面（混合層）をシリサイド化し、モリブデ
ンシリサイド（Ｍ ｏ Ｓ ｉ ｔ ）膜を形成する。
程高温でない状態での熱処理を行なうことにより前記Ｍ
ｏ−８ｉの界面（混合層）をシリサイド化し、モリブデ
ンシリサイド（Ｍ ｏ Ｓ ｉ ｔ ）膜を形成する。
その後、リン酸系エッチ液により未反応モリブデン膜９
を除去すると、同図のように、コンタクトホール８ａ、
８ｂ、Ｂｃ内にのみＭＯ８ｉ、膜１０ａ＊１Ｏｂ１１０
ｃが形成される。
を除去すると、同図のように、コンタクトホール８ａ、
８ｂ、Ｂｃ内にのみＭＯ８ｉ、膜１０ａ＊１Ｏｂ１１０
ｃが形成される。
次［、反応ガスに例えばＭ ｏ Ｆ６を使用した選択Ｃ
ＶＤ法を用いること罠より、第６図のようにシリコンや
シリサイド層が露呈されたコンタクトホール８ａ、８ｂ
、ｇｃ内にのみ選択的にモリブデン膜１１ａ、ｌｌｂ、
ｌｌｃが形成される。このモリブデン膜１１ａ、１１ｂ
、ｌｌｃを前記ＰＳＧ膜６と同程度の厚さく ５０００
〜８０００Ａ）に形成すれば、コンタクトホール８ａ、
８ｂ、８ｃ内にモリブデン膜１１ ａ、ｌｌｂ。
ＶＤ法を用いること罠より、第６図のようにシリコンや
シリサイド層が露呈されたコンタクトホール８ａ、８ｂ
、ｇｃ内にのみ選択的にモリブデン膜１１ａ、ｌｌｂ、
ｌｌｃが形成される。このモリブデン膜１１ａ、１１ｂ
、ｌｌｃを前記ＰＳＧ膜６と同程度の厚さく ５０００
〜８０００Ａ）に形成すれば、コンタクトホール８ａ、
８ｂ、８ｃ内にモリブデン膜１１ ａ、ｌｌｂ。
ｌｌＣが充填される状態となり、コンタクトホール８ａ
ｅ８ｔ）、８ｃは大略平坦化されることになる。
ｅ８ｔ）、８ｃは大略平坦化されることになる。
この場合、ＰＳＧ膜６上にも若干のモリブデン膜が堆積
形成されるおそれがあるため、多少のエツチング（エッ
チバック）を行なうことが好ましい。
形成されるおそれがあるため、多少のエツチング（エッ
チバック）を行なうことが好ましい。
その上で１例えばスパッタ法により全面に上側配線とし
てのアルミニウム膜１２を形成し、更に第７図のように
周知のホトリソグラフィ技術により各々の電極１２ａ、
１２ｂ、１２ｃをノくターン形成することにより上側メ
タル層が構成される。したかって、これら電極１２ａ、
１２ｂ、１２ｃはコノタクトホー／Ｉ／８ａ、８ｂ、８
ｃにおけるモリブデン膜１１ａ＃１１ｂ、ｌｌｃとＭ
ｏ Ｓ ｒ ＠膜１０ａ、１０ｂ、１０ｃにより夫々ソ
ース７ａ、ドレイン７ｂｓポリシリコン曲に接続される
。
てのアルミニウム膜１２を形成し、更に第７図のように
周知のホトリソグラフィ技術により各々の電極１２ａ、
１２ｂ、１２ｃをノくターン形成することにより上側メ
タル層が構成される。したかって、これら電極１２ａ、
１２ｂ、１２ｃはコノタクトホー／Ｉ／８ａ、８ｂ、８
ｃにおけるモリブデン膜１１ａ＃１１ｂ、ｌｌｃとＭ
ｏ Ｓ ｒ ＠膜１０ａ、１０ｂ、１０ｃにより夫々ソ
ース７ａ、ドレイン７ｂｓポリシリコン曲に接続される
。
以上の後、パッジベージ１ン膜ン形成することにより半
導体装置が形成されるのはいうまでもないが、その図示
は省略する。
導体装置が形成されるのはいうまでもないが、その図示
は省略する。
以上のように製造された半導体装置（第７図）によれば
、層間絶縁膜としてのＰＳＧ膜６に形成したコンタクト
ホール８ａ、８ｂ、８ｃ内のシリコン露呈面上にＭｏＳ
ｉ、膜１０ａ、１０ｂ、１０ｃとＭＯ膜１１ａ、ｌｌｂ
、ｌｌｃを歳択的に形成し、コンタクトホール８ａ 、
８ｂ、８ｃを完全若しくは完全に近くまで埋め込んでい
るので、装置の微細化に伴なってコンタクトホール８ａ
、８ｂ、８ｃの形状が急峻圧なってもこれを高熱処理す
ることなく平坦化できる。したがって％ＰＳＧｌｌＫ６
上にアルミニウム膜１２な形成してもこれに段差が生じ
ることはなく、コンタクトホール８ａ、８ｂ、８ｃにお
いて断諒が生じることもない。これにより、信頼性や歩
留の向上が達成できる。また、コンタクトホール３ａ。
、層間絶縁膜としてのＰＳＧ膜６に形成したコンタクト
ホール８ａ、８ｂ、８ｃ内のシリコン露呈面上にＭｏＳ
ｉ、膜１０ａ、１０ｂ、１０ｃとＭＯ膜１１ａ、ｌｌｂ
、ｌｌｃを歳択的に形成し、コンタクトホール８ａ 、
８ｂ、８ｃを完全若しくは完全に近くまで埋め込んでい
るので、装置の微細化に伴なってコンタクトホール８ａ
、８ｂ、８ｃの形状が急峻圧なってもこれを高熱処理す
ることなく平坦化できる。したがって％ＰＳＧｌｌＫ６
上にアルミニウム膜１２な形成してもこれに段差が生じ
ることはなく、コンタクトホール８ａ、８ｂ、８ｃにお
いて断諒が生じることもない。これにより、信頼性や歩
留の向上が達成できる。また、コンタクトホール３ａ。
８ｂ、８ｃ内ではシリコンにＭｏＳ Ｉｔ膜１０ａ、
１０ ｂｌｏＣを接続させた上にＭＯ膜１１ａ、ｌｌｂ
、ｌｌｃを形成して接続を図っているので、シリコンに
おける接続をオーミック的なものにでき、特性を良好な
ものＫできる。
１０ ｂｌｏＣを接続させた上にＭＯ膜１１ａ、ｌｌｂ
、ｌｌｃを形成して接続を図っているので、シリコンに
おける接続をオーミック的なものにでき、特性を良好な
ものＫできる。
（１１層間絶縁膜に形成したコンタクトホール内のシリ
コン上に高融点メタル層およびそのシリサイド層を形成
してコンタクトホールの平坦化を図っているので、コン
タクトホールの微細化に拘らず上側配線としてのメタル
層における段差の発生を防止し、これによりメタル層の
断線な防止して信頼性の向上および歩留の向上を達成で
きる。
コン上に高融点メタル層およびそのシリサイド層を形成
してコンタクトホールの平坦化を図っているので、コン
タクトホールの微細化に拘らず上側配線としてのメタル
層における段差の発生を防止し、これによりメタル層の
断線な防止して信頼性の向上および歩留の向上を達成で
きる。
（２） コンタクトホールに対して高融点メタル［−形
成しかつこれを熱処理してシリサイド膜を形成する一方
、選択ＣＶＤ法によってシリサイド膜上に高融点メタル
膜な形成してコンタクトホールな平坦化しているので、
グラスフローのような高熱処理は不要であり、微細な素
子パターンの半導体装置において有効な平坦化を実現で
きる。
成しかつこれを熱処理してシリサイド膜を形成する一方
、選択ＣＶＤ法によってシリサイド膜上に高融点メタル
膜な形成してコンタクトホールな平坦化しているので、
グラスフローのような高熱処理は不要であり、微細な素
子パターンの半導体装置において有効な平坦化を実現で
きる。
（３１シリコン罠はシリサイド膜を直接に接続し、その
上に高融点メタル膜を形成してコンタクトホールの平坦
化を図っているので、オーミック的な接続が得られ特性
を良好なものに維持できる。
上に高融点メタル膜を形成してコンタクトホールの平坦
化を図っているので、オーミック的な接続が得られ特性
を良好なものに維持できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、高融点メタ
ルとしては前例のモリブデン（ＭＯ）に限られずタング
ステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）ｋ用
いてもよく。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、高融点メタ
ルとしては前例のモリブデン（ＭＯ）に限られずタング
ステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）ｋ用
いてもよく。
したかってこれらのメタルとそのシリサイド膜とを使用
する構成であってもよい。
する構成であってもよい。
以上の説明では主として本発明者によってなされた発明
なその背景となった利用分野であるＮチャネルＭＯ８Ｌ
ＳＩＫ適用した場合について説明したが、それに限定さ
れるものではなく、たとえばＰテヤネ＃ＭＯ８Ｉ、ＳＩ
やＣＭＯ８ＬＳＩＫ適用してもよい。
なその背景となった利用分野であるＮチャネルＭＯ８Ｌ
ＳＩＫ適用した場合について説明したが、それに限定さ
れるものではなく、たとえばＰテヤネ＃ＭＯ８Ｉ、ＳＩ
やＣＭＯ８ＬＳＩＫ適用してもよい。
第１図ないし第７図は本発明の半導体装置なその製造工
程順に示す断面図である。 １・・・シリコン基板、２・・・フィールド酸化シリコ
ン、３°°・ゲート酸化シリコン、４・・・ポリシリコ
ン。 ４ａ・・・ゲート電極、４ｂ・・・下側配線、６・・・
Ｐ２Ｏ膜、７ ａ−７−ｘ、７ｂ−・・ドＬ’ イア
、 ８ ａ ＊８ ｂ 、８ｃｍ−・ｘ７ｆｉト＊−ル
、９−Ｍｏ膜、１０ａ＋ｌＯｂ、１０ｃｍＭｏＳｉ、膜
、ｌｌａ、ｌｌｂ、ｌｌｃ・・・Ｍｏ膜、１２−・・ア
ルミニウム膜、１２ａ、１２ｂ、１２ｃ・・・電極。
程順に示す断面図である。 １・・・シリコン基板、２・・・フィールド酸化シリコ
ン、３°°・ゲート酸化シリコン、４・・・ポリシリコ
ン。 ４ａ・・・ゲート電極、４ｂ・・・下側配線、６・・・
Ｐ２Ｏ膜、７ ａ−７−ｘ、７ｂ−・・ドＬ’ イア
、 ８ ａ ＊８ ｂ 、８ｃｍ−・ｘ７ｆｉト＊−ル
、９−Ｍｏ膜、１０ａ＋ｌＯｂ、１０ｃｍＭｏＳｉ、膜
、ｌｌａ、ｌｌｂ、ｌｌｃ・・・Ｍｏ膜、１２−・・ア
ルミニウム膜、１２ａ、１２ｂ、１２ｃ・・・電極。
Claims (1)
- 【特許請求の範囲】 １、 シリコン基板やポリシリ−コン配線等の下側シリ
コン層と１層間絶縁膜上に形成した配線層としての上側
メタル層とを前記層間絶縁膜に形成したコンタクトホー
ル乞通して接続するようにした半導体装置において、前
記コンタクトホールな高融点メタル膜とそのシリサイド
膜の多層膜で充填して平坦化したことを特徴とする半導
体装置。 ２、 シリコンの直上に高融点メタルシリサイド膜を形
放し、その上に高融点メタル膜を形成してなる特許請求
の範囲第１項記載の半導体装置。 ３、＋ｉＭ点メダメタルリブデン、タングステン。 チタン、タンタルのいずれかである特許請求の範囲第１
項又は第２項記載の半導体装置。 ４、シリコン基板やポリシリコン配線等の下側シリコン
層上の層間絶縁膜に形成したコンタクトホール内に高融
点メタル膜を形成しかっこルを熱処理してシリサイドに
化成すると共に、このシリサイド膜に歳択ＣＶＤ法圧よ
って高融点メタル膜を形成して前記コンタクトホール内
を充填しかつこれを平坦化し、その上で前記層間絶縁膜
上に上側配線としての上側メタル層を形成することを特
徴とする半導体装置の製造方法。 ５、高融点メタル膜にヒ素等の不純物をイオン打込みし
た上で熱処理してシリサイドに化成してなる特許請求の
範曲第４項記戦の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22681383A JPS60119750A (ja) | 1983-12-02 | 1983-12-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22681383A JPS60119750A (ja) | 1983-12-02 | 1983-12-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60119750A true JPS60119750A (ja) | 1985-06-27 |
| JPH0586653B2 JPH0586653B2 (ja) | 1993-12-13 |
Family
ID=16851003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22681383A Granted JPS60119750A (ja) | 1983-12-02 | 1983-12-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119750A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6278817A (ja) * | 1985-09-27 | 1987-04-11 | ゼネラル・エレクトリック・カンパニイ | 半導体装置 |
| JPS6482620A (en) * | 1987-09-25 | 1989-03-28 | Toshiba Corp | Manufacture of semiconductor device |
| JPH0277122A (ja) * | 1988-06-16 | 1990-03-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02194524A (ja) * | 1988-12-24 | 1990-08-01 | Samsung Electron Co Ltd | Ｖｌｓｉ装置の抵抗領域に低抵抗接続を形成する方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114350A (en) * | 1977-03-16 | 1978-10-05 | Toshiba Corp | Semiconductor and its manufacture |
| JPS5972131A (ja) * | 1982-10-19 | 1984-04-24 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-12-02 JP JP22681383A patent/JPS60119750A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586653B2 (ja) | 1993-12-13 |
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