JPH11330382A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体製造プロセスにおけるアライメント不
良を防止でき、製品歩留りの良好な半導体装置が製造で
きるようにする。 【解決手段】 シリコン基板１に溝３２、３３を形成
し、この溝３２、３３を埋めるようにＴＥＯＳ膜３４を
形成する。その後、ＴＥＯＳ膜３４を平坦化し、溝３
２、３３内にＴＥＯＳ膜３４を残す。このうち、溝３２
に残されたＴＥＯＳ膜３４ａをアライメントマークとす
る。このアライメントマーク上に、ゲート絶縁膜５を介
してゲート電極形成用のポリシリコン膜３６を成膜する
と、ポリシリコン膜３６が平坦な状態となり可視光では
アライメントマーク３４ａを検出できなくなる。このた
め、ポリシリコン膜３６を透過する赤外線を用いて、ア
ライメントマーク３４ａの検出を行い、ポリシリコン膜
３６をパターニングしてゲート電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、製造プロセス中の
アライメントの利用に適した半導体装置の製造方法に関
する。

【０００２】

【従来の技術】半導体装置の製造プロセスにおいては、
アライメントマークを基準にしてフォトマスク等の位置
合わせを行うようにしている。従来では、アライメント
マークとして、ＬＯＣＯＳプロセスで形成したものを利
用していたため少なからず段差が存在しており、後工程
で低透過率の被加工膜を成膜しても段差部分が受け継が
れ、新たなアライメントマークが再現されるため、再現
されたアライメントマークを基準にして上記位置合わせ
を行うことができた。

【０００３】しかしながら、近年では微細化が進み、フ
ォトリソグラフィのマージン確保の為にウェハ内の段差
を低減する必要が生じ、ＬＯＣＯＳプロセスに代えてＳ
ＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉ
ｏｎ）プロセスを採用し、このＳＴＩプロセスにＣＭＰ
（Ｃｈｉｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈ）による平坦化プロセスを組み合わせるという方法
が用いられるようになった。これにより、ウェハ内の段
差が０．１μｍ程度に低減されている。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うに段差が低減されたものにおいては、後工程において
新たにアライメントマークが再現されない、若しくはア
ライメントマークが不明瞭になるため、アライメント不
良が発生し、製品歩留りを低下させるという問題があ
る。

【０００５】本発明は上記問題に鑑みて成され、半導体
製造プロセスにおけるアライメント不良を防止でき、製
品歩留りの良好な半導体装置が製造できる半導体装置の
製造方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、以下に示す技術的手段を採用する。請求項１に記載
の発明においては、基板（１）の所定位置に、該基板に
対して平坦化されたアライメントマーク（３４ａ）を形
成する工程と、平坦化されたアライメントマークを含む
基板上に、導電性膜（３６）を成膜する工程と、赤外線
を用いてアライメントマークを検出し、フォトリソグラ
フィにおけるマスク合わせを行って、導電性膜をパター
ニングし、素子部における配線部（６）を形成する工程
とを備えていることを特徴としている。

【０００７】このように、平坦化されたアライメントマ
ークの上に可視光を透過しない導電性膜が配置されたよ
うな場合、導電性膜を透過する赤外線を用いれば、アラ
イメントマークを検出することができるため、アライメ
ントずれなく導電性膜のパターニングを正確に行うこと
ができる。これにより、アライメントずれを防止するこ
とができ、製品歩留りを良好にすることができる。

【０００８】請求項２に記載の発明においては、基板
（１）のうち、素子部における素子分離領域とアライメ
ントマーク形成予定領域とに、それぞれ第１の溝（３
２）と第２の溝（３３）を形成する工程と、前記第１、
第２の溝を覆うように基板上に絶縁膜（３４）を成膜
し、該絶縁膜を平坦化する工程とを含み、第１の溝内に
残された絶縁膜によって、アライメントマークを構成す
ることを特徴としている。

【０００９】このように、素子部における素子分離領域
の形成と同時にアライメントマークを形成する場合、ア
ライメントマークが平坦化されてしまうが、このような
場合にも赤外線を用いてアライメントマークを検出する
ことにより、請求項１と同様の効果が得られる。請求項
３に記載の発明においては、基板（１）に形成した第１
の溝（３２）内にて平坦化された絶縁膜をアライメント
マーク（３４ａ）とし、このアライメントマーク上にゲ
ート絶縁膜を介して形成された導電性膜（３６）をパタ
ーニングしてゲート電極（６）を形成する場合に、赤外
線を用いてアライメントマークを検出し、フォトリソグ
ラフィにおけるマスク合わせを行うことを特徴とする。

【００１０】このように、ゲート電極を形成するための
導電性膜によって、平坦化されたアライメントマークが
可視光にて検出できなくなった場合でも、赤外線を用い
ることによってアライメントマークを検出することがで
き、請求項１と同様の効果が得られる。なお、上記した
括弧内の符号は、後述する実施形態記載の具体的手段と
の対応関係を示すものである。

【００１１】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。本発明にかかわる製造方法を用いて
形成したＤＭＯＳトランジスタを図１に示す。以下、図
１に基づいてＤＭＯＳトランジスタの構造について説明
する。ＤＭＯＳトランジスタは、ｐ型のシリコン基板１
内のｎ^- 型ウェル領域２に形成されたＰＭＯＳトランジ
スタと、ｐ^- 型ウェル領域３に形成されたＮＭＯＳトラ
ンジスタとから構成されている。ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタはシリコン基板１の上部に形成
されたＳＴＩ膜４によって素子分離されている。なお、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの構造に
ついては、導電型が異なるのみであり、その他の構成に
ついては同様であるため、ＰＭＯＳトランジスタの構造
についてのみ説明する。

【００１２】ｎ^- 型ウェル領域２上には、ゲート酸化膜
５を介してゲート電極６が形成されている。このゲート
電極６の側面には、側壁酸化膜７が備えられている。ま
た、ゲート電極６の両側にはｐ⁺ 型拡散層からなるソー
ス８・ドレイン９が形成されており、これらソース８・
ドレイン９間をチャネル領域としている。なお、ソース
８・ドレイン９のチャネル領域側には電界緩和層１０が
形成されている。

【００１３】さらに、ゲート電極６、ソース８・ドレイ
ン９の上部には、コンタクト用のシリサイド膜６ａ、８
ａ、９ａが形成されている。このように、サリサイド構
造を有するＰＭＯＳトランジスタが構成されている。こ
れらＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを
含む基板上には、ＢＰＳＧ等からなる層間絶縁膜１１が
形成されており、この層間絶縁膜１１に形成されたコン
タクトホールを介してソース８・ドレイン９等がＡｌ配
線１２と電気的に接続されている。

【００１４】さらに、Ａｌ配線１２上にはＴＥＯＳ酸化
膜等からなる層間絶縁膜１３を介してＡｌ配線１４、１
５が多数層形成されている。そして、最上部のＡｌ配線
１５は、Ｐ−ＴＥＯＳ膜１６とＰ−ＳｉＮ膜１７からな
る保護膜に覆われている。このような構造を有してＤＭ
ＯＳトランジスタが構成されている。次に、ＤＭＯＳト
ランジスタの製造工程を図２〜図７に示す。また、これ
らの図中に、ＤＭＯＳトランジスタの製造プロセス中に
用いるアライメントマークを示す。なお、本実施形態に
おいては、スクライブ領域にアライメントマークを形成
している。以下、図２〜図７に基づいてＤＭＯＳトラン
ジスタの製造方法について説明する。

【００１５】〔図２（ａ）に示す工程〕まず、ｐ型のシ
リコン基板１を用意する。次に、シリコン基板１上に熱
酸化膜３０を形成し、さらに熱酸化膜（ＳｉＯ₂ ）３０
上にシリコン窒化膜（ＳｉＮ）３１を形成する。そし
て、フォトリソグラフィ工程を経て、アライメントマー
クを作製する予定の領域及び素子分離用のＳＴＩ膜４の
形成予定領域上における熱酸化膜３０及びシリコン窒化
膜３１を開口させたのち、開口部からシリコン基板を所
定深さエッチング除去して、アライメントマークを形成
するためのトレンチ（溝）３２と素子分離用としてのト
レンチ３３をパターニングする。

【００１６】〔図２（ｂ）に示す工程〕ＴＥＯＳ膜３４
をシリコン基板の全面に堆積し、トレンチをＴＥＯＳ膜
３３で埋め込む。このとき、ＴＥＯＳ膜３４としては、
ＨＴＯ−ＴＥＯＳ、ＬＰ−ＴＥＯＳ、及びＯ₃ −ＴＥＯ
Ｓ等を用いている。 〔図２（ｃ）に示す工程〕ＣＭＰにて、シリコン窒化膜
３１をストッパーとしてＴＥＯＳ膜３４を全面研磨して
平坦化する。これにより、ＴＥＯＳ膜３４はシリコン窒
化膜３１の表面と同等の高さとなる。このＴＥＯＳ膜３
４のうち、トレンチ３２に位置するものがアライメント
マークとなる。以下、トレンチ３２内におけるＴＥＯＳ
膜３４をアライメントマーク３４ａとする。

【００１７】〔図３（ａ）に示す工程〕シリコン窒化膜
３１を除去する。この段階では、アライメントマーク３
４ａはシリコン基板１の表面から１０００〜２０００Å
程度突出した状態となっている。そして、フォトレジス
トを堆積すると共に、フォトレジストのうちＰＭＯＳト
ランジスタ形成予定領域を開口させたのち、熱酸化膜３
０をスルー膜としてｎ型不純物をイオン注入し、ｎ^- 型
ウェル領域２を形成する。さらに、フォトレジストを除
去したのち、再びフォトレジストを堆積し、上記と同様
の工程を経てＮＭＯＳトランジスタ形成予定領域にｐ^-
型ウェル領域３を形成する。

【００１８】〔図３（ｂ）に示す工程〕ウェットエッチ
ングによってシリコン酸化膜３０を除去する。 〔図３（ｃ）に示す工程〕ドライブインと同時に、犠牲
酸化を行う。これにより、熱酸化膜３５が形成される。
この犠牲酸化によって、ｎ^- 型ウェル領域２やｐ^- 型ウ
ェル領域３の表面状態が良好になる。

【００１９】〔図４（ａ）に示す工程〕ウェットエッチ
ングによって熱酸化膜３５を除去する。このとき、熱酸
化膜３０と同時にアライメントマーク３４ａもエッチン
グされる。そして、このときに熱酸化膜３０のエッチン
グ残りを防止するために、オーバエッチ条件でエッチン
グを実施しているためアライメントマーク３４ａのシリ
コン基板１の表面に対する突出量が少なくなる。

【００２０】〔図４（ｂ）に示す工程〕熱酸化によりゲ
ート酸化膜５を形成する。このとき、アライメントマー
ク３４ａの突出量が少ないため、ゲート酸化膜５を形成
すると、アライメントマーク３４ａを含む基板表面が概
ね平坦となる。 〔図４（ｃ）に示す工程〕ゲート酸化膜５上にポリシリ
コン膜３６を成膜する。このとき、基板表面が概ね平坦
となっているため、アライメントマーク３４ａ上におい
てもポリシリコン膜３６は概ね平坦となり、アライメン
トマーク３４ａにおける突出（段差）が再現されない。

【００２１】〔図５（ａ）に示す工程〕フォトリソグラ
フィ工程を経て、ゲート電極６をパターニングする。こ
のとき、フォトリソグラフィにおけるマスク合わせは、
赤外線を使用してアライメントマーク３４ａを検出する
ことで行う。つまり、上述したように、アライメントマ
ーク３４ａは、可視光を透過しないポリシリコン膜３６
で覆われてしまっており、アライメントマーク３４ａの
上においてもポリシリコン膜３６が平坦となっているた
め、可視光によってアライメントマーク３４ａを検出す
ることができないが、赤外線はポリシリコン膜３６を透
過し、その下面にあるアライメントマーク３４ａを検出
することができるのである。

【００２２】具体的には、赤外線を使用することにより
ポリシリコン膜３６を透過させ、アライメントマーク３
４ａを構成するＴＥＯＳ膜３４と、アライメントマーク
３４ａの近傍におけるシリコン基板１との間における赤
外線吸収波長の差を利用してアライメントマーク３４ａ
の検出を行う。このとき使用する赤外線の波長を２．５
〜１５μｍとしている。

【００２３】このように赤外線を用いてアライメントマ
ーク３４ａの検出を行うことにより、ポリシリコン膜３
６等の可視光を透過しない膜を成膜した場合において、
アライメントマーク３４ａを検出するための段差がない
ときでも、アライメントマーク３４ａを正確に検出する
ことができる。これにより、アライメントずれをなく
し、ゲート電極６を正確な位置に形成することができ
る。

【００２４】そして、ゲート電極６をパターニングする
と、再びアライメントマーク３４ａが露出するため、ま
たアライメントマーク３４ａを位置合わせ用の基準とし
て使用する。 〔図５（ｂ）に示す工程〕熱酸化を行い、ゲート電極６
を熱酸化膜で覆う。そして、ＮＭＯＳトランジスタ形成
予定領域及びＰＭＯＳトランジスタ形成予定領域を順に
フォトレジストで覆い、ＰＭＯＳトランジスタ形成予定
領域にはｐ型不純物（例えばボロン）を斜めイオン注入
し、ＮＭＯＳトランジスタ形成予定領域にはｎ型不純物
（例えばリン）を斜めイオン注入する。これにより、熱
酸化膜で覆われたゲート電極６をマスクとしたイオン注
入が行われ、ゲート電極６の両側に電界緩和層１０が、
ゲート電極６の内側よりに形成される。

【００２５】さらに、ＮＭＯＳトランジスタ形成予定領
域及びＰＭＯＳトランジスタ形成予定領域を順にフォト
レジストで覆い、ＰＭＯＳトランジスタ形成予定領域に
はｐ型不純物（例えばボロン）を基板法線方向から高濃
度にイオン注入し、ＮＭＯＳトランジスタ形成予定領域
にはｎ型不純物（例えばＡｓ）を基板法線方向から高濃
度にイオン注入する。これにより、熱酸化膜で覆われた
ゲート電極６をマスクとしたイオン注入が行われ、ゲー
ト電極６の両側にソース８、ドレイン９が形成される。

【００２６】これによりＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造が完成する。なお、熱酸化膜
は膜厚バラツキが少ないため、このようなバラツキが少
ないものをマスクとしてイオン注入を行うことにより、
電界緩和層１０やソース８、ドレイン９の形成位置のバ
ラツキを少なくすることができる。なお、通常のＬＤＤ
構造のように電界緩和層１０を形成後、側壁膜７を配置
し、高濃度ソース、ドレインを配置するようにしてもよ
い。

【００２７】次に、ＣＶＤ法によりＳｉＯ₂ をウェハ全
面に堆積したのち、ＲＩＥ法による異方性エッチングを
行い、ゲート電極６の側面に側壁膜７を形成する。 〔図５（ｃ）に示す工程〕チタンシリサイド化工程を行
う。まず、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜
を順にウェハ全面に成膜し、さらにＡｒ雰囲気化で短時
間熱処理（ＲＴＡ）を行い、シリサイド化反応を起こさ
せて、ゲート電極６及びソース８・ドレイン９の露出表
面にそれぞれチタンシリサイド膜（ＴｉＳｉ膜）６ａ、
８ａ、９ａを形成する。なお、このシリサイド化の熱処
理温度はシリサイドの側壁膜７への這い上がり抑制、側
壁膜７のＳｉとの反応防止、Ｃ４９からＣ５４フェーズ
へのＴｉＳｉ₂ の変態抑制等の観点から７００℃以下の
比較的低温に設定されている。

【００２８】そして、アンモニア・過酸化水素水の混合
液で選択エッチングを行い、チタン膜及び窒化チタン膜
のうちシリサイド化反応を起こさなかった部分を除去す
る。これにより、チタンシリサイド膜６ａ、８ａ、９ａ
のみが残る。これにより、サリサイド構造が完成する。
なお、側壁膜７の勾配が急峻であり、側壁膜７の表面に
はチタン膜など堆積しにくいため、側壁膜７の表面に堆
積されたチタン膜等の膜厚は薄く、容易にエッチング除
去することができる。

【００２９】次に、サリサイド構造を完成させたのち、
８５０℃程度で２度目の短時間熱処理を行い、チタンシ
リサイド膜６ａ、８ａ、９ａを低抵抗化する。 〔図６（ａ）に示す工程〕ウェハ表面全面に絶縁膜３７
を全面に堆積し、ＣＭＰにより平坦化する。このＣＭＰ
による平坦化によって、絶縁膜３７の表面が平坦化され
るため、アライメントマーク３４ａの段差がなくなる
が、絶縁膜は可視光を透過するため、段差がなくてもア
ライメントマーク３４ａの検出を行うことができる。

【００３０】〔図６（ｂ）に示す工程〕フォトリソグラ
フィ工程を経て、絶縁膜３７にコンタクトホール３７ａ
を形成すると同時に、素子形成領域以外の領域に段差を
形成するための開口部３７ｂを設け、本工程以降のアラ
イメントマークとして使用する。この開口部３７ｂの大
きさは、コンタクトホール３７よりも大きく設定してお
り、例えば１μｍ以上の径としている。以下、開口部３
７ｂをアライメントマークという。

【００３１】なお、図６（ｂ）においては、アライメン
トマーク３７ｂをアライメントマーク３４ａとは別断面
に形成している。 〔図６（ｃ）に示す工程〕ウェハ表面全面にバリアメタ
ル３８を堆積する。バリアメタル３８としては、ＴｉＮ
単層構造のもの或いはＴｉとＴｉＮを順に積層した２層
構造のものを使用している。

【００３２】コンタクトホール３７ａを埋め込むよう
に、ウェハ全面にタングステン（Ｗ）３９を成膜したの
ち、エッチングを行い、コンタクトホール３７ａ内にお
けるタングステン３９を残す。このとき、素子部におけ
るコンタクトホール３７ａ内はタングステン３９で完全
に覆われて平坦化されるが、アライメントマーク３７ｂ
はコンタクトホール３７よりも大きめに設定されている
ため、タングステン３９で完全に覆われない状態とな
る。これにより、アライメントマーク３７ｂには段差が
残される。

【００３３】〔図７（ａ）に示す工程〕１ｓｔメタル配
線形成のため、ウェハ表面全面にメタル４０を成膜す
る。メタル４０には、Ｔｉ、ＴｉＮ、及びＡｌＳｉＣｕ
からなる多層膜、或いはＴｉ、ＴｉＮ、及びＡｌＣｕか
らなる多層膜を用いている。このとき、可視光が透過し
ないメタル４０によってウェハ表面が覆われるが、アラ
イメントマーク３７ｂが段差を有しているため、メタル
４０を成膜しても段差部４０ａが再現され、この段差部
４０ａが新たなアライメントマークとなる。以下、段差
部４０ａをアライメントマークという。

【００３４】〔図７（ｂ）に示す工程〕アライメントマ
ーク４０ａを基準として、フォトリソグラフィ工程を行
い、１ｓｔメタル配線１２をパターニングする。このと
き、アライメントマーク４０ａが可視光で検出できる段
差を有しているため、アライメントずれが発生すること
なく、正確に１ｓｔメタル配線１２をパターニングする
ことができる。

【００３５】以下、１ｓｔメタル配線１２と同様の工程
を経て、２ｎｄメタル配線１４等を積層形成することに
よって、図１に示す半導体装置が完成する。このよう
に、ＣＭＰによる平坦化によってアライメントマーク３
４ａが平坦化されて、可視光では検出できないようにな
った場合、赤外線を用いてアライメントマーク３４ａを
検出することにより、アライメントマーク３４ａを検出
することができ、アライメントずれをなくすことができ
る。

【００３６】これにより、製品歩留りの良好な半導体装
置を形成することができる。

【図面の簡単な説明】

【図１】本発明にかかわる半導体装置の断面図である。

【図２】図１に示す半導体装置の製造工程を示す図であ
る。

【図３】図２に続く半導体装置の製造工程を示す図であ
る。

【図４】図３に続く半導体装置の製造工程を示す図であ
る。

【図５】図４に続く半導体装置の製造工程を示す図であ
る。

【図６】図５に続く半導体装置の製造工程を示す図であ
る。

【図７】図６に続く半導体装置の製造工程を示す図であ
る。

【符号の説明】

１…シリコン基板、２…ｎ^- 型ウェル領域、３…ｐ^- 型
ウェル領域、４…ＳＴＩ膜、５…ゲート酸化膜、６…ゲ
ート電極、７…側壁酸化膜、８…ソース、９…ドレイ
ン、１０…電界緩和層１０、６ａ、８ａ、９ａ…シリサ
イド膜、１２…１ｓｔメタル配線、１４…２ｎｄメタル
配線、１５…３ｒｄメタル配線。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基板（１）に形成されたアライメントマ
   ーク（３４ａ）を用いて位置合わせを行いつつ、前記基
   板に素子部を形成してなる半導体装置の製造方法におい
   て、 前記基板の所定位置に、該基板に対して平坦化された前
   記アライメントマークを形成する工程と、 前記平坦化されたアライメントマークを含む前記基板上
   に、導電性膜（３６）を成膜する工程と、 赤外線を用いて前記アライメントマークを検出し、フォ
   トリソグラフィにおけるマスク合わせを行って、前記導
   電性層をパターニングし、前記素子部における配線部
   （６）を形成する工程と、を備えていることを特徴とす
   る半導体装置の製造方法。
2. 【請求項２】 前記基板（１）のうち、前記素子部にお
   ける素子分離領域に第１の溝（３３）設けると共に、前
   記アライメントマーク形成予定領域に第２の溝（３２）
   を形成する工程と、 前記溝を覆うように前記基板上に絶縁膜（３４）を成膜
   し、該絶縁膜を平坦化する工程とを含み、 前記アライメントマーク形成予定領域に形成された溝内
   の絶縁膜によって、前記アライメントマークを構成する
   ことを特徴とする請求項１に記載の半導体装置の製造方
   法。
3. 【請求項３】 基板に形成されたアライメントマークを
   用いて位置合わせを行いつつ、前記基板にゲート電極
   （６）、ソース（８）、ドレイン（９）を備えた素子部
   を形成してなる半導体装置の製造方法において、 前記基板のうち、前記素子部における素子分離領域に第
   １の溝（３３）設けると共に、前記アライメントマーク
   形成予定領域に第２の溝（３２）を形成する工程と、 前記第１、第２の溝を覆うように前記基板上に絶縁膜
   （３４）を成膜し、該絶縁膜を平坦化することで、前記
   第１の溝内に前記絶縁膜からなるアライメントマークを
   形成し、前記第２の溝に内に前記絶縁膜からなる素子分
   離層（４）を形成する工程と、 前記基板上にゲート絶縁膜を成膜したのち、該ゲート絶
   縁膜上に導電性膜（３６）を成膜する工程と、 赤外線を用いて前記アライメントマークを検出すること
   でフォトリソグラフィにおけるマスク合わせを行い、前
   記導電性層をパターニングして、前記素子部における前
   記ゲート電極を形成する工程と、 前記ゲート電極の両側における前記基板の表層部に前記
   ソース、ドレインを形成する工程と、 前記ゲート電極を含む前記基板の上に前記素子部と電気
   的に接続される配線層を形成する工程とを備えているこ
   とを特徴とする半導体装置の製造方法。