JPH09289249A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09289249A JPH09289249A JP9969996A JP9969996A JPH09289249A JP H09289249 A JPH09289249 A JP H09289249A JP 9969996 A JP9969996 A JP 9969996A JP 9969996 A JP9969996 A JP 9969996A JP H09289249 A JPH09289249 A JP H09289249A
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Abstract
(57)【要約】
【課題】 サリサイド技術とＳＡＣの技術とを一連のプ
ロセスで行い、高速化、高集積化を達成した、半導体装
置の製造方法の提供が望まれている。 【解決手段】 シリコン基体３０上にゲート酸化膜３
２、ゲート電極３３、オフセット酸化膜３４からなるゲ
ート電極パターン３５を形成し、サイドウォール３７を
形成し、オフセット酸化膜をエッチングし、シリコン基
体に不純物をイオン注入し活性化させて不純物拡散層を
形成すると同時にゲート電極の導電性を高め、ゲート電
極および不純物拡散層の表層部をシリサイド化し、これ
らを覆って絶縁膜３９を形成し、サイドウォール間を絶
縁膜で埋めた状態に残し、かつ不純物拡散層の表層部に
形成したシリサイドの上に絶縁膜を残すことなく絶縁膜
をエッチングし、サイドウォール間の絶縁膜を覆ってＳ
ｉＮ膜４０を形成し、ＳｉＮ膜を覆ってＳｉＯ2 層４１
を形成し、このＳｉＯ2 層にコンタクトホール４４を形
成する。
ロセスで行い、高速化、高集積化を達成した、半導体装
置の製造方法の提供が望まれている。 【解決手段】 シリコン基体３０上にゲート酸化膜３
２、ゲート電極３３、オフセット酸化膜３４からなるゲ
ート電極パターン３５を形成し、サイドウォール３７を
形成し、オフセット酸化膜をエッチングし、シリコン基
体に不純物をイオン注入し活性化させて不純物拡散層を
形成すると同時にゲート電極の導電性を高め、ゲート電
極および不純物拡散層の表層部をシリサイド化し、これ
らを覆って絶縁膜３９を形成し、サイドウォール間を絶
縁膜で埋めた状態に残し、かつ不純物拡散層の表層部に
形成したシリサイドの上に絶縁膜を残すことなく絶縁膜
をエッチングし、サイドウォール間の絶縁膜を覆ってＳ
ｉＮ膜４０を形成し、ＳｉＮ膜を覆ってＳｉＯ2 層４１
を形成し、このＳｉＯ2 層にコンタクトホール４４を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ構造の半導
体装置の製造方法に係り、詳しくはサリサイド技術と自
己整合コンタクト（ＳＡＣ；Self Align Contact）の技
術とを一連のプロセスで行えるようにした半導体装置の
製造方法に関する。
体装置の製造方法に係り、詳しくはサリサイド技術と自
己整合コンタクト（ＳＡＣ；Self Align Contact）の技
術とを一連のプロセスで行えるようにした半導体装置の
製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ構造の半導体装置として、
ゲート電極、不純物拡散層（ソース／ドレイン）の表層
部がそれぞれシリサイド化され、これらが低抵抗化され
ることによって半導体装置の高速化が図られたサリサイ
ド構造が知られてる。このようなサリサイド構造を形成
するには、まず、図５（ａ）に示すようにシリコン基板
１上のゲート酸化膜２の上の所定位置にポリシリコンか
らなるゲート電極３を形成し、さらにこれをマスクにし
てシリコン基板１の表層部に不純物をイオン注入し、ゲ
ート電極３の両側にＬＤＤ拡散層４を形成する。
ゲート電極、不純物拡散層（ソース／ドレイン）の表層
部がそれぞれシリサイド化され、これらが低抵抗化され
ることによって半導体装置の高速化が図られたサリサイ
ド構造が知られてる。このようなサリサイド構造を形成
するには、まず、図５（ａ）に示すようにシリコン基板
１上のゲート酸化膜２の上の所定位置にポリシリコンか
らなるゲート電極３を形成し、さらにこれをマスクにし
てシリコン基板１の表層部に不純物をイオン注入し、ゲ
ート電極３の両側にＬＤＤ拡散層４を形成する。
【０００３】次に、ゲート電極３を覆ってシリコン基板
１上にＳｉＯ2 等からなる層（図示略）を形成し、さら
にこれをエッチバックして図５（ｂ）に示すようにゲー
ト電極の両側部にサイドウォール５を形成する。続い
て、このサイドウォール５とゲート電極３とをマスクに
してシリコン基板１の表層部に不純物をイオン注入し、
さらに熱処理することによって注入した不純物を活性化
させ、ゲート電極２の両側にソース／ドレインとなる不
純物拡散層（以下、拡散層と略称する）６を形成する。
１上にＳｉＯ2 等からなる層（図示略）を形成し、さら
にこれをエッチバックして図５（ｂ）に示すようにゲー
ト電極の両側部にサイドウォール５を形成する。続い
て、このサイドウォール５とゲート電極３とをマスクに
してシリコン基板１の表層部に不純物をイオン注入し、
さらに熱処理することによって注入した不純物を活性化
させ、ゲート電極２の両側にソース／ドレインとなる不
純物拡散層（以下、拡散層と略称する）６を形成する。
【０００４】次いで、前記ゲート電極３、サイドウォー
ル５を覆って高融点金属、この例ではチタン（Ｔｉ）を
堆積し、さらに熱処理してゲート電極３の表層部、拡散
層６の表層部を同時にシリサイド化する。その後、シリ
サイド化していない金属部分、すなわちサイドウォール
５上やフィールド酸化膜７上の金属部分、およびゲート
電極３上、拡散層６上のシリサイド化していない金属部
分をエッチング除去し、図５（ｃ）に示すようにシリサ
イド膜３ａ、６ａをそれぞれ形成してサリサイド構造を
得る。
ル５を覆って高融点金属、この例ではチタン（Ｔｉ）を
堆積し、さらに熱処理してゲート電極３の表層部、拡散
層６の表層部を同時にシリサイド化する。その後、シリ
サイド化していない金属部分、すなわちサイドウォール
５上やフィールド酸化膜７上の金属部分、およびゲート
電極３上、拡散層６上のシリサイド化していない金属部
分をエッチング除去し、図５（ｃ）に示すようにシリサ
イド膜３ａ、６ａをそれぞれ形成してサリサイド構造を
得る。
【０００５】また、半導体装置においては、その高集積
化に伴い、各パターンの微細化が益々進む傾向にある。
このような微細なパターンの形成方法として、例えばコ
ンタトホールの形成については、従来、自己整合コンタ
クト（以下、ＳＡＣと呼称する）と呼ばれる手法が知ら
れている。この手法でＭＯＳ構造の半導体素子部にコン
タトホールを形成するには、まず、図６（ａ）に示すよ
うにシリコン基板１０上のゲート酸化膜１１の上の所定
位置にポリシリコンからなるゲート電極１２、オフセッ
ト酸化膜１３を形成し、さらにこれらをマスクにしてシ
リコン基板１の表層部に不純物をイオン注入し、ゲート
電極１２、オフセット酸化膜１３の両側にＬＤＤ拡散層
１４を形成する。
化に伴い、各パターンの微細化が益々進む傾向にある。
このような微細なパターンの形成方法として、例えばコ
ンタトホールの形成については、従来、自己整合コンタ
クト（以下、ＳＡＣと呼称する）と呼ばれる手法が知ら
れている。この手法でＭＯＳ構造の半導体素子部にコン
タトホールを形成するには、まず、図６（ａ）に示すよ
うにシリコン基板１０上のゲート酸化膜１１の上の所定
位置にポリシリコンからなるゲート電極１２、オフセッ
ト酸化膜１３を形成し、さらにこれらをマスクにしてシ
リコン基板１の表層部に不純物をイオン注入し、ゲート
電極１２、オフセット酸化膜１３の両側にＬＤＤ拡散層
１４を形成する。
【０００６】次に、ゲート電極１２を覆ってシリコン基
板１０上にＳｉＯ2 からなる層（図示略）を形成し、さ
らにこれをエッチバックして図６（ｂ）に示すようにゲ
ート電極の両側部にサイドウォール１５を形成する。続
いて、このサイドウォール１５とゲート電極１２とをマ
スクにしてシリコン基板１０の表層部に不純物をイオン
注入し、さらに熱処理することによって注入した不純物
を活性化させ、ゲート電極１２の両側にソース／ドレイ
ンとなる不純物拡散層（以下、拡散層と略称する）１６
を形成する。さらに、前記ゲート電極１２、サイドウォ
ール１５を覆ってＳｉＮ膜１７を形成する。
板１０上にＳｉＯ2 からなる層（図示略）を形成し、さ
らにこれをエッチバックして図６（ｂ）に示すようにゲ
ート電極の両側部にサイドウォール１５を形成する。続
いて、このサイドウォール１５とゲート電極１２とをマ
スクにしてシリコン基板１０の表層部に不純物をイオン
注入し、さらに熱処理することによって注入した不純物
を活性化させ、ゲート電極１２の両側にソース／ドレイ
ンとなる不純物拡散層（以下、拡散層と略称する）１６
を形成する。さらに、前記ゲート電極１２、サイドウォ
ール１５を覆ってＳｉＮ膜１７を形成する。
【０００７】次いで、図６（ｃ）に示すようにＳｉＮ膜
１７を覆ってＳｉＯ2 からなる層間絶縁膜１８を形成
し、さらにこれの上にレジスト層１９を形成する。そし
て、このレジスト層１９をリソグラフィー、エッチング
によって形成するコンタクトホールに対応する開口パタ
ーン２０を形成する。次いで、この開口パターン２０を
形成したレジスト層１９をマスクにし、前記ＳｉＮ膜１
７をエッチングストッパとして１ステップ目のエッチン
グを行う。さらに、エッチング条件を変え、レジスト層
１９をそのままマスクにして、図６（ｄ）に示すように
層間絶縁膜１８内に露出したＳｉＮ膜１７をエッチング
除去し、コンタクトホール２１を自己整合的に形成す
る。次いで、残ったレジスト層１９を除去し、さらに図
６（ｅ）に示すようにコンタクトホール２１内に配線材
料２２を埋め込み、ＳｉＮ膜１７の除去によって露出し
た拡散層１６に接続するコンタクトプラグ（図示略）を
形成する。その後、層間絶縁膜１８上に配線材料からな
る層（図示略）を形成し、さらにこれをパターニングし
て前記コンタクトプラグに接続する配線パターン（図示
略）を形成する。
１７を覆ってＳｉＯ2 からなる層間絶縁膜１８を形成
し、さらにこれの上にレジスト層１９を形成する。そし
て、このレジスト層１９をリソグラフィー、エッチング
によって形成するコンタクトホールに対応する開口パタ
ーン２０を形成する。次いで、この開口パターン２０を
形成したレジスト層１９をマスクにし、前記ＳｉＮ膜１
７をエッチングストッパとして１ステップ目のエッチン
グを行う。さらに、エッチング条件を変え、レジスト層
１９をそのままマスクにして、図６（ｄ）に示すように
層間絶縁膜１８内に露出したＳｉＮ膜１７をエッチング
除去し、コンタクトホール２１を自己整合的に形成す
る。次いで、残ったレジスト層１９を除去し、さらに図
６（ｅ）に示すようにコンタクトホール２１内に配線材
料２２を埋め込み、ＳｉＮ膜１７の除去によって露出し
た拡散層１６に接続するコンタクトプラグ（図示略）を
形成する。その後、層間絶縁膜１８上に配線材料からな
る層（図示略）を形成し、さらにこれをパターニングし
て前記コンタクトプラグに接続する配線パターン（図示
略）を形成する。
【０００８】
【発明が解決しようとする課題】ところで、近年では、
半導体装置に対してその特性向上や歩留りの向上による
低コスト化、高品質化がより一層求められるようになっ
てきているのに伴い、ゲート電極や拡散層の低抵抗化に
よる高速化、高集積化による小型化などを同時に達成し
た半導体装置の提供が望まれるようになってきている。
ところが、高速化については前述したサリサイド構造を
形成するサリサイド技術が知られ、また高集積化につい
ては前述したＳＡＣの技術が知られており、これらはい
ずれも広く実施されているものの、サリサイド技術では
ゲート電極の上面が露出していないとシリサイド化が行
えないのに対し、ＳＡＣの技術では、ゲート電極の上に
オフセット酸化膜がないとコンタクトホール形成の際に
該コンタクトホールがゲート電極に通じてしまうおそれ
があることからオフセット酸化膜が必須となっており、
したがってこれらの技術を一連のプロセスで行うのがで
きないのが実状である。
半導体装置に対してその特性向上や歩留りの向上による
低コスト化、高品質化がより一層求められるようになっ
てきているのに伴い、ゲート電極や拡散層の低抵抗化に
よる高速化、高集積化による小型化などを同時に達成し
た半導体装置の提供が望まれるようになってきている。
ところが、高速化については前述したサリサイド構造を
形成するサリサイド技術が知られ、また高集積化につい
ては前述したＳＡＣの技術が知られており、これらはい
ずれも広く実施されているものの、サリサイド技術では
ゲート電極の上面が露出していないとシリサイド化が行
えないのに対し、ＳＡＣの技術では、ゲート電極の上に
オフセット酸化膜がないとコンタクトホール形成の際に
該コンタクトホールがゲート電極に通じてしまうおそれ
があることからオフセット酸化膜が必須となっており、
したがってこれらの技術を一連のプロセスで行うのがで
きないのが実状である。
【０００９】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、サリサイド技術とＳＡＣ
の技術とを一連のプロセスで行い、これにより高速化、
高集積化を達成した半導体装置を製造することのできる
方法を提供することにある。
で、その目的とするところは、サリサイド技術とＳＡＣ
の技術とを一連のプロセスで行い、これにより高速化、
高集積化を達成した半導体装置を製造することのできる
方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明における請求項１
記載の半導体装置の製造方法では、シリコン基体上にゲ
ート酸化膜、晶質あるいは非晶質のシリコンからなるゲ
ート電極、ＳｉＯ2 からなるオフセット酸化膜によって
構成されるゲート電極パターンを形成する第１工程と、
該ゲート電極パターンの両側部にＳｉＮからなるサイド
ウォールを形成する第２工程と、前記オフセット酸化膜
をエッチング除去する第３工程と、前記シリコン基体に
不純物をイオン注入し、さらに該不純物を活性化させ
て、前記ゲート電極パターンの両側の、前記シリコン基
体の表層部に不純物拡散層を形成すると同時に、前記ゲ
ート電極の導電性を高める第４工程と、不純物を注入し
たゲート電極および不純物拡散層の表層部を、高融点金
属でシリサイド化する第５工程と、これらシリサイド化
したゲート電極、不純物拡散層および前記サイドウォー
ルを覆って絶縁膜を形成する第６工程と、前記サイドウ
ォール間におけるゲート電極の上を前記絶縁膜で埋めた
状態に残し、かつ前記不純物拡散層の表層部に形成した
シリサイドの上に絶縁膜を残すことなく前記絶縁膜をエ
ッチングする第７工程と、サイドウォール間の絶縁膜を
覆って前記シリコン基体上にＳｉＮ膜を形成する第８工
程と、前記ＳｉＮ膜を覆ってＳｉＯ2 層を形成し、該Ｓ
ｉＯ2 層を平坦化する第９工程と、平坦化したＳｉＯ2
層に、前記不純物拡散層に通じるコンタクトホールを形
成する第１０工程と、前記コンタクトホール内に配線材
料を埋め込む第１１工程と、を備えてなることを前記課
題の解決手段とした。
記載の半導体装置の製造方法では、シリコン基体上にゲ
ート酸化膜、晶質あるいは非晶質のシリコンからなるゲ
ート電極、ＳｉＯ2 からなるオフセット酸化膜によって
構成されるゲート電極パターンを形成する第１工程と、
該ゲート電極パターンの両側部にＳｉＮからなるサイド
ウォールを形成する第２工程と、前記オフセット酸化膜
をエッチング除去する第３工程と、前記シリコン基体に
不純物をイオン注入し、さらに該不純物を活性化させ
て、前記ゲート電極パターンの両側の、前記シリコン基
体の表層部に不純物拡散層を形成すると同時に、前記ゲ
ート電極の導電性を高める第４工程と、不純物を注入し
たゲート電極および不純物拡散層の表層部を、高融点金
属でシリサイド化する第５工程と、これらシリサイド化
したゲート電極、不純物拡散層および前記サイドウォー
ルを覆って絶縁膜を形成する第６工程と、前記サイドウ
ォール間におけるゲート電極の上を前記絶縁膜で埋めた
状態に残し、かつ前記不純物拡散層の表層部に形成した
シリサイドの上に絶縁膜を残すことなく前記絶縁膜をエ
ッチングする第７工程と、サイドウォール間の絶縁膜を
覆って前記シリコン基体上にＳｉＮ膜を形成する第８工
程と、前記ＳｉＮ膜を覆ってＳｉＯ2 層を形成し、該Ｓ
ｉＯ2 層を平坦化する第９工程と、平坦化したＳｉＯ2
層に、前記不純物拡散層に通じるコンタクトホールを形
成する第１０工程と、前記コンタクトホール内に配線材
料を埋め込む第１１工程と、を備えてなることを前記課
題の解決手段とした。
【００１１】この製造方法によれば、ゲート酸化膜、ゲ
ート電極、オフセット酸化膜からなるゲート電極パター
ンを形成し、これの両側部にサイドウォールを形成した
後オフセット酸化膜をエッチング除去することにより、
サイドウォール間にゲート電極の上面が露出する。そし
て、このようにゲート電極を露出させた後、不純物をイ
オン注入することにより、ゲート電極および不純物拡散
層はそれぞれ同一の所望する導電型のものとなる。ま
た、イオン注入後、これらゲート電極および不純物拡散
層の表層部を高融点金属でシリサイド化することによ
り、サイリサイド構造が得られる。さらに、サイドウォ
ール間の、シリサイド化した後のゲート電極の上に絶縁
膜を埋めるので、ここに埋められた絶縁膜がオフセット
酸化膜として機能するものとなる。そして、このオフセ
ット酸化膜として機能する絶縁膜を用い、従来と同様の
ＳＡＣの技術によってコンタクトホールを形成するの
で、得られる半導体装置は、サリサイド構造を有し、か
つＳＡＣによりコンタクトホールが形成されたものとな
る。
ート電極、オフセット酸化膜からなるゲート電極パター
ンを形成し、これの両側部にサイドウォールを形成した
後オフセット酸化膜をエッチング除去することにより、
サイドウォール間にゲート電極の上面が露出する。そし
て、このようにゲート電極を露出させた後、不純物をイ
オン注入することにより、ゲート電極および不純物拡散
層はそれぞれ同一の所望する導電型のものとなる。ま
た、イオン注入後、これらゲート電極および不純物拡散
層の表層部を高融点金属でシリサイド化することによ
り、サイリサイド構造が得られる。さらに、サイドウォ
ール間の、シリサイド化した後のゲート電極の上に絶縁
膜を埋めるので、ここに埋められた絶縁膜がオフセット
酸化膜として機能するものとなる。そして、このオフセ
ット酸化膜として機能する絶縁膜を用い、従来と同様の
ＳＡＣの技術によってコンタクトホールを形成するの
で、得られる半導体装置は、サリサイド構造を有し、か
つＳＡＣによりコンタクトホールが形成されたものとな
る。
【００１２】請求項２記載の半導体装置の製造方法で
は、シリコン基体上にゲート酸化膜、不純物を含有した
晶質あるいは非晶質のシリコンからなるゲート電極、Ｓ
ｉＯ2からなるオフセット酸化膜によって構成されるゲ
ート電極パターンを形成する第１工程と、該ゲート電極
パターンの両側部にＳｉＮからなるサイドウォールを形
成する第２工程と、前記シリコン基体に不純物をイオン
注入し、さらに該不純物を活性化させて、前記ゲート電
極パターンの両側の、前記シリコン基体の表層部に不純
物拡散層を形成する第３工程と、前記オフセット酸化膜
をエッチング除去する第４工程と、前記ゲート電極およ
び不純物拡散層の表層部を、高融点金属でシリサイド化
する第５工程と、これらシリサイド化したゲート電極、
不純物拡散層および前記サイドウォールを覆って絶縁膜
を形成する第６工程と、前記サイドウォール間における
ゲート電極の上を前記絶縁膜で埋めた状態に残し、かつ
前記不純物拡散層の表層部に形成したシリサイドの上に
絶縁膜を残すことなく前記絶縁膜をエッチングする第７
工程と、サイドウォール間の絶縁膜を覆って前記シリコ
ン基体上にＳｉＮ膜を形成する第８工程と、前記ＳｉＮ
膜を覆ってＳｉＯ2 層を形成し、該ＳｉＯ2 層を平坦化
する第９工程と、平坦化したＳｉＯ2 層に、前記不純物
拡散層に通じるコンタクトホールを形成する第１０工程
と、前記コンタクトホール内に配線材料を埋め込む第１
１工程と、を備えてなることを前記課題の解決手段とし
た。
は、シリコン基体上にゲート酸化膜、不純物を含有した
晶質あるいは非晶質のシリコンからなるゲート電極、Ｓ
ｉＯ2からなるオフセット酸化膜によって構成されるゲ
ート電極パターンを形成する第１工程と、該ゲート電極
パターンの両側部にＳｉＮからなるサイドウォールを形
成する第２工程と、前記シリコン基体に不純物をイオン
注入し、さらに該不純物を活性化させて、前記ゲート電
極パターンの両側の、前記シリコン基体の表層部に不純
物拡散層を形成する第３工程と、前記オフセット酸化膜
をエッチング除去する第４工程と、前記ゲート電極およ
び不純物拡散層の表層部を、高融点金属でシリサイド化
する第５工程と、これらシリサイド化したゲート電極、
不純物拡散層および前記サイドウォールを覆って絶縁膜
を形成する第６工程と、前記サイドウォール間における
ゲート電極の上を前記絶縁膜で埋めた状態に残し、かつ
前記不純物拡散層の表層部に形成したシリサイドの上に
絶縁膜を残すことなく前記絶縁膜をエッチングする第７
工程と、サイドウォール間の絶縁膜を覆って前記シリコ
ン基体上にＳｉＮ膜を形成する第８工程と、前記ＳｉＮ
膜を覆ってＳｉＯ2 層を形成し、該ＳｉＯ2 層を平坦化
する第９工程と、平坦化したＳｉＯ2 層に、前記不純物
拡散層に通じるコンタクトホールを形成する第１０工程
と、前記コンタクトホール内に配線材料を埋め込む第１
１工程と、を備えてなることを前記課題の解決手段とし
た。
【００１３】この製造方法によれば、ゲート酸化膜、ゲ
ート電極、オフセット酸化膜からなるゲート電極パター
ンを形成し、これの両側部にサイドウォールを形成した
後オフセット酸化膜をエッチング除去することにより、
サイドウォール間にゲート電極の上面が露出する。そし
て、これらゲート電極および不純物拡散層の表層部を高
融点金属でシリサイド化することにより、サイリサイド
構造が得られる。また、サイドウォール間の、シリサイ
ド化した後のゲート電極の上に絶縁膜を埋めるので、こ
こに埋められた絶縁膜がオフセット酸化膜として機能す
るものとなる。そして、このオフセット酸化膜として機
能する絶縁膜を用い、従来と同様のＳＡＣの技術によっ
てコンタクトホールを形成するので、得られる半導体装
置は、サリサイド構造を有し、かつＳＡＣによりコンタ
クトホールが形成されたものとなる。
ート電極、オフセット酸化膜からなるゲート電極パター
ンを形成し、これの両側部にサイドウォールを形成した
後オフセット酸化膜をエッチング除去することにより、
サイドウォール間にゲート電極の上面が露出する。そし
て、これらゲート電極および不純物拡散層の表層部を高
融点金属でシリサイド化することにより、サイリサイド
構造が得られる。また、サイドウォール間の、シリサイ
ド化した後のゲート電極の上に絶縁膜を埋めるので、こ
こに埋められた絶縁膜がオフセット酸化膜として機能す
るものとなる。そして、このオフセット酸化膜として機
能する絶縁膜を用い、従来と同様のＳＡＣの技術によっ
てコンタクトホールを形成するので、得られる半導体装
置は、サリサイド構造を有し、かつＳＡＣによりコンタ
クトホールが形成されたものとなる。
【００１４】請求項３記載の半導体装置の製造方法で
は、シリコン基体上にゲート酸化膜、晶質あるいは非晶
質のシリコンからなるゲート電極、ＳｉＯ2 からなるオ
フセット酸化膜によって構成されるゲート電極パターン
を形成する第１工程と、前記ゲート電極パターンを覆っ
て前記シリコン基体上に第１のＳｉＮ膜を形成する第２
工程と、前記第１のＳｉＮ膜を覆ってＳｉＯ2 膜を形成
する第３工程と、前記ＳｉＯ2 膜を、前記ゲート電極パ
ターン上の第１のＳｉＮ膜を露出させ、かつシリコン基
体上の第１のＳｉＮ膜を露出させた状態にエッチング
し、該ゲート電極パターンの両側部にＳｉＯ2 膜からな
る第１のサイドウォールを形成する第４工程と、前記ゲ
ート電極パターン上に露出した第１のＳｉＮ膜、および
シリコン基体上に露出した第１のＳｉＮ膜をエッチング
除去する第５工程と、前記オフセット酸化膜および第１
のサイドウォールをエッチング除去する第６工程と、前
記シリコン基体に不純物をイオン注入し、さらに該不純
物を活性化させて、前記ゲート電極パターンの両側の、
前記シリコン基体の表層部に不純物拡散層を形成すると
同時に、前記ゲート電極の導電性を高める第７工程と、
不純物を注入したゲート電極および不純物拡散層の表層
部を、高融点金属でシリサイド化する第８工程と、これ
らシリサイド化したゲート電極、不純物拡散層、および
前記ゲート電極パターンを覆って形成した第１のＳｉＮ
膜の、ゲート電極パターンの両側面部に残った第１のＳ
ｉＮ膜を覆って絶縁膜を形成する第９工程と、前記ゲー
ト電極パターンの両側面部に残った第１のＳｉＮ膜間に
おけるゲート電極の上を前記絶縁膜で埋めた状態に残
し、かつ前記不純物拡散層の表層部に形成したシリサイ
ドの上に絶縁膜を残すことなく前記絶縁膜をエッチング
して、該絶縁膜からなる第２のサイドウォールを形成す
る第１０工程と、前記ゲート電極パターンの両側面部に
残った第１のＳｉＮ膜間の絶縁膜、および第２のサイド
ウォールを覆って前記シリコン基体上に第２のＳｉＮ膜
を形成する第１１工程と、前記第２のＳｉＮ膜を覆って
ＳｉＯ2 層を形成し、該ＳｉＯ2 層を平坦化する第１２
工程と、平坦化したＳｉＯ2 層に、前記不純物拡散層に
通じるコンタクトホールを形成する第１３工程と、前記
コンタクトホール内に配線材料を埋め込む第１４工程
と、を備えてなることを前記課題の解決手段とした。
は、シリコン基体上にゲート酸化膜、晶質あるいは非晶
質のシリコンからなるゲート電極、ＳｉＯ2 からなるオ
フセット酸化膜によって構成されるゲート電極パターン
を形成する第１工程と、前記ゲート電極パターンを覆っ
て前記シリコン基体上に第１のＳｉＮ膜を形成する第２
工程と、前記第１のＳｉＮ膜を覆ってＳｉＯ2 膜を形成
する第３工程と、前記ＳｉＯ2 膜を、前記ゲート電極パ
ターン上の第１のＳｉＮ膜を露出させ、かつシリコン基
体上の第１のＳｉＮ膜を露出させた状態にエッチング
し、該ゲート電極パターンの両側部にＳｉＯ2 膜からな
る第１のサイドウォールを形成する第４工程と、前記ゲ
ート電極パターン上に露出した第１のＳｉＮ膜、および
シリコン基体上に露出した第１のＳｉＮ膜をエッチング
除去する第５工程と、前記オフセット酸化膜および第１
のサイドウォールをエッチング除去する第６工程と、前
記シリコン基体に不純物をイオン注入し、さらに該不純
物を活性化させて、前記ゲート電極パターンの両側の、
前記シリコン基体の表層部に不純物拡散層を形成すると
同時に、前記ゲート電極の導電性を高める第７工程と、
不純物を注入したゲート電極および不純物拡散層の表層
部を、高融点金属でシリサイド化する第８工程と、これ
らシリサイド化したゲート電極、不純物拡散層、および
前記ゲート電極パターンを覆って形成した第１のＳｉＮ
膜の、ゲート電極パターンの両側面部に残った第１のＳ
ｉＮ膜を覆って絶縁膜を形成する第９工程と、前記ゲー
ト電極パターンの両側面部に残った第１のＳｉＮ膜間に
おけるゲート電極の上を前記絶縁膜で埋めた状態に残
し、かつ前記不純物拡散層の表層部に形成したシリサイ
ドの上に絶縁膜を残すことなく前記絶縁膜をエッチング
して、該絶縁膜からなる第２のサイドウォールを形成す
る第１０工程と、前記ゲート電極パターンの両側面部に
残った第１のＳｉＮ膜間の絶縁膜、および第２のサイド
ウォールを覆って前記シリコン基体上に第２のＳｉＮ膜
を形成する第１１工程と、前記第２のＳｉＮ膜を覆って
ＳｉＯ2 層を形成し、該ＳｉＯ2 層を平坦化する第１２
工程と、平坦化したＳｉＯ2 層に、前記不純物拡散層に
通じるコンタクトホールを形成する第１３工程と、前記
コンタクトホール内に配線材料を埋め込む第１４工程
と、を備えてなることを前記課題の解決手段とした。
【００１５】この製造方法によれば、ゲート酸化膜、ゲ
ート電極、オフセット酸化膜からなるゲート電極パター
ンを形成し、これの両側部に第１のＳｉＮ膜を介してＳ
ｉＯ 2 膜からなる第１のサイドウォールを形成し、その
後、該第１のサイドウォールとオフセット酸化膜をエッ
チング除去することにより、ゲート電極パターンの両側
面部に残った第１のＳｉＮ膜間にゲート電極の上面が露
出する。そして、このようにゲート電極を露出させた
後、不純物をイオン注入することにより、ゲート電極お
よび不純物拡散層はそれぞれ同一の所望する導電型のも
のとなる。また、イオン注入後、これらゲート電極およ
び不純物拡散層の表層部を高融点金属でシリサイド化す
ることにより、サイリサイド構造が得られる。さらに、
ゲート電極パターンの両側面部に残った第１のＳｉＮ膜
間の、シリサイド化した後のゲート電極の上に絶縁膜を
埋めるので、ここに埋められた絶縁膜がオフセット酸化
膜として機能するものとなる。そして、このオフセット
酸化膜として機能する絶縁膜と前記絶縁膜から形成した
第２のサイドウォールとを用い、従来と同様のＳＡＣの
技術によってコンタクトホールを形成するので、得られ
る半導体装置は、サリサイド構造を有し、かつＳＡＣに
よりコンタクトホールが形成されたものとなる。
ート電極、オフセット酸化膜からなるゲート電極パター
ンを形成し、これの両側部に第１のＳｉＮ膜を介してＳ
ｉＯ 2 膜からなる第１のサイドウォールを形成し、その
後、該第１のサイドウォールとオフセット酸化膜をエッ
チング除去することにより、ゲート電極パターンの両側
面部に残った第１のＳｉＮ膜間にゲート電極の上面が露
出する。そして、このようにゲート電極を露出させた
後、不純物をイオン注入することにより、ゲート電極お
よび不純物拡散層はそれぞれ同一の所望する導電型のも
のとなる。また、イオン注入後、これらゲート電極およ
び不純物拡散層の表層部を高融点金属でシリサイド化す
ることにより、サイリサイド構造が得られる。さらに、
ゲート電極パターンの両側面部に残った第１のＳｉＮ膜
間の、シリサイド化した後のゲート電極の上に絶縁膜を
埋めるので、ここに埋められた絶縁膜がオフセット酸化
膜として機能するものとなる。そして、このオフセット
酸化膜として機能する絶縁膜と前記絶縁膜から形成した
第２のサイドウォールとを用い、従来と同様のＳＡＣの
技術によってコンタクトホールを形成するので、得られ
る半導体装置は、サリサイド構造を有し、かつＳＡＣに
よりコンタクトホールが形成されたものとなる。
【００１６】請求項４記載の半導体装置の製造方法で
は、シリコン基体上にゲート酸化膜、不純物を含有した
晶質あるいは非晶質のポリシリコンからなるゲート電
極、ＳｉＯ2 からなるオフセット酸化膜によって構成さ
れるゲート電極パターンを形成する第１工程と、前記ゲ
ート電極パターンを覆って前記シリコン基体上に第１の
ＳｉＮ膜を形成する第２工程と、前記第１のＳｉＮ膜を
覆ってＳｉＯ2 膜を形成する第３工程と、前記ＳｉＯ2
膜を、前記ゲート電極パターン上の第１のＳｉＮ膜を露
出させ、かつシリコン基体上の第１のＳｉＮ膜を露出さ
せた状態にエッチングし、該ゲート電極パターンの両側
部にＳｉＯ2 膜からなる第１のサイドウォールを形成す
る第４工程と、前記ゲート電極パターン上に露出した第
１のＳｉＮ膜、およびシリコン基体上に露出した第１の
ＳｉＮ膜をエッチング除去する第５工程と、前記シリコ
ン基体に不純物をイオン注入し、さらに該不純物を活性
化させて、前記ゲート電極パターンの両側の、前記シリ
コン基体の表層部に不純物拡散層を形成する第６工程
と、前記オフセット酸化膜および第１のサイドウォール
をエッチング除去する第７工程と、前記ゲート電極およ
び不純物拡散層の表層部を、高融点金属でシリサイド化
する第８工程と、これらシリサイド化したゲート電極、
不純物拡散層、および前記ゲート電極パターンを覆って
形成した第１のＳｉＮ膜の、ゲート電極パターンの両側
面部に残った第１のＳｉＮ膜を覆って絶縁膜を形成する
第９工程と、前記ゲート電極パターンの両側面部に残っ
た第１のＳｉＮ膜間におけるゲート電極の上を前記絶縁
膜で埋めた状態に残し、かつ前記不純物拡散層の表層部
に形成したシリサイドの上に絶縁膜を残すことなく前記
絶縁膜をエッチングして、該絶縁膜からなる第２のサイ
ドウォールを形成する第１０工程と、前記ゲート電極パ
ターンの両側面部に残った第１のＳｉＮ膜間の絶縁膜、
および前記第２のサイドウォールを覆って前記シリコン
基体上に第２のＳｉＮ膜を形成する第１１工程と、前記
第２のＳｉＮ膜を覆ってＳｉＯ2 層を形成し、該ＳｉＯ
2 層を平坦化する第１２工程と、平坦化したＳｉＯ2 層
に、前記不純物拡散層に通じるコンタクトホールを形成
する第１３工程と、前記コンタクトホール内に配線材料
を埋め込む第１４工程と、を備えてなることを前記課題
の解決手段とした。
は、シリコン基体上にゲート酸化膜、不純物を含有した
晶質あるいは非晶質のポリシリコンからなるゲート電
極、ＳｉＯ2 からなるオフセット酸化膜によって構成さ
れるゲート電極パターンを形成する第１工程と、前記ゲ
ート電極パターンを覆って前記シリコン基体上に第１の
ＳｉＮ膜を形成する第２工程と、前記第１のＳｉＮ膜を
覆ってＳｉＯ2 膜を形成する第３工程と、前記ＳｉＯ2
膜を、前記ゲート電極パターン上の第１のＳｉＮ膜を露
出させ、かつシリコン基体上の第１のＳｉＮ膜を露出さ
せた状態にエッチングし、該ゲート電極パターンの両側
部にＳｉＯ2 膜からなる第１のサイドウォールを形成す
る第４工程と、前記ゲート電極パターン上に露出した第
１のＳｉＮ膜、およびシリコン基体上に露出した第１の
ＳｉＮ膜をエッチング除去する第５工程と、前記シリコ
ン基体に不純物をイオン注入し、さらに該不純物を活性
化させて、前記ゲート電極パターンの両側の、前記シリ
コン基体の表層部に不純物拡散層を形成する第６工程
と、前記オフセット酸化膜および第１のサイドウォール
をエッチング除去する第７工程と、前記ゲート電極およ
び不純物拡散層の表層部を、高融点金属でシリサイド化
する第８工程と、これらシリサイド化したゲート電極、
不純物拡散層、および前記ゲート電極パターンを覆って
形成した第１のＳｉＮ膜の、ゲート電極パターンの両側
面部に残った第１のＳｉＮ膜を覆って絶縁膜を形成する
第９工程と、前記ゲート電極パターンの両側面部に残っ
た第１のＳｉＮ膜間におけるゲート電極の上を前記絶縁
膜で埋めた状態に残し、かつ前記不純物拡散層の表層部
に形成したシリサイドの上に絶縁膜を残すことなく前記
絶縁膜をエッチングして、該絶縁膜からなる第２のサイ
ドウォールを形成する第１０工程と、前記ゲート電極パ
ターンの両側面部に残った第１のＳｉＮ膜間の絶縁膜、
および前記第２のサイドウォールを覆って前記シリコン
基体上に第２のＳｉＮ膜を形成する第１１工程と、前記
第２のＳｉＮ膜を覆ってＳｉＯ2 層を形成し、該ＳｉＯ
2 層を平坦化する第１２工程と、平坦化したＳｉＯ2 層
に、前記不純物拡散層に通じるコンタクトホールを形成
する第１３工程と、前記コンタクトホール内に配線材料
を埋め込む第１４工程と、を備えてなることを前記課題
の解決手段とした。
【００１７】この製造方法によれば、ゲート酸化膜、ゲ
ート電極、オフセット酸化膜からなるゲート電極パター
ンを形成し、これの両側部に第１のＳｉＮ膜を介してＳ
ｉＯ 2 膜からなる第１のサイドウォールを形成し、その
後、該第１のサイドウォールとオフセット酸化膜をエッ
チング除去することにより、ゲート電極パターンの両側
面部に残った第１のＳｉＮ膜間にゲート電極の上面が露
出する。そして、これらゲート電極および不純物拡散層
の表層部を高融点金属でシリサイド化することにより、
サイリサイド構造が得られる。また、ゲート電極パター
ンの両側面部に残った第１のＳｉＮ膜間の、シリサイド
化した後のゲート電極の上に絶縁膜を埋めるので、ここ
に埋められた絶縁膜がオフセット酸化膜として機能する
ものとなる。そして、このオフセット酸化膜として機能
する絶縁膜と前記絶縁膜から形成した。第２のサイドウ
ォールとを用い、従来と同様のＳＡＣの技術によってコ
ンタクトホールを形成するので、得られる半導体装置
は、サリサイド構造を有し、かつＳＡＣによりコンタク
トホールが形成されたものとなる。
ート電極、オフセット酸化膜からなるゲート電極パター
ンを形成し、これの両側部に第１のＳｉＮ膜を介してＳ
ｉＯ 2 膜からなる第１のサイドウォールを形成し、その
後、該第１のサイドウォールとオフセット酸化膜をエッ
チング除去することにより、ゲート電極パターンの両側
面部に残った第１のＳｉＮ膜間にゲート電極の上面が露
出する。そして、これらゲート電極および不純物拡散層
の表層部を高融点金属でシリサイド化することにより、
サイリサイド構造が得られる。また、ゲート電極パター
ンの両側面部に残った第１のＳｉＮ膜間の、シリサイド
化した後のゲート電極の上に絶縁膜を埋めるので、ここ
に埋められた絶縁膜がオフセット酸化膜として機能する
ものとなる。そして、このオフセット酸化膜として機能
する絶縁膜と前記絶縁膜から形成した。第２のサイドウ
ォールとを用い、従来と同様のＳＡＣの技術によってコ
ンタクトホールを形成するので、得られる半導体装置
は、サリサイド構造を有し、かつＳＡＣによりコンタク
トホールが形成されたものとなる。
【００１８】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法をその実施形態例に基づいて詳しく説明する。図１
（ａ）〜（ｇ）、図２（ａ）〜（ｅ）は本発明における
請求項１記載の発明の一実施形態例となる第１実施形態
例を工程順に説明するための図であり、これらの図にお
いて符号３０はシリコン基板（シリコン基体）である。
この第１実施形態例では、まず、図１（ａ）に示すよう
にシリコン基板３０上にＬＯＣＯＳ法によってフィール
ド酸化膜３１を形成し、該フィールド酸化膜３１によっ
て囲まれる素子領域（図示略）を形成する。次に、素子
領域に熱酸化法等によってゲート酸化膜を形成し、さら
にこれの上にポリシリコン（晶質のシリコン）膜（図示
略）を１００〜２００ｎｍの厚さに、またＳｉＯ2 膜
（図示略）を１５０〜３００ｎｍの厚さに順次積層し、
続いてこれらを公知のリソグラフィ、エッチングによっ
て所定パターンにパターンニングすることにより、図１
（ａ）に示したようにゲート酸化膜３２、ポリシリコン
からなるゲート電極３３、ＳｉＯ2 からなるオフセット
酸化膜３４によって構成されるゲート電極パターン３５
を形成する。そして、このゲート電極パターン３５をマ
スクにしてシリコン基板３０の表層部に不純物をイオン
注入し、ゲート電極３３、オフセット酸化膜３４の両側
にＬＤＤ拡散層３６を形成する。なお、この例では、Ｌ
pdy 長を０．２５μｍ程度としている。
方法をその実施形態例に基づいて詳しく説明する。図１
（ａ）〜（ｇ）、図２（ａ）〜（ｅ）は本発明における
請求項１記載の発明の一実施形態例となる第１実施形態
例を工程順に説明するための図であり、これらの図にお
いて符号３０はシリコン基板（シリコン基体）である。
この第１実施形態例では、まず、図１（ａ）に示すよう
にシリコン基板３０上にＬＯＣＯＳ法によってフィール
ド酸化膜３１を形成し、該フィールド酸化膜３１によっ
て囲まれる素子領域（図示略）を形成する。次に、素子
領域に熱酸化法等によってゲート酸化膜を形成し、さら
にこれの上にポリシリコン（晶質のシリコン）膜（図示
略）を１００〜２００ｎｍの厚さに、またＳｉＯ2 膜
（図示略）を１５０〜３００ｎｍの厚さに順次積層し、
続いてこれらを公知のリソグラフィ、エッチングによっ
て所定パターンにパターンニングすることにより、図１
（ａ）に示したようにゲート酸化膜３２、ポリシリコン
からなるゲート電極３３、ＳｉＯ2 からなるオフセット
酸化膜３４によって構成されるゲート電極パターン３５
を形成する。そして、このゲート電極パターン３５をマ
スクにしてシリコン基板３０の表層部に不純物をイオン
注入し、ゲート電極３３、オフセット酸化膜３４の両側
にＬＤＤ拡散層３６を形成する。なお、この例では、Ｌ
pdy 長を０．２５μｍ程度としている。
【００１９】次いで、ゲート電極パターン３５を覆って
シリコン基板３０上にＳｉＮからなる層（図示略）を形
成し、さらにこれをエッチバックして図１（ｂ）に示す
ようにゲート電極パターン３５の両側部にサイドウォー
ル３７を形成する。次いで、図１（ｃ）に示すようにＳ
ｉＯ2 とＳｉＮとの間で選択比のとれるエッチング、例
えば希フッ酸によるウエットエッチングでオフセット酸
化膜３４をエッチング除去し、ゲート電極３３の上面を
サイドウォール３７、３７間に露出させる。
シリコン基板３０上にＳｉＮからなる層（図示略）を形
成し、さらにこれをエッチバックして図１（ｂ）に示す
ようにゲート電極パターン３５の両側部にサイドウォー
ル３７を形成する。次いで、図１（ｃ）に示すようにＳ
ｉＯ2 とＳｉＮとの間で選択比のとれるエッチング、例
えば希フッ酸によるウエットエッチングでオフセット酸
化膜３４をエッチング除去し、ゲート電極３３の上面を
サイドウォール３７、３７間に露出させる。
【００２０】次いで、シリコン基板３０上に不純物を、
数十ｋｅＶ、１×１０15オーダーでイオン注入する。こ
のとき、後の活性化により、ゲート電極３３が空乏化し
ないようなエネルギー、ドーズ量とする。このようにし
てイオン注入すると、不純物はサイドウォール３７、３
７の外側の素子領域内に注入されると同時に、露出した
ゲート電極３３にも注入せしめられる。続いて、シリコ
ン基板３０を熱処理することにより、注入した不純物を
拡散させ、ゲート電極３３の両側、すなわちサイドウォ
ール３７、３７の外側の、シリコン基板３０の表層部に
ソース／ドレイン領域となる不純物拡散層（以下、拡散
層と略称する）３８、３８を形成する。また、これと同
時に、ポリシリコンからなるゲート電極３３に不純物を
注入し拡散せしめることにより、該ゲート電極３３の導
電性を高め、これが電極として機能するようにする。
数十ｋｅＶ、１×１０15オーダーでイオン注入する。こ
のとき、後の活性化により、ゲート電極３３が空乏化し
ないようなエネルギー、ドーズ量とする。このようにし
てイオン注入すると、不純物はサイドウォール３７、３
７の外側の素子領域内に注入されると同時に、露出した
ゲート電極３３にも注入せしめられる。続いて、シリコ
ン基板３０を熱処理することにより、注入した不純物を
拡散させ、ゲート電極３３の両側、すなわちサイドウォ
ール３７、３７の外側の、シリコン基板３０の表層部に
ソース／ドレイン領域となる不純物拡散層（以下、拡散
層と略称する）３８、３８を形成する。また、これと同
時に、ポリシリコンからなるゲート電極３３に不純物を
注入し拡散せしめることにより、該ゲート電極３３の導
電性を高め、これが電極として機能するようにする。
【００２１】次いで、図５（ａ）〜（ｃ）に示したサリ
サイド技術を用いてサイリサイド構造を得る。すなわ
ち、前記ゲート電極３３、サイドウォール３７、３７を
覆ってＴｉ、Ｃｏ、Ｗ、Ｎｉ等の高融点金属を堆積し、
さらに熱処理してゲート電極３３の表層部、拡散層３８
の表層部を同時にシリサイド化する。続いて、シリサイ
ド化していない金属部分、すなわちサイドウォール３７
上やフィールド酸化膜３１上の金属部分、およびゲート
電極３３上、拡散層３８上のシリサイド化していない金
属部分をエッチング除去し、図１（ｄ）に示すようにシ
リサイド膜３３ａ、３８ａをそれぞれ形成してサリサイ
ド構造を得る。
サイド技術を用いてサイリサイド構造を得る。すなわ
ち、前記ゲート電極３３、サイドウォール３７、３７を
覆ってＴｉ、Ｃｏ、Ｗ、Ｎｉ等の高融点金属を堆積し、
さらに熱処理してゲート電極３３の表層部、拡散層３８
の表層部を同時にシリサイド化する。続いて、シリサイ
ド化していない金属部分、すなわちサイドウォール３７
上やフィールド酸化膜３１上の金属部分、およびゲート
電極３３上、拡散層３８上のシリサイド化していない金
属部分をエッチング除去し、図１（ｄ）に示すようにシ
リサイド膜３３ａ、３８ａをそれぞれ形成してサリサイ
ド構造を得る。
【００２２】次いで、図１（ｅ）に示すようにシリサイ
ド膜３３ａを形成したゲート電極３３、同じくシリサイ
ド膜３８ａを形成した拡散層３８、および前記サイドウ
ォール３７を覆い、かつゲート電極３３上に段差が形成
されなくなるような十分な膜厚、この例では１５０〜２
５０ｎｍ程度の膜厚で、ＳｉＯ2 からなる絶縁膜３９を
ＣＶＤ法によって形成する。ここで、該ＳｉＯ2 からな
る絶縁膜３９の形成にあたっては、埋め込み特性のよい
膜を形成することのできる、低圧ＣＶＤ法あるいはＯ3
とＴＥＯＳ（テトラエトキシシラン）とを原料とするＣ
ＶＤ法によって行うのが好ましい。
ド膜３３ａを形成したゲート電極３３、同じくシリサイ
ド膜３８ａを形成した拡散層３８、および前記サイドウ
ォール３７を覆い、かつゲート電極３３上に段差が形成
されなくなるような十分な膜厚、この例では１５０〜２
５０ｎｍ程度の膜厚で、ＳｉＯ2 からなる絶縁膜３９を
ＣＶＤ法によって形成する。ここで、該ＳｉＯ2 からな
る絶縁膜３９の形成にあたっては、埋め込み特性のよい
膜を形成することのできる、低圧ＣＶＤ法あるいはＯ3
とＴＥＯＳ（テトラエトキシシラン）とを原料とするＣ
ＶＤ法によって行うのが好ましい。
【００２３】次いで、絶縁膜３９をエッチングし、図１
（ｆ）に示すようにサイドウォール３７、３７間におけ
るゲート電極３３の上を該絶縁膜３９で埋めた状態に残
し、かつ拡散層３８に形成したシリサイド膜３８ａの上
に絶縁膜３９が残らないように前記絶縁膜３９をエッチ
ングする。すると、該絶縁膜３９がエッチングされるこ
とにより、サイドウォール３７、３７間には絶縁膜３９
からなるオフセット膜３９ａが形成され、またサイドウ
ォール３７の外側には絶縁膜３９の一部がサイドウォー
ル状に残る。
（ｆ）に示すようにサイドウォール３７、３７間におけ
るゲート電極３３の上を該絶縁膜３９で埋めた状態に残
し、かつ拡散層３８に形成したシリサイド膜３８ａの上
に絶縁膜３９が残らないように前記絶縁膜３９をエッチ
ングする。すると、該絶縁膜３９がエッチングされるこ
とにより、サイドウォール３７、３７間には絶縁膜３９
からなるオフセット膜３９ａが形成され、またサイドウ
ォール３７の外側には絶縁膜３９の一部がサイドウォー
ル状に残る。
【００２４】以下、図６（ｂ）〜（ｅ）に示した従来の
ＳＡＣの技術と同様にして、まず、図１（ｇ）に示すよ
うに前記オフセット膜３９ａ、サイドウォール３７を覆
ってシリコン基板３０上にＳｉＮ膜４０を数十ｎｍの膜
厚で形成する。次いで、図２（ａ）に示すようにＳｉＮ
膜４０を覆ってＳｉＯ2 からなる層（図示略）を形成
し、さらにこれを平坦化して層間絶縁膜４１を形成す
る。続いて、図２（ｂ）に示すようにこの層間絶縁膜４
１の上にレジスト層４２を形成し、さらにこのレジスト
層４２をリソグラフィー、エッチングによって形成する
コンタクトホールに対応する開口パターン４３を形成す
る。
ＳＡＣの技術と同様にして、まず、図１（ｇ）に示すよ
うに前記オフセット膜３９ａ、サイドウォール３７を覆
ってシリコン基板３０上にＳｉＮ膜４０を数十ｎｍの膜
厚で形成する。次いで、図２（ａ）に示すようにＳｉＮ
膜４０を覆ってＳｉＯ2 からなる層（図示略）を形成
し、さらにこれを平坦化して層間絶縁膜４１を形成す
る。続いて、図２（ｂ）に示すようにこの層間絶縁膜４
１の上にレジスト層４２を形成し、さらにこのレジスト
層４２をリソグラフィー、エッチングによって形成する
コンタクトホールに対応する開口パターン４３を形成す
る。
【００２５】次いで、この開口パターン４３を形成した
レジスト層４２をマスクにし、図２（ｃ）に示すように
前記ＳｉＮ膜４０をエッチングストッパとして１ステッ
プ目のエッチングを行う。続いて、エッチング条件を変
え、レジスト層４２をそのままマスクにして２ステップ
目のエッチングを行い、図２（ｄ）に示すように層間絶
縁膜４１内に露出したＳｉＮ膜４０をエッチング除去
し、コンタクトホール４４を自己整合的に形成する。次
いで、残ったレジスト層４２を除去し、さらに図２
（ｅ）に示すようにコンタクトホール４４内に配線材料
４５を埋め込み、ＳｉＮ膜４０の除去によって露出した
拡散層３８に接続するコンタクトプラグ（図示略）を形
成する。その後、層間絶縁膜４１上に配線材料からなる
層（図示略）を形成し、さらにこれをパターニングして
前記コンタクトプラグに接続する配線パターン（図示
略）を形成する。
レジスト層４２をマスクにし、図２（ｃ）に示すように
前記ＳｉＮ膜４０をエッチングストッパとして１ステッ
プ目のエッチングを行う。続いて、エッチング条件を変
え、レジスト層４２をそのままマスクにして２ステップ
目のエッチングを行い、図２（ｄ）に示すように層間絶
縁膜４１内に露出したＳｉＮ膜４０をエッチング除去
し、コンタクトホール４４を自己整合的に形成する。次
いで、残ったレジスト層４２を除去し、さらに図２
（ｅ）に示すようにコンタクトホール４４内に配線材料
４５を埋め込み、ＳｉＮ膜４０の除去によって露出した
拡散層３８に接続するコンタクトプラグ（図示略）を形
成する。その後、層間絶縁膜４１上に配線材料からなる
層（図示略）を形成し、さらにこれをパターニングして
前記コンタクトプラグに接続する配線パターン（図示
略）を形成する。
【００２６】このようにして得られた半導体装置は、ゲ
ート電極３３にシリサイド膜３３ａを、拡散層３８にシ
リサイド膜３８ａをそれぞれ形成したものであるから、
サリサイド構造を有するものとなり、さらに、コンタク
トホール４４を自己整合的に形成した、すなわちＳＡＣ
技術によるコンタクトホール４４を有したものとなる。
したがって、この半導体装置の製造方法によれば、サリ
サイド技術とＳＡＣの技術とを一連のプロセスで行うこ
とができ、これにより高速化、高集積化を達成した半導
体装置を製造することができる。また、この半導体装置
を例えばＣＭＯＳ構造の半導体装置の製造に適用した場
合に、ゲート電極３３とシリコン基板３０に不純物をイ
オン注入して拡散層３８を形成する際、ＰＭＯＳ素子部
分とＮＭＯＳ素子部分とで注入する不純物の導電型を打
ち分けることにより、デュアルゲートを形成することが
できる。
ート電極３３にシリサイド膜３３ａを、拡散層３８にシ
リサイド膜３８ａをそれぞれ形成したものであるから、
サリサイド構造を有するものとなり、さらに、コンタク
トホール４４を自己整合的に形成した、すなわちＳＡＣ
技術によるコンタクトホール４４を有したものとなる。
したがって、この半導体装置の製造方法によれば、サリ
サイド技術とＳＡＣの技術とを一連のプロセスで行うこ
とができ、これにより高速化、高集積化を達成した半導
体装置を製造することができる。また、この半導体装置
を例えばＣＭＯＳ構造の半導体装置の製造に適用した場
合に、ゲート電極３３とシリコン基板３０に不純物をイ
オン注入して拡散層３８を形成する際、ＰＭＯＳ素子部
分とＮＭＯＳ素子部分とで注入する不純物の導電型を打
ち分けることにより、デュアルゲートを形成することが
できる。
【００２７】次に、本発明における請求項２記載の発明
の一実施形態例となる第２実施形態例を説明する。この
第２実施形態例が前記第１実施形態例と異なるところ
は、主に、オフセット酸化膜３４をエッチング除去する
に先立って不純物をイオン注入する点にある。すなわ
ち、この実施形態例では、図１（ａ）に示したようにゲ
ート電極パターン３５を形成する際、そのゲート電極３
３を、予め不純物を含有させた状態に成膜したポリシリ
コン膜、あるいは不純物を含有することなく成膜したポ
リシリコン膜に不純物をイオン注入し、不純物を含有さ
せたポリシリコン膜を用いて形成する。そして、図１
（ｂ）に示したようにサイドウォール３７を形成した
後、オフセット酸化膜３４をエッチング除去することな
く、この状態でシリコン基板３０の表層部に不純物をイ
オン注入し、拡散層３８、３８を形成する。この後、図
１（ｃ）に示したようにオフセット酸化膜３４をエッチ
ング除去し、さらに図１（ｄ）に示したようにゲート電
極３３の表層部、拡散層３８、３８の表層部にそれぞれ
シリサイド膜３３ａ（３８ａ）を形成する。
の一実施形態例となる第２実施形態例を説明する。この
第２実施形態例が前記第１実施形態例と異なるところ
は、主に、オフセット酸化膜３４をエッチング除去する
に先立って不純物をイオン注入する点にある。すなわ
ち、この実施形態例では、図１（ａ）に示したようにゲ
ート電極パターン３５を形成する際、そのゲート電極３
３を、予め不純物を含有させた状態に成膜したポリシリ
コン膜、あるいは不純物を含有することなく成膜したポ
リシリコン膜に不純物をイオン注入し、不純物を含有さ
せたポリシリコン膜を用いて形成する。そして、図１
（ｂ）に示したようにサイドウォール３７を形成した
後、オフセット酸化膜３４をエッチング除去することな
く、この状態でシリコン基板３０の表層部に不純物をイ
オン注入し、拡散層３８、３８を形成する。この後、図
１（ｃ）に示したようにオフセット酸化膜３４をエッチ
ング除去し、さらに図１（ｄ）に示したようにゲート電
極３３の表層部、拡散層３８、３８の表層部にそれぞれ
シリサイド膜３３ａ（３８ａ）を形成する。
【００２８】以下、前記第１実施形態例と同様に、図１
（ｅ）〜（ｇ）、図２（ａ）〜（ｅ）に示した工程を順
次行い、サリサイド構造を有し、かつコンタクトホール
４４を自己整合的に形成した、すなわちＳＡＣ技術によ
るコンタクトホール４４を有した半導体装置を得る。し
たがって、このような製造方法にあっても、サリサイド
技術とＳＡＣの技術とを一連のプロセスで行うことがで
き、これにより高速化、高集積化を達成した半導体装置
を製造することができる。
（ｅ）〜（ｇ）、図２（ａ）〜（ｅ）に示した工程を順
次行い、サリサイド構造を有し、かつコンタクトホール
４４を自己整合的に形成した、すなわちＳＡＣ技術によ
るコンタクトホール４４を有した半導体装置を得る。し
たがって、このような製造方法にあっても、サリサイド
技術とＳＡＣの技術とを一連のプロセスで行うことがで
き、これにより高速化、高集積化を達成した半導体装置
を製造することができる。
【００２９】次に、本発明における請求項３記載の発明
の一実施形態例となる第３実施形態例を、図３（ａ）〜
（ｅ）、図４（ａ）〜（ｅ）を参照して説明する。な
お、これらの図において図１（ａ）〜（ｇ）、図２
（ａ）〜（ｅ）に示した構成要素と同一の構成要素には
同一の符号を付し、その説明を省略する。この実施形態
例では、まず、図３（ａ）に示すように前記第１実施形
態例の場合と同様に、シリコン基板３０上にゲート酸化
膜３２、ゲート電極３３、オフセット酸化膜３４からな
るゲート電極パターン３５を形成し、さらに、このゲー
ト電極パターン３５をマスクにしてシリコン基板３０の
表層部に不純物をイオン注入してＬＤＤ拡散層３６を形
成する。
の一実施形態例となる第３実施形態例を、図３（ａ）〜
（ｅ）、図４（ａ）〜（ｅ）を参照して説明する。な
お、これらの図において図１（ａ）〜（ｇ）、図２
（ａ）〜（ｅ）に示した構成要素と同一の構成要素には
同一の符号を付し、その説明を省略する。この実施形態
例では、まず、図３（ａ）に示すように前記第１実施形
態例の場合と同様に、シリコン基板３０上にゲート酸化
膜３２、ゲート電極３３、オフセット酸化膜３４からな
るゲート電極パターン３５を形成し、さらに、このゲー
ト電極パターン３５をマスクにしてシリコン基板３０の
表層部に不純物をイオン注入してＬＤＤ拡散層３６を形
成する。
【００３０】次に、図３（ｂ）に示すようにこのゲート
電極パターン３５を覆ってシリコン基板３０上に第１の
ＳｉＮ膜５０を数十ｎｍの厚さに形成し、続いて該第１
のＳｉＮ膜５０を覆ってＳｉＯ2 膜５１を厚さ１００〜
２００ｎｍ程度に形成する。次いで、第１のＳｉＮ膜５
０をエッチングストッパにしてＳｉＯ2 膜５１をエッチ
バックし、図３（ｃ）に示すようにゲート電極パターン
３５上の第１のＳｉＮ膜５０を露出させ、かつシリコン
基板３０上の第１のＳｉＮ膜５０を露出させる。このよ
うにしてＳｉＯ2 膜５１をエッチバックすると、ゲート
電極パターン３５の両側部には、ＳｉＯ2 膜５１からな
る第１のサイドウォール５２が形成される。
電極パターン３５を覆ってシリコン基板３０上に第１の
ＳｉＮ膜５０を数十ｎｍの厚さに形成し、続いて該第１
のＳｉＮ膜５０を覆ってＳｉＯ2 膜５１を厚さ１００〜
２００ｎｍ程度に形成する。次いで、第１のＳｉＮ膜５
０をエッチングストッパにしてＳｉＯ2 膜５１をエッチ
バックし、図３（ｃ）に示すようにゲート電極パターン
３５上の第１のＳｉＮ膜５０を露出させ、かつシリコン
基板３０上の第１のＳｉＮ膜５０を露出させる。このよ
うにしてＳｉＯ2 膜５１をエッチバックすると、ゲート
電極パターン３５の両側部には、ＳｉＯ2 膜５１からな
る第１のサイドウォール５２が形成される。
【００３１】次いで、第１のサイドウォール５２をマス
クにして異方性エッチングを行い、図３（ｄ）に示すよ
うにゲート電極パターン３５上に露出した第１のＳｉＮ
膜５０、およびシリコン基板３０上に露出した第１のＳ
ｉＮ膜５０をエッチング除去する。続いて、希フッ酸に
よるウエットエッチングを行い、図３（ｅ）に示すよう
にオフセット酸化膜および第１のサイドウォールをエッ
チング除去する。なお、このようなエッチングを行う
と、ゲート電極３３の両側には、第１のＳｉＮ膜５０か
らなるＳｉＮ膜５０ａが、ゲート電極パターン３５の両
側面部に対応した状態で残る。
クにして異方性エッチングを行い、図３（ｄ）に示すよ
うにゲート電極パターン３５上に露出した第１のＳｉＮ
膜５０、およびシリコン基板３０上に露出した第１のＳ
ｉＮ膜５０をエッチング除去する。続いて、希フッ酸に
よるウエットエッチングを行い、図３（ｅ）に示すよう
にオフセット酸化膜および第１のサイドウォールをエッ
チング除去する。なお、このようなエッチングを行う
と、ゲート電極３３の両側には、第１のＳｉＮ膜５０か
らなるＳｉＮ膜５０ａが、ゲート電極パターン３５の両
側面部に対応した状態で残る。
【００３２】次いで、シリコン基板３０上に不純物を前
記第１実施形態例と同様にしてイオン注入する。このよ
うにしてイオン注入すると、不純物は前記ＳｉＮ膜５０
ａ、５０ａの外側の素子領域内に注入されると同時に、
露出したゲート電極３３にも注入せしめられる。続い
て、シリコン基板３０を熱処理することにより、注入し
た不純物を拡散させ、図４（ａ）に示すようにゲート電
極３３の両側、すなわちＳｉＮ膜５０ａ、５０ａの外側
の、シリコン基板３０の表層部にソース／ドレイン領域
となる不純物拡散層（以下、拡散層と略称する）３８、
３８を形成する。また、これと同時に、ポリシリコンか
らなるゲート電極３３に不純物を注入し拡散せしめるこ
とにより、該ゲート電極３３の導電性を高め、これが電
極として機能するようにする。次いで、第１実施形態例
と同様に図５（ａ）〜（ｃ）に示したサリサイド技術を
用い、図４（ａ）に示すようにシリサイド膜３３ａ、３
８ａをそれぞれ形成してサリサイド構造を得る。
記第１実施形態例と同様にしてイオン注入する。このよ
うにしてイオン注入すると、不純物は前記ＳｉＮ膜５０
ａ、５０ａの外側の素子領域内に注入されると同時に、
露出したゲート電極３３にも注入せしめられる。続い
て、シリコン基板３０を熱処理することにより、注入し
た不純物を拡散させ、図４（ａ）に示すようにゲート電
極３３の両側、すなわちＳｉＮ膜５０ａ、５０ａの外側
の、シリコン基板３０の表層部にソース／ドレイン領域
となる不純物拡散層（以下、拡散層と略称する）３８、
３８を形成する。また、これと同時に、ポリシリコンか
らなるゲート電極３３に不純物を注入し拡散せしめるこ
とにより、該ゲート電極３３の導電性を高め、これが電
極として機能するようにする。次いで、第１実施形態例
と同様に図５（ａ）〜（ｃ）に示したサリサイド技術を
用い、図４（ａ）に示すようにシリサイド膜３３ａ、３
８ａをそれぞれ形成してサリサイド構造を得る。
【００３３】次いで、図４（ｂ）に示すようにシリサイ
ド膜３３ａを形成したゲート電極３３、同じくシリサイ
ド膜３８ａを形成した拡散層３８、および前記ＳｉＮ膜
５０ａを覆い、かつゲート電極３３上に段差が形成され
なくなるような十分な膜厚で、ＳｉＯ2 からなる絶縁膜
３９をＣＶＤ法によって形成する。このＳｉＯ2 からな
る絶縁膜３９の形成にあたっても、第１実施形態例と同
様に、埋め込み特性のよい膜を形成することのできる、
低圧ＣＶＤ法あるいはＯ3 とＴＥＯＳ（テトラエトキシ
シラン）とを原料とするＣＶＤ法によって行うのが好ま
しい。
ド膜３３ａを形成したゲート電極３３、同じくシリサイ
ド膜３８ａを形成した拡散層３８、および前記ＳｉＮ膜
５０ａを覆い、かつゲート電極３３上に段差が形成され
なくなるような十分な膜厚で、ＳｉＯ2 からなる絶縁膜
３９をＣＶＤ法によって形成する。このＳｉＯ2 からな
る絶縁膜３９の形成にあたっても、第１実施形態例と同
様に、埋め込み特性のよい膜を形成することのできる、
低圧ＣＶＤ法あるいはＯ3 とＴＥＯＳ（テトラエトキシ
シラン）とを原料とするＣＶＤ法によって行うのが好ま
しい。
【００３４】次いで、絶縁膜３９をエッチングし、図４
（ｃ）に示すようにＳｉＮ膜５０ａ、５０ａ間における
ゲート電極３３の上を該絶縁膜３９で埋めた状態に残
し、かつ拡散層３８に形成したシリサイド膜３８ａの上
に絶縁膜３９を残すことなく前記絶縁膜３９をエッチン
グする。すると、該絶縁膜３９がエッチングされること
により、ＳｉＮ膜５０ａ、５０ａ間には絶縁膜３９から
なるオフセット膜３９ａが形成され、またＳｉＮ膜５０
ａの外側には絶縁膜３９の一部が残り、第２のサイドウ
ォール５３が形成される。
（ｃ）に示すようにＳｉＮ膜５０ａ、５０ａ間における
ゲート電極３３の上を該絶縁膜３９で埋めた状態に残
し、かつ拡散層３８に形成したシリサイド膜３８ａの上
に絶縁膜３９を残すことなく前記絶縁膜３９をエッチン
グする。すると、該絶縁膜３９がエッチングされること
により、ＳｉＮ膜５０ａ、５０ａ間には絶縁膜３９から
なるオフセット膜３９ａが形成され、またＳｉＮ膜５０
ａの外側には絶縁膜３９の一部が残り、第２のサイドウ
ォール５３が形成される。
【００３５】次いで、図４（ｄ）に示すようにＳｉＮ膜
５０ａ、５０ａ間のオフセット膜３９ａ、および第２の
サイドウォール５３を覆ってシリコン基板上に第２のＳ
ｉＮ膜５４を形成する。続いて、この第２のＳｉＮ膜５
４を覆ってＳｉＯ2 からなる層（図示略）を形成し、さ
らにこれを平坦化して層間絶縁膜４１を形成する。以
下、前記第１実施形態例と同様にしてＳＡＣの技術によ
るコンタクトホールの形成を行い、さらに図４（ｅ）に
示すように形成したコンタクトホール４４内に配線材料
４５を埋め込み、第２のＳｉＮ膜５４の除去によって露
出した拡散層３８に接続するコンタクトプラグ（図示
略）を形成する。その後、層間絶縁膜４１上に配線材料
からなる層（図示略）を形成し、さらにこれをパターニ
ングして前記コンタクトプラグに接続する配線パターン
（図示略）を形成する。
５０ａ、５０ａ間のオフセット膜３９ａ、および第２の
サイドウォール５３を覆ってシリコン基板上に第２のＳ
ｉＮ膜５４を形成する。続いて、この第２のＳｉＮ膜５
４を覆ってＳｉＯ2 からなる層（図示略）を形成し、さ
らにこれを平坦化して層間絶縁膜４１を形成する。以
下、前記第１実施形態例と同様にしてＳＡＣの技術によ
るコンタクトホールの形成を行い、さらに図４（ｅ）に
示すように形成したコンタクトホール４４内に配線材料
４５を埋め込み、第２のＳｉＮ膜５４の除去によって露
出した拡散層３８に接続するコンタクトプラグ（図示
略）を形成する。その後、層間絶縁膜４１上に配線材料
からなる層（図示略）を形成し、さらにこれをパターニ
ングして前記コンタクトプラグに接続する配線パターン
（図示略）を形成する。
【００３６】このようにして得られた半導体装置も、ゲ
ート電極３３にシリサイド膜３３ａを、拡散層３８にシ
リサイド膜３８ａをそれぞれ形成したものであるから、
サリサイド構造を有するものとなり、さらに、コンタク
トホール４４を自己整合的に形成した、すなわちＳＡＣ
技術によるコンタクトホール４４を有したものとなる。
したがって、この半導体装置の製造方法にあっても、サ
リサイド技術とＳＡＣの技術とを一連のプロセスで行う
ことができ、これにより高速化、高集積化を達成した半
導体装置を製造することができる。また、この半導体装
置を例えばＣＭＯＳ構造の半導体装置の製造に適用した
場合に、ゲート電極３３とシリコン基板３０に不純物を
イオン注入して拡散層３８を形成する際、前記第１実施
形態例の場合と同様にＰＭＯＳ素子部分とＮＭＯＳ素子
部分とで注入する不純物の導電型を打ち分けることによ
り、デュアルゲートを形成することができる。
ート電極３３にシリサイド膜３３ａを、拡散層３８にシ
リサイド膜３８ａをそれぞれ形成したものであるから、
サリサイド構造を有するものとなり、さらに、コンタク
トホール４４を自己整合的に形成した、すなわちＳＡＣ
技術によるコンタクトホール４４を有したものとなる。
したがって、この半導体装置の製造方法にあっても、サ
リサイド技術とＳＡＣの技術とを一連のプロセスで行う
ことができ、これにより高速化、高集積化を達成した半
導体装置を製造することができる。また、この半導体装
置を例えばＣＭＯＳ構造の半導体装置の製造に適用した
場合に、ゲート電極３３とシリコン基板３０に不純物を
イオン注入して拡散層３８を形成する際、前記第１実施
形態例の場合と同様にＰＭＯＳ素子部分とＮＭＯＳ素子
部分とで注入する不純物の導電型を打ち分けることによ
り、デュアルゲートを形成することができる。
【００３７】次に、本発明における請求項４記載の発明
の一実施形態例となる第４実施形態例を説明する。この
第４実施形態例が前記第３実施形態例と異なるところ
は、前記第２実施形態例の場合と同様に、主に、オフセ
ット酸化膜３４をエッチング除去するに先立って不純物
をイオン注入する点にある。すなわち、この実施形態例
では、図３（ａ）に示したようにゲート電極パターン３
５を形成する際、そのゲート電極３３を、予め不純物を
含有させた状態に成膜したポリシリコン膜、あるいは不
純物を含有することなく成膜したポリシリコン膜に不純
物をイオン注入し、不純物を含有させたポリシリコン膜
を用いて形成する。そして、図３（ｄ）に示したように
第１のサイドウォール５２を形成した後、オフセット酸
化膜３４をエッチング除去することなく、この状態でシ
リコン基板３０の表層部に不純物をイオン注入し、拡散
層３８、３８を形成する。
の一実施形態例となる第４実施形態例を説明する。この
第４実施形態例が前記第３実施形態例と異なるところ
は、前記第２実施形態例の場合と同様に、主に、オフセ
ット酸化膜３４をエッチング除去するに先立って不純物
をイオン注入する点にある。すなわち、この実施形態例
では、図３（ａ）に示したようにゲート電極パターン３
５を形成する際、そのゲート電極３３を、予め不純物を
含有させた状態に成膜したポリシリコン膜、あるいは不
純物を含有することなく成膜したポリシリコン膜に不純
物をイオン注入し、不純物を含有させたポリシリコン膜
を用いて形成する。そして、図３（ｄ）に示したように
第１のサイドウォール５２を形成した後、オフセット酸
化膜３４をエッチング除去することなく、この状態でシ
リコン基板３０の表層部に不純物をイオン注入し、拡散
層３８、３８を形成する。
【００３８】この後、図３（ｅ）に示したようにオフセ
ット酸化膜３４をエッチング除去し、さらに図４（ａ）
に示したようにゲート電極３３の表層部、拡散層３８、
３８の表層部にそれぞれシリサイド膜３３ａ（３８ａ）
を形成する。以下、前記第３実施形態例と同様に、図４
（ｂ）〜（ｅ）に示した工程を順次行い、サリサイド構
造を有し、かつコンタクトホール４４を自己整合的に形
成した、すなわちＳＡＣ技術によるコンタクトホール４
４を有した半導体装置を得る。したがって、このような
製造方法にあっても、サリサイド技術とＳＡＣの技術と
を一連のプロセスで行うことができ、これにより高速
化、高集積化を達成した半導体装置を製造することがで
きる。
ット酸化膜３４をエッチング除去し、さらに図４（ａ）
に示したようにゲート電極３３の表層部、拡散層３８、
３８の表層部にそれぞれシリサイド膜３３ａ（３８ａ）
を形成する。以下、前記第３実施形態例と同様に、図４
（ｂ）〜（ｅ）に示した工程を順次行い、サリサイド構
造を有し、かつコンタクトホール４４を自己整合的に形
成した、すなわちＳＡＣ技術によるコンタクトホール４
４を有した半導体装置を得る。したがって、このような
製造方法にあっても、サリサイド技術とＳＡＣの技術と
を一連のプロセスで行うことができ、これにより高速
化、高集積化を達成した半導体装置を製造することがで
きる。
【００３９】なお、前記実施形態例では、ゲート電極を
形成するシリコン材料を晶質であるポリシリコンによっ
て形成したが、これに代えて、非晶質であるアモルファ
スシリコンによって形成してもよい。また、絶縁膜３９
としてＳｉＯ2 からなる膜を用いたが、これに代えて例
えばＳｉＮからなる膜を用いてもよい。その場合、該絶
縁膜３９をエッチングし、さらにＳｉＮ膜４０あるいは
第２のＳｉＮ膜５４を形成した後、コンタクトホール４
４形成に際して該ＳｉＮ膜４０あるいは第２のＳｉＮ膜
５４をエッチング除去したとき、ゲート電極３３の両側
に一部残った絶縁膜３９、あるいはゲート電極３３の両
側に残って形成された第２のサイドウォール５３もエッ
チング除去される可能性はあるが、予めエッチング速度
等を実験等によって求めておき、エッチング時間を制御
することによってサイドウォール３７あるいは第２のサ
イドウォール５３の膜厚を十分に残し、耐圧が確保され
るようにしておけばよい。また、前記実施形態例ではＳ
ＡＣの技術としてAdvanced−ＳＡＣについて述べたが、
層間平坦化を行わないConventional−ＳＡＣを適用して
もよいのはもちろんである。
形成するシリコン材料を晶質であるポリシリコンによっ
て形成したが、これに代えて、非晶質であるアモルファ
スシリコンによって形成してもよい。また、絶縁膜３９
としてＳｉＯ2 からなる膜を用いたが、これに代えて例
えばＳｉＮからなる膜を用いてもよい。その場合、該絶
縁膜３９をエッチングし、さらにＳｉＮ膜４０あるいは
第２のＳｉＮ膜５４を形成した後、コンタクトホール４
４形成に際して該ＳｉＮ膜４０あるいは第２のＳｉＮ膜
５４をエッチング除去したとき、ゲート電極３３の両側
に一部残った絶縁膜３９、あるいはゲート電極３３の両
側に残って形成された第２のサイドウォール５３もエッ
チング除去される可能性はあるが、予めエッチング速度
等を実験等によって求めておき、エッチング時間を制御
することによってサイドウォール３７あるいは第２のサ
イドウォール５３の膜厚を十分に残し、耐圧が確保され
るようにしておけばよい。また、前記実施形態例ではＳ
ＡＣの技術としてAdvanced−ＳＡＣについて述べたが、
層間平坦化を行わないConventional−ＳＡＣを適用して
もよいのはもちろんである。
【００４０】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、サリサイド構造を有し、かつコンタクト
ホールを自己整合的に形成した、すなわちＳＡＣ技術に
よるコンタクトホールを有した半導体装置を得ることが
できる。したがってこの半導体装置の製造方法によれ
ば、従来、連続して行うのは困難であると考えられてい
た、サリサイド技術とＳＡＣの技術とを一連のプロセス
で行うことができ、これにより高速化、高集積化を達成
した半導体装置を製造することができる。また、シリサ
イド化する際、ソースドレインとなる不純物拡散層間の
ゲート電極の両側にサイドウォール、あるいは第１のＳ
ｉＮ膜からなる高い壁が形成れるため、這い上がりによ
るショートを防止することができる。
の製造方法は、サリサイド構造を有し、かつコンタクト
ホールを自己整合的に形成した、すなわちＳＡＣ技術に
よるコンタクトホールを有した半導体装置を得ることが
できる。したがってこの半導体装置の製造方法によれ
ば、従来、連続して行うのは困難であると考えられてい
た、サリサイド技術とＳＡＣの技術とを一連のプロセス
で行うことができ、これにより高速化、高集積化を達成
した半導体装置を製造することができる。また、シリサ
イド化する際、ソースドレインとなる不純物拡散層間の
ゲート電極の両側にサイドウォール、あるいは第１のＳ
ｉＮ膜からなる高い壁が形成れるため、這い上がりによ
るショートを防止することができる。
【００４１】さらに、特に請求項１記載の方法、および
請求項３記載の方法にあっては、これらの方法を例えば
ＣＭＯＳ構造の半導体装置の製造に適用した場合に、ゲ
ート電極とシリコン基体に不純物をイオン注入して拡散
層を形成する際、ＰＭＯＳ素子部分とＮＭＯＳ素子部分
とで注入する不純物の導電型を打ち分けることにより、
デュアルゲートを形成することができる。
請求項３記載の方法にあっては、これらの方法を例えば
ＣＭＯＳ構造の半導体装置の製造に適用した場合に、ゲ
ート電極とシリコン基体に不純物をイオン注入して拡散
層を形成する際、ＰＭＯＳ素子部分とＮＭＯＳ素子部分
とで注入する不純物の導電型を打ち分けることにより、
デュアルゲートを形成することができる。
【図１】（ａ）〜（ｇ）は本発明の第１実施形態例、第
２実施形態例の製造工程順に説明するための要部側断面
図である。
２実施形態例の製造工程順に説明するための要部側断面
図である。
【図２】（ａ）〜（ｅ）は本発明の第１実施形態例、第
２実施形態例の、図１に続く製造工程を順に説明するた
めの要部側断面図である。である。
２実施形態例の、図１に続く製造工程を順に説明するた
めの要部側断面図である。である。
【図３】（ａ）〜（ｅ）は本発明の第３実施形態例、第
４実施形態例の製造工程順に説明するための要部側断面
図である。
４実施形態例の製造工程順に説明するための要部側断面
図である。
【図４】（ａ）〜（ｅ）は本発明の第３実施形態例、第
４実施形態例の、図３に続く製造工程を順に説明するた
めの要部側断面図である。
４実施形態例の、図３に続く製造工程を順に説明するた
めの要部側断面図である。
【図５】（ａ）〜（ｃ）は従来のサリサイド構造の形成
方法を工程順に説明するための要部側断面図である。
方法を工程順に説明するための要部側断面図である。
【図６】（ａ）〜（ｅ）は従来のＳＡＣ技術を工程順に
説明するための要部側断面図である。
説明するための要部側断面図である。
【符号の説明】 ３０ シリコン基板（シリコン基体） ３２ ゲート
酸化膜 ３３ ゲート電極 ３３ａ シリサイド膜 ３４
オフセット酸化膜 ３５ ゲート電極パターン ３７ サイドウォール
３８ 不純物拡散層 ３８ａ シリサイド膜 ３９ 絶縁膜 ３９ａ シ
リサイド膜 ４０ ＳｉＮ膜 ４１ 層間絶縁膜（ＳｉＯ2 層） ４４ コンタクトホール ４５ 配線材料 ５０
第１のＳｉＮ膜 ５０ａ ＳｉＮ膜 ５１ ＳｉＯ2 膜 ５２ 第１
のサイドウォール ５３ 第２のサイドウォール ５４ 第２のＳｉＮ膜
酸化膜 ３３ ゲート電極 ３３ａ シリサイド膜 ３４
オフセット酸化膜 ３５ ゲート電極パターン ３７ サイドウォール
３８ 不純物拡散層 ３８ａ シリサイド膜 ３９ 絶縁膜 ３９ａ シ
リサイド膜 ４０ ＳｉＮ膜 ４１ 層間絶縁膜（ＳｉＯ2 層） ４４ コンタクトホール ４５ 配線材料 ５０
第１のＳｉＮ膜 ５０ａ ＳｉＮ膜 ５１ ＳｉＯ2 膜 ５２ 第１
のサイドウォール ５３ 第２のサイドウォール ５４ 第２のＳｉＮ膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年５月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法をその実施形態例に基づいて詳しく説明する。図１
（ａ）〜（ｇ）、図２（ａ）〜（ｅ）は本発明における
請求項１記載の発明の一実施形態例となる第１実施形態
例を工程順に説明するための図であり、これらの図にお
いて符号３０はシリコン基板（シリコン基体）である。
この第１実施形態例では、まず、図１（ａ）に示すよう
にシリコン基板３０上にＬＯＣＯＳ法によってフィール
ド酸化膜３１を形成し、該フィールド酸化膜３１によっ
て囲まれる素子領域（図示略）を形成する。次に、素子
領域に熱酸化法等によってゲート酸化膜を形成し、さら
にこれの上にポリシリコン（晶質のシリコン）膜（図示
略）を１００〜２００ｎｍの厚さに、またＳｉＯ2 膜
（図示略）を１５０〜３００ｎｍの厚さに順次積層し、
続いてこれらを公知のリソグラフィ、エッチングによっ
て所定パターンにパターンニングすることにより、図１
（ａ）に示したようにゲート酸化膜３２、ポリシリコン
からなるゲート電極３３、ＳｉＯ2 からなるオフセット
酸化膜３４によって構成されるゲート電極パターン３５
を形成する。そして、このゲート電極パターン３５をマ
スクにしてシリコン基板３０の表層部に不純物を数十ｋ
ｅＶ、１×１０13オーダーでイオン注入し、ゲート電極
３３、オフセット酸化膜３４の両側にＬＤＤ拡散層３６
を形成する。なお、この例では、Ｌpdy 長を０．２５μ
ｍ程度としている。
方法をその実施形態例に基づいて詳しく説明する。図１
（ａ）〜（ｇ）、図２（ａ）〜（ｅ）は本発明における
請求項１記載の発明の一実施形態例となる第１実施形態
例を工程順に説明するための図であり、これらの図にお
いて符号３０はシリコン基板（シリコン基体）である。
この第１実施形態例では、まず、図１（ａ）に示すよう
にシリコン基板３０上にＬＯＣＯＳ法によってフィール
ド酸化膜３１を形成し、該フィールド酸化膜３１によっ
て囲まれる素子領域（図示略）を形成する。次に、素子
領域に熱酸化法等によってゲート酸化膜を形成し、さら
にこれの上にポリシリコン（晶質のシリコン）膜（図示
略）を１００〜２００ｎｍの厚さに、またＳｉＯ2 膜
（図示略）を１５０〜３００ｎｍの厚さに順次積層し、
続いてこれらを公知のリソグラフィ、エッチングによっ
て所定パターンにパターンニングすることにより、図１
（ａ）に示したようにゲート酸化膜３２、ポリシリコン
からなるゲート電極３３、ＳｉＯ2 からなるオフセット
酸化膜３４によって構成されるゲート電極パターン３５
を形成する。そして、このゲート電極パターン３５をマ
スクにしてシリコン基板３０の表層部に不純物を数十ｋ
ｅＶ、１×１０13オーダーでイオン注入し、ゲート電極
３３、オフセット酸化膜３４の両側にＬＤＤ拡散層３６
を形成する。なお、この例では、Ｌpdy 長を０．２５μ
ｍ程度としている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】次いで、ゲート電極パターン３５を覆って
シリコン基板３０上にＳｉＮからなる層（図示略）を形
成し、さらにこれを例えば、ＣＨＦ3 ／ＣＯ／Ａｒ＝２
０／４０／１００ｓｃｃｍ、ＲＦ＝１０００Ｗ、５．３
Ｐａ、２０℃のエッチング条件でエッチバックして図１
（ｂ）に示すようにゲート電極パターン３５の両側部に
サイドウォール３７を形成する。次いで、図１（ｃ）に
示すようにＳｉＯ2 とＳｉＮとの間で選択比のとれるエ
ッチング、例えば希フッ酸によるウエットエッチングで
オフセット酸化膜３４をエッチング除去し、ゲート電極
３３の上面をサイドウォール３７、３７間に露出させ
る。
シリコン基板３０上にＳｉＮからなる層（図示略）を形
成し、さらにこれを例えば、ＣＨＦ3 ／ＣＯ／Ａｒ＝２
０／４０／１００ｓｃｃｍ、ＲＦ＝１０００Ｗ、５．３
Ｐａ、２０℃のエッチング条件でエッチバックして図１
（ｂ）に示すようにゲート電極パターン３５の両側部に
サイドウォール３７を形成する。次いで、図１（ｃ）に
示すようにＳｉＯ2 とＳｉＮとの間で選択比のとれるエ
ッチング、例えば希フッ酸によるウエットエッチングで
オフセット酸化膜３４をエッチング除去し、ゲート電極
３３の上面をサイドウォール３７、３７間に露出させ
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】次いで、絶縁膜３９を例えば、ＣＨＦ3 ／
ＣＯ／Ａｒ＝２０／５／１００ｓｃｃｍ、ＲＦ＝１００
０Ｗ、５．３Ｐａ、２５℃のエッチング条件でエッチン
グし、図１（ｆ）に示すようにサイドウォール３７、３
７間におけるゲート電極３３の上を該絶縁膜３９で埋め
た状態に残し、かつ拡散層３８に形成したシリサイド膜
３８ａの上に絶縁膜３９が残らないように前記絶縁膜３
９をエッチングする。すると、該絶縁膜３９がエッチン
グされることにより、サイドウォール３７、３７間には
絶縁膜３９からなるオフセット膜３９ａが形成され、ま
たサイドウォール３７の外側には絶縁膜３９の一部がサ
イドウォール状に残る。
ＣＯ／Ａｒ＝２０／５／１００ｓｃｃｍ、ＲＦ＝１００
０Ｗ、５．３Ｐａ、２５℃のエッチング条件でエッチン
グし、図１（ｆ）に示すようにサイドウォール３７、３
７間におけるゲート電極３３の上を該絶縁膜３９で埋め
た状態に残し、かつ拡散層３８に形成したシリサイド膜
３８ａの上に絶縁膜３９が残らないように前記絶縁膜３
９をエッチングする。すると、該絶縁膜３９がエッチン
グされることにより、サイドウォール３７、３７間には
絶縁膜３９からなるオフセット膜３９ａが形成され、ま
たサイドウォール３７の外側には絶縁膜３９の一部がサ
イドウォール状に残る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】次いで、この開口パターン４３を形成した
レジスト層４２をマスクにし、図２（ｃ）に示すように
前記ＳｉＮ膜４０をエッチングストッパとして１ステッ
プ目のエッチングを例えば、Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１
０／５０／１５０ｓｃｃｍ、ＲＦ＝１２００Ｗ、８Ｐ
ａ、２５℃の条件で行う。続いて、エッチング条件を変
え、レジスト層４２をそのままマスクにして２ステップ
目のエッチングを例えば、ＣＨＦ3 ／Ｏ2 ／Ａｒ＝２０
／５／１００ｓｃｃｍ、ＲＦ＝１２００Ｗ、５．３Ｐ
ａ、２５℃の条件で行い、図２（ｄ）に示すように層間
絶縁膜４１内に露出したＳｉＮ膜４０をエッチング除去
し、コンタクトホール４４を自己整合的に形成する。次
いで、残ったレジスト層４２を除去し、さらに図２
（ｅ）に示すようにコンタクトホール４４内に配線材料
４５を埋め込み、ＳｉＮ膜４０の除去によって露出した
拡散層３８に接続するコンタクトプラグ（図示略）を形
成する。その後、層間絶縁膜４１上に配線材料からなる
層（図示略）を形成し、さらにこれをパターニングして
前記コンタクトプラグに接続する配線パターン（図示
略）を形成する。
レジスト層４２をマスクにし、図２（ｃ）に示すように
前記ＳｉＮ膜４０をエッチングストッパとして１ステッ
プ目のエッチングを例えば、Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１
０／５０／１５０ｓｃｃｍ、ＲＦ＝１２００Ｗ、８Ｐ
ａ、２５℃の条件で行う。続いて、エッチング条件を変
え、レジスト層４２をそのままマスクにして２ステップ
目のエッチングを例えば、ＣＨＦ3 ／Ｏ2 ／Ａｒ＝２０
／５／１００ｓｃｃｍ、ＲＦ＝１２００Ｗ、５．３Ｐ
ａ、２５℃の条件で行い、図２（ｄ）に示すように層間
絶縁膜４１内に露出したＳｉＮ膜４０をエッチング除去
し、コンタクトホール４４を自己整合的に形成する。次
いで、残ったレジスト層４２を除去し、さらに図２
（ｅ）に示すようにコンタクトホール４４内に配線材料
４５を埋め込み、ＳｉＮ膜４０の除去によって露出した
拡散層３８に接続するコンタクトプラグ（図示略）を形
成する。その後、層間絶縁膜４１上に配線材料からなる
層（図示略）を形成し、さらにこれをパターニングして
前記コンタクトプラグに接続する配線パターン（図示
略）を形成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】次に、図３（ｂ）に示すようにこのゲート
電極パターン３５を覆ってシリコン基板３０上に第１の
ＳｉＮ膜５０を数十ｎｍの厚さに形成し、続いて該第１
のＳｉＮ膜５０を覆ってＳｉＯ2 膜５１を厚さ１００〜
２００ｎｍ程度に形成する。次いで、第１のＳｉＮ膜５
０をエッチングストッパにしてＳｉＯ2 膜５１をエッチ
バックし（エッチング条件は前述同様）、図３（ｃ）に
示すようにゲート電極パターン３５上の第１のＳｉＮ膜
５０を露出させ、かつシリコン基板３０上の第１のＳｉ
Ｎ膜５０を露出させる。このようにしてＳｉＯ2 膜５１
をエッチバックすると、ゲート電極パターン３５の両側
部には、ＳｉＯ2 膜５１からなる第１のサイドウォール
５２が形成される。
電極パターン３５を覆ってシリコン基板３０上に第１の
ＳｉＮ膜５０を数十ｎｍの厚さに形成し、続いて該第１
のＳｉＮ膜５０を覆ってＳｉＯ2 膜５１を厚さ１００〜
２００ｎｍ程度に形成する。次いで、第１のＳｉＮ膜５
０をエッチングストッパにしてＳｉＯ2 膜５１をエッチ
バックし（エッチング条件は前述同様）、図３（ｃ）に
示すようにゲート電極パターン３５上の第１のＳｉＮ膜
５０を露出させ、かつシリコン基板３０上の第１のＳｉ
Ｎ膜５０を露出させる。このようにしてＳｉＯ2 膜５１
をエッチバックすると、ゲート電極パターン３５の両側
部には、ＳｉＯ2 膜５１からなる第１のサイドウォール
５２が形成される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】次いで、第１のサイドウォール５２をマス
クにして異方性エッチングを行い、図３（ｄ）に示すよ
うにゲート電極パターン３５上に露出した第１のＳｉＮ
膜５０、およびシリコン基板３０上に露出した第１のＳ
ｉＮ膜５０をエッチング除去する（エッチング条件は前
述同様）。続いて、希フッ酸によるウエットエッチング
を行い、図３（ｅ）に示すようにオフセット酸化膜およ
び第１のサイドウォールをエッチング除去する。なお、
このようなエッチングを行うと、ゲート電極３３の両側
には、第１のＳｉＮ膜５０からなるＳｉＮ膜５０ａが、
ゲート電極パターン３５の両側面部に対応した状態で残
る。
クにして異方性エッチングを行い、図３（ｄ）に示すよ
うにゲート電極パターン３５上に露出した第１のＳｉＮ
膜５０、およびシリコン基板３０上に露出した第１のＳ
ｉＮ膜５０をエッチング除去する（エッチング条件は前
述同様）。続いて、希フッ酸によるウエットエッチング
を行い、図３（ｅ）に示すようにオフセット酸化膜およ
び第１のサイドウォールをエッチング除去する。なお、
このようなエッチングを行うと、ゲート電極３３の両側
には、第１のＳｉＮ膜５０からなるＳｉＮ膜５０ａが、
ゲート電極パターン３５の両側面部に対応した状態で残
る。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｌ
Claims (4)
- 【請求項１】 シリコン基体上にゲート酸化膜、晶質あ
るいは非晶質のシリコンからなるゲート電極、ＳｉＯ2
からなるオフセット酸化膜によって構成されるゲート電
極パターンを形成する第１工程と、 該ゲート電極パターンの両側部にＳｉＮからなるサイド
ウォールを形成する第２工程と、 前記オフセット酸化膜をエッチング除去する第３工程
と、 前記シリコン基体に不純物をイオン注入し、さらに該不
純物を活性化させて、前記ゲート電極パターンの両側
の、前記シリコン基体の表層部に不純物拡散層を形成す
ると同時に、前記ゲート電極の導電性を高める第４工程
と、 不純物を注入したゲート電極および不純物拡散層の表層
部を、高融点金属でシリサイド化する第５工程と、 これらシリサイド化したゲート電極、不純物拡散層およ
び前記サイドウォールを覆って絶縁膜を形成する第６工
程と、 前記サイドウォール間におけるゲート電極の上を前記絶
縁膜で埋めた状態に残し、かつ前記不純物拡散層の表層
部に形成したシリサイドの上に絶縁膜を残すことなく前
記絶縁膜をエッチングする第７工程と、 サイドウォール間の絶縁膜を覆って前記シリコン基体上
にＳｉＮ膜を形成する第８工程と、 前記ＳｉＮ膜を覆ってＳｉＯ2 層を形成し、該ＳｉＯ2
層を平坦化する第９工程と、 平坦化したＳｉＯ2 層に、前記不純物拡散層に通じるコ
ンタクトホールを形成する第１０工程と、 前記コンタクトホール内に配線材料を埋め込む第１１工
程と、 を備えてなることを特徴とする半導体装置の製造方法。 - 【請求項２】 シリコン基体上にゲート酸化膜、不純物
を含有した晶質あるいは非晶質のシリコンからなるゲー
ト電極、ＳｉＯ2 からなるオフセット酸化膜によって構
成されるゲート電極パターンを形成する第１工程と、 該ゲート電極パターンの両側部にＳｉＮからなるサイド
ウォールを形成する第２工程と、 前記シリコン基体に不純物をイオン注入し、さらに該不
純物を活性化させて、前記ゲート電極パターンの両側
の、前記シリコン基体の表層部に不純物拡散層を形成す
る第３工程と、 前記オフセット酸化膜をエッチング除去する第４工程
と、 前記ゲート電極および不純物拡散層の表層部を、高融点
金属でシリサイド化する第５工程と、 これらシリサイド化したゲート電極、不純物拡散層およ
び前記サイドウォールを覆って絶縁膜を形成する第６工
程と、 前記サイドウォール間におけるゲート電極の上を前記絶
縁膜で埋めた状態に残し、かつ前記不純物拡散層の表層
部に形成したシリサイドの上に絶縁膜を残すことなく前
記絶縁膜をエッチングする第７工程と、 サイドウォール間の絶縁膜を覆って前記シリコン基体上
にＳｉＮ膜を形成する第８工程と、 前記ＳｉＮ膜を覆ってＳｉＯ2 層を形成し、該ＳｉＯ2
層を平坦化する第９工程と、 平坦化したＳｉＯ2 層に、前記不純物拡散層に通じるコ
ンタクトホールを形成する第１０工程と、 前記コンタクトホール内に配線材料を埋め込む第１１工
程と、 を備えてなることを特徴とする半導体装置の製造方法。 - 【請求項３】 シリコン基体上にゲート酸化膜、晶質あ
るいは非晶質のシリコンからなるゲート電極、ＳｉＯ2
からなるオフセット酸化膜によって構成されるゲート電
極パターンを形成する第１工程と、 前記ゲート電極パターンを覆って前記シリコン基体上に
第１のＳｉＮ膜を形成する第２工程と、 前記第１のＳｉＮ膜を覆ってＳｉＯ2 膜を形成する第３
工程と、 前記ＳｉＯ2 膜を、前記ゲート電極パターン上の第１の
ＳｉＮ膜を露出させ、かつシリコン基体上の第１のＳｉ
Ｎ膜を露出させた状態にエッチングし、該ゲート電極パ
ターンの両側部にＳｉＯ2 膜からなる第１のサイドウォ
ールを形成する第４工程と、 前記ゲート電極パターン上に露出した第１のＳｉＮ膜、
およびシリコン基体上に露出した第１のＳｉＮ膜をエッ
チング除去する第５工程と、 前記オフセット酸化膜および第１のサイドウォールをエ
ッチング除去する第６工程と、 前記シリコン基体に不純物をイオン注入し、さらに該不
純物を活性化させて、前記ゲート電極パターンの両側
の、前記シリコン基体の表層部に不純物拡散層を形成す
ると同時に、前記ゲート電極の導電性を高める第７工程
と、 不純物を注入したゲート電極および不純物拡散層の表層
部を、高融点金属でシリサイド化する第８工程と、 これらシリサイド化したゲート電極、不純物拡散層、お
よび前記ゲート電極パターンを覆って形成した第１のＳ
ｉＮ膜の、ゲート電極パターンの両側面部に残った第１
のＳｉＮ膜を覆って絶縁膜を形成する第９工程と、 前記ゲート電極パターンの両側面部に残った第１のＳｉ
Ｎ膜間におけるゲート電極の上を前記絶縁膜で埋めた状
態に残し、かつ前記不純物拡散層の表層部に形成したシ
リサイドの上に絶縁膜を残すことなく前記絶縁膜をエッ
チングして、該絶縁膜からなる第２のサイドウォールを
形成する第１０工程と、 前記ゲート電極パターンの両側面部に残った第１のＳｉ
Ｎ膜間の絶縁膜、および第２のサイドウォールを覆って
前記シリコン基体上に第２のＳｉＮ膜を形成する第１１
工程と、 前記第２のＳｉＮ膜を覆ってＳｉＯ2 層を形成し、該Ｓ
ｉＯ2 層を平坦化する第１２工程と、 平坦化したＳｉＯ2 層に、前記不純物拡散層に通じるコ
ンタクトホールを形成する第１３工程と、 前記コンタクトホール内に配線材料を埋め込む第１４工
程と、 を備えてなることを特徴とする半導体装置の製造方法。 - 【請求項４】 シリコン基体上にゲート酸化膜、不純物
を含有した晶質あるいは非晶質のポリシリコンからなる
ゲート電極、ＳｉＯ2 からなるオフセット酸化膜によっ
て構成されるゲート電極パターンを形成する第１工程
と、 前記ゲート電極パターンを覆って前記シリコン基体上に
第１のＳｉＮ膜を形成する第２工程と、 前記第１のＳｉＮ膜を覆ってＳｉＯ2 膜を形成する第３
工程と、 前記ＳｉＯ2 膜を、前記ゲート電極パターン上の第１の
ＳｉＮ膜を露出させ、かつシリコン基体上の第１のＳｉ
Ｎ膜を露出させた状態にエッチングし、該ゲート電極パ
ターンの両側部にＳｉＯ2 膜からなる第１のサイドウォ
ールを形成する第４工程と、 前記ゲート電極パターン上に露出した第１のＳｉＮ膜、
およびシリコン基体上に露出した第１のＳｉＮ膜をエッ
チング除去する第５工程と、 前記シリコン基体に不純物をイオン注入し、さらに該不
純物を活性化させて、前記ゲート電極パターンの両側
の、前記シリコン基体の表層部に不純物拡散層を形成す
る第６工程と、 前記オフセット酸化膜および第１のサイドウォールをエ
ッチング除去する第７工程と、 前記ゲート電極および不純物拡散層の表層部を、高融点
金属でシリサイド化する第８工程と、 これらシリサイド化したゲート電極、不純物拡散層、お
よび前記ゲート電極パターンを覆って形成した第１のＳ
ｉＮ膜の、ゲート電極パターンの両側面部に残った第１
のＳｉＮ膜を覆って絶縁膜を形成する第９工程と、 前記ゲート電極パターンの両側面部に残った第１のＳｉ
Ｎ膜間におけるゲート電極の上を前記絶縁膜で埋めた状
態に残し、かつ前記不純物拡散層の表層部に形成したシ
リサイドの上に絶縁膜を残すことなく前記絶縁膜をエッ
チングして、該絶縁膜からなる第２のサイドウォールを
形成する第１０工程と、 前記ゲート電極パターンの両側面部に残った第１のＳｉ
Ｎ膜間の絶縁膜、および前記第２のサイドウォールを覆
って前記シリコン基体上に第２のＳｉＮ膜を形成する第
１１工程と、 前記第２のＳｉＮ膜を覆ってＳｉＯ2 層を形成し、該Ｓ
ｉＯ2 層を平坦化する第１２工程と、 平坦化したＳｉＯ2 層に、前記不純物拡散層に通じるコ
ンタクトホールを形成する第１３工程と、 前記コンタクトホール内に配線材料を埋め込む第１４工
程と、 を備えてなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09969996A JP3586965B2 (ja) | 1996-04-22 | 1996-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09969996A JP3586965B2 (ja) | 1996-04-22 | 1996-04-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09289249A true JPH09289249A (ja) | 1997-11-04 |
| JP3586965B2 JP3586965B2 (ja) | 2004-11-10 |
Family
ID=14254307
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09969996A Expired - Fee Related JP3586965B2 (ja) | 1996-04-22 | 1996-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3586965B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492665B1 (en) | 1998-07-28 | 2002-12-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| KR100470127B1 (ko) * | 2002-09-18 | 2005-02-05 | 동부아남반도체 주식회사 | 반도체 소자 제조시 자기정렬 샐리사이드 콘텍홀 형성방법 |
| WO2008041301A1 (fr) * | 2006-09-29 | 2008-04-10 | Fujitsu Microelectronics Limited | DISPOSITIF SEMI-CONDUCTEUR ET Son procÉDÉ de FABRICATION |
| JP2009016754A (ja) * | 2007-07-09 | 2009-01-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009054612A (ja) * | 2007-08-23 | 2009-03-12 | Fujitsu Ltd | 膜の処理方法および半導体装置の製造方法 |
| US7612402B2 (en) | 2004-04-14 | 2009-11-03 | Renesas Technology Corp. | Nonvolatile memory semiconductor device and manufacturing method thereof |
| JP2010045344A (ja) * | 2008-07-18 | 2010-02-25 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100647481B1 (ko) * | 2001-05-02 | 2006-11-17 | 삼성전자주식회사 | 셀프-얼라인 콘택 공정을 이용한 반도체 장치의 제조방법 |
-
1996
- 1996-04-22 JP JP09969996A patent/JP3586965B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492665B1 (en) | 1998-07-28 | 2002-12-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| KR100470127B1 (ko) * | 2002-09-18 | 2005-02-05 | 동부아남반도체 주식회사 | 반도체 소자 제조시 자기정렬 샐리사이드 콘텍홀 형성방법 |
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