JP3586965B2

JP3586965B2 - 半導体装置の製造方法

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Publication number: JP3586965B2
Application number: JP09969996A
Authority: JP
Inventors: 道博菅野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-04-22
Filing date: 1996-04-22
Publication date: 2004-11-10
Anticipated expiration: 2016-04-22
Also published as: JPH09289249A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ構造の半導体装置の製造方法に係り、詳しくはサリサイド技術と自己整合コンタクト（ＳＡＣ；ＳｅｌｆＡｌｉｇｎＣｏｎｔａｃｔ）の技術とを一連のプロセスで行えるようにした半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ＭＯＳ構造の半導体装置として、ゲート電極、不純物拡散層（ソース／ドレイン）の表層部がそれぞれシリサイド化され、これらが低抵抗化されることによって半導体装置の高速化が図られたサリサイド構造が知られてる。
このようなサリサイド構造を形成するには、まず、図５（ａ）に示すようにシリコン基板１上のゲート酸化膜２の上の所定位置にポリシリコンからなるゲート電極３を形成し、さらにこれをマスクにしてシリコン基板１の表層部に不純物をイオン注入し、ゲート電極３の両側にＬＤＤ拡散層４を形成する。
【０００３】
次に、ゲート電極３を覆ってシリコン基板１上にＳｉＯ_２等からなる層（図示略）を形成し、さらにこれをエッチバックして図５（ｂ）に示すようにゲート電極の両側部にサイドウォール５を形成する。続いて、このサイドウォール５とゲート電極３とをマスクにしてシリコン基板１の表層部に不純物をイオン注入し、さらに熱処理することによって注入した不純物を活性化させ、ゲート電極２の両側にソース／ドレインとなる不純物拡散層（以下、拡散層と略称する）６を形成する。
【０００４】
次いで、前記ゲート電極３、サイドウォール５を覆って高融点金属、この例ではチタン（Ｔｉ）を堆積し、さらに熱処理してゲート電極３の表層部、拡散層６の表層部を同時にシリサイド化する。その後、シリサイド化していない金属部分、すなわちサイドウォール５上やフィールド酸化膜７上の金属部分、およびゲート電極３上、拡散層６上のシリサイド化していない金属部分をエッチング除去し、図５（ｃ）に示すようにシリサイド膜３ａ、６ａをそれぞれ形成してサリサイド構造を得る。
【０００５】
また、半導体装置においては、その高集積化に伴い、各パターンの微細化が益々進む傾向にある。このような微細なパターンの形成方法として、例えばコンタトホールの形成については、従来、自己整合コンタクト（以下、ＳＡＣと呼称する）と呼ばれる手法が知られている。
この手法でＭＯＳ構造の半導体素子部にコンタトホールを形成するには、まず、図６（ａ）に示すようにシリコン基板１０上のゲート酸化膜１１の上の所定位置にポリシリコンからなるゲート電極１２、オフセット酸化膜１３を形成し、さらにこれらをマスクにしてシリコン基板１の表層部に不純物をイオン注入し、ゲート電極１２、オフセット酸化膜１３の両側にＬＤＤ拡散層１４を形成する。
【０００６】
次に、ゲート電極１２を覆ってシリコン基板１０上にＳｉＯ_２からなる層（図示略）を形成し、さらにこれをエッチバックして図６（ｂ）に示すようにゲート電極の両側部にサイドウォール１５を形成する。続いて、このサイドウォール１５とゲート電極１２とをマスクにしてシリコン基板１０の表層部に不純物をイオン注入し、さらに熱処理することによって注入した不純物を活性化させ、ゲート電極１２の両側にソース／ドレインとなる不純物拡散層（以下、拡散層と略称する）１６を形成する。さらに、前記ゲート電極１２、サイドウォール１５を覆ってＳｉＮ膜１７を形成する。
【０００７】
次いで、図６（ｃ）に示すようにＳｉＮ膜１７を覆ってＳｉＯ_２からなる層間絶縁膜１８を形成し、さらにこれの上にレジスト層１９を形成する。そして、このレジスト層１９をリソグラフィー、エッチングによって形成するコンタクトホールに対応する開口パターン２０を形成する。
次いで、この開口パターン２０を形成したレジスト層１９をマスクにし、前記ＳｉＮ膜１７をエッチングストッパとして１ステップ目のエッチングを行う。さらに、エッチング条件を変え、レジスト層１９をそのままマスクにして、図６（ｄ）に示すように層間絶縁膜１８内に露出したＳｉＮ膜１７をエッチング除去し、コンタクトホール２１を自己整合的に形成する。
次いで、残ったレジスト層１９を除去し、さらに図６（ｅ）に示すようにコンタクトホール２１内に配線材料２２を埋め込み、ＳｉＮ膜１７の除去によって露出した拡散層１６に接続するコンタクトプラグ（図示略）を形成する。その後、層間絶縁膜１８上に配線材料からなる層（図示略）を形成し、さらにこれをパターニングして前記コンタクトプラグに接続する配線パターン（図示略）を形成する。
【０００８】
【発明が解決しようとする課題】
ところで、近年では、半導体装置に対してその特性向上や歩留りの向上による低コスト化、高品質化がより一層求められるようになってきているのに伴い、ゲート電極や拡散層の低抵抗化による高速化、高集積化による小型化などを同時に達成した半導体装置の提供が望まれるようになってきている。
ところが、高速化については前述したサリサイド構造を形成するサリサイド技術が知られ、また高集積化については前述したＳＡＣの技術が知られており、これらはいずれも広く実施されているものの、サリサイド技術ではゲート電極の上面が露出していないとシリサイド化が行えないのに対し、ＳＡＣの技術では、ゲート電極の上にオフセット酸化膜がないとコンタクトホール形成の際に該コンタクトホールがゲート電極に通じてしまうおそれがあることからオフセット酸化膜が必須となっており、したがってこれらの技術を一連のプロセスで行うのができないのが実状である。
【０００９】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、サリサイド技術とＳＡＣの技術とを一連のプロセスで行い、これにより高速化、高集積化を達成した半導体装置を製造することのできる方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明における請求項１記載の半導体装置の製造方法では、シリコン基体上にゲート酸化膜、晶質あるいは非晶質のシリコンからなるゲート電極、ＳｉＯ₂からなるオフセット酸化膜によって構成されるゲート電極パターンを形成する第１工程と、該ゲート電極パターンの両側部にＳｉＮからなるサイドウォールを形成する第２工程と、前記オフセット酸化膜をエッチング除去する第３工程と、前記シリコン基体に不純物をイオン注入し、さらに該不純物を活性化させて、前記ゲート電極パターンの両側の、前記シリコン基体の表層部に不純物拡散層を形成すると同時に、前記ゲート電極の導電性を高める第４工程と、不純物を注入したゲート電極および不純物拡散層の表層部を、高融点金属でシリサイド化する第５工程と、これらシリサイド化したゲート電極、不純物拡散層および前記サイドウォールを覆って絶縁膜を形成する第６工程と、前記サイドウォール間におけるゲート電極の上を前記絶縁膜で埋めた状態に残し、かつ前記サイドウォールの外側に前記絶縁膜をサイドウォール状に残すように前記絶縁膜をエッチングする第７工程と、前記サイドウォール間の絶縁膜、前記サイドウォールおよび前記サイドウォール状に残した絶縁膜を覆って前記シリコン基体上にＳｉＮ膜を形成する第８工程と、前記ＳｉＮ膜を覆ってＳｉＯ₂層を形成し、該ＳｉＯ₂層を平坦化する第９工程と、平坦化したＳｉＯ₂層に、前記不純物拡散層に通じるコンタクトホールを形成する第１０工程と、前記コンタクトホール内に配線材料を埋め込む第１１工程と、を備えてなることを前記課題の解決手段とした。
【００１１】
この製造方法によれば、ゲート酸化膜、ゲート電極、オフセット酸化膜からなるゲート電極パターンを形成し、これの両側部にサイドウォールを形成した後オフセット酸化膜をエッチング除去することにより、サイドウォール間にゲート電極の上面が露出する。そして、このようにゲート電極を露出させた後、不純物をイオン注入することにより、ゲート電極および不純物拡散層はそれぞれ同一の所望する導電型のものとなる。また、イオン注入後、これらゲート電極および不純物拡散層の表層部を高融点金属でシリサイド化することにより、サイリサイド構造が得られる。
さらに、サイドウォール間の、シリサイド化した後のゲート電極の上に絶縁膜を埋めるので、ここに埋められた絶縁膜がオフセット酸化膜として機能するものとなる。そして、このオフセット酸化膜として機能する絶縁膜を用い、従来と同様のＳＡＣの技術によってコンタクトホールを形成するので、得られる半導体装置は、サリサイド構造を有し、かつＳＡＣによりコンタクトホールが形成されたものとなる。
【００１２】
請求項２記載の半導体装置の製造方法では、シリコン基体上にゲート酸化膜、不純物を含有した晶質あるいは非晶質のシリコンからなるゲート電極、ＳｉＯ₂からなるオフセット酸化膜によって構成されるゲート電極パターンを形成する第１工程と、該ゲート電極パターンの両側部にＳｉＮからなるサイドウォールを形成する第２工程と、前記シリコン基体に不純物をイオン注入し、さらに該不純物を活性化させて、前記ゲート電極パターンの両側の、前記シリコン基体の表層部に不純物拡散層を形成する第３工程と、前記オフセット酸化膜をエッチング除去する第４工程と、前記ゲート電極および不純物拡散層の表層部を、高融点金属でシリサイド化する第５工程と、これらシリサイド化したゲート電極、不純物拡散層および前記サイドウォールを覆って絶縁膜を形成する第６工程と、前記サイドウォール間におけるゲート電極の上を前記絶縁膜で埋めた状態に残し、前記サイドウォールの外側に前記絶縁膜をサイドウォール状に残すように前記絶縁膜をエッチングする第７工程と、前記サイドウォール間の絶縁膜、前記サイドウォールおよび前記サイドウォール状に残した絶縁膜を覆って前記シリコン基体上にＳｉＮ膜を形成する第８工程と、前記ＳｉＮ膜を覆ってＳｉＯ₂層を形成し、該ＳｉＯ₂層を平坦化する第９工程と、平坦化したＳｉＯ₂層に、前記不純物拡散層に通じるコンタクトホールを形成する第１０工程と、前記コンタクトホール内に配線材料を埋め込む第１１工程と、を備えてなることを前記課題の解決手段とした。
【００１３】
この製造方法によれば、ゲート酸化膜、ゲート電極、オフセット酸化膜からなるゲート電極パターンを形成し、これの両側部にサイドウォールを形成した後オフセット酸化膜をエッチング除去することにより、サイドウォール間にゲート電極の上面が露出する。そして、これらゲート電極および不純物拡散層の表層部を高融点金属でシリサイド化することにより、サイリサイド構造が得られる。
また、サイドウォール間の、シリサイド化した後のゲート電極の上に絶縁膜を埋めるので、ここに埋められた絶縁膜がオフセット酸化膜として機能するものとなる。そして、このオフセット酸化膜として機能する絶縁膜を用い、従来と同様のＳＡＣの技術によってコンタクトホールを形成するので、得られる半導体装置は、サリサイド構造を有し、かつＳＡＣによりコンタクトホールが形成されたものとなる。
【００１４】
請求項３記載の半導体装置の製造方法では、シリコン基体上にゲート酸化膜、晶質あるいは非晶質のシリコンからなるゲート電極、ＳｉＯ_２からなるオフセット酸化膜によって構成されるゲート電極パターンを形成する第１工程と、前記ゲート電極パターンを覆って前記シリコン基体上に第１のＳｉＮ膜を形成する第２工程と、前記第１のＳｉＮ膜を覆ってＳｉＯ_２膜を形成する第３工程と、前記ＳｉＯ_２膜を、前記ゲート電極パターン上の第１のＳｉＮ膜を露出させ、かつシリコン基体上の第１のＳｉＮ膜を露出させた状態にエッチングし、該ゲート電極パターンの両側部にＳｉＯ_２膜からなる第１のサイドウォールを形成する第４工程と、前記ゲート電極パターン上に露出した第１のＳｉＮ膜、およびシリコン基体上に露出した第１のＳｉＮ膜をエッチング除去する第５工程と、前記オフセット酸化膜および第１のサイドウォールをエッチング除去する第６工程と、前記シリコン基体に不純物をイオン注入し、さらに該不純物を活性化させて、前記ゲート電極パターンの両側の、前記シリコン基体の表層部に不純物拡散層を形成すると同時に、前記ゲート電極の導電性を高める第７工程と、不純物を注入したゲート電極および不純物拡散層の表層部を、高融点金属でシリサイド化する第８工程と、これらシリサイド化したゲート電極、不純物拡散層、および前記ゲート電極パターンを覆って形成した第１のＳｉＮ膜の、ゲート電極パターンの両側面部に残った第１のＳｉＮ膜を覆って絶縁膜を形成する第９工程と、前記ゲート電極パターンの両側面部に残った第１のＳｉＮ膜間におけるゲート電極の上を前記絶縁膜で埋めた状態に残し、かつ前記不純物拡散層の表層部に形成したシリサイドの上に絶縁膜を残すことなく前記絶縁膜をエッチングして、該絶縁膜からなる第２のサイドウォールを形成する第１０工程と、前記ゲート電極パターンの両側面部に残った第１のＳｉＮ膜間の絶縁膜、および第２のサイドウォールを覆って前記シリコン基体上に第２のＳｉＮ膜を形成する第１１工程と、前記第２のＳｉＮ膜を覆ってＳｉＯ_２層を形成し、該ＳｉＯ_２層を平坦化する第１２工程と、平坦化したＳｉＯ_２層に、前記不純物拡散層に通じるコンタクトホールを形成する第１３工程と、前記コンタクトホール内に配線材料を埋め込む第１４工程と、を備えてなることを前記課題の解決手段とした。
【００１５】
この製造方法によれば、ゲート酸化膜、ゲート電極、オフセット酸化膜からなるゲート電極パターンを形成し、これの両側部に第１のＳｉＮ膜を介してＳｉＯ_２膜からなる第１のサイドウォールを形成し、その後、該第１のサイドウォールとオフセット酸化膜をエッチング除去することにより、ゲート電極パターンの両側面部に残った第１のＳｉＮ膜間にゲート電極の上面が露出する。そして、このようにゲート電極を露出させた後、不純物をイオン注入することにより、ゲート電極および不純物拡散層はそれぞれ同一の所望する導電型のものとなる。また、イオン注入後、これらゲート電極および不純物拡散層の表層部を高融点金属でシリサイド化することにより、サイリサイド構造が得られる。
さらに、ゲート電極パターンの両側面部に残った第１のＳｉＮ膜間の、シリサイド化した後のゲート電極の上に絶縁膜を埋めるので、ここに埋められた絶縁膜がオフセット酸化膜として機能するものとなる。そして、このオフセット酸化膜として機能する絶縁膜と前記絶縁膜から形成した第２のサイドウォールとを用い、従来と同様のＳＡＣの技術によってコンタクトホールを形成するので、得られる半導体装置は、サリサイド構造を有し、かつＳＡＣによりコンタクトホールが形成されたものとなる。
【００１６】
請求項４記載の半導体装置の製造方法では、シリコン基体上にゲート酸化膜、不純物を含有した晶質あるいは非晶質のポリシリコンからなるゲート電極、ＳｉＯ_２からなるオフセット酸化膜によって構成されるゲート電極パターンを形成する第１工程と、前記ゲート電極パターンを覆って前記シリコン基体上に第１のＳｉＮ膜を形成する第２工程と、前記第１のＳｉＮ膜を覆ってＳｉＯ_２膜を形成する第３工程と、前記ＳｉＯ_２膜を、前記ゲート電極パターン上の第１のＳｉＮ膜を露出させ、かつシリコン基体上の第１のＳｉＮ膜を露出させた状態にエッチングし、該ゲート電極パターンの両側部にＳｉＯ_２膜からなる第１のサイドウォールを形成する第４工程と、前記ゲート電極パターン上に露出した第１のＳｉＮ膜、およびシリコン基体上に露出した第１のＳｉＮ膜をエッチング除去する第５工程と、前記シリコン基体に不純物をイオン注入し、さらに該不純物を活性化させて、前記ゲート電極パターンの両側の、前記シリコン基体の表層部に不純物拡散層を形成する第６工程と、前記オフセット酸化膜および第１のサイドウォールをエッチング除去する第７工程と、前記ゲート電極および不純物拡散層の表層部を、高融点金属でシリサイド化する第８工程と、これらシリサイド化したゲート電極、不純物拡散層、および前記ゲート電極パターンを覆って形成した第１のＳｉＮ膜の、ゲート電極パターンの両側面部に残った第１のＳｉＮ膜を覆って絶縁膜を形成する第９工程と、前記ゲート電極パターンの両側面部に残った第１のＳｉＮ膜間におけるゲート電極の上を前記絶縁膜で埋めた状態に残し、かつ前記不純物拡散層の表層部に形成したシリサイドの上に絶縁膜を残すことなく前記絶縁膜をエッチングして、該絶縁膜からなる第２のサイドウォールを形成する第１０工程と、前記ゲート電極パターンの両側面部に残った第１のＳｉＮ膜間の絶縁膜、および前記第２のサイドウォールを覆って前記シリコン基体上に第２のＳｉＮ膜を形成する第１１工程と、前記第２のＳｉＮ膜を覆ってＳｉＯ_２層を形成し、該ＳｉＯ_２層を平坦化する第１２工程と、平坦化したＳｉＯ_２層に、前記不純物拡散層に通じるコンタクトホールを形成する第１３工程と、前記コンタクトホール内に配線材料を埋め込む第１４工程と、を備えてなることを前記課題の解決手段とした。
【００１７】
この製造方法によれば、ゲート酸化膜、ゲート電極、オフセット酸化膜からなるゲート電極パターンを形成し、これの両側部に第１のＳｉＮ膜を介してＳｉＯ_２膜からなる第１のサイドウォールを形成し、その後、該第１のサイドウォールとオフセット酸化膜をエッチング除去することにより、ゲート電極パターンの両側面部に残った第１のＳｉＮ膜間にゲート電極の上面が露出する。そして、これらゲート電極および不純物拡散層の表層部を高融点金属でシリサイド化することにより、サイリサイド構造が得られる。
また、ゲート電極パターンの両側面部に残った第１のＳｉＮ膜間の、シリサイド化した後のゲート電極の上に絶縁膜を埋めるので、ここに埋められた絶縁膜がオフセット酸化膜として機能するものとなる。そして、このオフセット酸化膜として機能する絶縁膜と前記絶縁膜から形成した。第２のサイドウォールとを用い、従来と同様のＳＡＣの技術によってコンタクトホールを形成するので、得られる半導体装置は、サリサイド構造を有し、かつＳＡＣによりコンタクトホールが形成されたものとなる。
【００１８】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法をその実施形態例に基づいて詳しく説明する。
図１（ａ）〜（ｇ）、図２（ａ）〜（ｅ）は本発明における請求項１記載の発明の一実施形態例となる第１実施形態例を工程順に説明するための図であり、これらの図において符号３０はシリコン基板（シリコン基体）である。この第１実施形態例では、まず、図１（ａ）に示すようにシリコン基板３０上にＬＯＣＯＳ法によってフィールド酸化膜３１を形成し、該フィールド酸化膜３１によって囲まれる素子領域（図示略）を形成する。次に、素子領域に熱酸化法等によってゲート酸化膜を形成し、さらにこれの上にポリシリコン（晶質のシリコン）膜（図示略）を１００〜２００ｎｍの厚さに、またＳｉＯ₂膜（図示略）を１５０〜３００ｎｍの厚さに順次積層し、続いてこれらを公知のリソグラフィ、エッチングによって所定パターンにパターンニングすることにより、図１（ａ）に示したようにゲート酸化膜３２、ポリシリコンからなるゲート電極３３、ＳｉＯ₂からなるオフセット酸化膜３４によって構成されるゲート電極パターン３５を形成する。そして、このゲート電極パターン３５をマスクにしてシリコン基板３０の表層部に不純物をイオン注入し、ゲート電極３３、オフセット酸化膜３４の両側にＬＤＤ拡散層３６を形成する。なお、この例では、Ｌpdy長を０．２５μｍ程度としている。
【００１９】
次いで、ゲート電極パターン３５を覆ってシリコン基板３０上にＳｉＮからなる層（図示略）を形成し、さらにこれをエッチバックして図１（ｂ）に示すようにゲート電極パターン３５の両側部にサイドウォール３７を形成する。
次いで、図１（ｃ）に示すようにＳｉＯ₂とＳｉＮとの間で選択比のとれるエッチング、例えば希フッ酸によるウエットエッチングでオフセット酸化膜３４をエッチング除去し、ゲート電極３３の上面をサイドウォール３７、３７間に露出させる。
【００２０】
次いで、シリコン基板３０上に不純物を、数十ｋｅＶ、１×１０^１５オーダーでイオン注入する。このとき、後の活性化により、ゲート電極３３が空乏化しないようなエネルギー、ドーズ量とする。このようにしてイオン注入すると、不純物はサイドウォール３７、３７の外側の素子領域内に注入されると同時に、露出したゲート電極３３にも注入せしめられる。続いて、シリコン基板３０を熱処理することにより、注入した不純物を拡散させ、ゲート電極３３の両側、すなわちサイドウォール３７、３７の外側の、シリコン基板３０の表層部にソース／ドレイン領域となる不純物拡散層（以下、拡散層と略称する）３８、３８を形成する。また、これと同時に、ポリシリコンからなるゲート電極３３に不純物を注入し拡散せしめることにより、該ゲート電極３３の導電性を高め、これが電極として機能するようにする。
【００２１】
次いで、図５（ａ）〜（ｃ）に示したサリサイド技術を用いてサイリサイド構造を得る。すなわち、前記ゲート電極３３、サイドウォール３７、３７を覆ってＴｉ、Ｃｏ、Ｗ、Ｎｉ等の高融点金属を堆積し、さらに熱処理してゲート電極３３の表層部、拡散層３８の表層部を同時にシリサイド化する。続いて、シリサイド化していない金属部分、すなわちサイドウォール３７上やフィールド酸化膜３１上の金属部分、およびゲート電極３３上、拡散層３８上のシリサイド化していない金属部分をエッチング除去し、図１（ｄ）に示すようにシリサイド膜３３ａ、３８ａをそれぞれ形成してサリサイド構造を得る。
【００２２】
次いで、図１（ｅ）に示すようにシリサイド膜３３ａを形成したゲート電極３３、同じくシリサイド膜３８ａを形成した拡散層３８、および前記サイドウォール３７を覆い、かつゲート電極３３上に段差が形成されなくなるような十分な膜厚、この例では１５０〜２５０ｎｍ程度の膜厚で、ＳｉＯ_２からなる絶縁膜３９をＣＶＤ法によって形成する。ここで、該ＳｉＯ_２からなる絶縁膜３９の形成にあたっては、埋め込み特性のよい膜を形成することのできる、低圧ＣＶＤ法あるいはＯ_３とＴＥＯＳ（テトラエトキシシラン）とを原料とするＣＶＤ法によって行うのが好ましい。
【００２３】
次いで、絶縁膜３９をエッチングし、図１（ｆ）に示すようにサイドウォール３７、３７間におけるゲート電極３３の上を該絶縁膜３９で埋めた状態に残し、かつ前記サイドウォール３７の外側に前記絶縁膜３９をサイドウォール状に残すように前記絶縁膜３９をエッチングする。すると、該絶縁膜３９がエッチングされることにより、サイドウォール３７、３７間には絶縁膜３９からなるオフセット膜３９ａが形成され、またサイドウォール３７の外側には絶縁膜３９の一部がサイドウォール状に残る。
【００２４】
以下、図６（ｂ）〜（ｅ）に示した従来のＳＡＣの技術と同様にして、まず、図１（ｇ）に示すように前記オフセット膜３９ａ、サイドウォール３７、サイドウォール３７の外側にサイドウォール状に残した絶縁膜３９を覆ってシリコン基板３０上にＳｉＮ膜４０を数十ｎｍの膜厚で形成する。
次いで、図２（ａ）に示すようにＳｉＮ膜４０を覆ってＳｉＯ₂からなる層（図示略）を形成し、さらにこれを平坦化して層間絶縁膜４１を形成する。続いて、図２（ｂ）に示すようにこの層間絶縁膜４１の上にレジスト層４２を形成し、さらにこのレジスト層４２をリソグラフィー、エッチングによって形成するコンタクトホールに対応する開口パターン４３を形成する。
【００２５】
次いで、この開口パターン４３を形成したレジスト層４２をマスクにし、図２（ｃ）に示すように前記ＳｉＮ膜４０をエッチングストッパとして１ステップ目のエッチングを行う。続いて、エッチング条件を変え、レジスト層４２をそのままマスクにして２ステップ目のエッチングを行い、図２（ｄ）に示すように層間絶縁膜４１内に露出したＳｉＮ膜４０をエッチング除去し、コンタクトホール４４を自己整合的に形成する。
次いで、残ったレジスト層４２を除去し、さらに図２（ｅ）に示すようにコンタクトホール４４内に配線材料４５を埋め込み、ＳｉＮ膜４０の除去によって露出した拡散層３８に接続するコンタクトプラグ（図示略）を形成する。その後、層間絶縁膜４１上に配線材料からなる層（図示略）を形成し、さらにこれをパターニングして前記コンタクトプラグに接続する配線パターン（図示略）を形成する。
【００２６】
このようにして得られた半導体装置は、ゲート電極３３にシリサイド膜３３ａを、拡散層３８にシリサイド膜３８ａをそれぞれ形成したものであるから、サリサイド構造を有するものとなり、さらに、コンタクトホール４４を自己整合的に形成した、すなわちＳＡＣ技術によるコンタクトホール４４を有したものとなる。したがって、この半導体装置の製造方法によれば、サリサイド技術とＳＡＣの技術とを一連のプロセスで行うことができ、これにより高速化、高集積化を達成した半導体装置を製造することができる。
また、この半導体装置を例えばＣＭＯＳ構造の半導体装置の製造に適用した場合に、ゲート電極３３とシリコン基板３０に不純物をイオン注入して拡散層３８を形成する際、ＰＭＯＳ素子部分とＮＭＯＳ素子部分とで注入する不純物の導電型を打ち分けることにより、デュアルゲートを形成することができる。
【００２７】
次に、本発明における請求項２記載の発明の一実施形態例となる第２実施形態例を説明する。
この第２実施形態例が前記第１実施形態例と異なるところは、主に、オフセット酸化膜３４をエッチング除去するに先立って不純物をイオン注入する点にある。すなわち、この実施形態例では、図１（ａ）に示したようにゲート電極パターン３５を形成する際、そのゲート電極３３を、予め不純物を含有させた状態に成膜したポリシリコン膜、あるいは不純物を含有することなく成膜したポリシリコン膜に不純物をイオン注入し、不純物を含有させたポリシリコン膜を用いて形成する。そして、図１（ｂ）に示したようにサイドウォール３７を形成した後、オフセット酸化膜３４をエッチング除去することなく、この状態でシリコン基板３０の表層部に不純物をイオン注入し、拡散層３８、３８を形成する。
この後、図１（ｃ）に示したようにオフセット酸化膜３４をエッチング除去し、さらに図１（ｄ）に示したようにゲート電極３３の表層部、拡散層３８、３８の表層部にそれぞれシリサイド膜３３ａ（３８ａ）を形成する。
【００２８】
以下、前記第１実施形態例と同様に、図１（ｅ）〜（ｇ）、図２（ａ）〜（ｅ）に示した工程を順次行い、サリサイド構造を有し、かつコンタクトホール４４を自己整合的に形成した、すなわちＳＡＣ技術によるコンタクトホール４４を有した半導体装置を得る。
したがって、このような製造方法にあっても、サリサイド技術とＳＡＣの技術とを一連のプロセスで行うことができ、これにより高速化、高集積化を達成した半導体装置を製造することができる。
【００２９】
次に、本発明における請求項３記載の発明の一実施形態例となる第３実施形態例を、図３（ａ）〜（ｅ）、図４（ａ）〜（ｅ）を参照して説明する。なお、これらの図において図１（ａ）〜（ｇ）、図２（ａ）〜（ｅ）に示した構成要素と同一の構成要素には同一の符号を付し、その説明を省略する。
この実施形態例では、まず、図３（ａ）に示すように前記第１実施形態例の場合と同様に、シリコン基板３０上にゲート酸化膜３２、ゲート電極３３、オフセット酸化膜３４からなるゲート電極パターン３５を形成し、さらに、このゲート電極パターン３５をマスクにしてシリコン基板３０の表層部に不純物をイオン注入してＬＤＤ拡散層３６を形成する。
【００３０】
次に、図３（ｂ）に示すようにこのゲート電極パターン３５を覆ってシリコン基板３０上に第１のＳｉＮ膜５０を数十ｎｍの厚さに形成し、続いて該第１のＳｉＮ膜５０を覆ってＳｉＯ₂膜５１を厚さ１００〜２００ｎｍ程度に形成する。
次いで、第１のＳｉＮ膜５０をエッチングストッパにしてＳｉＯ₂膜５１をエッチバックし、図３（ｃ）に示すようにゲート電極パターン３５上の第１のＳｉＮ膜５０を露出させ、かつシリコン基板３０上の第１のＳｉＮ膜５０を露出させる。このようにしてＳｉＯ₂膜５１をエッチバックすると、ゲート電極パターン３５の両側部には、ＳｉＯ₂膜５１からなる第１のサイドウォール５２が形成される。
【００３１】
次いで、第１のサイドウォール５２をマスクにして異方性エッチングを行い、図３（ｄ）に示すようにゲート電極パターン３５上に露出した第１のＳｉＮ膜５０、およびシリコン基板３０上に露出した第１のＳｉＮ膜５０をエッチング除去する。続いて、希フッ酸によるウエットエッチングを行い、図３（ｅ）に示すようにオフセット酸化膜および第１のサイドウォールをエッチング除去する。なお、このようなエッチングを行うと、ゲート電極３３の両側には、第１のＳｉＮ膜５０からなるＳｉＮ膜５０aが、ゲート電極パターン３５の両側面部に対応した状態で残る。
【００３２】
次いで、シリコン基板３０上に不純物を前記第１実施形態例と同様にしてイオン注入する。このようにしてイオン注入すると、不純物は前記ＳｉＮ膜５０ａ、５０ａの外側の素子領域内に注入されると同時に、露出したゲート電極３３にも注入せしめられる。続いて、シリコン基板３０を熱処理することにより、注入した不純物を拡散させ、図４（ａ）に示すようにゲート電極３３の両側、すなわちＳｉＮ膜５０ａ、５０ａの外側の、シリコン基板３０の表層部にソース／ドレイン領域となる不純物拡散層（以下、拡散層と略称する）３８、３８を形成する。また、これと同時に、ポリシリコンからなるゲート電極３３に不純物を注入し拡散せしめることにより、該ゲート電極３３の導電性を高め、これが電極として機能するようにする。
次いで、第１実施形態例と同様に図５（ａ）〜（ｃ）に示したサリサイド技術を用い、図４（ａ）に示すようにシリサイド膜３３ａ、３８ａをそれぞれ形成してサリサイド構造を得る。
【００３３】
次いで、図４（ｂ）に示すようにシリサイド膜３３ａを形成したゲート電極３３、同じくシリサイド膜３８ａを形成した拡散層３８、および前記ＳｉＮ膜５０ａを覆い、かつゲート電極３３上に段差が形成されなくなるような十分な膜厚で、ＳｉＯ_２からなる絶縁膜３９をＣＶＤ法によって形成する。このＳｉＯ_２からなる絶縁膜３９の形成にあたっても、第１実施形態例と同様に、埋め込み特性のよい膜を形成することのできる、低圧ＣＶＤ法あるいはＯ_３とＴＥＯＳ（テトラエトキシシラン）とを原料とするＣＶＤ法によって行うのが好ましい。
【００３４】
次いで、絶縁膜３９をエッチングし、図４（ｃ）に示すようにＳｉＮ膜５０ａ、５０ａ間におけるゲート電極３３の上を該絶縁膜３９で埋めた状態に残し、かつ拡散層３８に形成したシリサイド膜３８ａの上に絶縁膜３９を残すことなく前記絶縁膜３９をエッチングする。すると、該絶縁膜３９がエッチングされることにより、ＳｉＮ膜５０ａ、５０ａ間には絶縁膜３９からなるオフセット膜３９ａが形成され、またＳｉＮ膜５０ａの外側には絶縁膜３９の一部が残り、第２のサイドウォール５３が形成される。
【００３５】
次いで、図４（ｄ）に示すようにＳｉＮ膜５０ａ、５０ａ間のオフセット膜３９ａ、および第２のサイドウォール５３を覆ってシリコン基板上に第２のＳｉＮ膜５４を形成する。続いて、この第２のＳｉＮ膜５４を覆ってＳｉＯ_２からなる層（図示略）を形成し、さらにこれを平坦化して層間絶縁膜４１を形成する。
以下、前記第１実施形態例と同様にしてＳＡＣの技術によるコンタクトホールの形成を行い、さらに図４（ｅ）に示すように形成したコンタクトホール４４内に配線材料４５を埋め込み、第２のＳｉＮ膜５４の除去によって露出した拡散層３８に接続するコンタクトプラグ（図示略）を形成する。その後、層間絶縁膜４１上に配線材料からなる層（図示略）を形成し、さらにこれをパターニングして前記コンタクトプラグに接続する配線パターン（図示略）を形成する。
【００３６】
このようにして得られた半導体装置も、ゲート電極３３にシリサイド膜３３ａを、拡散層３８にシリサイド膜３８ａをそれぞれ形成したものであるから、サリサイド構造を有するものとなり、さらに、コンタクトホール４４を自己整合的に形成した、すなわちＳＡＣ技術によるコンタクトホール４４を有したものとなる。したがって、この半導体装置の製造方法にあっても、サリサイド技術とＳＡＣの技術とを一連のプロセスで行うことができ、これにより高速化、高集積化を達成した半導体装置を製造することができる。
また、この半導体装置を例えばＣＭＯＳ構造の半導体装置の製造に適用した場合に、ゲート電極３３とシリコン基板３０に不純物をイオン注入して拡散層３８を形成する際、前記第１実施形態例の場合と同様にＰＭＯＳ素子部分とＮＭＯＳ素子部分とで注入する不純物の導電型を打ち分けることにより、デュアルゲートを形成することができる。
【００３７】
次に、本発明における請求項４記載の発明の一実施形態例となる第４実施形態例を説明する。
この第４実施形態例が前記第３実施形態例と異なるところは、前記第２実施形態例の場合と同様に、主に、オフセット酸化膜３４をエッチング除去するに先立って不純物をイオン注入する点にある。すなわち、この実施形態例では、図３（ａ）に示したようにゲート電極パターン３５を形成する際、そのゲート電極３３を、予め不純物を含有させた状態に成膜したポリシリコン膜、あるいは不純物を含有することなく成膜したポリシリコン膜に不純物をイオン注入し、不純物を含有させたポリシリコン膜を用いて形成する。そして、図３（ｄ）に示したように第１のサイドウォール５２を形成した後、オフセット酸化膜３４をエッチング除去することなく、この状態でシリコン基板３０の表層部に不純物をイオン注入し、拡散層３８、３８を形成する。
【００３８】
この後、図３（ｅ）に示したようにオフセット酸化膜３４をエッチング除去し、さらに図４（ａ）に示したようにゲート電極３３の表層部、拡散層３８、３８の表層部にそれぞれシリサイド膜３３ａ（３８ａ）を形成する。
以下、前記第３実施形態例と同様に、図４（ｂ）〜（ｅ）に示した工程を順次行い、サリサイド構造を有し、かつコンタクトホール４４を自己整合的に形成した、すなわちＳＡＣ技術によるコンタクトホール４４を有した半導体装置を得る。
したがって、このような製造方法にあっても、サリサイド技術とＳＡＣの技術とを一連のプロセスで行うことができ、これにより高速化、高集積化を達成した半導体装置を製造することができる。
【００３９】
なお、前記実施形態例では、ゲート電極を形成するシリコン材料を晶質であるポリシリコンによって形成したが、これに代えて、非晶質であるアモルファスシリコンによって形成してもよい。
また、絶縁膜３９としてＳｉＯ_２からなる膜を用いたが、これに代えて例えばＳｉＮからなる膜を用いてもよい。その場合、該絶縁膜３９をエッチングし、さらにＳｉＮ膜４０あるいは第２のＳｉＮ膜５４を形成した後、コンタクトホール４４形成に際して該ＳｉＮ膜４０あるいは第２のＳｉＮ膜５４をエッチング除去したとき、ゲート電極３３の両側に一部残った絶縁膜３９、あるいはゲート電極３３の両側に残って形成された第２のサイドウォール５３もエッチング除去される可能性はあるが、予めエッチング速度等を実験等によって求めておき、エッチング時間を制御することによってサイドウォール３７あるいは第２のサイドウォール５３の膜厚を十分に残し、耐圧が確保されるようにしておけばよい。
また、前記実施形態例ではＳＡＣの技術としてＡｄｖａｎｃｅｄ−ＳＡＣについて述べたが、層間平坦化を行わないＣｏｎｖｅｎｔｉｏｎａｌ−ＳＡＣを適用してもよいのはもちろんである。
【００４０】
【発明の効果】
以上説明したように本発明の半導体装置の製造方法は、サリサイド構造を有し、かつコンタクトホールを自己整合的に形成した、すなわちＳＡＣ技術によるコンタクトホールを有した半導体装置を得ることができる。したがってこの半導体装置の製造方法によれば、従来、連続して行うのは困難であると考えられていた、サリサイド技術とＳＡＣの技術とを一連のプロセスで行うことができ、これにより高速化、高集積化を達成した半導体装置を製造することができる。
また、シリサイド化する際、ソースドレインとなる不純物拡散層間のゲート電極の両側にサイドウォール、あるいは第１のＳｉＮ膜からなる高い壁が形成れるため、這い上がりによるショートを防止することができる。
【００４１】
さらに、特に請求項１記載の方法、および請求項３記載の方法にあっては、これらの方法を例えばＣＭＯＳ構造の半導体装置の製造に適用した場合に、ゲート電極とシリコン基体に不純物をイオン注入して拡散層を形成する際、ＰＭＯＳ素子部分とＮＭＯＳ素子部分とで注入する不純物の導電型を打ち分けることにより、デュアルゲートを形成することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｇ）は本発明の第１実施形態例、第２実施形態例の製造工程順に説明するための要部側断面図である。
【図２】（ａ）〜（ｅ）は本発明の第１実施形態例、第２実施形態例の、図１に続く製造工程を順に説明するための要部側断面図である。である。
【図３】（ａ）〜（ｅ）は本発明の第３実施形態例、第４実施形態例の製造工程順に説明するための要部側断面図である。
【図４】（ａ）〜（ｅ）は本発明の第３実施形態例、第４実施形態例の、図３に続く製造工程を順に説明するための要部側断面図である。
【図５】（ａ）〜（ｃ）は従来のサリサイド構造の形成方法を工程順に説明するための要部側断面図である。
【図６】（ａ）〜（ｅ）は従来のＳＡＣ技術を工程順に説明するための要部側断面図である。
【符号の説明】
３０シリコン基板（シリコン基体）３２ゲート酸化膜
３３ゲート電極３３ａシリサイド膜３４オフセット酸化膜
３５ゲート電極パターン３７サイドウォール３８不純物拡散層
３８ａシリサイド膜３９絶縁膜３９ａシリサイド膜
４０ＳｉＮ膜４１層間絶縁膜（ＳｉＯ_２層）
４４コンタクトホール４５配線材料５０第１のＳｉＮ膜
５０ａＳｉＮ膜５１ＳｉＯ_２膜５２第１のサイドウォール
５３第２のサイドウォール５４第２のＳｉＮ膜

Claims

シリコン基体上にゲート酸化膜、晶質あるいは非晶質のシリコンからなるゲート電極、ＳｉＯ₂からなるオフセット酸化膜によって構成されるゲート電極パターンを形成する第１工程と、
該ゲート電極パターンの両側部にＳｉＮからなるサイドウォールを形成する第２工程と、
前記オフセット酸化膜をエッチング除去する第３工程と、
前記シリコン基体に不純物をイオン注入し、さらに該不純物を活性化させて、前記ゲート電極パターンの両側の、前記シリコン基体の表層部に不純物拡散層を形成すると同時に、前記ゲート電極の導電性を高める第４工程と、
不純物を注入したゲート電極および不純物拡散層の表層部を、高融点金属でシリサイド化する第５工程と、
これらシリサイド化したゲート電極、不純物拡散層および前記サイドウォールを覆って絶縁膜を形成する第６工程と、
前記サイドウォール間におけるゲート電極の上を前記絶縁膜で埋めた状態に残し、かつ前記サイドウォールの外側に前記絶縁膜をサイドウォール状に残すように前記絶縁膜をエッチングする第７工程と、
前記サイドウォール間の絶縁膜、前記サイドウォールおよび前記サイドウォール状に残した絶縁膜を覆って前記シリコン基体上にＳｉＮ膜を形成する第８工程と、
前記ＳｉＮ膜を覆ってＳｉＯ₂層を形成し、該ＳｉＯ₂層を平坦化する第９工程と、
平坦化したＳｉＯ₂層に、前記不純物拡散層に通じるコンタクトホールを形成する第１０工程と、
前記コンタクトホール内に配線材料を埋め込む第１１工程と、
を備えてなることを特徴とする半導体装置の製造方法。
シリコン基体上にゲート酸化膜、不純物を含有した晶質あるいは非晶質のシリコンからなるゲート電極、ＳｉＯ₂からなるオフセット酸化膜によって構成されるゲート電極パターンを形成する第１工程と、
該ゲート電極パターンの両側部にＳｉＮからなるサイドウォールを形成する第２工程と、
前記シリコン基体に不純物をイオン注入し、さらに該不純物を活性化させて、前記ゲート電極パターンの両側の、前記シリコン基体の表層部に不純物拡散層を形成する第３工程と、
前記オフセット酸化膜をエッチング除去する第４工程と、
前記ゲート電極および不純物拡散層の表層部を、高融点金属でシリサイド化する第５工程と、
これらシリサイド化したゲート電極、不純物拡散層および前記サイドウォールを覆って絶縁膜を形成する第６工程と、
前記サイドウォール間におけるゲート電極の上を前記絶縁膜で埋めた状態に残し、かつ前記サイドウォールの外側に前記絶縁膜をサイドウォール状に残すように前記絶縁膜をエッチングする第７工程と、
前記サイドウォール間の絶縁膜、前記サイドウォールおよび前記サイドウォール状に残した絶縁膜を覆って前記シリコン基体上にＳｉＮ膜を形成する第８工程と、
前記ＳｉＮ膜を覆ってＳｉＯ₂層を形成し、該ＳｉＯ₂層を平坦化する第９工程と、
平坦化したＳｉＯ₂層に、前記不純物拡散層に通じるコンタクトホールを形成する第１０工程と、
前記コンタクトホール内に配線材料を埋め込む第１１工程と、
を備えてなることを特徴とする半導体装置の製造方法。
シリコン基体上にゲート酸化膜、晶質あるいは非晶質のシリコンからなるゲート電極、ＳｉＯ₂からなるオフセット酸化膜によって構成されるゲート電極パターンを形成する第１工程と、
前記ゲート電極パターンを覆って前記シリコン基体上に第１のＳｉＮ膜を形成する第２工程と、
前記第１のＳｉＮ膜を覆ってＳｉＯ₂膜を形成する第３工程と、
前記ＳｉＯ₂膜を、前記ゲート電極パターン上の第１のＳｉＮ膜を露出させ、かつシリコン基体上の第１のＳｉＮ膜を露出させた状態にエッチングし、該ゲート電極パターンの両側部にＳｉＯ₂膜からなる第１のサイドウォールを形成する第４工程と、
前記ゲート電極パターン上に露出した第１のＳｉＮ膜、およびシリコン基体上に露出した第１のＳｉＮ膜をエッチング除去する第５工程と、
前記オフセット酸化膜および第１のサイドウォールをエッチング除去する第６工程と、
前記シリコン基体に不純物をイオン注入し、さらに該不純物を活性化させて、前記ゲート電極パターンの両側の、前記シリコン基体の表層部に不純物拡散層を形成すると同時に、前記ゲート電極の導電性を高める第７工程と、
不純物を注入したゲート電極および不純物拡散層の表層部を、高融点金属でシリサイド化する第８工程と、
これらシリサイド化したゲート電極、不純物拡散層、および前記ゲート電極パターンを覆って形成した第１のＳｉＮ膜の、ゲート電極パターンの両側面部に残った第１のＳｉＮ膜を覆って絶縁膜を形成する第９工程と、
前記ゲート電極パターンの両側面部に残った第１のＳｉＮ膜間におけるゲート電極の上を前記絶縁膜で埋めた状態に残し、かつ前記不純物拡散層の表層部に形成したシリサイドの上に絶縁膜を残すことなく前記絶縁膜をエッチングして、該絶縁膜からなる第２のサイドウォールを形成する第１０工程と、
前記ゲート電極パターンの両側面部に残った第１のＳｉＮ膜間の絶縁膜、および第２のサイドウォールを覆って前記シリコン基体上に第２のＳｉＮ膜を形成する第１１工程と、
前記第２のＳｉＮ膜を覆ってＳｉＯ₂層を形成し、該ＳｉＯ₂層を平坦化する第１２工程と、
平坦化したＳｉＯ₂層に、前記不純物拡散層に通じるコンタクトホールを形成する第１３工程と、
前記コンタクトホール内に配線材料を埋め込む第１４工程と、
を備えてなることを特徴とする半導体装置の製造方法。
シリコン基体上にゲート酸化膜、不純物を含有した晶質あるいは非晶質のポリシリコンからなるゲート電極、ＳｉＯ₂からなるオフセット酸化膜によって構成されるゲート電極パターンを形成する第１工程と、
前記ゲート電極パターンを覆って前記シリコン基体上に第１のＳｉＮ膜を形成する第２工程と、
前記第１のＳｉＮ膜を覆ってＳｉＯ₂膜を形成する第３工程と、
前記ＳｉＯ₂膜を、前記ゲート電極パターン上の第１のＳｉＮ膜を露出させ、かつシリコン基体上の第１のＳｉＮ膜を露出させた状態にエッチングし、該ゲート電極パターンの両側部にＳｉＯ₂膜からなる第１のサイドウォールを形成する第４工程と、
前記ゲート電極パターン上に露出した第１のＳｉＮ膜、およびシリコン基体上に露出した第１のＳｉＮ膜をエッチング除去する第５工程と、
前記シリコン基体に不純物をイオン注入し、さらに該不純物を活性化させて、前記ゲート電極パターンの両側の、前記シリコン基体の表層部に不純物拡散層を形成する第６工程と、
前記オフセット酸化膜および第１のサイドウォールをエッチング除去する第７工程と、
前記ゲート電極および不純物拡散層の表層部を、高融点金属でシリサイド化する第８工程と、
これらシリサイド化したゲート電極、不純物拡散層、および前記ゲート電極パターンを覆って形成した第１のＳｉＮ膜の、ゲート電極パターンの両側面部に残った第１のＳｉＮ膜を覆って絶縁膜を形成する第９工程と、
前記ゲート電極パターンの両側面部に残った第１のＳｉＮ膜間におけるゲート電極の上を前記絶縁膜で埋めた状態に残し、かつ前記不純物拡散層の表層部に形成したシリサイドの上に絶縁膜を残すことなく前記絶縁膜をエッチングして、該絶縁膜からなる第２のサイドウォールを形成する第１０工程と、
前記ゲート電極パターンの両側面部に残った第１のＳｉＮ膜間の絶縁膜、および前記第２のサイドウォールを覆って前記シリコン基体上に第２のＳｉＮ膜を形成する第１１工程と、
前記第２のＳｉＮ膜を覆ってＳｉＯ₂層を形成し、該ＳｉＯ₂層を平坦化する第１２工程と、
平坦化したＳｉＯ₂層に、前記不純物拡散層に通じるコンタクトホールを形成する第１３工程と、
前記コンタクトホール内に配線材料を埋め込む第１４工程と、
を備えてなることを特徴とする半導体装置の製造方法。