JP2001185731A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ＭＩＳトランジスタのソース及びドレインを形
成した後にセルフアラインでゲート電極を形成する半導
体装置の製造方法において、工程数の削減を図る。 【解決手段】ＳＯＩ基板１０上に絶縁層１５を形成する
工程と、前記絶縁層のＭＩＳトランジスタのゲート形成
領域を除去してゲート溝１６を形成する工程と、ＳＯＩ
基板１０の表面にソース及びドレインを形成するための
イオン注入を行う工程と、アニール処理を行って、前記
ＳＯＩ層１３の表面にソース及びドレイン１７を形成す
る工程と、前記ゲート溝１６の底面に露出するＳＯＩ層
１３の表面にゲート絶縁膜２０を形成する工程と、前記
ゲート溝１６内にゲート電極２１を埋め込み形成するこ
とを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳトランジス
タのソース及びドレインを形成した後にセルフアライン
でゲート電極を形成する半導体装置及びその製造方法に
関する。

【０００２】

【従来の技術】ＭＩＳＦＥＴにメタルゲートや高誘電体
ゲート絶縁膜を適用するために、ダミーゲートを用いる
プロセス（ダミーゲートプロセス）が提案されている。
（参考文献：A. Chatterjeee et al., IEDM Tech. Di
g.,(1997), p.821及びA. Yagishita et al., IEDM Tec
h. Dig., (1998), p.785） ここでダミーゲートプロセスとは、将来ゲートを形成す
る領域に後で除去するダミーのゲートを形成し、これに
セルフアラインでソース及びドレインを形成したのち、
ダミーゲートを本来のゲートに置き換えるプロセスであ
る。ダミーゲートプロセスを用いれば、高温熱処理の必
要なソース及びドレインをゲートより先に形成してしま
うので、ゲート形成後の熱工程を４５０℃以下に低温化
できる。したがって、熱耐性に乏しいメタルゲートや高
誘電体ゲート絶縁膜をＭＩＳＦＥＴに適用することが容
易になる。

【０００３】ところが、この技術の問題点はダミーゲー
ト形成及び除去のために工程数が大幅に増大してしまう
ことであった。

【０００４】

【発明が解決しようとする課題】上述したように、ダミ
ーゲートプロセスを用いると、ゲート電極形成後の熱工
程の温度を低温化することができるが、ダミーゲートの
形成及び除去のために、工程数が大幅に増大し、製造コ
ストの増大、スループットの悪化を招くという問題があ
った。

【０００５】本発明の目的は、ＭＩＳトランジスタのソ
ース及びドレインを形成した後にセルフアラインでゲー
ト電極を形成するゲート電極後作りプロセスにおいて、
工程数の削減を図り、製造時間の短縮化を図り得る半導
体装置及びその製造方法を提供することにある。

【０００６】

【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。

【０００７】（１）本発明（請求項１）の半導体装置
は、ＳＯＩ基板と、このＳＯＩ基板上に形成され溝を有
する絶縁層と、この絶縁層の溝内に埋め込み形成された
ＭＩＳトランジスタのゲート絶縁膜及びゲート電極とを
具備し、前記ＭＩＳＦＥＴのチャネル領域のＳＯＩ基板
のＳＯＩ層厚が周囲のＳＯＩ層厚より薄く、且つ該チャ
ネル領域下部の埋め込み絶縁層が周囲の埋め込み絶縁層
厚より厚くなっていることを特徴とする。

【０００８】本発明の半導体装置は、前記チャネル領域
下部の埋め込み絶縁層は前記ＭＩＳトランジスタのソー
ス及びドレイン中の不純物と同一の不純物が導入されて
いることが好ましい。

【０００９】（２）本発明（請求項３）の半導体装置の
製造方法は、半導体基板上に絶縁層を形成する工程と、
前記絶縁層のＭＩＳトランジスタのゲート形成領域を除
去してゲート溝を形成する工程と、前記半導体基板の表
面にソース及びドレインを形成するためのイオン注入を
行う工程と、アニール処理を行って、前記半導体基板の
表面にソース及びドレインを形成する工程と、前記ゲー
ト溝の底面に露出する半導体基板の表面にゲート絶縁膜
を形成する工程と、前記ゲート溝内にゲート電極を埋め
込み形成することを特徴とする。

【００１０】（３）本発明（請求項４）の半導体装置
は、半導体基板上にＭＩＳトランジスタのソース及びド
レインを形成するための不純物を含む絶縁層を形成する
工程と、前記絶縁層のＭＩＳトランジスタのゲート形成
領域を除去してゲート溝を形成する工程と、アニール処
理を行い、前記絶縁層に含まれる不純物を前記半導体基
板に拡散させてソース及びドレインを形成する工程と、
前記ゲート溝の底面に露出する半導体基板の表面にゲー
ト絶縁膜を形成する工程と、前記ゲート溝内にゲート電
極を埋め込み形成することを特徴とする。

【００１１】（４）本発明（請求項５）の半導体装置
は、半導体基板上に不純物を含む絶縁層を形成する工程
と、前記絶縁層のＭＩＳトランジスタのゲート電極の形
成領域を含む領域を除去し、ゲート溝を形成する工程
と、第１のアニール処理を行い、前記絶縁層に含まれる
不純物を前記半導体基板に拡散させる工程と、前記ゲー
ト溝の側壁に不純物を含む側壁絶縁膜を形成し、ゲート
溝の幅をゲート電極と同程度にする工程と、第２のアニ
ール処理を行い、前記側壁絶縁膜に含まれる前記不純物
を前記半導体基板に拡散させる工程と、前記ゲート溝の
底面に露出する半導体基板の表面にゲート絶縁膜を形成
する工程と、前記ゲート溝内にゲート電極を埋め込み形
成することを特徴とする。

【００１２】上記三つの発明に好ましい実施態様を以下
に記す。

【００１３】前記半導体基板として、ＳＯＩ基板を用い
ること。

【００１４】前記絶縁層として、２層以上の複数の絶縁
膜を積層すること。

【００１５】前記ゲート電極として、メタル材料を用い
ること。

【００１６】前記ゲート絶縁膜として、高誘電体材料を
用いること。

【００１７】［作用］本発明は、上記構成によって以下
の作用・効果を有する。

【００１８】本発明の半導体装置によれば、チャネル下
部の埋め込み絶縁層厚が厚く、ＳＯＩ層の膜厚が薄いの
で、トランジスタのショートチャネル効果が抑制され、
高性能なトランジスタを実現することができる。

【００１９】また、本発明の半導体装置の製造方法によ
れば、ゲート電極が形成される領域に溝を有する絶縁層
を形成した後、イオン注入・アニールを行ってソース及
びドレインを形成し、溝内にゲート絶縁膜及びゲート電
極を埋め込み形成することによって、ダミーゲートの形
成・除去が不要になり、工程数の削減を図り、製造時間
の短縮化を図り得る。

【００２０】また、本発明の別の半導体装置の製造方法
によれば、ゲート電極が形成される領域に溝を有し、不
純物を含む絶縁層を形成した後、イオン注入・アニール
を行ってソース及びドレインを形成し、溝内にゲート絶
縁膜及びゲート電極を埋め込み形成することによって、
ダミーゲートの形成・除去が不要になり、工程数の削減
を図り、製造時間の短縮化を図り得る。

【００２１】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。

【００２２】［第１の実施形態］まず、図１の工程断面
図を用いて、本発明の基本概念を説明する。

【００２３】先ず、図１（ａ）に示すように、先ず、Ｓ
ｉ支持基板１１，埋め込み酸化膜（埋め込み絶縁層）１
２，ＳＯＩ層（シリコン活性層）１３からなるＳＯＩ基
板１０を用意する。ＳＯＩ基板１０のＳＯＩ層１３上に
シリコン酸化膜１４を介して絶縁層１５を形成した後、
この絶縁層１５をエッチングすることで将来ゲートを形
成する領域にゲート溝１６を形成する。

【００２４】次いで、図１（ｂ）に示すように、絶縁層
１５越しにソース及びドレインを形成するためのイオン
注入を行い、不純物イオン注入領域１７，１８形成す
る。ソース及びドレイン領域に対応する絶縁層１５が形
成されている領域では、不純物イオンの運動エネルギー
が絶縁層により減衰され、半導体基板の表面に不純物イ
オン注入領域１７が形成される。チャネル領域に対応す
るゲート溝１６の領域では、不純物イオンの運動エネル
ギーが絶縁層１５により減衰されないので、ソース及び
ドレイン領域に比べてより深い領域のＳＯＩ基板１０に
不純物イオン注入領域が形成される。つまり、チャネル
領域のＳＯＩ層１３表面にはソース及びドレイン領域と
同じ導電型の不純物イオン１８は非常に低濃度しか注入
されない。

【００２５】次いで、図１（ｃ）に示すように、これら
の注入された不純物イオンを活性化するためのアニール
を行い、ソース／ドレイン領域１９を形成する。次い
で、溝内に露出する半導体基板の表面にゲート絶縁膜
（例えばＴａ₂Ｏ₅）２０を形成した後（図１（ｄ））、
溝内にゲート電極（例えばＡｌ）２１をダマシン法で埋
め込み形成する。

【００２６】このようにすると、従来のようなダミーゲ
ートの形成及び除去が不要になるため、従来のダマシン
ゲートプロセス（ダミーゲートプロセスでゲート溝を形
成し、ゲート溝外のゲート電極をＣＭＰで除去するプロ
セス）よりも工程数を大幅に削減できる。しかも、以下
のようなダマシンゲートプロセスのメリットはそのまま
存続する。

【００２７】すなわち、（１）ゲートをＲＩＥでなくＣ
ＭＰで加工するため、ゲート絶縁膜にプラズマダメージ
が導入されない。（２）ゲート加工後、表面が完全平坦
化されるため、以降の製造工程が容易になる。（３）高
温熱処理が必要なソース及びドレイン領域の形成を、ゲ
ート形成よりも先に行うので、ゲートにメタル材料を、
ゲート絶縁膜に高誘電体材料を使いやすくなる。（４）
ソース及びドレイン領域とゲートとの位置は自己整合的
に決められる。

【００２８】もちろん、ＳＯＩ基板でなく通常の半導体
基板を用いても良い。その場合には、ソース及びドレイ
ン領域形成用のイオン注入時にチャネルの深い部分に注
入されたイオンが充分深い位置にあり、ソースやドレイ
ンと電気的につながらないようになっていなければなら
ない。

【００２９】［第２の実施形態］次に、本発明を適用し
たＭＩＳＦＥＴの製造工程について詳細に説明する。図
２から図５は、本発明の第２の実施形態に係わるＮチャ
ネルＭＩＳＦＥＴの製造工程を示す工程断面図である。
なお、この工程断面図は、ゲート長方向の断面を示して
いる。

【００３０】先ず、図２（ａ）に示すように、Ｓｉ支持
基板１１，埋め込み酸化膜１２，例えば厚さが１００ｎ
ｍであるＳＯＩ層１３からなるＳＯＩ基板１０に図示さ
れないＳＴＩによる素子分離層を形成した後、ＳＯＩ層
１３の表面に膜厚５ｎｍ程度の熱酸化膜３１とシリコン
窒化膜３２を形成し、その上に１５０ｎｍ程度のＴＥＯ
Ｓ膜３３をＬＰＣＶＤ法により堆積形成する。このＴＥ
ＯＳ膜３３は、後でイオン注入マスクやＣＭＰストッパ
ーとして使用される。ＴＥＯＳ膜３３上にリソグラフィ
技術を用いて、ゲート形成領域に開口を有する図示され
ないレジスト膜を形成し、このレジスト膜をマスクに用
いてゲート形成予定領域のＴＥＯＳ膜３３をエッチング
し、ゲート溝３４を形成する。ゲート溝３４を形成する
際、シリコン窒化膜３２がＴＥＯＳエッチングのストッ
パーの役割を果たす。

【００３１】次に、レジスト膜を除去した後、ソース／
ドレイン領域を形成するためのイオン注入を行う。図２
（ｂ）に示すように、Ａｓを例えば３００ｋｅＶ，１×
１０ ¹⁵ｃｍ^-2で注入し、Ａｓイオン注入領域３５，３６
を形成する。この時、ソース／ドレイン領域のＳＯＩ層
１３表面には高濃度のＡｓイオンが注入されてＡｓイオ
ン注入領域３５が形成されるが、チャネル領域ではＡｓ
イオンがＳＯＩ層１３を通り抜けて埋め込み酸化膜１２
にＡｓイオン注入領域３６が形成されるように注入条件
を調整する。チャネル領域のＳｉ（ＳＯＩ層）表面には
ソース及びドレインと同じ導電型のイオンは非常に低濃
度しか注入されない。また、必要であれば、ここでしき
い値電圧調整用のイオン注入も行う。

【００３２】次いで、図３（ｃ）に示すように、注入イ
オンの活性化のため、アニール（１０００℃、ＲＴＡ：
１０秒程度）を行い、ソース／ドレイン領域３７を形成
する。

【００３３】次いで、図３（ｄ）に示すように、ゲート
溝３４の底面のチャネル領域のシリコン窒化膜３２と熱
酸化膜３１を、ホットリン酸、ＨＦ液等により除去し、
ゲート溝３４の底面にＳＯＩ層１３を露出させる。

【００３４】活性化のためのアニールが行われてソース
／ドレインが形成された後なので、今後４５０℃以上の
高温熱処理工程は存在しない。従って、熱耐性の乏しい
高誘電体や強誘電体材料（Ｔａ₂Ｏ₅膜・ＴｉＯ₂ 膜や
（Ｂａ，Ｓｒ）ＴｉＯ₃ 、など）をゲート絶縁膜に使用
することができ、またゲート電極にはメタル材料（Ｔｉ
Ｎ，Ａｌ，Ｗ，Ｒｕ等）を使用することができる。

【００３５】次いで、図４（ｅ）に示すように、例え
ば、図示されない膜厚１ｎｍ以下のシリコン窒化膜を形
成した後、例えば４ｎｍ程度の膜厚のＴａ₂Ｏ₅膜をゲー
ト絶縁膜３８として形成する。シリコン窒化膜及びＴａ
₂Ｏ₅膜からなるゲート絶縁膜３８の酸化膜換算膜厚は２
ｎｍ以下となる。さらに、バリアメタル３９となる厚さ
５ｎｍ程度のＴｉＮ層を形成した後、ゲート電極４０と
しての膜厚３００ｎｍ程度のＡｌ層を堆積する。

【００３６】次いで、図４（ｆ）に示すように、ゲート
電極４０／バリアメタル３９／ゲート絶縁膜（Ｔａ₂Ｏ₅
膜／ＳｉＮ膜）３８の表面をＣＭＰ法により順次研磨し
てゲート溝３４の中にゲート絶縁膜３８及びゲート電極
４０を埋め込み形成する。

【００３７】ゲート電極４０形成後は通常のＬＳＩ製造
プロセスと同様である。図５（ｇ）に示すように、層間
絶縁膜４１をＣＶＤ法により堆積し、ソース／ドレイン
領域３７及びゲート電極４０上にコンタクトホールを開
孔し、上層金属配線４２を接続形成する。必要であれば
ＳＯＩのボディーコンタクトもここで形成することがで
きる（図示せず）。

【００３８】以上のように、本実施形態によれば、ダミ
ーゲートの形成及び除去が不要になるため、従来のダマ
シンゲートプロセスよりも工程数を大幅に削減できる。
しかも、以下のようなダマシンゲートプロセスのメリッ
トはそのまま維持される。すなわち、（１）ゲートをＲ
ＩＥでなくＣＭＰで加工するため、ゲート絶縁膜にプラ
ズマダメージが導入されない。（２）ゲート加工後、表
面が完全平坦化されるため、以降の製造工程が容易にな
る。（３）高温熱処理が必要なソース及びドレインの形
成を、ゲートよりも先に行うので、ゲートにメタル材料
を、ゲート絶縁膜に高誘電体材料を使いやすくなる。
（４）ソース及びドレインとゲートの位置はセルフアラ
インである。

【００３９】なお、上述した製造方法で形成することに
より、図６に示すように、チャネル領域下部の埋め込み
酸化膜１２下部のＳｉ支持基板１２には、高濃度の不純
物６１が高濃度にドーピングされるため、ゲート絶縁膜
形成工程やその他の熱工程によって、この部分のＳｉ支
持基板１１が酸化されやすくなる。なお、酸化剤は、素
子分離領域の埋め込み材であるＴＥＯＳを通過してＳｉ
支持基板表面に到達する。酸化により、チャネル領域の
埋め込み絶縁層（埋め込み酸化膜１２のチャネル領域下
部相当部分）が他の領域より厚くなる。

【００４０】このように、チャネル下部の埋め込み酸化
膜１２の膜厚が厚く、ＳＯＩ層１３の膜厚が薄いと、ト
ランジスタのショートチャネル効果が抑制され、高性能
なトランジスタを実現することができる。従って、チャ
ネル領域の埋め込み絶縁層下部に高濃度の不純物を導入
して埋め込み絶縁層の膜厚が増加した本構造は、デバイ
スの高性能化に有効である。

【００４１】さらにまた、本実施形態では、ＳＯＩ基板
１０を用いているため、チャネル下部には埋め込み酸化
膜１２が存在する。そのため、ソース及びドレイン用の
イオン注入時にチャネルの深い部分（埋め込み酸化膜
中）に注入されたイオンがソースとドレイン間を電気的
にショートさせる不良が生じない。

【００４２】また、ＳＯＩ膜厚を調整してFully-deplet
edモードでトランジスタを動作させれば、ミッドギャッ
プワークファンクションのメタル材料を用いていても低
いしきい値電圧（０．１５Ｖ程度）のメタルゲートＭＩ
ＳＦＥＴを容易に実現できる。

【００４３】［第３の実施形態］次に、本実施形態で
は、本発明を用いてＬＤＤ構造（またはextension/deep
junction構造）を実現する第１の方法について説明す
る。

【００４４】図７から図１１は、本発明の第３の実施形
態に係わるＮチャネルＭＩＳＦＥＴの製造工程を示す工
程断面図である。なお、この工程断面図は、ゲート長方
向の断面を示している。

【００４５】先ず、図７（ａ）に示すように、図２
（ａ）を用いて説明したように、例えばＳＯＩ層厚が１
００ｎｍであるＳＯＩ基板１０に図示されないＳＴＩに
よる素子分離層を形成した後、ＳＯＩ層１３の表面に膜
厚５ｎｍ程度の熱酸化膜３１とシリコン窒化膜３２を形
成し、その上に１５０ｎｍ程度のＴＥＯＳ膜３３をＬＰ
ＣＶＤ法により堆積形成する。このＴＥＯＳ膜３３は、
後でイオン注入マスクやＣＭＰストッパーとして使用さ
れる。ＥＢ直描やリソグラフィによりレジスト膜をパタ
ーンニングし、ゲート形成予定領域のＴＥＯＳ膜３３を
エッチングし、ゲート溝５１を形成する。

【００４６】次いで、ソース／ドレイン領域形成のため
のイオン注入を行う。まず、図７（ｂ）に示すように、
Ｎ^- 拡散層を形成するため、Ａｓを例えば加速電圧３０
０ｋｅＶ，ドーズ量１×ｌ０¹⁴ｃｍ^-2で注入し、低濃度
Ａｓ領域３５，３６を形成する。表面の凹凸を利用し
て、ソース及びドレイン領域のＳＯＩ層１３の表面には
イオンを注入するが、ゲート溝５１から露出するＳＯＩ
層１３のチャネル領域ではＡｓイオンがＳＯＩ層１３を
通り抜けて埋め込み酸化膜１２に達するように注入条件
を調節する。この工程で、チャネル領域のＳｉ表面には
ソース及びドレインと同じ導電型のイオンは非常に低濃
度しか注入されない。

【００４７】次いで、図８（ｃ）に示すように、ＨＦ液
によりＴＥＯＳ膜３３をエッチングすることにより、ゲ
ート溝５１の幅を片側６０ｎｍ程度左右に広げる。

【００４８】次いで、図８（ｄ）に示すように、Ｎ⁺ 拡
散層を形成するため、Ａｓを例えば加速電圧３００ｋｅ
Ｖ、１×１０¹⁵ｃｍ^-2で注入し高濃度Ａｓ注入領域５
２，５３を形成する。表面がＴＥＯＳ膜３３で覆われた
ソース及びドレイン領域のＳＯＩ層１３の表面には高濃
度のイオンが注入されて高濃度Ａｓ注入領域５２が形成
され、上部にＴＥＯＳ膜３３が形成されていないＳＯＩ
層１３のチャネル領域では、イオンがＳｉ（ＳＯＩ）を
通り抜けて、埋め込み酸化膜１２に高濃度Ａｓ注入領域
５３が形成されるように注入条件を調節する。この工程
で、チャネル領域のＳｉ表面にはソース及びドレインと
同じ導電型のイオンは非常に低濃度しか注入されない。
また、必要であれば、ここでしきい値電圧調整用のイオ
ン注入も行う。

【００４９】次いで、図９（ｅ）に示すように、注入さ
れたイオンの活性化のため、アニール（１０００℃、Ｒ
ＴＡ，１０秒程度）を行い、Ｎ⁺ 拡散層５４，Ｎ^- 拡散
層５５，及びＡｓ導入領域５６を形成する。

【００５０】次いで、図９（ｆ）に示すように、チャネ
ル領域のシリコン窒化膜３２と熱酸化膜３１を、ホット
リン酸、ＨＦ液等により除去する。

【００５１】次いで、図１０（ｇ）に示すように、ゲー
ト絶縁膜３８、バリアメタル３９、ゲート電極材料４０
を堆積する。ここでは、ゲート絶縁膜３８の材料として
主にＴａ₂Ｏ₅、ゲート電極材料４０としてＡｌを用いた
場合を示す。ゲート絶縁膜３８として、例えばＴａ₂Ｏ₅
の膜厚を約４ｎｍとし、その下には、１ｎｍ以下のシリ
コン窒化膜（ＮＯ窒化により￥形成されたオキシナイト
ライド膜）を形成すると良い。ゲート絶縁膜の酸化膜換
算膜厚は２ｎｍ以下となる。また、例えば膜厚３００ｎ
ｍ程度のＡｌからなるゲート電極４０の下には、バリア
メタル３９として例えば膜厚５ｎｍ程度のＴｉＮを形成
することが望ましい。

【００５２】次いで、図１０（ｈ）に示すように、ゲー
ト電極（Ａｌ）４０／バリアメタル（ＴｉＮ）３９／ゲ
ート絶縁膜（Ｔａ₂Ｏ₅，ＳｉＮ）３８をＣＭＰで研磨
し、ダマシン法によりゲート溝の中に埋め込み形成す
る。

【００５３】ゲート電極４０の形成後は通常のＬＳＩ製
造プロセスと同様である。図１１（ｉ）に示すように、
層間絶縁膜４１をＣＶＤ法で堆積し、ソース／ドレイン
領域及びゲート電極上にコンタクトホールを開孔し、上
層金属配線４２を接続形成する。必要であればＳＯＩの
ボディーコンタクトもここで形成することができる（図
示せず）。

【００５４】以上のように、本実施形態によれば、第２
の実施形態と同様の効果が得られるとともに、ＬＤＤ構
造（またはextension／deep junction構造）を容易に実
現することができる。

【００５５】［実施形態４］次に、本実施形態では、本
発明を用いてＬＤＤ構造（またはextension/deep junct
ion構造）を実現する第２の方法について説明する。

【００５６】図１２から図１４は、本発明の第４の実施
形態に係わるＮチャネルＭＩＳＦＥＴの製造工程を示す
工程断面図である。なお、この工程断面図は、ゲート長
方向の断面を示している。

【００５７】先ず、図１２（ａ）に示すように、図２
（ａ）を用いて説明したいように、例えばＳＯＩ層厚が
１００ｎｍであるＳＯＩ基板１０に図示されないＳＴＩ
による素子分離層を形成した後、ＳＯＩ層１３の表面に
膜厚５ｎｍ程度の熱酸化膜３１とシリコン窒化膜３２を
形成し、その上に１５０ｎｍ程度のＴＥＯＳ膜３３をＬ
ＰＣＶＤ法により堆積形成する。このＴＥＯＳ膜３３
は、後でイオン注入マスクやＣＭＰストッパーとして使
用される。

【００５８】ＥＢ直描やリソグラフィによりレジスト膜
をパターンニングし、ゲート形成予定領域のＴＥＯＳ膜
３３をエッチングし、ゲート溝１２１を形成する。ゲー
ト溝１２１の幅は第３の実施形態に示したゲート溝（３
４）よりも若干広め（片側６０ｎｍ程度）にしておく。

【００５９】次いで、ソース／ドレイン領域形成のため
のイオン注入を行う。まず、図１２（ｂ）に示すよう
に、Ｎ⁺ 拡散層を形成するため、Ａｓを例えば３００ｋ
ｅＶ、１×１０¹⁵ｃｍ^-2で注入し、高濃度Ａｓ注入領域
１２２，１２３を形成する。表面の凹凸を利用して、ソ
ース及びドレイン領域のＳＯＩ層１３の表面にはイオン
が注入され高濃度Ａｓ注入領域１２２が形成されるが、
ゲート溝１２１から露出するＳＯＩ層１３のチャネル領
域ではＡｓイオンがＳＯＩ層１３を通り抜けて埋め込み
酸化膜１２に高濃度Ａｓ注入領域１２３が形成されるよ
うに注入条件を調節する。この工程で、チャネル領域の
Ｓｉ表面にはソース及びドレインと同じ導電型のイオン
は非常に低濃度しか注入されない。

【００６０】次いで、例えば膜厚６０ｎｍ程度のＴＥＯ
Ｓ膜１２４をＬＰＣＶＤにより堆積し（図１３
（ｃ））、全面をＲＩＥエッチバックすることにより、
ＴＥＯＳ膜３３の側壁に残留させると共に、ゲート溝１
２１の幅を狭める。

【００６１】次いで、図１４（ｅ）に示すように、Ｎ^-
拡散層を形成するため、Ａｓを例えば加速電圧３００ｋ
ｅＶ，ドーズ量１×１０¹⁴ｃｍ^-2で注入し、低濃度Ａｓ
注入領域１２６，１２７を形成する。表面の凹凸を利用
して、ソース及びドレイン領域のＳＯＩ層１３の表面に
はイオンが注入され低濃度Ａｓ注入領域１２６が形成さ
れるが、ゲート溝１２１から露出するＳＯＩ層１３のチ
ャネル領域ではＡｓイオンがＳＯＩ層１３を通り抜けて
埋め込み酸化膜１２に低濃度Ａｓ注入領域１２７が形成
されるように注入条件を調節する。また、必要であれ
ば、ここでしきい値電圧調整用のイオン注入も行う。そ
の後、図１４（ｆ）に示すように、注入イオンの活性化
のため、アニール（１０００℃、ＲＴＡ，１０秒程度）
を行い、Ｎ ⁺ 拡散層１２８，Ｎ^- 拡散層１２９，Ａｓ導
入領域１３０を形成する。

【００６２】次いで、図１５（ｇ）に示すように、チャ
ネル領域のシリコン窒化膜３２と熱酸化膜３１を、ホッ
トリン酸、ＨＦ液等により除去し、ゲート絶縁膜３８、
バリアメタル３９、ゲート電極材料４０を堆積する。こ
こでは、ゲート絶縁膜材料３８としてＴａ₂Ｏ₅、ゲート
電極材料としてＡｌを用いた場合を示す。ゲート絶縁膜
３８としては、例えばＴａ₂Ｏ₅の膜厚を約４ｎｍとし、
その下には、１ｎｍ以下のシリコン窒化膜（ＮＯ窒化に
より形成されたオキシナイトライド膜）を形成すると良
い。ゲート絶縁膜の酸化膜換算膜厚は２ｎｍ以下とな
る。また、例えば膜厚３００ｎｍ程度のＡｌからなるゲ
ート電極４０の下には、バリアメタル３９として例えば
膜原５ｎｍ程度のＴｉＮを形成することが望ましい 次いで、図１５（ｈ）に示すように、ゲート電極４０／
バリアメタル３９／ゲート絶縁膜３８をＣＭＰで研磨
し、ダマシン法によりゲート溝１２１の中にのみゲート
電極４０／バリアメタル３９／ゲート絶縁膜３８を埋め
込み形成する。

【００６３】ゲート電極４０の形成後は通常のＬＳＩ製
造プロセスと同様である。図１６（ｉ）に示すように、
層間絶縁膜４１をＣＶＤで堆積し、この層間絶縁膜４１
にソース／ドレイン領域及びゲート電極上にコンタクト
ホールを開孔し、上層金属配線４２を接続形成する。必
要であればＳＯＩのボディーコンタクトもここで形成す
ることができる（図示せず）。

【００６４】以上のように、本実施形態によれば、第２
の実施形態と同様の効果が得られるとともに、ＬＤＤ構
造（またはextension /deep junction構造）を容易に実
現することができる。

【００６５】［第５の実施形態］本実施形態では、ソー
ス及びドレイン領域にメタル材料を貼り付けトランジス
タをより高性能化する方法を示す。

【００６６】図１７から図１９は、本発明の第５の実施
形態に係わるＮチャネルＭＩＳＦＥＴの製造工程を示す
工程断面図である。なお、この工程断面図は、ゲート長
方向の断面を示している。

【００６７】先ず、図１７（ａ）に示すように、ＳＯＩ
基板１０の例えば厚さが１００ｎｍであるＳＯＩ層１３
の表面に膜厚５ｎｍ程度の熱酸化膜３１と膜厚１５０ｎ
ｍ程度のシリコン窒化膜１７１を形成する。素子分離領
域のシリコン窒化膜１７１、熱酸化膜３１とＳＯＩ層１
３をエッチング除去し、ＴＥＯＳ膜を埋め込むことで素
子分離層１７２を形成する。素子領域のシリコン窒化膜
１７１は除去せずに残しておく。

【００６８】次いで、図１７（ｂ）に示すように、ＥＢ
直描やリソグラフィによりレジストをパターンニング
し、ゲート形成予定領域のシリコン窒化膜１７１及びＴ
ＥＯＳ膜をエッチングし、ゲート溝を形成する。レジス
トを除去した後、膜厚６０ｎｍ程度のＴＥＯＳ膜の堆
積、エッチバックを行い、側壁に厚さ６０ｎｍのＴＥＯ
Ｓ側壁１７４を有するゲート溝１７３を形成する。

【００６９】次に、ソース／ドレイン領域形成のための
イオン注入を行う。先ず、図１７（ｂ）に示すように、
Ｎ⁺ 拡散層を形成するため、Ａｓを例えば３００ｋｅ
Ｖ，１×１０¹⁵ｃｍ^-2で注入し、高濃度Ａｓ注入領域１
７５，１７６を形成する。表面の凹凸を利用して、ソー
ス及びドレイン領域のＳＯＩ層１３の表面にはイオンが
注入され高濃度Ａｓ注入領域１７５が形成されるが、ゲ
ート溝１２１から露出するＳＯＩ層１３のチャネル領域
ではＡｓイオンがＳＯＩ層１３を通り抜けて埋め込み酸
化膜１２に高濃度Ａｓ注入領域１７６が形成されるよう
に注入条件を調節する。この工程で、チャネル領域のＳ
ｉ表面にはソース及びドレインと同じ導電型のイオンは
非常に低濃度しか注入されない。また、必要であれば、
ここでしきい値電圧調整用のイオン注入も行う。

【００７０】その後、図１８（ｃ）に示すように、注入
イオンの活性化のため、アニール（１０００℃、ＲＴＡ
１０秒程度）を行って、Ｎ⁺ 拡散層１７７，Ａｓ導入領
域１７８を形成する。この後、チャネル領域の熱酸化膜
３１（ＴＥＯＳ側壁形成時に消失している可能性もあ
る）をＨＦ液等により除去した後、ゲート絶縁膜３８、
バリアメタル３９、ゲート電極材料４０を堆積する。こ
こでは、ゲート絶縁膜材料３８としてＴａ₂Ｏ₅、ゲート
電極材料としてＡｌを用いた場合を示す。ゲート絶縁膜
３８としては、例えばＴａ₂Ｏ₅の膜厚を約４ｎｍとし、
その下には、１ｎｍ以下のシリコン窒化膜（ＮＯ窒化オ
キシナイトライド膜）を形成すると良い。ゲート絶縁膜
の酸化膜換算膜厚は２ｎｍ以下となる。また、例えば膜
厚３００ｎｍ程度のＡｌからなるゲート電極４０の下に
は、バリアメタル３９として例えば膜原５ｎｍ程度のＴ
ｉＮを形成することが望ましい。そして、ゲート電極４
０／バリアメタル３９／ゲート絶縁膜３８をＣＭＰで研
磨し、ゲート溝の中にのみ、ゲート電極４０／バリアメ
タル３９／ゲート絶縁膜３８を埋め残す（ダマシン
法）。

【００７１】次いで、図１８（ｄ）に示すように、ソー
ス及びドレイン領域のシリコン窒化膜１７１をＣＤＥ等
で除去し、短時間のＨＦ処理等でソース及びドレイン領
域のＳＯＩ層１３表面が露出する溝１７９を形成する。

【００７２】次いで、図１９（ｅ）に示すように、この
ようにしてできた溝１７９中に、ＴｉＮ／Ｔｉ１８０を
スパッタして堆積した後、Ａｌ層１８１を堆積してＣＭ
Ｐで平坦化する。このソース及びドレイン領域のＴｉＮ
／Ｔｉ１８０とＳＯＩ層との接触抵抗を下げるため、４
００℃程度のアニールを行う。

【００７３】ソース及びドレイン領域にＡｌ層１８１を
貼り付けた後は、通常のＬＳＩ製造プロセスと同様であ
る。層間絶縁膜１８２をＣＶＤで堆積し、ソース／ドレ
イン領域及びゲート電極に接続するコンタクトホールを
開孔し、上層金属配線１８３を形成する。必要であれば
ＳＯＩのボディーコンタクトもここで形成することがで
きる（図示せず）。

【００７４】以上のように、本実施形態によれば、第２
の実施形態と同様の効果が得られるとともに、ソース及
びドレイン領域にメタル材料をセルフアラインで貼り付
けることができ、トランジスタをより高性能化できる。

【００７５】［第６の実施形態］本実施形態では、ソー
ス及びドレイン領域形成を、イオン注入されたＴＥＯＳ
膜からの固相拡散にて行う方法を示す。

【００７６】図２０から図２１は、本発明の第６の実施
形態に係わるＮチャネルＭＩＳＦＥＴの製造工程を示す
工程断面図である。なお、この工程断面図は、ゲート長
方向の断面を示している。

【００７７】先ず、図２０（ａ）に示すように、図２
（ａ）を用いて説明したように、例えばＳＯＩ層厚が１
００ｎｍであるＳＯＩ基板１０に図示されないＳＴＩに
よる素子分離層を形成した後、ＳＯＩ層１３の表面に膜
厚５ｎｍ程度の熱酸化膜３１とシリコン窒化膜３２を形
成し、その上に１５０ｎｍ程度のＴＥＯＳ膜３３をＬＰ
ＣＶＤ法により堆積形成する。このＴＥＯＳ膜３３は、
後でイオン注入マスクやＣＭＰストッパーとして使用さ
れる。ＥＢ直描やリソグラフィによりレジスト膜をパタ
ーンニングし、ゲート形成予定領域のＴＥＯＳ膜３３を
エッチングし、ゲート溝２０１を形成する。

【００７８】次に、ソース／ドレイン領域形成のための
イオン注入を行う。Ｎ⁺ 拡散層を形成するため、図２０
（ｂ）に示すように、Ａｓを例えば２００ｋｅＶ，１×
１０ ¹⁵ｃｍ^-2で（または、Ｐ（リン）を９０ｋｅＶ，１
×１０¹⁵ｃｍ^-2で）注入し、高濃度Ａｓ注入領域２０
２，２０３を形成する。表面の凹凸を利用して、ソース
及びドレイン領域ではＴＥＯＳ膜３３の底部に高濃度Ａ
ｓ注入領域２０２が形成されるが、チャネル領域ではイ
オンがＳＯＩ層１３を通り抜けて埋め込み酸化膜１２に
高濃度Ａｓ注入領域２０２が形成されるように注入条件
を調節する。

【００７９】その後、図２１（ｃ）に示すように、ＴＥ
ＯＳ膜３３高濃度Ａｓ注入領域２０２からの固相拡散に
より、ソース及びドレイン領域の拡散層２０４を形成す
る。また、必要であれば、ここでしきい値電圧調整用の
イオン注入も行う。

【００８０】次いで、図２１（ｄ）に示すように、チャ
ネル領域のシリコン窒化膜３２と熱酸化膜３１を、ホッ
トリン酸、ＨＦ液等により除去した後、ゲート絶縁膜３
８，バリアメタル３９及びゲート電極材料４０を堆積す
る。ここでは、ゲート絶縁膜材料３８としてＴａ₂Ｏ₅、
ゲート電極材料４０としてＡｌを用いた場合を示した。
Ａｌからなるゲート電極４０の下には、バリアメタル３
９としてＴｉＮを形成することが望ましい。この後、ゲ
ート電極４０／バリアメタル３９／ゲート絶縁膜３８を
ＣＭＰで研磨し、ダマシン法によりゲート溝の中に埋め
込み形成する。ゲート電極４０の形成後は通常のＬＳＩ
製造プロセスと同様であるので説明を省略する。

【００８１】以上のように、本実施形態によれば、第２
の実施形態と同様の効果が得られるとともに、ソース及
びドレイン領域のＳＯＩ層にイオン注入ダメージが加え
られないため、接合リーク特性等が改善する。

【００８２】［第７の実施形態］本実施形態では、半導
体基板としてＳＯＩ基板ではなく、バルクのＳｉ基板を
用いた例を説明する。

【００８３】図２２から図２３は、本発明の第３の実施
形態に係わるＮチャネルＭＩＳＦＥＴの製造工程を示す
工程断面図である。なお、この工程断面図は、ゲート長
方向の断面を示している。

【００８４】先ず、シリコン基板２２１に、ＳＴＩによ
る素子分離及びウェル形成後（図示せず）、シリコン基
板表面に５ｎｍ程度の熱酸化膜３１とシリコン窒化膜３
２を形成し、その上に１５０ｎｍ程度のＴＥＯＳ膜３３
をＬＰＣＶＤ法により堆積形成する。このＴＥＯＳ膜３
３は、後でイオン注入マスクやＣＭＰストッパーとして
使用される。ＥＢ直描やリソグラフィーによりレジスト
をパターンニングし、ゲート形成予定領域のＴＥＯＳを
エッチングし、ゲート溝２２２を形成する。レジストを
除去した後の状態を図２２（ａ）に示した。

【００８５】次に、ソース／ドレイン領域形成のための
イオン注入を行う。先ず、図２２（ｂ）に示すように、
Ｎ⁺ 拡散層を形成するため、Ａｓを例えば３００ｋｅ
Ｖ，１×１０¹⁵ｃｍ^-2で注入し、高濃度Ａｓ注入領域２
２３，２２４を形成する。

【００８６】表面の凹凸を利用して、ソース及びドレイ
ン領域のＳｉ基板２２１の表面には高濃度Ａｓ注入領域
２２３が形成されるが、ゲート溝２２２から露出するＳ
ｉ基板２２１のチャネル領域ではＴＥＯＳ膜厚と同程度
の深さにＡｓ注入領域２２４が形成されるように注入条
件を調節する。つまり、チャネル領域のＳｉ表面にはソ
ース及びドレイン領域と同じ導電型のイオンは非常に低
濃度しか注入されない。また、必要であれば、ここでし
きい値電圧調整用のイオン注入も行う。その後、図２３
（ｃ）に示すように、注入イオンの活性化のため、アニ
ール（１０００℃、ＲＴＡ，１０秒程度）を行い、ソー
ス及びドレイン領域２２５及びＡｓ導入領域２２６を形
成する。

【００８７】このとき、チャネル領域のＡｓ拡散層とソ
ース及びドレイン領域のＡｓ拡散層が電気的に導通しな
いように、ウェル濃度やイオン注入条件、アニール条件
を設定する必要がある。

【００８８】次いで、図２３（ｄ）に示すように、チャ
ネル領域のシリコン窒化膜３２と熱酸化膜３１を、ホッ
トリン酸、ＨＦ液等により除去し、ゲート絶縁膜３８，
バリアメタル３９及びゲート電極材料４０を堆積する。
ここでは、ゲート絶縁膜材料３８としてＴａ₂Ｏ₅、ゲー
ト電極材料としてＡｌを用いた場合を示す。ゲート絶縁
膜３８としては、例えばＴａ₂Ｏ₅の膜厚を約４ｎｍと
し、その下には、１ｎｍ以下のシリコン窒化膜（ＮＯ窒
化オキシナイトライド膜）を形成すると良い。ゲート絶
縁膜の酸化膜換算膜厚は２ｎｍ以下となる。また、例え
ば膜厚３００ｎｍ程度のＡｌからなるゲート電極４０の
下には、バリアメタル３９として例えば膜厚５ｎｍ程度
のＴｉＮを形成することが望ましいそして、ゲート電極
４０／バリアメタル３９／ゲート絶縁膜３８をＣＭＰで
研磨し、ゲート溝の中にのみ、ゲート電極４０／バリア
メタル３９／ゲート絶縁膜３８を埋め残す（ダマシン
法）。

【００８９】ゲート電極４０の形成後は通常のＬＳＩ製
造プロセスと（他の実施形態と）同様であるので、詳細
な説明を省略する。

【００９０】以上のように、本実施形態によれば、ダミ
ーゲートの形成及び除去が不要になるため、従来のダマ
シンゲートプロセスよりも工程数を大幅に削減できる。
しかも、以下のようなダマシンゲートプロセスのメリッ
トはそのまま維持される。すなわち、（１）ゲートをＲ
ＩＥでなくＣＭＰで加工するため、ゲート絶縁膜にプラ
ズマダメージが導入されない。（２）ゲート加工後、表
面が完全平坦化されるため、以降の製造工程が容易にな
る。（３）高温熱処理が必要なソース及びドレイン領域
の形成を、ゲートよりも先に行うので、ゲートにメタル
材料を、ゲート絶縁膜に高誘電体材料を使いやすくな
る。（４）ソース及びドレイン領域とゲートの位置はセ
ルフアラインである。

【００９１】さらに、ＳＯＩ基板より安価な通常のシリ
コン基板で、本発明を実施できる。

【００９２】［第８の実施形態］以下の実施形態では、
第２〜７の実施形態に説明した手法と異なる製造方法に
ついて説明する。

【００９３】図２４は、本発明の第８の実施形態に係わ
る半導体装置の製造工程を示す工程断面図である。

【００９４】シリコンからなる半導体基板に既知の方法
で、浅溝型素子分離（ＳＴＩ）により素子領域を形成す
る。例えば、シリコン基板上にバッファ酸化膜を介して
マスクとなるシリコン窒化膜を堆積させ、転写用のレジ
ストをパターニングしたのち、ＲＩＥすなわち、リアク
ティブ・イオン・エッチングによりシリコン窒化膜に素
子領域のパターンを形成する。次に、シリコン窒化膜を
マスクとして、素子分離領域のシリコン基板をエッチン
グする。レジストを除去した後、素子分離領域にシリコ
ン酸化膜などの絶縁膜を堆積させ、ＣＭＰ（Chemical M
echanical Polishing）等でマスクであるシリコン窒化
膜上面まで平坦化する。その後、シリコン窒化膜とバッ
ファ酸化膜を除去することで素子領域と素子分離領域と
が形成される。

【００９５】Ｗｅｌｌのイオン注入を行うことでＮＭＩ
Ｓ形成領域とＰＭＩＳ形成領域とを作り分ける。必要に
応じて、トランジスタ形成領域全面に不純物を注入する
ことでトランジスタのチャネル部分の不純物濃度の調整
を行う。なお、チャネルへのイオン注入は通常ゲート電
極の形成前に行われるが、本発明ではゲート溝を形成し
た後に不純物イオンを注入することが出来るため、必ず
しもこの段階で行う必要はない。

【００９６】先ず、図２４（ａ）に示すように、シリコ
ン基板２４１全面に層間絶縁膜２４２を１５０ｎｍ程度
堆積させる。次いで、図２４（ｂ）に示すように、図示
されないレジストを用いてＮＭＩＳ及びＰＭＩＳのソー
ス／ドレイン不純物を層間絶縁膜２４２中にイオン注入
し、不純物イオンが導入された層間絶縁膜２４３を形成
する。なお、不純物を注入する際、不純物が層間絶縁膜
２４２を突き抜けて、半導体基板に注入することがない
ように、加速電圧及びドーズ量を調整する。なお、ＮＭ
ＩＳ領域の場合は例えばイオン種としてＡｓあるいはＰ
を、ＰＭＩＳ領域の場合はイオン種としてＢＦ₂ または
Ｂを用いる。Ｂを打ち込む場合には、例えば加速電圧５
ｋ〜７ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条件で行
う。また、Ｐを打ち込む場合には、１５ｋ〜２０ｋｅ
Ｖ、ドーズ量５×１０¹⁵ｃｍ^-2の条件で行う 図示しないゲート電極の反転パターンを用いて層間膜上
にゲート加工用のレジスト膜を形成する。次に、図２４
（ｃ）に示すように、例えばＲＩＥといった異方性エッ
チングにより、層間絶縁膜２４３をエッチングし、ゲー
ト電極を埋め込むためのゲート溝２４４を形成する。

【００９７】次いで、図２４（ｄ）に示すように、電気
炉を用いて例えば１０００℃２０秒でのＲＴＡ（Rapid
Thermal Anneal）、またはエキシマレーザーによるパル
スアニールを用いて、イオン注入法により不純物を注入
した層間絶縁膜を１０００℃程度に加熱することで、熱
による固相拡散により層間絶縁膜２４３から不純物イオ
ンをシリコン基板２４１中に拡散させ、ソース／ドレイ
ン領域２４５を形成する。このとき、将来ゲートが形成
される部分の層間絶縁膜２４３はすでに除去されている
ので、ゲート電極に対して自己整合的にソース／ドレイ
ン領域２４５が形成される。また、必要であれば、通常
のダマシンゲートトランジスタ形成プロセスと同様にゲ
ート絶縁膜形成前にチャネルイオン注入を行うことでト
ランジスタのしきい値を制御することが出来る。

【００９８】次いで、図２４（ｅ）に示すように、ゲー
ト溝２４４から露出するシリコン基板２４１を酸化させ
ることで、ゲート絶縁膜としてゲート酸化膜２４６を形
成する。その後、図２４（ｆ）に示すように、ゲート電
極としてＴｉＮ／Ｗの積層膜を形成し、ＣＭＰを用いて
Ｗ／ＴｉＮを研磨することで平坦化し、ゲート溝２４４
にゲート電極２４７を埋め込み形成する。

【００９９】この後は通常のトランジスタ製造工程に従
う。すなわち、層間絶縁膜をウエハ全面に堆積させた
後、ゲート電極、ソース電極、ドレイン電極、及びシリ
コン基板などの各領域にコンタクトホールを形成し、必
要に応じて接触抵抗を低下させるためにシリサイドを形
成した後、Ａｌ等の金属で配線を形成する。

【０１００】本発明は上記実施形態に限定されるもので
はなく、本発明の要旨を逸脱しない範囲で数々に変形し
て実施することができる。

【０１０１】注入するイオン種はＰ，Ａｓ，Ｂ，ＢＦ２
に限らずＩｎやＳｂ等シリコンに対してアクセプターま
たはドナーを形成する不純物であればよい。

【０１０２】また、ＮＭＩＳ，ＰＭＩＳ両方のトランジ
スタが同一基板上に形成されたＣＭＩＳではなくＮＭＩ
Ｓ，ＰＭＩＳどちらかでよい場合はＳｉ基板全面に堆積
する層間絶縁膜にイオン注入によって不純物を導入する
のではなく、あらかじめ不純物が含まれる例えばＰＳＧ
（この場合Ｐを含んだ層間絶縁膜；ボロンドープトシリ
ケートガラス）等の絶縁膜を使用することもできる。こ
の場合はイオン注入工程が省略できるため、さらに工程
の簡略化につながる。

【０１０３】また、ゲート絶縁膜はシリコン基板の酸化
による熱酸化膜だけでなく、Ｔａ₂Ｏ₅などの高誘電体膜
やＴｉＯ₂ 膜を使用することが出来る。

【０１０４】また、ゲート電極はＷに限らず、Ｔｉ，Ｔ
ｉＮ，Ｔａ，Ｎｉ，ＡｌやＣｕ等の金属やそれらのシリ
サイド、或いは不純物を含み導電性を持った多結晶シリ
コンなどを用いることが出来る。

【０１０５】［第９の実施形態］層間絶縁膜にＳＴＩの
埋め込み絶縁膜と同種の絶縁膜を使用する場合、ＳＴＩ
の埋め込み絶縁膜とのエッチングの制御が難しい場合が
ある。本実施形態では、素子分離層と層間絶縁膜とのエ
ッチングの制御性を向上させる例について説明する。

【０１０６】図２５は、本発明の第９の実施形態に係わ
る半導体装置の製造工程を示す工程断面図である。

【０１０７】シリコンからなる半導体墓板に既知の方法
で、浅溝型素子分離（ＳＴＩ）により素子領域を形成す
る。例えば、シリコン基板上にバッファ酸化膜を介して
マスクとなるシリコン窒化膜を堆積させ、転写用のレジ
ストをパターニングしたのち、ＲＩＥすなわち、リアク
ティブ・イオン・エッチングによりシリコン窒化膜に素
子領域のパターンを形成する。次に、シリコン窒化膜を
マスクとして、素子分離領域のシリコン基板をエッチン
グする。レジストを除去した後、素子分離領域にシリコ
ン酸化膜などの絶縁膜を堆積させ、ＣＭＰ（Chemical M
echanical Polishing）等でマスクであるシリコン窒化
膜上面まで平坦化する。その後、シリコン窒化膜とバッ
ファ酸化膜を除去することで素子領域と素子分離領域と
が形成される。

【０１０８】Ｗｅｌｌのイオン注入を行うことでＮＭＩ
Ｓ形成領域とＰＭＩＳ形成領域とを作り分ける。必要に
応じて、トランジスタ形成領域全面に不純物を注入する
ことでトランジスタのチャネル部分の不純物濃度の調整
を行う。なお、チャネルへのイオン注入は通常ゲート電
極の形成前に行われるが、本発明ではゲート溝を形成し
た後に不純物イオンを注入することが出来るため、必ず
しもこの段階で行う必要はない。

【０１０９】次いで、図２５（ａ）に示すように、Ｓｉ
基板全面に、素子分離層と材料が異なる例えばシリコン
窒化膜からなる第１の層間絶縁膜２５１、ＴＥＯＳ（シ
リコン酸化膜）からなる第２の層間絶縁膜２５２を順次
形成する。

【０１１０】次いで、図２５（ｂ）に示すように、図示
されないレジストを用いてＮＭＩＳ及びＰＭＩＳのソー
ス／ドレイン不純物を第２の層間絶縁膜２５２中にイオ
ン注入し、不純物イオンが導入された第２の層間絶縁膜
２５３を形成する。なお、不純物を注入する際、不純物
が第１の層間絶縁膜２５１を突き抜けて、シリコン基板
２４１に注入することがないように、加速電圧及びドー
ズ量を調整する。なお、ＮＭＩＳ領域の場合は例えばイ
オン種としてＡｓあるいはＰを、ＰＭＩＳ領域の場合は
イオン種としてＢＦ₂ またはＢを用いる。Ｂを打ち込む
場合には、例えば加速電圧５ｋ〜７ｋｅＶ、ドーズ量５
×１０¹⁵ｃｍ^-2の条件で行う。

【０１１１】次いで、図２５（ｃ）に示すように、図示
しないゲート電極の反転パターンを用いて層間膜上にゲ
ート加工用のレジスト膜を形成し、例えばＲＩＥといっ
た異方性エッチングにより、層間絶縁膜２４３をエッチ
ングし、ゲート電極を埋め込むためのゲート溝２５４を
形成する。このエッチは、第１の層間絶縁膜２５１でエ
ッチングが止まるような条件で行う。

【０１１２】次いで、図２５（ｄ）に示すように、選択
的に第１の層間絶縁膜２５１をエッチングしてシリコン
基板２４１の表面が露出するゲート溝２５４を形成す
る。

【０１１３】この後の、ゲート絶縁膜，ゲート電極形成
工程は、第８の実施形態と同様なので図示及びその説明
を省略する。

【０１１４】本実施形態の場合、層間膜に作成するゲー
ト溝のエッチングを第１の層間絶縁膜で止めた後、第１
の層間絶縁膜をエッチングすることで制御性の向上が図
られる。また、あらかじめＳＴＩ上にエッチングストッ
パーとなる膜を形成しても上記要求を満たすことが出来
る。

【０１１５】［第１０の実施形態］本実施形態では、チ
ャネルプロファイルをＬＤＤ構造にする場合である。

【０１１６】図２６は、本発明の第１０の実施形態に係
わる半導体装置の製造工程を示す工程断面図である。

【０１１７】先ず、図１に示すように、シリコン基板に
既知の方法で、浅溝型素子分離（ＳＴＩ）により素子分
離層を形成した後、ボロンを不純物として含んだＢＳＧ
などの不純物を含んだ絶縁膜２６１を全面に堆積させ
る。

【０１１８】次いで、図２６（ｂ）に示すように、ゲー
ト電極を形成する部分の絶縁膜２６１をＲＩＥ等の異方
性エッチングを使って選択的に除去し、ゲート溝２６２
を形成する。ゲート溝２６２の幅は、ゲート電極の設計
寸法より広くなるようにする。

【０１１９】次いで、図２６（ｃ）に示すように、炉ま
たはレーザーアニール等を使用して層間絶縁膜に含まれ
た不純物を固相拡散でシリコン基板２４１中に拡散させ
て、ｎ⁺ 拡散層２６４を形成する。

【０１２０】次に、絶縁膜２６１より不純物含有濃度が
低い絶縁膜を全面に堆積させた後、エッチングを行うこ
とにより、先に形成したゲート溝２６２の内側に側壁絶
縁膜２６３を形成する。なお、ゲート溝２６２の幅が、
ゲート電極のゲート長と同じになるように、側壁絶縁膜
２６３を形成する。

【０１２１】次いで、図２６（ｅ）に示すように、再度
熱工程を導入し、シリコン基板２４１中に不純物を固相
拡散させ、Ｎ^- 拡散層を形成する。ここでは最初の熱拡
散の時より低温または短い時間処理することで、浅いエ
クステンション部分の拡散層を形成する。

【０１２２】次いで、図２６（ｆ）に示すように、露出
したシリコン基板表面にゲート酸化膜２４６を形成す
る。ゲート絶縁膜は、基板を酸化することで形成する
か、またはＴａ₂Ｏ₅などの高誘電体膜を堆積させること
でゲート絶縁膜を形成する。その後、ゲート電極２４７
としてＴｉＮ／Ｗの積層膜を形成したのちＣＭＰを用い
てＷ／ＴｉＮをエッチングすることで平坦化し、溝に電
極を埋め込む。

【０１２３】この後は通常のトランジスタ製造工程に従
う。すなわち、層間絶縁膜をウエハ全面に堆積させた
後、ゲート電極、ソース電極、ドレイン電極、及びシリ
コン基板などの各領域にコンタクトホールを形成し、必
要に応じて接触抵抗を低下させるためにシリサイドを形
成した後、Ａｌ等の金属で配線を形成する。

【０１２４】本実施例では、ソース／ドレイン拡散層を
ＬＤＤ構造にすることが出来るのでショートチャネル効
果に強いトランジスタを形成することが出来る。また、
最初に形成した構内部に側壁を形成するので、最初に規
定した最小ゲート寸法以下のゲート長を持つダマシンゲ
ートトランジスタを形成出来る。

【０１２５】なお、本実施例での不純物を含んだ絶縁膜
はＢＳＧに限らず、例えば燐を不純物に含んだ絶縁膜で
あるＰＳＧでもよい。

【０１２６】また、本実施例では固相拡散のための熱工
程を２度に分けることでソース／ドレインをＬＤＤ構造
にしているが、次に示す方法を用いれば、一度の熱工程
で不純物を同時に拡散させ濃度の異なる領域をＬＤＤ上
に形成することが出来る。

【０１２７】図２７は、本発明の第１０の実施形態に係
わる半導体装置の製造工程を示す工程断面図である。

【０１２８】先ず、図２７（ａ）に示すように、最初に
堆積させたＢＳＧ（絶縁膜）２６１を溝の内側側面に、
形成される側壁絶縁膜の不純物濃度を前に形成されたＢ
ＳＧ２６１より低いＢＳＧ２７１を形成する。次いで、
図２７（ｂ）に示すように熱工程を加えることによっ
て、層間絶縁膜２７１とＢＳＧ２７１とから不純物を同
時に拡散させ濃度の異なる領域をＬＤＤ上に形成するこ
とが出来る。

【０１２９】［第１１の実施形態］本実施形態ではシリ
コン基板に替えてＳＯＩ（Silicon On Insulator）を使
用した場合を説明する。

【０１３０】シリコン活性層の厚さをソース／ドレイン
領域の拡散層深さ以下に設定することによって完全空乏
型ＳＯＩトランジスタを形成することが出来る。通常の
シリコン基板を用いた場合に比べて拡散層下面が埋め込
み絶縁膜によって制限されるためや、拡散層の延びを抑
えることが出来るので、ＬＤＤ構造のソース／ドレイン
領域を採用しなくてもショートチャネルに強いトランジ
スタを形成することができる。

【０１３１】図２８は、本発明の第１１の実施形態に係
わる半導体装置の製造工程を示す工程断面図である。

【０１３２】先ず、図２８（ａ）に示すように、Ｓｉ支
持基板２８１，膜厚が１００ｎｍ程度の埋め込み酸化膜
２８２，膜厚が５０ｎｍ程度のＳＯＩ層２８３からなる
基板２８０を用意する。ＳＯＩ層２８３上に絶縁膜２４
２を形成する。後の図２８（ｂ）〜（ｆ）に示す工程
は、図２４（ｂ）〜（ｆ）を用いて説明した工程と同様
なので、その説明を省略する。

【０１３３】また、図２８に示すように、ＳＯＩ層２８
２の厚さを１５０ｎｍ程度にすることで部分空乏型ＳＯ
Ｉダマシントランジスタを実現することが出来る。この
場合はソース／ドレイン領域の底面が埋め込み酸化膜に
届いていない場合であるので拡散層の形状は第８〜１０
の実施形態の場合と同様になる。

【０１３４】なお、上述したシリコン基板の厚さは典型
例であり、シリコン活性層の不純物濃度とソース／ドレ
イン領域の濃度によって完全空乏型トランジスタになる
か部分空乏型トランジスタになるか決まる。

【０１３５】なお、ＬＤＤ構造を採用しても問題は生じ
ない。

【０１３６】なお、本発明は、上記実施形態に限定され
るものではない。例えば、ＳＯＩ基板の埋め込み酸化膜
以外にも、他の方法で形成された絶縁層を用いることが
できる。

【０１３７】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。

【０１３８】

【発明の効果】以上説明したように本発明の半導体装置
によれば、チャネル下部の埋め込み酸化膜１２の膜厚が
厚く、ＳＯＩ層１３の膜厚が薄いので、トランジスタの
ショートチャネル効果が抑制され、高性能なトランジス
タを実現することができる。

【０１３９】また、本発明の半導体装置の製造方法によ
れば、ゲート電極が形成される領域に溝を有する絶縁層
を形成した後、イオン注入・アニールを行ってソース及
びドレインを形成し、溝内にゲート絶縁膜及びゲート電
極を埋め込み形成することによって、ダミーゲートの形
成・除去が不要になり、工程数の削減を図り、製造時間
の短縮化を図り得る。

【０１４０】また、本発明の別の半導体装置の製造方法
によれば、ゲート電極が形成される領域に溝を有し、不
純物を含む絶縁層を形成した後、イオン注入・アニール
を行ってソース及びドレインを形成し、溝内にゲート絶
縁膜及びゲート電極を埋め込み形成することによって、
ダミーゲートの形成・除去が不要になり、工程数の削減
を図り、製造時間の短縮化を図り得る。

【図面の簡単な説明】

【図１】第１の実施形態に係わる半導体装置の製造工程
を示す工程断面図。

【図２】第２の実施形態に係わる半導体装置の製造工程
を示す工程断面図。

【図３】第２の実施形態に係わる半導体装置の製造工程
を示す工程断面図。

【図４】第２の実施形態に係わる半導体装置の製造工程
を示す工程断面図。

【図５】第２の実施形態に係わる半導体装置の製造工程
を示す工程断面図。

【図６】第２の実施形態に係わる半導体装置の構成を示
す断面図。

【図７】第３の実施形態に係わる半導体装置の製造工程
を示す工程断面図。

【図８】第３の実施形態に係わる半導体装置の製造工程
を示す工程断面図。

【図９】第３の実施形態に係わる半導体装置の製造工程
を示す工程断面図。

【図１０】第３の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図１１】第３の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図１２】第４の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図１３】第４の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図１４】第４の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図１５】第４の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図１６】第４の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図１７】第５の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図１８】第５の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図１９】第５の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図２０】第６の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図２１】第６の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図２２】第７の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図２３】第７の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図２４】第８の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図２５】第９の実施形態に係わる半導体装置の製造工
程を示す工程断面図。

【図２６】第１０の実施形態に係わる半導体装置の製造
工程を示す工程断面図。

【図２７】第１０の実施形態に係わる半導体装置の製造
工程を示す工程断面図。

【図２８】第１１の実施形態に係わる半導体装置の製造
工程を示す工程断面図。

【図２９】第１１の実施形態に係わる半導体装置の製造
工程を示す工程断面図。

【符号の説明】

１０…ＳＯＩ基板 １１…支持基板 １２…埋め込み酸化膜 １３…ＳＯＩ層 １４…シリコン酸化膜 １５…絶縁層 １６…溝 １７，１８…不純物イオン １９…ソース・ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 須黒 恭一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F110 AA16 CC02 DD05 EE01 EE03 EE04 EE14 FF01 FF03 FF09 HJ01 HJ04 HJ13 HJ16 HJ22 HJ23 HM15 NN02 NN35

Claims (7)

【特許請求の範囲】
1. 【請求項１】ＳＯＩ基板と、このＳＯＩ基板上に形成さ
   れ溝を有する絶縁層と、この絶縁層の溝内に埋め込み形
   成されたＭＩＳトランジスタのゲート絶縁膜及びゲート
   電極とを具備し、 前記ＭＩＳＦＥＴのチャネル領域のＳＯＩ基板のＳＯＩ
   層厚が周囲のＳＯＩ層厚より薄く、且つ該チャネル領域
   下部のＳＯＩ基板の埋め込み絶縁層が周囲の埋め込み絶
   縁層厚より厚くなっていることを特徴とする半導体装
   置。
2. 【請求項２】前記チャネル領域下部の埋め込み絶縁層は
   前記ＭＩＳトランジスタのソース及びドレイン中の不純
   物と同一の不純物が導入されていることを特徴とする請
   求項１に記載の半導体装置。
3. 【請求項３】半導体基板上に絶縁層を形成する工程と、 前記絶縁層のＭＩＳトランジスタのゲート形成領域を除
   去してゲート溝を形成する工程と、 前記半導体基板の表面にソース及びドレインを形成する
   ためのイオン注入を行う工程と、 アニール処理を行って、前記半導体基板の表面にソース
   及びドレインを形成する工程と、 前記ゲート溝の底面に露出する半導体基板の表面にゲー
   ト絶縁膜を形成する工程と、 前記ゲート溝内にゲート電極を埋め込み形成することを
   特徴とする半導体装置の製造方法。
4. 【請求項４】半導体基板上にＭＩＳトランジスタのソー
   ス及びドレインを形成するための不純物を含む絶縁層を
   形成する工程と、 前記絶縁層のＭＩＳトランジスタのゲート形成領域を除
   去してゲート溝を形成する工程と、 アニール処理を行い、前記絶縁層に含まれる不純物を前
   記半導体基板に拡散させてソース及びドレインを形成す
   る工程と、 前記ゲート溝の底面に露出する半導体基板の表面にゲー
   ト絶縁膜を形成する工程と、 前記ゲート溝内にゲート電極を埋め込み形成することを
   特徴とする半導体装置の製造方法。
5. 【請求項５】半導体基板上に不純物を含む絶縁層を形成
   する工程と、 前記絶縁層のＭＩＳトランジスタのゲート電極の形成領
   域を含む領域を除去し、ゲート溝を形成する工程と、 第１のアニール処理を行い、前記絶縁層に含まれる不純
   物を前記半導体基板に拡散させる工程と、 前記ゲート溝の側壁に不純物を含む側壁絶縁膜を形成
   し、ゲート溝の幅をゲート電極と同程度にする工程と、 第２のアニール処理を行い、前記側壁絶縁膜に含まれる
   前記不純物を前記半導体基板に拡散させる工程と、 前記ゲート溝の底面に露出する半導体基板の表面にゲー
   ト絶縁膜を形成する工程と、 前記ゲート溝内にゲート電極を埋め込み形成することを
   特徴とする半導体装置の製造方法。
6. 【請求項６】前記半導体基板として、ＳＯＩ基板を用い
   ることを特徴とする請求項３〜５の何れかに記載の半導
   体装置の製造方法。
7. 【請求項７】前記絶縁層として、２層以上の複数の絶縁
   膜を積層することを特徴とする請求項３〜５の何れかに
   記載の半導体装置の製造方法。