JP2007157854A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】素子分離領域30で互いに分離され,列方向に延伸する複数の活性領域AAと;複数の活性領域に直交し,行方向に延伸する複数のワード線WLと;複数のワード線と複数の活性領域との交差部に配置され,SOI絶縁層12上に配置されたSOI半導体層14, ソース/ドレイン領域16,SOI半導体層上に配置されたトンネル絶縁膜18, ソース/ドレイン領域に挟まれたSOI半導体層上のトンネル絶縁膜上に配置されたフローティングゲートポリシリコン電極層4,フローティングゲートポリシリコン電極層上に配置されたゲート間絶縁膜25, フローティングゲートポリシリコン電極層4上にゲート間絶縁膜を介して配置されたコントロールゲート金属電極層70とを有するメモリセルトランジスタとを備える不揮発性半導体記憶装置及びその製造方法。
【選択図】図7
Description
とを備えることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
(基本構造)
本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本構造は、図1に示すように、半導体基板10中に形成されたSOI絶縁層12と、SOI絶縁層12上に形成されたSOI半導体層14と、SOI半導体層14中に対向して配置されたn+ ソース/ドレイン領域16と、SOI半導体層14上に配置されたトンネル絶縁膜18と、n+ ソース/ドレイン領域16に挟まれたチャネル領域上にトンネル絶縁膜18を介して配置されたフローティングゲートポリシリコン電極層4と、フローティングゲートポリシリコン電極層4上にゲート間絶縁膜25を介して配置されたコントロールゲート金属電極層70とを備えるスタック型構造である。図1は、図3に示す平面パターン構造において、I−I線に沿う列方向で活性領域を切断した断面構造の一つのメモリセルトランジスタ構造に対応している。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ33における模式的回路構成は、図2に示すように、NAND型メモリセルアレイの回路構成を備える。
図3は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける模式的平面パターン構成図を示す。
図4乃至図7、及び図9は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図3のI−I線に沿う模式的断面構造図を示す。
本発明の第1の実施の形態の変形例に係る不揮発性半導体記憶装置において、メモリセルトランジスタは、素子分離領域STIで互いに分離され,列方向に延伸する複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…と、複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…に直交し,行方向に延伸する複数のワード線WL0,WL1,WL2,…,WL15との交差部に配置され、例えば、図9及び図10に示すように、半導体基板10と、半導体基板10内に配置されたSOI絶縁層12と、SOI絶縁層12上に配置されたSOI半導体層14と、SOI半導体層中に対向して配置されるn+ソース/ドレイン領域16と、SOI半導体層14上に配置されたトンネル絶縁膜18と、トンネル絶縁膜18上に配置されるフローティングゲートポリシリコン電極層4と、フローティングゲートポリシリコン電極層4上に配置されたゲート間絶縁膜25と、ゲート間絶縁膜25上に配置されたバッファ層26と、バッファ層26上に配置されたコントロールゲート金属電極層70とを備える。本発明の第1の実施の形態の変形例の特徴は、バッファ層26をコントロールゲート金属電極層70とゲート間絶縁膜25との間に介在させた点にあり、このバッファ層26によって、コントロールゲート金属電極層70とゲート間絶縁膜25との間の密着性を向上し、コントロールゲート金属電極層70, ゲート間絶縁膜25及びフローティングゲートポリシリコン電極層4からなるMIS構造の信頼性を更に向上させることができる。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタは、例えば、半導体基板10と、半導体基板10内に配置されたSOI絶縁層12と、SOI絶縁層12上に配置されたSOI半導体層14と、SOI半導体層中に対向して配置されるn+ソース/ドレイン領域16と、SOI半導体層14上に配置されたトンネル絶縁膜18と、トンネル絶縁膜18上に配置されるフローティングゲートポリシリコン電極層4と、フローティングゲートポリシリコン電極層4上に配置され, 開口部を備えるゲート間絶縁膜25と、開口部を備えるゲート間絶縁膜25上に配置されたコントロールゲート金属電極層70とを備える。このようにして形成される選択ゲートトランジスタは、図2において、ゲート電極が選択ゲート線SGD、SGSに接続されるトランジスタに相当する。
(a)まず、半導体基板10, 半導体基板10内に形成されたSOI絶縁層12,及びSOI絶縁層12上に形成されたSOI半導体層14からなるSOI基板を準備し、SOI半導体層14上にトンネル絶縁膜18を形成し、更にトンネル絶縁膜18上にフローティングゲートポリシリコン電極層4を形成する。
(基本構造)
本発明の第2の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本構造は、図11に示すように、半導体基板10中に配置されたSOI絶縁層12と、SOI絶縁層上に配置されたSOI半導体層14と、SOI半導体層14中に対向して配置されたn+ ソース/ドレイン領域16と、SOI半導体層14上に配置されたトンネル絶縁膜18と、n+ ソース/ドレイン領域16に挟まれたSOI半導体層14上にトンネル絶縁膜18を介して配置されたポリシリコン層からなるフローティングゲートポリシリコン電極層4と、n+ ソース/ドレイン領域16に面し、フローティングゲートポリシリコン電極層4の側壁にゲート間絶縁膜25を介して接して形成されたコントロールゲート金属電極層70とを備える側壁コントロールゲート型構造である。図11は、図12に示す平面パターン構造において、I−I線に沿う列方向で活性領域AA4を切断した断面構造の一つのメモリセルトランジスタ構造に対応している。
図12は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置の側壁コントロールゲート型メモリセル構造を有するメモリセルアレイにおける模式的平面パターン構成図を示す。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置のマトリックス回路構成は、例えば、図13に示すように、6本のNANDメモリセルユニット29a〜29fと、制御ゲート線CG1〜CG17と、選択ゲート線SG01〜SG03と、ビット線BLk−1、BLk、BLk+1と、ソース線SLと、ビット線駆動回路21と、コントロールゲート線駆動回路20と、選択ゲート線駆動回路23と、ソース線駆動回路24とから構成される。NANDメモリセルユニット29a〜29fは、図13の例では、16個直列に接続されたメモリセルトランジスタと、コントロールゲート線CG17に隣接して配置される選択ゲート線SG01若しくはSG02を備える1個のビット線側選択ゲートトランジスタSG1若しくはSG2と、コントロールゲート線CG1に隣接して配置される選択ゲート線SG03を備える1個のソース線側選択ゲートトランジスタSG3とを備え、上記選択ゲートトランジスタを介してそれぞれビット線BL、ソース線SLに接続している。また、図13において、例えば、2本のコントロールゲート線CG12、CG13に挟まれる全メモリセルトランジスタ27によって、ページモードにおける1ページ分に相当するメモリセルの一行分を定義することもできる。
図14、図18乃至図19は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図12のI−I線に沿う模式的断面構造図を示す。
に示すコントロールゲート線CG0,CG1,CG2,…,CG9,…或いは図13に示すコントロールゲート線CG1,CG2,…,CG17等に対応する。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して配置される選択ゲートトランジスタは、例えば、半導体基板10と、半導体基板10内に配置されたSOI絶縁層12と、SOI絶縁層12上に配置されたSOI半導体層14と、SOI半導体層中に配置されるn+ソース/ドレイン領域16と、SOI半導体層14上に配置されたトンネル絶縁膜18と、トンネル絶縁膜18上に配置されるフローティングゲートポリシリコン電極層4と、フローティングゲートポリシリコン電極層4の側壁及びn+ソース/ドレイン領域16上のトンネル絶縁膜18上に配置され, フローティングゲートポリシリコン電極層4の側壁部に開口部を備えるゲート間絶縁膜25と、トンネル絶縁膜18及びゲート間絶縁膜25を介してn+ ソース/ドレイン領域16に面し,フローティングゲートポリシリコン電極層4の側壁部に開口部を有するゲート間絶縁膜25を介してフローティングゲートポリシリコン電極層4と接続されたコントロールゲート金属電極層70とを備える。
(a)まず、図15に示すように、半導体基板10, 半導体基板10内に形成されたSOI絶縁層12,及びSOI絶縁層12上に形成されたSOI半導体層14からなるSOI基板を準備し、SOI半導体層14上にトンネル絶縁膜18を形成し、更にトンネル絶縁膜18上にフローティングゲートポリシリコン電極層4を形成する。
(基本構造)
本発明の第3の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本構造は、図23に示すように、半導体基板10中に配置されたSOI絶縁層12と、SOI絶縁層12上に配置されたSOI半導体層14と、SOI半導体層14中に対向して配置されたn+ ソース/ドレイン領域16と、n+ ソース/ドレイン領域16に挟まれたSOI半導体層14上に配置されたトンネル絶縁膜38と、トンネル絶縁膜38上に配置されたフローティングゲート金属電極層40と、フローティングゲート金属電極層40の側壁及びn+ソース/ドレイン領域16上に配置されたゲート間絶縁膜25と、n+ ソース/ドレイン領域16に面し,かつフローティングゲート金属電極層40の側壁にゲート間絶縁膜25を介して接して配置されたコントロールゲート金属電極層70とを備える側壁コントロールゲート型構造である。図23は、図12に示す平面パターン構造において、I−I線に沿う列方向で活性領域AA4を切断した断面構造の一つのメモリセルトランジスタ構造に対応している。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置のマトリックス回路構成は、例えば、第2の実施の形態と同様に表される。即ち、図13に示すように、6本のNANDメモリセルユニット29a〜29fと、制御ゲート線CG1〜CG17と、選択ゲート線SG01〜SG03と、ビット線BLk−1、BLk、BLk+1と、ソース線SLと、ビット線駆動回路21と、コントロールゲート線駆動回路20と、選択ゲート線駆動回路23と、ソース線駆動回路24とから構成される。NANDメモリセルユニット29a〜29fは、図13の例では、16個直列に接続されたメモリセルトランジスタと、コントロールゲート線CG17に隣接して配置される選択ゲート線SG01若しくはSG02を備える1個のビット線側選択ゲートトランジスタSG1若しくはSG2と、コントロールゲート線CG1に隣接して配置される選択ゲート線SG03を備える1個のソース線側選択ゲートトランジスタSG3とを備え、上記選択ゲートトランジスタを介してそれぞれビット線BL、ソース線SLに接続している。また、図13において、例えば、2本のコントロールゲート線CG12、CG13に挟まれる全メモリセルトランジスタ27によって、ページモードにおける1ページ分に相当するメモリセルの一行分を定義することもできる。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成は、第2の実施の形態と同様に、図12に示すように表される。
図24乃至図28は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図12のI−I線に沿う模式的断面構造図を示す。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタは、第2の実施の形態と同様に形成することができる。例えば、半導体基板10と、半導体基板10内に配置されたSOI絶縁層12と、SOI絶縁層12上に配置されたSOI半導体層14と、SOI半導体層14中に対向して配置されるn+ソース/ドレイン領域16と、n+ソース/ドレイン領域16に挟まれたSOI半導体層14上に配置されたトンネル絶縁膜38と、トンネル絶縁膜38上に配置されるフローティングゲート金属電極層40と、フローティングゲート金属電極層40の側壁,及びn+ソース/ドレイン領域16上に配置され, フローティングゲート金属電極層40の側壁部に開口部を備えるゲート間絶縁膜25と、ゲート間絶縁膜25を介してn+ ソース/ドレイン領域16に面し,開口部を有するゲート間絶縁膜25を介してフローティングゲート金属電極層40と接続されたコントロールゲート金属電極層70とを備える。
(a)まず、半導体基板10, 半導体基板10内に形成されたSOI絶縁層12,及びSOI絶縁層12上に形成されたSOI半導体層14からなるSOI基板を準備し、SOI半導体層14上に窒化膜22を形成する。
本発明の第1乃至第3の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図32乃至図38に示す。
図32は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図32に示すように、フラッシュメモリシステム142はホストプラットホーム144、及びユニバーサル・シリアル・バス(USB)フラッシュ装置146より構成される。
(適用例2)
一例として、半導体メモリデバイス250を含むメモリカード260は、図33に示すように構成される。半導体メモリデバイス250には、本発明の第1乃至第3の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード260は、図33に示すように、外部デバイス(図示せず)から所定の信号を受信し、或いは外部デバイスへ所定の信号を出力するように動作可能である。
メモリカード260の別の具体例は、図34に示すように、図33のメモリカードの例とは異なり、半導体メモリデバイス250に加えて、更に、半導体メモリデバイス250を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ276を具備している。コントローラ276は、インタフェースユニット(I/F)271,272と、マイクロプロセッサユニット(MPU)273と、バッファRAM274と、及びインタフェースユニット(I/F)272内に含まれるエラー訂正コードユニット(ECC)275とを備える。
更に別のメモリカード260の構成例は、図35に示すように、インタフェースユニット(I/F)271,272、マイクロプロセッサユニット(MPU)273、バッファRAM274、インタフェースユニット(I/F)272に含まれるエラー訂正コードユニット(ECC)275及び半導体メモリデバイス領域501をすべてワンチップ化して、システムLSIチップ507として実現している。このようなシステムLSIチップ507がメモリカード260内に搭載されている。
(適用例5)
本発明の第1乃至第3の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図36及び図37に示すように、半導体メモリデバイス250,ROM410,RAM420及びCPU430から構成されたMPU400と、プレーンターミナル600を含むIC(interface circuit:IC)カード500を構成している。ICカード500はプレーンターミナル600を介して外部デバイスと接続可能である。またプレーンターミナル600はICカード500内において、MPU400に結合される。CPU430は演算部431と制御部432とを含む。制御部432は半導体メモリデバイス250、ROM410及びRAM420に結合されている。MPU400はICカード500の一方の表面上にモールドされ、プレーンターミナル600はICカード500の他方の表面上において形成されることが望ましい。
更に別のICカード500の構成例は、図38に示すように、ROM410,RAM420,CPU430及び半導体メモリデバイス領域501をすべてワンチップ化して、システムLSIチップ508として構成する。このようなシステムLSIチップ508がICカード500内に内蔵されている。図38において、半導体メモリデバイス領域501及びROM410に対して、本発明の第1乃至第3の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似EEROMモードが可能である。
上記のように、本発明は第1乃至第3の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
10…半導体基板
11,22…窒化膜
12…SOI絶縁層
14…SOI半導体層
16…n+ソース/ドレイン領域
18,38…トンネル絶縁膜
25…ゲート間絶縁膜(ONO膜)
26…バッファ層
28…層間絶縁膜
30…素子分離領域(STI)
33…メモリセルアレイ
40…フローティングゲート金属電極層
70…コントロールゲート金属電極層
Claims (5)
- 絶縁層上に半導体層が配置され,前記半導体層に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置であって、
前記半導体層に配置され,素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、
前記複数の活性領域に直交し,行方向に延伸する複数のワード線と、
前記複数の活性領域に設けられたソース/ドレイン領域,前記ソース/ドレイン領域に挟まれ,前記半導体層上に設けられたトンネル絶縁膜を介して配置されたフローティングゲートポリシリコン電極層、前記フローティングゲートポリシリコン電極層上に配置されたゲート間絶縁膜、前記フローティングゲートポリシリコン電極層上に前記ゲート間絶縁膜を介して配置されたコントロールゲート金属電極層とを有するメモリセルトランジスタ
とを備えることを特徴とする不揮発性半導体記憶装置。 - 絶縁層上に半導体層が配置され,前記半導体層に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置であって、
前記半導体層に配置され,素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、
前記複数の活性領域に直交し,行方向に延伸する複数のコントロールゲート線と、
前記複数の活性領域に設けられたソース/ドレイン領域、前記ソース/ドレイン領域に挟まれ,前記半導体層上に設けられたトンネル絶縁膜を介して配置されたフローティングゲートポリシリコン電極層、前記フローティングゲートポリシリコン電極層の側壁及び前記ソース/ドレイン領域上の前記トンネル絶縁膜上に配置されたゲート間絶縁膜、前記トンネル絶縁膜及び前記ゲート間絶縁膜を介して前記ソース/ドレイン領域に面し,かつ前記フローティングゲートポリシリコン電極層の側壁に前記ゲート間絶縁膜を介して接して配置されたコントロールゲート金属電極層とを有するメモリセルトランジスタ
とを備えることを特徴とする不揮発性半導体記憶装置。 - 絶縁層上に半導体層が配置され,前記半導体層に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置であって、
前記半導体層に配置され,素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、
前記複数の活性領域に直交し,行方向に延伸する複数のコントロールゲート線と、
前記複数の活性領域に設けられたソース/ドレイン領域、前記ソース/ドレイン領域に挟まれ,前記半導体層上に設けられたトンネル絶縁膜を介して配置されたフローティングゲート金属電極層、前記フローティングゲート金属電極層の側壁及び前記ソース/ドレイン領域上に配置されたゲート間絶縁膜、前記ゲート間絶縁膜を介して前記ソース/ドレイン領域に面し,かつ前記フローティングゲート金属電極層の側壁に前記ゲート間絶縁膜を介して接して配置されたコントロールゲート金属電極層とを有するメモリセルトランジスタ
とを備えることを特徴とする不揮発性半導体記憶装置。 - 絶縁層上に形成された半導体層上にトンネル絶縁膜を形成し、前記トンネル絶縁膜上にフローティングゲートポリシリコン電極層を形成する工程と、
前記フローティングゲートポリシリコン電極層, 前記トンネル絶縁膜, 前記半導体層,及び前記絶縁層をエッチング除去し、素子分離領域を形成する工程と、
前記フローティングゲートポリシリコン電極層及び前記素子分離領域上にゲート間絶縁膜,及び前記ゲート間絶縁膜上に窒化膜を順次堆積する工程と、
前記窒化膜, 前記ゲート間絶縁膜及び前記フローティングゲートポリシリコン電極層をエッチング除去し、トンネル絶縁膜を露出する工程と、
前記半導体層中にソース/ドレイン領域を形成する工程と、
層間絶縁膜を半導体デバイス表面全面に堆積する工程と、
半導体デバイス表面全面を平坦化し、前記窒化膜及び前記層間絶縁膜を露出する工程と、
前記窒化膜を除去後、コントロールゲート金属電極層を半導体デバイス表面全面に堆積する工程と、
半導体デバイス表面全面を、前記層間絶縁膜を露出するまで平坦化し、前記コントロールゲート金属電極層をメタルダマシンプロセスによって、埋め込み形成する工程
とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 絶縁層上に形成された半導体層上にトンネル絶縁膜を形成し、トンネル絶縁膜上にフローティングゲートポリシリコン電極層を形成する工程と、
前記フローティングゲートポリシリコン電極層, 前記トンネル絶縁膜, 前記半導体層,及び前記絶縁層をエッチング除去し、素子分離領域を形成する工程と、
前記フローティングゲートポリシリコン電極層をエッチング除去し、トンネル絶縁膜を露出する工程と、
前記半導体層中に対向するソース/ドレイン領域を形成する工程と、
半導体デバイス表面全面にゲート間絶縁膜を堆積する工程と、
コントロールゲート金属電極層を半導体デバイス表面全面に堆積する工程と、
半導体デバイス表面全面を、前記ゲート間絶縁膜を露出するまで平坦化し、前記コントロールゲート金属電極層をメタルダマシンプロセスによって、埋め込み形成する工程
とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
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