KR20050004145A - 비휘발성 반도체 메모리 및 그 제조 방법 - Google Patents

비휘발성 반도체 메모리 및 그 제조 방법 Download PDF

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Abstract

메모리 셀 트랜지스터는 제1 셀부 게이트 절연체, 제1 셀부 게이트 절연체상의 제1 하부 도전층, 제1 하부 도전층상의 제1 전극간 유전체, 및 제1 전극간 유전체상의 제1 상부 도전층을 포함한다. 선택 트랜지스터는 제1 셀부 게이트 절연체와 동일한 두께를 갖는 제2 셀부 게이트 절연체, 제2 셀부 게이트 절연체상의 제2 하부 도전층, 제2 하부 도전층상의 제2 전극간 유전체, 및 제2 전극간 유전체상의 제2 상부 도전층을 구비한다. 주변 트랜지스터는 제1 셀부 게이트 절연체보다 얇은 두께를 갖는 제1 주변부 게이트 절연체를 구비한다.

Description

비휘발성 반도체 메모리 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY AND MANUFACTURING METHOD FOR THE SAME}
본 발명은 반도체 기억 장치에 관한 것이다. 특히 복수의 셀 컬럼을 둘러싸고, 각각의 셀 컬럼은 직렬로 접속된 복수의 메모리 셀을을 둘러싸며, 셀 컬럼은 서로 매우 밀접하게 배열된 소형화된 비휘발성 반도체 메모리 및 그 제조 방법에 관한 것이다.
최근에, 알루미늄막(Al2O3)의 이용은, 도 1a에 도시된 바와 같이, 상부 도전층(제어 게이트 전극)(7)로부터 하부 도전층(플로팅 게이트 전극)을 절연하는 전극간 유전체(4)의 재료를 제안하게 되었다. 도 1a는 컬럼 방향을 따라 절단된 메모리 셀 매트릭스의 일부 및 k-번째 셀 컬럼내의 메모리 셀 트랜지스터 QCk중 하나,셀 컬럼내의 선택 트랜지스터 QSGk를 도시하고, 인접한 k-1 번째 컬럼내의 다른 선택 트랜지스터 QSGk-1도 도시하는 개략적 단면도이여, 도 1b는 선택 트랜지스터 QSGk상에 열 방향을 따라 보여지는 메모리 셀 매트릭스의 일부를 도시하는 개략적 단면도이다. 폴리실리콘 플로팅 게이트 전극(3) 및 폴리실리콘 제어 게이트 전극(7)을 둘러싸는 이중-폴리실리콘 구조에 있어서, 전극간 유전체(4)는 "인터폴리(interpoly) 유전체"로 명명된다.
도 1c는 열 방향을 따라 절단된 주변부내에서의 주변 트랜지스터 Qp를 도시하는 개략적 단면도이다. 게이트 전극 구조에 의해 구현되는 메모리 셀 트랜지스터 QCk를 갖는 반도체 메모리내에서, 하부 도전층(3) 및 상부 도전층(7)은, 활성 영역에 대한 자기-정렬 방법으로 하부 도전층(3)을 형성하는 제조 방법에 의해 전극간 유전체(4)를 통해 적층되고, 게이트 절연체(2)의 적층된 구조인 메모리 셀부 및 주변부 모두에 대하여, 하부 도전층(플로팅 게이트 전극)(3), 전극간 유전체(4), 및 상부 도전층(제어 게이트 전극)(7)이 형성된다. 게이트 절연체(2), 하부 도전층(3), 전극간 유전체(4), 및 상부 도전층(7)은 활성 영역상에서 상기와 같은 순서로 모두 적층된다. 그러나, 주변부에 속하는 주변 트랜지스터 Qp가 메모리 셀부내의 최외부에 위치한 선택 트랜지스터 QSGK에 따라 지속적으로 정렬되는 구조에서는, 상부 도전층(제어 게이트 전극)(7)을 이미 형성된 하부 도전층(플로팅 게이트 전극)(3)에 도전되도록 접속하는 방법에 관한 문제가 이슈로된다.
셀 부 게이트 절연체(2)는 예컨대, 실리콘 산화막을 이용할 때, 메모리 셀 데이터 보유 특성을 유지하기 위해 약 10nm의 두께의 막을 요한다. 따라서, 주변부의 주변 트랜지스터 Qp의 성능을 향상시키기 위해서는, 주변부 게이트 절연체(10)의 두께가 셀부 게이트 절연체(2)의 두께보다 얇을 필요가 있다.
이러한 회로 설계 요구에 따라, 종래의 구조에서는, 주변부의 주변 트랜지스터 Qp 및 메모리 셀부내의 선택 트랜지스터 QSGk 및 QSGk-1에 대하여는, 이미 형성된 하부 도전층(플로팅 게이트 전극)(3)을 제거하고, 그것을 새로운 게이트 절연체로 교체함으로써, 새로운 게이트 전극이 주변 부 및 선택 트랜지스터 QSGk 및 QSGk-1에 대해 배타적으로 형성된다. 즉, 하부 도전층(3)을 갖지 않는, 주변부의 주변 트랜지스터 Qp 및 메모리 셀부내의 선택 트랜지스터 QSGk 및 QSGk-1는 하부 도전층(3)을 갖는 메모리 셀부내의 메모리 셀 트랜지스터 QCk로부터 결개로 제조되는 것이 일본 특개평 2001-168306호에 개시되어 있다.
그러나, 일본 특개평 제 2001-168306호에 개시된 종래의 반도체 메모리의 반도체 메모리 및 그 제조 방법에 있어서, 더욱 더 미세한 포토리소그래피 공정이 선택 트랜지스터 QSGk 및 QSGk-1의 상부 도전층(제어 게이트 전극(7)을 제거하는데 필요하다. 즉, 선택 트랜지스터 QSGk 및 QSGk-1 내의 윈도우를 개구하기 위한 포토리소그래피 공정내에서 소형화된 치수 및 오정렬 마진 및 선택 트랜지스터 QSGk 및 QSGk-1를 형성하기 위한 다른 포토리소그래피 공정내의 오정렬 마진을 고려하면, 소형화된 선택 트랜지스터 QSGk 및 QSGk-1 의 제조는 매우 곤란해진다.
본 발명의 일 양태는 메모리 셀 부 및 메모리 셀 부 주위에 배치된 주변부를 구비하는 반도체 메모리이다. 메모리 셀 매트릭스는 메모리 셀부내에 배치되며,열 방향을 따라 배열된 복수의 셀 컬럼을 포함하고, 각각의 셀 컬럼은 셀 방향을 따라 직렬로 접속된 복수의 메모리 셀 트랜지스터, 및 열 방향을 따라 배열된 선택트랜지스터를 포함하고, 셀 컬럼내에 배열된 메모리 셀 트랜지스터를 선택하도록 구성된다. 주변 회로는 주변부에 배치되고, 메모리 셀 트랜지스터 및 선택 트랜지스터를 구동하도록 구성되고, 메모리 셀 트랜지스터로부터 정보를 판독하도록 구성되며, 각각의 주변 회로는 주변 트랜지스터에 의해 구현된다.
각각의 메모리 셀 트랜지스터는, 제1 셀부 게이트 절연체, 상기 제1 셀부 게이트 절연체상에 배치된 제1 하부 도전층, 상기 제1 하부 도전층상에 배치된 제1 전극간 유전체, 및 상기 제1 전극간 유전체상에 배치되는 제1 상부 도전층을 포함하여, 상기 제1 상부 도전층은 상기 제1 전극간 유전체에 의해 상기 제1 하부 도전층으로부터 분리되는 제1 게이트 구조를 가진다.
선택 트랜지스터는, 상기 제1 셀부 게이트 절연체와 동일한 두께를 갖는 제2 셀부 게이트 절연체, 상기 제2 셀부 게이트 절연체상에 배치된 제2 하부 도전층, 상기 제2 하부 도전층상에 배치된 제2 전극간 유전체, 및 상기 제2 전극간 유전체상체 배치된 제2 상부 도전층을 둘러싸는 제2 게이트 구조를 갖고, 상기 제2 상부 도전층은 상기 제2 전극간 유전체내에 형성된 전극간 쓰루-홀(through-hole)에 의해 상기 제2 도전층과 도전된다.
또한, 각각의 주변 트랜지스터는 제1 셀부 게이트 절연체보다 얇은 두께를 갖는 제1 주변부 게이트 절연체를 둘러싸는 제3 게이트 구조를 갖는다.
본 발명의 다른 양태는, 메모리 셀 부 및 메모리 셀부 주위에 배치된 주변부를 갖는 반도체 메모리 제조 방법에 관한 것이고, 메모리 셀부내에 배치된 메모리 셀 매트릭스는 열 방향을 따라 배열된 복수의 셀 컬럼, 메모리 셀 트랜지스터 및 선택 트랜지스터를 구동하고, 메모리 셀 트랜지스터로부터 정보를 판독하도록 구성된 주변 회로를 포함한다. 즉, 상기 방법은,
(a) 반도체 기판상에 셀부 게이트 절연체를 형성하는 단계;
(b) 상기 셀 부 게이트 절연체상에 하부 도전층을 피착하는 단계;
(c) 상기 하부 도전층상에 전극간 유전체를 피착하는 단계;
(d) 상기 전극간 유전체상에 전극간 쓰루-홀을 개구(opening)시키는 단계;
(e) 상기 전극간 유전체상에 상부 도전층을 피착하는 단계;
(f) 상기 상부 도전층, 상기 전극간 유전체, 상기 하부 도전층 및 상기 셀 부 게이트 절연체를 상기 주변부에서 선택적으로 제거하여 상기 반도체 기판의 일부를 노출시키는 단계; 및
(g) 상기 반도체 기판의 노출된 일부상에 주변부 게이트 절연체를 선택적으로 형성하는 단계 - 상기 주변부 게이트 절연체는 상기 셀부 게이트 절연체보다 얇은 두께를 가짐-를 포함한다.
도 1a, 1b, 및 1c는 종래의 반도체 메모리의 메모리 셀 매트릭스의 일부를 각각 도시하는 개략적 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리를 도시하는 개략적 회로도.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 레이아웃 패턴 구조도.
도 4a는 도 3에서의 라인 ⅣA - ⅣA를 따라 본 발명의 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 개략적 단면도, 또는 열 방향을 따라 절단된 단면도이고, 도 4b는 도 4a에서의 라인 ⅣB - ⅣB를 따라 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 개략적 단면도 또는 열 방향을 따라 절단된 단면도이고, 도 4c는 열방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 주변 트랜지스터를 도시하는 개략 단면도이다.
도 5a는 제1 실시예에 따른 반도체 메모리의 제조 방법을 설명하기 위해, 열 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 단면도 공정도이고, 도 5b는 제1 실시예에 따른 반도체 메모리의 제조 방법을 설명하는, 행 방향을 따라절단된 메모리 셀 매트릭스의 일부를 도시하는 단면도의 대응하는 공정도이고, 도 5c는 제 1 실시예에 따른 반도체 메모리의 제조 방법을 설명하는, 주변 트랜지스터의 단면도의 대응하는 공정도이다.
도 6a는 도 5a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 6b는 도 5b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 6c는 도 5c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 7a는 도 6a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 7b는 도 6b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 7c는 도 6c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 8a는 도 7a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 8b는 도 7b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 8c는 도 7c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름단면도이다.
도 9a는 도 8a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 9b는 도 8b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 9c는 도 8c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 다음 후속 공정 흐름 단면도이다.
도 10a는 도 9a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 10b는 도 9b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 10c는 도 9c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 11a는 도 10a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 11b는 도 10b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 11c는 도 10c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 12a는 도 11a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 12b는 도 11b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 12c는 도 11c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 13a는 도 12a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 13b는 도 12b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 13c는 도 12c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 14a는 도 13a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 14b는 도 13b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 14c는 도 13c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 15a는 도 14a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 15b는 도 14b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 15c는 도 14c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 16a는 도 15a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 16b는 도 15b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 16c는 도 15c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 17a는 도 16a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 17b는 도 16b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 17c는 도 16c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 18a는 도 17a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 18b는 도 17b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 18c는 도 17c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 19a는 도 18a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 19b는 도 18b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 19c는 도 18c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 20a는 도 19a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 20b는 도 19b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 20c는 도 19c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 21a는 도 20a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제1 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 21b는 도 20b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 21c는 도 20c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 22a는 도 3에서의 라인 ⅣA - ⅣA를 따른 단면도에 대응하는, 본 발명의제2 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 개략적 단면도, 또는 열 방향을 따라 절단된 단면도이고, 도 22b는 도 22a에서의 라인 ⅣB - ⅣB를 따른 단면도에 대응하여, 제2 실시예에 따른 메모리 셀 매트릭스의 일부를 도시하는 개략적 단면도 또는 행 방향을 따라 절단된 단면도이고, 도 22c는 열방향을 따라 절단된 제2 실시예에 따른 주변 트랜지스터를 도시하는 개략 단면도이다.
도 23a는 제2 실시예에 따른 반도체 메모리의 제조 방법을 설명하기 위해, 열 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 공정 흐름 단면도이고, 도 23b는 제2 실시예에 따른 반도체 메모리의 제조 방법을 설명하는, 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 단면도의 대응하는 공정도이고, 도 23c는 제2 실시예에 따른 반도체 메모리의 제조 방법을 설명하는, 열 방향을 따라 절단된 주변 트랜지스터의 단면도의 대응하는 공정도이다.
도 24a는 도 23a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제2 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 24b는 도 23b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 24c는 도 23c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 25a는 도 24a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제2 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 25b는 도 24b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 25c는 도 24c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 26a는 도 25a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제2 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 26b는 도 25b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 26c는 도 25c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 27a는 도 26a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제2 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 27b는 도 26b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 27c는 도 26c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 28a는 도 27a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제2 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 28b는 도 27b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 28c는 도 27c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 29a는 도 28a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제2 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 29b는 도 28b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 29c는 도 28c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 30a는 도 29a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제2 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 30b는 도 29b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 30c는 도 29c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 31a는 도 30a에 도시된 공정 단계 후의 열 방향을 따라 절단된 제2 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 31b는 도 30b에 도시된 공정 단계 후의 행 방향을 따라 절단된 메모리 셀 매트릭스의 일부를 도시하는 후속 공정 흐름 단면도이고, 도 31c는 도 30c에 도시된 공정 단계 후의 열 방향을 따라 절단된 주변 트랜지스터의 후속 공정 흐름 단면도이다.
도 32는 본 발명의 다른 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스를 도시하는 균등 회로도이다.
도 33은 본 발명의 제1 또는 제2 실시예에 따른 반도체 메모리의 응용례를 도시하는 메모리 카드의 내부 구조를 도시하는 블록도이다.
도 34는 본 발명의 제1 또는 제2 실시예에 따른 반도체 메모리의 다른 응용례를 도시하는 다른 메모리 카드의 내부 구조를 도시하는 블록도이다.
도 35는 본 발명의 제1 또는 제2 실시예에 따른 반도체 메모리의 다른 응용례를 도시하는 메모리 카드 및 카드 홀더를 도시하는 개략적 블록도.
도 36은 본 발명의 제1 또는 제2 실시예에 따른 반도체 메모리의 다른 응용례를 도시하는 IC 카드의 내부 구조를 도시하는 블록도.
도 37은 본 발명의 제1 또는 제2 실시예에 따른 반도체 메모리가 플래시 메모리 시스템에 적용된 경우의 구조를 도시하는 개략적 블록도.
〈도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 셀부 게이트 절연막
3 : 제1 도전층(제1 도핑 폴리실리콘막)
4 : 도전층간 절연막
5 : 소자 분리 절연막
6, 8 : 포토레지스트막
6 : 제1 TEOS막
7 : 제2 도핑 폴리실리콘막
9 : 질화 실리콘막
10 : 주변 회로부 게이트 절연막
11 : 제3 도핑 폴리실리콘막
11d : 더미 게이트
11g : 게이트 전극
12 : 질화 실리콘막
13 : 코발트 실리사이드(CoSi2)층
20 : 메모리 셀 어레이
21 : 톱 페이지 버퍼
22 : 바텀 페이지 버퍼
23 : 레프트 로우 디코더/차지 펌프 회로
24 : 라이트 로우 디코더/차지 펌프 회로
41 : 도전층간 도통 구멍
50 : 반도체 메모리
60 : 메모리 카드
70, 76 : 컨트롤러
71, 72 : 인터페이스 유닛(I/F)
73 : MPU
74 : 버퍼 RAM
75 : 에러 정정 코드 유닛(ECC)
80 : 메모리 카드 홀더
410 : ROM
420 : RAM
430 : CPU
431 : 산술 로직 회로
432 : 제어 회로
500 : IC 카드
503 : 플래시 메모리
600 : 플레인 단자
700 : 호스트 플랫폼
701 : USB 호스트 커넥터
702 : USB 호스트 제어기
750 : 케이블
750 : USB 케이블
800 : 플래시 장치
800 : USB 플래시 장치
801 : USB 플래시 장치 커넥터
802 : USB 플래시 장치 제어기
810 : 제어 라인
811: 어드레스 데이터 버스
850 : 플래시 메모리 모듈
BL2j-1, BL2j, BL2j+1… : 비트선
QSGk, QSGk-1: 선택 트랜지스터
Qp: 주변 회로의 트랜지스터
SGDk, SGSk : 선택 게이트 배선
WL1k, WL2k,…, WL32k, WL1k-1,… : 워드선
본 발명의 다양한 실시예는 첨부 도면을 참조하여 설명된다. 동일하거나 유사한 참조 부호는 도면 전체에 걸쳐 동일하거나 유사한 부분 및 구성 요소를 나타내고, 동일하거나 유사한 부분 및 구성요소에 대한 설명은 생략되거나 간단화된다는 것을 알아야한다.
반도체 디바이스의 표현에서 일반적이고 통용되는 것으로서, 다양한 도면은 하나의 도면에서 다른 주어진 도면내부에서까지 척도에 따라 도시되는 것은 아니고, 특히, 층 두께는 도면을 이해하기 쉽게 임의로 도시되었다는 것을 알아야한다.
다음의 설명은, 본 발명의 이해를 돕기 위해 특정 재료, 공정 및 장비와 같은 것에 따라 개시된다. 그러나, 당업자는 본 발명이 이러한 특정 설명에 따라서만 실시되는 것은 아니라는 것을 명확하게 알 수 있다. 즉, 공지된 제조 재료, 공정 및 장비는 본 발명을 불필요하게 모호하게 하지 않도록 하기 위해 개시되지 않았다.
"상에(on)", "지나서(over)", 및 "하부에(under)"와 같은 전치사는 기판의 평면과 관련하여 정의되고, 기판이 실제로 유지되는 방향과는 무관하다. 층은 중간층이 있을지라도 다른 층상에 존재한다.
<제1 실시예>
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리로서 NAND 플래시 메모리의 개략적 회로를 도시하는 블록도이다. 탑 페이지 버퍼(21), 바텀 페이지 버퍼(22), 레프트 로우 디코더/차지 펌프(23), 및 라이트 로우 디코더/차지 펌프(24)와 같은 주변 회로(21, 22, 23, 및 24)는 메모리 셀 매트릭스(20)의 주변상에 배열된다.
도 2 및 3에 도시된 바와 같이, 메모리 셀 매트릭스(20)는 컬럼-방향을 따라 연장하는 복수의 셀 컬럼(NAND 셀 컬럼)을 둘러싸고, 셀 컬럼은 열-방향을 따라 병렬로 배열된다. 셀 컬럼 각각은 열 방향을 따라 직렬로 배열된 복수의 메모리 셀트랜지스터에 의해 구현된다. 메모리 셀 트랜지스터 각각은 전하 축적 층을 갖고, 그 전기전 전하 축적 레벨은 별개로 제어되도록 구성된다. 대응하는 열내의 모든 메모리 셀 트랜지스터에 접속되는 수평 라인은 "워드 라인 WL1K, WL2K,..., WL32K, WL1K-1, ..."로 명명된다. 워드 라인 WL1K내지 WL32K는 복수의 k번째 NAND 셀 컬럼내의 모든 메모리 셀 트랜지스터에 접속되고, 워드 라인 WL1K-1은 복수의 k-1 번째 NAND 셀 컬럼내의 모든 메모리 셀 트랜지스터에 접속된다. 다시 말해, 도 2 및 3에 도시된 바와 같은, 제1 실시예에 따른 반도체 메모리는 열 방향을 따라 배열된 복수의 워드 라인 WL1K, WL2K,..., WL32K, WL1K-1를 둘러싸고, 이러한 워들 라인 WL1K, WL2K,..., WL32K, WL1K-1에 직교인 열 방향을 따라 배열된 복수의 비트 라인 BL2j-1, BL2j, BL2j+1도 둘러싼다. 메모리 셀 트랜지스터로 및 로부터의 데이터가 흐르는, 수직 라인 BL2j-1, BL2j, BL2j+1은 "비트 라인으로 명칭된다. 또한, 그 전기적 전하 축적 레벨이 복수의 워드 라인 WL1K, WL2K,..., WL32K, WL1K-1을 이용하여 별개로 제어될 수 있는 각각의 전하 축적 층을 갖는 메모리 셀 트랜지스터는 도 2 및 3에서의 열 방향을 따라 배열된다.
도 2 및 3은, 32개의 메모리 셀 트랜지스터가 각각의 셀 컬럼을 구현하도록 열 방향을 따라 배열된 경우를 도시한다. 대응하는 셀 컬럼내에 직렬로 배열된 메모리 셀 트랜지스터의 그룹을 선택하는 한 쌍의 선택 트랜지스터는 각각의 셀 컬럼의 단부 양쪽 모두에 배열된다. 복수의 셀 컬럼은 서로 각각 인접하여 병렬로 배열된다. k-번째 NAND 셀 컬럼의 상부 선택 게이트 라인 SGDK는 대응하는 k-번째 NAND 셀 컬럼의 상부 선택 트랜지스터의 각각의 게이트에 접속된다. k-번째 NAND 셀 컬럼의 하부 선택 게이트 라인 SGSK는 대응하는 k-번째 NAND 셀 컬럼의 하부 선택 트랜지스터의 각각의 게이트에 접속된다. 또한, 인접한 k-1번째 NAND 셀 컬럼의 하부 선택 게이트 라인 SGDK-1는 대응하는 k-1번째 NAND 셀 컬럼의 하부 선택 트랜지스터의 각각의 게이트에 접속된다. 대응하는 k-번째 NAND 셀 컬럼의 상부 선택 트랜지스터의 드레인 전극 및 대응하는 k-1 번째 NAND 셀 컬럼의 하부 선택 트랜지스터의 드레인 전극은 대응하는 비트 라인 BL2j-1, BL2j, BL2j+1...에 접속된다. 대응하는 k 번째 NAND 셀 컬럼의 상부 선택 트랜지스터의 소스 전극은 대응하는 k번째 NAND 셀 컬럼내의 최상부 메모리 셀 트랜지스터의 드레인 전극에 접속된다. 대응하는 k-1 번째 NAND 셀 컬럼의 하부 선택 트랜지스터의 소스 전극은 대응하는 k-1번째 NAND 셀 컬럼내의 최하부 메모리 셀 트랜지스터의 드레인 전극에 접속된다. 대응하는 k 번째 NAND 셀 컬럼의 하부 선택 트랜지스터의 드레인 전극은 대응하는 k번째 NAND 셀 컬럼내의 최하부 메모리 셀 트랜지스터의 소스 전극에 접속되고, 대응하는 k 번째 NAND 셀 컬럼의 하부 선택 트랜지스터의 소스 전극은 대응하는 k번째 NAND 셀 컬럼의 공통 소스 라인 CSK에 접속된다. 잘 알 수 있는 바와 같이, 드레인 및 소스 라는 용어는 그 구조 자체를 수정하지 않고 변경될 수 있다.
탑 페이지 버퍼(21) 및 바텀 페이지 버퍼(22)는 비트 라인 BL2j-1, BL2j,BL2j+1에 각각 접속된다. 탑 페이지 버퍼(21) 및 바텀 페이지 버퍼(22)는 각각 대응하는 메모리 셀 트랜지스터로부터 판독된 셀 컬럼 정보를 버퍼링한다. 레프트 로우 디코더/차지 펌프(23) 및 라이트 로우 디코더/차지 펌프(24)는 워드 라인 WL1K, WL2K, WL32K, WL1K-1에 각각 접속되고, 셀 컬럼을 구현하는 각각의 메모리 셀 트랜지스터의 전기적 전하 축적 상태를 제어한다.
도 4a는 비트 라인 BL2j-1, BL2j, BL2j+1...의 길이를 따라 절단된 단면도 또는 도 3의 ⅣA - ⅣA 를 따른 메모리 셀 매트릭스(20)의 일부를 도시하는 개략적 단면도이다. 도 4b는 워드 라인 WL1K, WL2K, WL32K, WL1K-1...의 길이를 따라 절단된 단면도 또는 도 4a의 ⅣB - ⅣB 를 따른 메모리 셀 매트릭스(20)의 일부를 도시하는 개략적 단면도이다. 도 4c는 주변 회로(21, 22, 23 및 24)의 주변 트랜지스터 Qp를 도시하는 개략적 단면도이다.
도 4a에 도시된 바와 같이, 제1 실시예에 따른 반도체 메모리의 메모리 셀 트랜지스터 QCk는, 제1 셀부 게이트 절연체(2), 제1 셀부 게이트 절연테(2)상에 배치된 제1 하부 도전층(3), 제1 하부 도전층(3)상에 배치된 제1 전극간 유전체를 둘러싸는 제1 게이트 구조를 갖고, 제1 내부 전극 유전체(4) 상에 배치된 제1 상위 도전층(7), 및 제1 상부 도전층(7) 상에 배치된 제1 주변 장치 도전층(11). 상기 제1 주변 도전층(11)은 주변부 내의 주변장치 트랜지스터 Qp의 게이트 전극 구조를 구현하기 위해 사용된다. 제1 주변장치 도전층(11)의 상위 표면 상에서, 내화 물질 규소 화합 필름(13)이 형성된다. 제1 상부 도전층(7)은 제1 전극간 유전체(4)에 의해 제1 하부 도전층(3)으로부터 분리된다.
또한, 도 4a 및 4b에 도시된 바와 같이, k-번째 셀 컬럼의 선택 트랜지스터 QSGk 및 k-1 번째 셀 컬럼의 선택 트랜지스터 QSGk-1은 제2 게이트 구조를 갖는데, 이것은 그 각각이 제1 셀부 게이트 절연체(2)와 동일한 두께를 갖는 제2 셀부 게이트 절연체(2), 제2 셀부 게이트 절연체(2)상에 배치된 제2 하부 도전층(3), 제2 하부 도전층(3)상에 배치된 제2 전극간 유전체(4), 제2 내부 전극 유전체(4) 상에 배치된 제2 상부 도전층(7), 및 제2 상부 도전층(7) 상에 배치된 제2 주변장치 도전층(11), 제1 주변장치 도전층(11)와 유사하게, 제2 주변장치 도전층(11)는 주변 디바이스부 내의 주변장치 트랜지스터 Qp의 게이트 전극 구조를 위해 사용된다. 제2 주변장치 도전층(11)의 상위 표면 상에서, 내화 물질 규소 화합 필름(13)이 형성된다. 제2 하부 도전층(3), 제2 전극간 유전체(4) 및 제2 상부 도전층(7)은 제1 하부 도전층(3), 제1 전극간 유전체(4), 및 제1 상부 도전층(7) 각각과 동일한 두께를 갖는다. 선택 트랜지스터 QSGk 및 QSGk-1의 제2 상부 도전층(7) 각각은 도 4a에 도시된 바와 같이, 제2 전극간 유전체(4)내에 형성된 전극간 쓰루-홀에 의해 제2 하부 도전층(3)과 도전된다. 또는, 선택 트랜지스터 QSGk 및 QSGk-1은 제2 상부 도전층(7) 및 제2 하부 도전층(3)간에서 각각의 제2 전극간 유전체(4)의 전극간 쓰루-홀(41)(도 7a 참조)을 통해 전기적으로 접속된다.
주변 회로(21, 22, 23, 및 24)는 주변 트랜지스터 Qp를 갖는다. 각각의 주변 트랜지스터는 제3 게이트 전극 구조를 갖는데, 이는 도 4c에 도시된 바와 같이, 제1 셀부 게이트 절연체(2)보다 얇은 두께를 갖는 제1 주변 부 게이트 절연체(10)에 의해 구현된다. 또한, 도 4c에 도시된 바와 같이, 더미 게이트 전극, (제3 주변장치 전도성 레이어)도 4a 및 4b 내에 나타낸 제1 및 제2 주변장치 도전층(11)에 대응하는 11d는 선택 트랜지스터 QSGk 및 QSGk-1의 제2 게이트 전극 구조 및 주변 트랜지스터 Qp의 제3 게이트 전극 구조를 연결하는 구조를 갖고, 메모리 셀 매트릭스(20) 및 각각의 주변 회로(21, 22, 23, 및 24)간의 인터페이스 영역내에 배열된다. 주변 트랜지스터 Qp의 제3 게이트 전극 구조는 더미 게이트 전극(11d)과 같은 재료인 도전 재료의 단일 층으부터 만들어진 게이트 전극(11g)에 의해 구현된다. 게이트 전극(11g)은 더미 게이트 전극(11d)로부터 절연된다. 더미 게이트 전극(11d) 및 게이트 전극(11g)의 상위 표면 상에서, 내화 물질 규소 화합 필름(13)이 형성된다.
즉, 더미 게이트 전극(11d)은 제1 셀부 게이트 절연체(2)와 동일한 두께를 갖는 제3 셀부 게이트 절연체(2), 제1 주변부 게이트 절연체(10)와 동일한 두께를 갖는 제2 주변부 게이트 절연체(10), 제3 셀부 게이트 절연체(2)상에 배치된 제3 하부 도전층(3), 제3 하부 도전층(3)에 배치된 제3 전극간 유전체(4), 제3 전극간 유전체(4)상에 배치된 제3 상부 도전층(7), 및 제3 상부 도전층(7)의 상부 표면으로부터 제2 주변부 게이트 절연체(10)의 상부 표면으로 연장하는 제3 주변 도전층(11d)를 둘러싼다. 제3 주변 도전층(11d)은 제3 상부 도전층(7)과 제2 주변부 게이트 절연체(10)간에 정의된 스탭을 덮는다.
더 구체적으로, 제1 내지 제3 셀부 게이트 절연체(2)가 되는 복수의 터널 산화막은 반도체 기판(1)과 제1 내지 제3 셀부 게이트 절연체(2)간에 샌드위칭되고,복수의 제1 내지 제3 하부 도전층(플로팅 게이트 전극)(3)은 대응하는 제1 내지 제3 셀부 게이트 절연체(터널 절연막)(2)상에 서로 밀접하게 배열된다. 제1 및 제2 하부 도전층(플로팅 게이트 전극)(3)의 각각은 직각으로 병렬 파이프된 토폴로지를 갖고, 분리된 직각 병렬 파이프는 열 및 행 방향을 따라 배열된다. 디바이스 분리막(5)은 인접한 제1 또는 제2 셀부 게이트 절연체(2)사이에서 대략 그 높이의 반 정도로 임베디드된다. 디바이스 분리막(5) 각각은 인접한 제1 또는 제2 셀부 게이트 절연체(2)에 의해 샌드위칭된 직각 리지(ridge)내에 형성되고, 직각 리지는 열 방향을 따라 연장된다. 제1 내지 제3 셀부 게이트 절연체(2) 각각의 상부 표면은 제1 내지 제3 전극간 유전체(4)에 의해 덮어진다.
제1 및 제2 전극간 유전체(4)는 인접한 셀 컬럼으로 연장하여 배열된다. 도 4a에 도시된 바와 같이, 선택 트랜지스터 QSGk 및 QSGk-1에서의 제2 상부 도전층(7) 및 제2 하부 도전층(3)은 제2 전극간 유전체(4)내의 전극간 쓰루 홀 더그(dug)를 통해 전기적으로 접속된다. 각가의 전극간 쓰루 홀은, 열 방향 차원을 따라 측정되었을 때, 광학 포토리소그래피의 최소 분해가능 특징에서보다 더 좁은 폭을 갖는다.
제1 내지 제3 전극간 유전체(4)에서 이용된 절연막은 고 유전 상수 절연막으로 제조되는 것이 바람직하다. 다양한 절연막이, 제1 내지 제3 전극간 유전체(4)에서 이용되는 "고 유전 상수 절연막"으로서 채택될 수 있다. 그러나, 100nm이하의 최소 라인 폭을 갖는 소형화된 반도체 메모리에 있어서는, SiO2막 보다 비교적높은 유전 상수 εr을 갖는 재료가 바람직한데, 그 이유는 제1 하부 도전 층(플로팅 게이트 전극)(3)과 제1 상부 도전층(제어 게이트 전극)(7)간의 커플링 커패시턴스 관계 때문이다. 전술한 재료는, 종래의 ONO 막에서 얻어지는 비 유전 상수 εr= 5-5.5와 같거나 더 높은 비 유전 상수 εr를 갖는 것이 바람직하다. 예컨대, εr= 6의 스트롱티늄(strontium) 산화막(SrO), εr= 7의 실리콘 질화(Si3N4)막, εr= 8 -11인 알루미늄 산화(Al2O3)막, εr= 10 인 마그네슘 산화(MgO)막, εr= 16-17 인 이리듐 산화(Y2O3)막, εr= 22-23 인 하프늄 산화(HfO2)막, εr= 22-23 인 지르코늄 산화(ZrO2)막, εr= 25-27 인 탄탈륨 산화(Ta2O5)막, 또는 εr= 40 인 비스무스 산화(Bi2O3)막 중 임의의 하나로 제조되는 단일층 막 또는 이러한 복수의 층을 포함하는 혼성막이 이용될 수 있다. Ta2O5및 Bi2O3는 폴리실리콘과의 인터페이스에서 열적 안정성이 부족한 결점을 갖는다. 또한, 실리콘 산화막 및 이러한 막들로부터 제조되는 혼성 막일 수 있다. 혼성막은 3층 레벨이상의 적층 구조를 가질 수 있다. 즉, 적어도 그 일부에서 비 유전 상수 εr= 5-6 또는 그 이상인 재료를 포함하는 절연막일 수 있다. 그러나, 혼성 막인 경우에, 전체 막에서 측정된 7 이상의 εreff효율적인 비 유전 상수를 갖게 되는 조합을 선택하는 것이 바람직하다. 5-6이하의 효율적인 비 유전상수 εreff는 ONO 막과 대략 동일하고, 이에 따라 ONO막이갖는 효율보다 큰 것은 기대할 수 없게 된다. 그러나, ONO막은 어떤 경우에는 제1 내지 제3 전극간 유전체(4)의 형성을 용이하게 한다. 게다가, 하프늄 알루미네이트(HfAlO) 막과 같은 터너리(ternary) 혼합의 산화막으로부터 제조된 절연막일 수도 있다.
즉, 알루미늄(Al), 마그네슘(Mg), 이리듐(Y), 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 비스무스(Bi)의 재료 중 적어도 하나를 포함하는 산화물이 제1 내지 제3 전극간 유전체(4)로서 이용되는 절연막일 수 있다. 스토롱티늄 티타네이트(SrTiO3) 및 배리엄 스토롱티늄 티타네이트(BaSrTiO3)와 같은 강유전체가 고 유전 상수 절연막 재료로서 이용가능하지만, 폴리실리콘과의 인터페이스에서 열적 안정성의 결여 및 강유전체의 히스테리시스 특성이 고려되어야 한다. 제1 내지 제3 전극간 유전체(4)로서 알루미늄막을 이용하는 경우가 다음 설명에 개시되지만, 전술한 설명으로부터 이는 알루미늄막에 한정되는 것은 아니라는 것은 명백하다.
도 4a, 4b, 및 4c에서, 코발트 실리사이드(CoSi2)와 같은 리프렉토리(refractory) 금속 실리사이드 층(13)이 제1 내지 제3 주변 도전 층(11, 11d, 11g)의 표면상에 형성되고, 소스 및 드레인 콘택트 윈도우상에는 실리사이드 구조가 형성된다. 티타늄(Ti) 또는 니켈(Ni) 금속 실리사이드는 CoSi2층(13) 대신에 이용될 수 있다.
도 4a, 4b, 및 4c에서, 제1 내지 제3 하부 도전층(플로팅 게이트 전극)(3) 및 제1 내지 제3 상부 도전층(제어 게이트 전극)(7)은 인(P)(여기서는 도핑된 폴리실리콘이라함)과 같은 n-타입 불순물 원자로 도핑된 폴리실리콘으로 형성된다. 그러나, 제1 내지 제3 상부 도전층(제어 게이트 전극)(7)은 도핑된 폴리실리콘에 한장되는 것은 아니며, 티타늄(Ti), 텅스텐(c), 텅스텐 질화물(WN), 또는 티타늄 질화물(TiN, Ti2N) 또는 그 복수의 적층된 막으로 형성될 수 있다. 제1 도전 층(제어 게이트 전극)(7)은 워드 라인 WL1K, WL2K, WL32K, WL1K-1...과 접속되고, 이들은 텅스텐(Ti), 알루미늄(Al), 티타늄(Ti), 또는 구리(Cu)로 형성된다.
본 발명에 따른 반도체 메모리에 있어서, 제2 셀 부 게이트 절연체(2)보다 얇은 제1 주변부 게이트 절연체(10)를 제조하는 것이 가능하고, 셀 컬럼내에 소형화된 선택 트랜지스터 QSGk 및 QSGk-1을 제조하는 것도 가능하다.
도 5a, 5b, 및 5c 내지 도 21a, 21b 및 21c를 참조하여 본 발명의 제1 실시예에 따른 반도체 메모리의 제조 방법이 개시된다. 이하 제시되는 반도체 메모리의 제조 방법이 단순한 예이며, 이런 제조 방법의 수정을 포함하는 다른 여러 제조 방법들은 본래 적용되는 것임을 유의해야 한다. 라벨 A가 붙은 도 5a-21a는 도 3의 선 ⅠⅤA-ⅠⅤA로 취해진 단면도로서, 비트선들 BL2j-1, BL2j, BL2J+1,...의 길이 방향에 따라 절단된 메모리 셀 매트릭스(20)의 일부를 도시한다. 라벨 A가 붙은 도면은 2개의 인접 셀 컬럼들의 접속 포인트를 도시한 단면도, 즉 k번째 셀 컬럼에 속하는 선택 트랜지스터 QSGK와 K-1번째 셀 컬럼에 속하는 선택 트랜지스터 QSGK-1 모두를 나타낸다. 선택 트랜지스터 QSGK 및 QSGK-1의 접속 포인트에서, 2개의 인접 셀 컬럼들은 서로 접힌다. 라벨 B가 붙은 도 5b-21b는 도 3의 라인 ⅠⅤB-ⅠⅤB로 취해진 개요 단면도로서 워드 라인 WL1K, WL2K, ..., WL3K, WL1K-1,...의 길이 방향에 따라 절단된 메모리 셀 매트릭스(20)의 일부를 도시한다. 라벨 B가 붙은 도면은 전극간 쓰루홀(41)의 중심선을 따라 절단된 단면도에 대응한다(도 14a 참조). 이 중심선은 로우 방향을 따라 움직인다. 라벨 C가 붙은 도 5c-21c는 주변 회로(21, 22, 23 및 24)의 주변 트랜지스터 Qp를 도시한 단면도이다.
(a) 먼저, 산화 실리콘(Si02) 등과 같은 셀부 게이트 절연체(2)는 p-타입 실리콘 기판으로 형성된 반도체 기판상에서 열 산화를 통해 대략 1-15nm의 두께로 형성된다. p-타입 실리콘 대신에, p-웰을 갖는 n-타입 실리콘 기판은 반도체 기판(1)에 적응가능하여, 셀부 게이트 절연체(2)가 p-웰상에 형성될 수 있게 된다. 인(P)과 같은 n-타입 불순물 원자로 도핑된 도핑 폴리실리콘막인 하부 도전층(3)은 화학 기상 증착(CVD)을 통해 셀부 게이트 절연체(2)상에서 대략 10-200nm로 형성된다. 다음으로, 질화 실리콘(Si3N4)막(16)은 CVD에 의해 하부 도전층(하부 도핀된 폴리실리콘막)(3)상에서 대략 50-200nm의 두께로 형성되고, 산화 실리콘막(17)은 CVD에 의해 50-400nm의 두께로 피착된다. 포토레지스트막(18)은 포토리소그래피에 의해 노출 및 현상되어, 도 5a, 5b, 5c에 도시된 바와 같이 에칭 마스크를 비선형화(delineate)하게 된다. 다음으로, 산화 실리콘막(17)은 포토레지스트막(18)으로 이루어진 에칭 마스트를 이용하여 반응성 이온 에칭(RIE)를 통해 선택적으로 에칭되어, 산화 실리콘막(17)으로 이루어진 새로운 에칭 마스크를 비선형화하게 된다. 산화 실리콘막(17)으로 이루어진 새로운 에칭 마스크를 비선형화하기 위한 RIE 프로세스를 적용하는 포토레지스트막(18)이 제거된다.
(b) 연속해서, 산화 실리콘막(17)으로 이루어진 새로운 에칭 마스크를 이용하여, 하부 도전층(3), 셀부 게이트 절연체(2) 및 반도체 기판(실리콘 기판)(1)은 RIE에 의해 선택적으로 그리고 연속해서 에칭되고, 컬럼 방향을 따라 동작하는 복수의 디바이스-분리 트랜치는 도 6a, 6b, 6c에 도시된 바와 같이 주기적으로 형성된다. 산화 실리콘막으로 형성되는 디바이스-분리막(5)은 200-1500nm의 두께로 형성되며, 도 7a, 7b, 7c에 도시된 바와 같이 디바이스-분리 트랜치에 충전된다. 디바이스-분리막(5)은 질화 실리콘막(16)의 상부 표면이 주기적으로 노출될때, 즉 질화 실리콘막(16) 각각이 도 8a, 8b, 8c에 도시된 스토퍼로서 채택될 때까지, 화학 기계 연마(CMP)에 의해 평판화된다. 더욱이, 질화 실리콘막(16)의 스트립들과 디바이스-분리막(5)의 스트립들을 선택적으로 노출하면, 평탄면은 더욱이 편평하게 에칭된 블랭킷으로서, 도 9a, 9b, 9c에 도시된 바와 같이 하부 도전층(3)의 스트립들과 디바이스-분리막(5)을 선택적으로 노출하면서 새로운 평탄면을 얻게된다. 산화 실리콘막(17)에 대해 동일한 에칭 레이트를 가지며 디바이스-분리막(5) 및 제1 도전막(3)상에서의 질화 실리콘막(16)에 사용되는 특정 플리즈마 에칭을 채택하면, 균일한 평탄화된 블랭킷 에칭은, 예컨대 다음과 같이 달성될 수 있다:
(c) 연속해서, 높은 유전 상수 절연막인 산화 알루미늄(Al2O3)막은 전극간 유전체(4)로서 피착된 블랭킷으로서 균일하게 평탄화된 표면을 커버하여 도 10a, 10b, 10c에 도시된 바와 같이 저압력 CVD(LPCVD)에 의해 디바이스-분리막(5) 및 하부 도전층(3)을 선택적으로 노출한다. 도 10b에 도시된 바와 같이, 상술한 자기정렬 메소돌로지(methodology)에 의해, 복수의 하부 도전층들(부동 게이트 전극들)(3)은 주변의 디바이스-분리막(5)들 사이에 형성된다. 그러나, 도 10c에서는 생략되었지만, 말할 필요도 없이 디바이스-분리막(5)은 주변부에서 또한 형성되며, STI(shallow trench isolation) 아키텍쳐를 이용하여 주변 회로(21, 22, 23, 24)를 포함한다. 자기 정렬 메소돌로지에 의해, 복수의 하부 도전층(부동 게이트 전극(3)은 활성 영역들에 또한 형성되며, 각각의 활성 영역은 주변부에서의 주변 STI 영역에 의해 정의된다.
(d) 연속해서, 제1 TEOS(tetraethyl orthosilicate)막(6a)는 전체 상면상에 피착된 블랭킷이다. 새로운 포토레지스트막(19)은 제1 TEOS막(6a)상에 코팅되어, 새로운 포토레지스트막(19)이 포토리소그래피에 의해 비선형화될 수 있어 도 11a, 11b, 11c에 도시된 바와 같이 에칭 마스크를 형성하게 된다. 다음으로, 제1 TEOS막(6a)는 새로운 포토레지스트막(19)으로 이루어진 에칭 마스크를 이용하여 RIE에 의해 선택적으로 에칭된다. 포토리소그래피 및 RIE에 의해, 로우 방향을 따라 동작하는 슬릿들 각각은 대략 200nm의 컬럼 방향을 따르는 폭을 가지며, 선택 트랜지스터 QSGK 및 QSGK-1이 도 12a, 12b, 12c에 도시된 바와 같이 나중에 형성되도록 스케줄링되는 영역의 제1 TEOS막(6a)에 형성된다. RIE에 의해, 슬릿의 바닥에 각각 위치하는 전극간 유전체(4)의 상면은 도 12a, 12b, 12c에 도시된 바와 같이 선택적으로 노출된다. 종이 배면부에서 로우 방향을 따라 동작하는 슬릿들의 측벽에 대한 설명은 도 12b에서 생략된다. 새로운 포토레지스트막(19)이 제거된 후, 제2TEOS막(6b)은 대략 60nm의 두께로 제1 TEOS막(6a)의 패턴상에 피착된 블랭킷으로서, 슬릿의 폭을 줄어들게 한다. 다음으로, 제2 TEOS막(6b)은 제1 TEOS막(6a)의 표면이 노출되어 제1 제1 TEOS막(6a)에서 개방된 슬릿에 대해 측벽(6b)를 형성할 때까지 고 방향성 RIE에 의해 에칭되어, 광 포토리소그래피의 최소 분해가능한(resolvable) 특징 크기보다 좁은 차원 또는 도 13a에 도시된 바와 같이 스테퍼와 같은 포토리소그래피 기계의 광학의 레이라이(Rayleigh) 기준에 의해 제한되는 분해능보다 좁은 분해능을 달성한다. 고 방향성 RIE에 의해, 슬릿의 바닥에 각각 위치하는 전극간 유전체(4)의 상면은 도 13a, 13b에 도시된 바와 같이 선택적으로 노출되어, 슬릿의 바닥에서 제2 TEOS막(6b)을 선택적으로 제거한다. 종이 배면부에서 로우 방향을 따라 동작하는 측벽(6b)의 설명은 도 13b에서 생략된다. 더욱이, 도 13c에 도시된 바와 같이, 주변부에서의 제1 TEOS막(6a)상에서, 제2 TEOS막(6b)은 제거된다.
(e) 각각이 에칭 마스크로서 제1 TEOS막(6a) 및 제2 TEOS막(6b)의 혼합물로 이루어지는 줄어든(shrunk) 윈도우를 이용하여, 전극간 유전체(Al2O3)(4)는 RIE에 의해 선택적으로 에칭되어 도 14a, 14b에 도시된 바와 같이 선택 트랜지스트를 형성하기 위해 스케줄링된 각각의 영역에서 전극간 쓰루 홀(41)을 형성한다. 에쳔트(etchant)가 실리콘 또는 H3PO4용액과 같은 산화 실리콘에 비해 전극간 유전체(4)에 대해 높은 선택도를 갖는다면, 전극간 유전체(4)는 에쳔트에 의해 선택적으로 에칭되어 전극간 쓰루 홀(41)을 형성하게 된다. 이후, 도 14a, 14b, 14c에 도시된바와 같이, 제1 TEOS막(6a) 및 제2 TEOS막(6b)은 HF 용액 등으로 제거된다. 도 14b는, 종이 배면부에서 로우 방향을 따라 동작하는 전극간 유전체(4)의 측벽에 대한 설명이 도 14b에서 생략된다 할지라도, 선택 트랜지스터를 형성하기 위해 스케줄링된 영역에서 루우 방향을 따라 동작하는 슬릿의 바닥들중 하나를 도시하며, 이런 슬릿들 각각은 광 포토리소그래피의 최소 분해가능한 특징 크기 보다 좁은 폭을 갖는다. 주변부에서, 전극간 유전체(4) 블랭킷은 도 14c에서 도시된 바와 같이 하부 도전층(부동 게이트 전극)(3)의 상면을 커버한다.
(f) 상부 도전층(제어 게이트 전극)(7)에 적용되는 상부 도핑된 폴리실리콘막은 전극간 유전체(4)의 전체 상면상에 피착된 블랭킷으로서, CVD에 의해 전극간 쓰루 홀(41)상을 커버한다. 더욱이, 새로운 포포레지스트막(8)은 상부 도핑된 폴리실리콘막(7)에서 이루어지며, 포토리소그래피에 의해 윈도우는 도 15c에 도시된 바와 같이 주변부에서 새로운 포토레지스트막(8)에서 이루어진다. 메로리 셀부에서, 상부 도전층(제어 게이트 전극)(7)의 상면은 도 15a, 15b에 도시된 바와 같이 새로운 포토레지스트막(8)에 의해 전체로 커버된다.
(g) 다음으로, 에칭 마스크로서 새로운 포토레지스트막(8)을 이용하여, 주변부에서 상부 도전층(제어 게이트 전극)(7), 전극간 유전체(4), 및 하부 도전층(부동 게이트 전극)(3)은 RIE에 의해 선택적으로 에칭되고 제거되어, 셀부 게이트 절연체(2)로서 형성되는 산화막의 일부를 노출하는 제1 개구(윈도우)를 형성한다. 연속해서, 새로운 포토레지스트막(8)은 제거되며, 도 16a, 16b에 도시된 바와 같이, 질화 실리콘막(9)은 메모리 셀부에서 CVD에 의해 상부 도전층(제어 게이트 전극)(7)의 전체 상면을 통해 피착된 블랭킷이다. 도 16c에 도시된 바와 같이, 주변부에서, 질화 실리콘막(9)은 상부 도전층(7)의 상면과 셀부 게이트 절연체(2) 간에, 또한 제1 개구(윈도우)의 바닥에 위치한 노출된 셀부 게이트 절연체(2)의 상면사이에서 정의된 스텝의 측벽을 커버한다.
(h) 다음으로, 새로운 포토레지스트막은 주변부에서 스텝을 커버하는 질화 실리콘막(9)상에 코팅되며, 스텝은 상부 도전층(7)의 상면과 셀부 게이트 절연체(2) 사이에 정의된다. 제1 개구보다 다소 작은 제2 개구는 포토리소그래피에 의해 주변부에서 새로운 포토레지스트막에서 비선형화된다. 에칭 마스크로서 제2 개구를 갖는 새로운 포토레지스트막을 이용하면, 제2 개구의 바닥에서 누출되는 질화 실리콘막(9)은 RIE에 의해 선택적으로 에칭되어 셀부 게이트 절연체(2)의 일부를 노출시키게 된다. 연속해서, 제2 개구의 바닥에서 노출되는 셀부 게이트 절연체(2) 또는 산화막(2)은 도 17c에 도시된 바와 같이 플루오루화 수소산 용액으로 선택적으로 에칭되어, 반도체 기판(1)의 상면의 일부를 노출시킨다. 도 17a, 17b에 도시된 바와 같이, 질화 실리콘막(9)은 메모리 셀부에서 상부 도전층(제어 게이트 전극)(7)의 전체 상면상에 남겨진다.
(i) 연속해서, 제2 개구의 바닥에서 누출된 반도체 기판(1)의 상면의 일부는 산화 보호 마스크로서 질화 실리콘막(9)을 이용하여 선택적으로 열 산화되어, 주변부에서 스케줄링된 주변 트랜지스터 Qp에 대핸 새로운 게이트 산화막(주변부 게이트 절연체)(10)를 형성한다. 산화 보호막으로써 사용되는 질화 실리콘막은 비등된(boiled) 인산 용액 등을 이용하는 웨트 에칭에 의해 제거된다. 더욱이, 도 18a,18b, 18c에 도시된 바와 같이, 주변부에서 주변 트랜지스터 Qp의 게이트 전극에 대해 적응되는 주변 도전층(11), 또는 상부 도핑된 폴리실리콘막(11)은 CVD에 의해 피착된 블랭킷이다. 도 18c에 도시된 바와 같이, 주변 도전층(11)은 상부 도전층(7)의 상면으로부터 주변부 게이트 절연체(10)의 상면으로 연장된다. 주변 도전층(11)은 상부 도전층(7)의 상면과 주변부 게이트 절연체(10) 사이에서 정의되는 스텝을 커버한다. 전극간 유전체(4)상에서, 주변 도전층(11) 및 도전층(7)은 메모리 셀부 및 주변부 사이의 인터페이스부에서 단일 층으로 합쳐진다.
(j) 새로운 포토레지스트막은 주변 도전층(상부 도핑된 폴리실리콘막)(11)상에서 코팅된다. 연속해서, 새로운 포토레지스트막은 포토리소그래피에 의해 비선형화되어, 메모리 셀 매트릭스(20)의 셀 컬럼들 각각에서 복수의 메모리 셀 트랜지스터로 분할하기 위한 에칭 마스크를 형성한다. 달리 말하자면, 새로운 포토레지스트를 에칭 마스크로서 사용하면, 메모리 셀 매트릭스(20)에서 상부 도핑된 폴리실리콘막(11), 상부 도핑된 폴리실리콘막(7), 전극간 유전체(7) 및 하부 도핑된 폴리실리콘막(3)은, 도 19a, 19b, 19c가 메모리 셀 트랜지스터의 분할을 위한 프로세스 스테이지에 후행하는 에칭 마스크로서 사용되는 새로운 포토레지스트막이 제거된 후의 프로세스 스테이지를 도시한다 할지라도, 로우 방향 또는 워드 라인의 길이 방향에 따라 병렬로 동작하는 복수의 슬릿을 형성하기 위해 RIE에 의해 에칭되며, 도 19a에 도시된 바와 같이 메모리 셀들 각각에서 정렬된 메모리 셀 트랜지스터 및 선택 트랜지스터를 분리시킨다. 제1 내지 제3 주변 도전층(11), 제1 내지 제3 하부 도전층(부동 게이트 전극)(3) 및 제1 내지 제3의 상부 도전층(제어 게이트 전극(7)의 형상은 이에 따라 결정된다. 즉, 메모리 셀 트랜지스터들의 제1 하부 도전층들(3) 각각의 형상은 직사각형의 평행육면체의 토폴로지로 절단되고, 분리된 직사각형 평행육면체는 컬럼 및 로우 방향들을 따라 정렬된다. 제1 및 제2 상부 도전층(7)들 각각의 형상은 로우 방향을 따라 동작하는 리지(ridge)로 절단된다. 유사하게, 제1 및 제2 주변 도전층(11)들 각각의 형상은 로우 방향을 따라 동작하는 리지로 절단된다. 도 19b는 제2 주변 도전층(11) 및 제2 상부 도전층(7)에 의해 구현되며, 선택 트랜지스터들중 2개를 통한 로우 방향을 따라 동작하는 복합층을 도시한다. 도 19a에 도시된 바와 같이, 선택 트랜지스터에서 제2 상부 도전층(7) 및 제2 하부 도전층(3)은 전극간 유전체(4)에서 전극간 쓰루홀(41)을 통해 전기적으로 연결되며, 도 19b는 전극간 쓰루홀(41)들중 2개를 통한 전기적으로 연결된 부분을 도시한다. 그러나, 도 19c에 도시된 바와 같이, 주변부에서 제3 하부 도전층(3)의 형상은 주변부에서 제3 하부 도전층(3)이 각각의 주변 회로(21, 22, 23 및 24)의 설계에 의존하기 때문에, 도 19c에 도시된 제3 하부 도전층이 더미 게이트 전극에 적응된다 할지라도, 직사각형 정육면체의 토폴로지로 절단되는 것이 항상 요구되는 것은 아니다.
(k) 새로운 포토레지스트막은 상부 도핑된 폴리실리콘막(11)상에 코딩되며, 새로운 포토레지스트막은 주변부의 비선형화의 구축을 용이하게 하기 위한 포토리소그래피에 의해 비선형화된다. 새로운 포토레지스트막을 에칭막으로서 사용함에 의해, 상부 도핑된 폴리실리콘막(11)은 RIE에 의해 선택적으로 에칭되어, 게이트 산화막(주변부 게이트 절연체)(10)의 상면의 일부를 노출하고, 도 20a, 20b, 20c가그루브를 절단하기 위해 채용된 새로운 포토레지스막이 이미 제거된 후의 프로세스 스테이지를 도시한다 할지라도, 도 20c에 도시된 바와 같이 메모리 셀부의 최외각부 및 주변부 사이에 그루브를 형성한다. 그루브의 절단을 용이하게 하기 위하여, RIE의 에칭 조건은 매우 적격이 되어 주변 도전층(상부 도핑된 폴리실리콘막)(11)에는 주변부 게이트 절연체(10)에 비해 충분한 에칭 레이트 선택도가 주어진다. 주변부에서, 상부 도핑된 폴리실리콘막(11)으로부터 이루어지는 게이트 전극(11g)은 도 20c에 도시된 바와 같이 패터닝된다. 주변부에서 상부 도핑된 폴리실리콘막(11)이 패터닝되면, 에칭 마스크로서 사용되는 새로운 포토레지스트막은 제거된다. 도 20c에 도시된 바와 같이, 이런 프로세스 스테이지에서, 더미 게이트 전극(11d)은 주변부와 메모리 셀부 사이의 인터페이스부에서 또한 정의된다. 제3 주변 도전층(11)에 의해 구현되는 더미 게이트 전극(11d)은 제3 상부 도전층(7)의 상면에서부터 제2 주변부 게이트 절연체(10)의 상면으로 연장한다. 더미 게이트 전극(주변 도전층)(11d)은 제3 상부 도전층(7)의 상면과 제2 주변부 게이트 절연체(10) 사이에서 정의된 스텝을 커버한다. 제3 전극간 유전체(4)상에서, 제3 주변 도전층(11)과 제3 상부 도전층(7)은 단일층으로 합쳐진다. 이런 방식으로, 더미 게이트 전극(11d)은 포토리소그래피 스텝에서 마스크 오정렬 마진을 고려할 때 인터페이스부로 연장되도록 구성된다. 도 20a, 20b에 도시된 바와 같이, 메모리 셀부의 구성은 도 19a, 19b에 도시된 구성과 같게 된다.
(l) 연속해서, n-타입 불순물 이온, 예컨대 인(31P+) 이온들 또는 아세닉(arsenic)(75As+) 이온들은 로우 방향을 따라 병렬로 동작하는 슬릿의 바닥에서 노출되는 셀부 게이트 절연체(2)를 통해 p-타입 반도체 기판(1)으로 선택적으로 주입되어 메모리 셀 매트릭스(20)에 정렬된 메모리 셀 트랜지스터들 각각의 소스 및 드레인 확산 영역들(31)을 형성하고, 또한 주변부 게이트 절연체(10)를 통해 주변부에 배치된 p-타입 반도체 기판(1)으로 주입되어 n-타입 주변 트랜지스터 Qp의 소스 및 드레인 확산 영역들(32)을 형성하거나, 또는 주변부 게이트 절연체(10)를 통해 주변부에 배치된 p-타입 반도체 기판에 형성된 n웰로 주입되어 n-웰용 n-타입 접촉 확산 영역을 형성한다. p-타입 이온, 예컨대 붕소(11B+또는49BF2 +) 이온은 셀부 게이트 절연체(10)를 통해 P-타입 반도체 기판(1)으로 선택적으로 주입되어 P-타입 반도체 기판용 P-타입 접촉 확산 영역을 형성하고, 주변부 게이트 절연체(10)를 통해 주변부에 배치된 P-타입 반도체 기판(1)에 형성된 N-웰로 주입되어 P-타입 주변 트랜지스터 Qp의 소스 및 드레인 확산 영역들을 형성하거나, 또는 주변부 게이트 절연체(10)를 통해 주변부에 배치된 p-타입 반도체 기판(1)으로 주입되어 p-타입 반도체 기판(1)용 p-타입 접촉 확산 영역을 형성한다. n-타입 불순물 이온 및/또는 p-타입 불순물 이온은 주변부에 대한 도즈량과는 다른 메모리 셀부에 대한 도즈량으로 주입된다. 컬럼 방향을 따른 직렬 접속된 메모리 셀 트랜지스터 및 여러 주변 트랜지스터 Qp를 형성하기 위해 주입된 불순물 이온들을 활성화하기 위한 급속 열 어닐링(RTA) 또는 FRA(Flash Ramp Anneal)이후, 질화 실리콘막(12)은 피착된 블랭킷이다. 다음으로, 질화 실리콘막(12)은 질화 실리콘막(12)이 도 21a, 21b,21c에 도시된 바와 같이 로우 방향을 따라 병렬로 동작하는 슬릿들의 측벽들 각각에서 질화 실리콘 측벽들(12)을 형성하기 위하여 노출될 때까지 고 방향성 RIE에 의해 에칭된다. 고 방향성 RIE에 의해, 접촉 홀은 도 21a, 21b에 도시된 바와 같이 메모리 셀부 및 주변부 모두에 형성된다. 접촉 홀이 개방된 후, 내열성 금속, 예컨대 코발트(Co)는 스퍼터링 또는 진공 증착에 의해 피착된 블랭킷이다. 실리시데이션 어닐링(silicidation annealing), 예컨대 RTA 또는 FTA에 의해, 코발트 실리사이드(CoSi2)막(13)은 접촉 홀에서 선택적으로 형성되며, 코발트 실리사이드막이 접촉 홀에서 형성되는 구조는 도 4a, 4b에 도시된 바와 같이, "코발트 살리사이드(salicide)"로 불린다. 동시에, 실리시데이션 어닐링에 의해, 제1 및 제2 주변 도전층들(11)의 상면상에서, 더미 게이트 전극들(11d) 및 게이트 전극(11g), 코발트 실리사이드(CoSi2)막(13)은 도 4a, 4b, 4c에 도시된 바와 같이 선택적으로 형성된다. 실제로, 층간 절연막은 CVD에 의해 부가적으로 형성되어 전체 상면을 커버하고, 상호접속 층 등이 공지된 방법을 이용하여 형성됨은 말할 나위도 없다.
제1 실시예에 따르는 반도체 메모리의 제조 방법에서, 셀부 게이트 절연체(2) 보다 얇은 주변부 게이트 절연체(10)가 용이하게 제조되며, 소형화된 선택 트랜지스터들 QSGK 및 QSGK-1은 또한 용이하게 제조되어, 제조 수율이 높게 된다. 특히, 더미 게이트 전극(11d)이 주변부와 메모리 셀 매트릭스(20) 사이의 인터페이스 영역에 제공되기 때문에, 포토리소그래피 스텝에서 마스트 오정렬에 기인한 디바이스에 대한 역효과가 제어된다.
<제2 실시예>
도 22a는 본 발명의 제2 실시예에 따른 반도체 메모리의 메모리 셀 매트릭스의 일부를 도시하는 개락적 단면도로서, 제1 실시예의 도 3의 라인 IVA-IVA를 따라 절취된 단면도, 또는 비트 라인 BL2j-1, BL2j, BL2j+1...의 길이를 따라 절취된 단면도이다. 도 22b는 도 22a의 라인 IVB-IVB를 따라 절취된 메모리 셀 메트릭스의 일부를 도시하는 개략적 단면도이고, 워드 라인 WL1k, WL2k,...,WL32k, WL1k-1...,의 길이를 따라 절취된 단면도이다. 도 22c는 주변 회로(21, 22, 23 및 24)의 주변 트랜지스터 Qp를 도시하는 개략적 단면도이다.
평면도는 생략하였지만, 본 발명의 제2 실시예에 따른 반도체 메모리는, 제1 실시예에 따른 반도체 메모리와 같이, 메모리 셀부 내에 메모리 셀 매트릭스를 포함하는 NAND 플래시 메모리이다. 제1 실시예와 마찬가지로, 메모리 셀 매트릭스는, 각각이 열방향을 따라 직렬로 배치된 다수의 메모리 셀 트랜지스터로 이루어진 복수의 셀 열과, 해당하는 셀 열에 배치된 메모리 셀 트랜지스터의 그룹을 선택하는 선택 트랜지스터를 포함한다. 또한, 도 2의 제1 실시예와 유사하게, 메모리 셀 트랜지스터 및 선택 트랜지스터를 구동하고, 메모리 셀 트랜지스터로부터 정보를 판독하는 다양한 주변 회로가 배열된다.
또한, 제2 실시예에 따른 메모리 셀 트랜지스터 QCk의 구성이 제1 실시예에 따른 메모리 셀 트랜지스터 QCk의 구성과 유사하다. 그러나, 제2 실시예에 따른 메모리 셀 트랜지스터 QCk의 구성은, 메모리 셀 트랜지스터 QCk의 제어 게이트 전극 각각이, 도 22a에 도시된 바와 같이, 제1 상부 도전층(7)과, 제1 상부 도전층(7) 상에 배치된 제1 최상부 도전층(11)을 포함하는 2중층 적층 구조로 구현된다는 점에서, 제1 실시예와는 다르다. 환언하면, 도 22a에 도시된 바와 같이, 제2 실시예의 각 메모리 셀 트랜지스터 QCk는, 제1 셀부 게이트 절연체(2), 제1 하부 도전층(3), 제1 전극간 유전체(4), 제1 상부 도전층(7), 제1 최상부 도전층(11) 및 코발트 실리사이드(CoSi2)층(13)으로 구현되는 제1 게이트 전극 구조를 갖는다. 제1 최상부 도전층(11)은 제1 상부 도전층(7)과 직접 접촉한다. 제1 상부 도전층(7)은, 제1 전극간 유전체(4)에 의해 제1 하부 도전층(3)으로부터 절연된다.
도 22a 및 도 22b에 도시된 바와 같이, 대응하는 선택 트랜지스터 QSGk 및 QSGk-1은, 메모리 셀 트랜지스터 QCk의 제1 게이트 전극 구조와 유사한 게이트 전극 구조,제2 게이트 전극 구조를 갖는다. 즉, 제2 게이트 전극 구조는, 제2 상부 도전층(7)과, 제2 상부 도전층(7) 위에 배치된 제2 최상부 도전층(11)을 포함하는 유사 2중층 적층 구조로 구현된다. 즉, 선택 트랜지스터 QSGk 및 QSGk-1의 제2 게이트 구조 각각은, 제2 셀부 게이트 절연체(2), 제2 하부 도전층(3), 제2 전극간 유전체(4), 제2 상부 도전층(7), 제2 최상부 도전층(11) 및 코발트 실리사이드층(13)을 포함한다. 각각의 제2 상부 도전층(7)은 제2 전극간 유전체(4) 내에 형성된 전극간 쓰루홀을 통해 대응하는 제2 하부 도전층(3)에 전기적으로 접속된다. 도 22b는 선택 트랜지스터 QSGk의 제2 전극간 유전체(4)에 형성된 전극간 쓰루홀의 중심선을 따라, 또는 행방향을 따라 절취된 개략적 단면도를 도시한다. 각각의 제2 최상부 도전층(11)은, 대응하는 제2 상부 도전층(7)과 직접 접촉한다. 왜냐하면, 도 22a 및 도 22b에 도시된 바와 같이, 선택 트랜지스터 QSGk 및 QSGk-1 각각 내에, 제2 상부 도전층(7)이 제2 전극간 유전체(4) 내의 전극간 쓰루홀(41)(도 27a 참조)을 통해 제2 하부 전극층(3)에 전기적으로 접속되고, 제2 최상부 도전층(11)도 또한 제2 상부 도전층(7)을 통해 제2 하부 도전층(3)에 전기적으로 접속되어 있기 때문이다.
다른 한편으로, 주변 회로에서는, 주변 트랜지스터 Qp 각각의 제3 게이트 전극 구조가, 도 22c에 도시된 바와 같이, 제1 또는 제2 셀부 게이트 절연체(2)보다 얇은 제1 주변부 게이트 절연체(10)로 구현된다. 특히, 도 22c에 도시된 바와 같이, 제2 실시예에 따른 주변 트랜지스터 Op의 제1 주변부 게이트 절연체(10) 상에 적층된 제3 게이트 전극 구조는, 제3 게이트 전극 구조가, 하부 도전층(7g)과, 하부 도전층(7g) 위에 배치된 상부 도전층(11g)을 포함하는 이중층 적층 구조(7g, 11g)로 구현된다는 점에서 제2 실시예와는 다르다. 이중층 적층 구조(7g, 11g)의 구성은, 메모리 셀부의 메모리 셀 트랜지스터 QCk의 제어 게이트 전극(7, 11)의 구성과 동일한 구조를 나타낸다. 도 22c에 도시된 바와 같이, 메모리 셀 트랜지스터의 게이트 전극 구조를 주변 트랜지스터 Qp의 게이트 전극 구조에 연결시키기 위해 채용된 더미 게이트 전극(7d, 11d)이 메모리 셀부와 주변부와의 사이의 인터페이스 영역에 배치된다. 더미 게이트 전극(7d, 11d)은 제2 실시예에 따른 반도체 메모리의 더미 게이트 전극과 유사한 기능을 용이하게 한다. 더미 게이트 전극(7d, 11d)은 또한, 하부 도전층(7d)과 하부 도전층(7d) 상에 배치된 상부 도전층(11d)을 포함하는 이중층 적층 구조로 구현된다. 즉, 더미 게이트 전극은, 제1 셀부 게이트 절연체(2)와 동일한 두께를 갖는 제3 셀부 게이트 절연체(2)와, 제1 주변부 게이트 절연체(10)와 동일한 두께를 갖는 제2 주변부 게이트 절연체(10)와, 제3 셀부 게이트 절연체(2) 상에 배치된 제3 하부 도전층(3)과, 제3 하부 도전층(3) 상에 배치된 제3 전극간 유전체(4), 제3 전극간 유전체(4)의 상부 표면에서 제2 주변부 게이트 절연체(10)까지 연장되는 제3 상부 도전층(7d), 및 제3 상부 도전층(7d) 상에 배치된 제3 최상부 도전층(11d)을 포함한다. 제3 상부 도전층(7d)은, 제3 전극간 유전체(4)와 제2 주변부 게이트 절연체(10)의 상부 표면들 간에 규정된 단차를 커버한다. 제3 최상부 도전층(11d)은 또한 제3 전극간 유전체(4)의 상부에서 제2 주변부 게이트 절연체(10)의 상부까지 연장된다. 이런 방식으로, 이중층 적층 구조의 구성은, 메모리 셀부 내의 메모리 셀 트랜지스터 QCk의 제어 게이트 전극(7, 11) 또는 제1 게이트 전극의 구성과 동일한 구조를 나타낸다.
다른 구조 및 재료는 제2 실시예에서 이미 설명한 구조 및 재료와 동일하고, 제2 실시예에서와 중복되거나 여분의 설명은 생략할 수 있다.
제2 실시예에 따른 반도체 메모리에 의해, 제1 주변부 게이트 절연체(10)의 두께는 제1 또는 제2 셀부 게이트 절연체(2)보다 더 얇게 만들어질 수 있고, 셀 열 내의 선택 트랜지스터 QSGk 및 QSGk-1의 소형화 구조가 성취될 수 있다.
제2 실시예에 따른 반도체 메모리의 제조 방법을, 도 23a, 23b 및 23c 내지 도 31a, 31b 및 31c를 참조하여 설명한다. 이하에 제공된 반도체 메모리의 제조 방법은 단순히 예시일 뿐이고, 제조 방법의 수정을 포함한 다른 다양한 제조 방법을 자연스럽게 채택할 수 있다. 제1 실시예에 따른 반도체 메모리의 제조 방법에서와 같이, 도 23a 내지 도 31a 각각에서, 또는 도면 번호 A는 비트 라인 BL2j-1, BL2j, BL2j+1...의 길이를 따라 절취된 메모리 셀 매트릭스(20)의 일부를 도시하는, 라인 IVA-IVA를 따라 절취된 단면도이고, 도 23b 내지 도 31b 또는 도면 부호 B는 워드 라인 WL1k, WL2k,...,WL32k, WL1k-1...,의 길이를 따라 절취된 메모리 셀 매트릭스(20)의 일부를 도시하는, 도 3의 라인 IVB-IVB 상의 단면에 대응하는 개략적 단면도이다. 도 23c 내지 도 31c 또는 도면 부호 C는 주변 회로(21, 22, 23 및 24)의 주변 트랜지스터 Qp를 도시하는 도면에 대응하는 단면도이다. 도면 부호 A는 2개의 인접한 셀 열의 접속 지점, 즉 k번째 셀 열에 속하는 선택 트랜지스터 QSGk와 k-1번째 셀 열에 속하는 선택 트랜지스터 QSGK-1 둘 다를 도시하는 단면도이다. 선택 트랜지스터 QSGk 및 QSGk-1의 접속 지점에, 2개의 인접한 셀 열이 서로 접혀져 있다. 도면 부호 B는 전극간 쓰루홀(41)(도 27a 참조)의 중심선, 행 방향에 따른 중심선을 따라 절취된 단면도이다.
(a) 먼저, 도 23a, 23b 및 23c의 구조적 단면도는, 제1 실시예에 따른 반도체 메모리의 제조 방법에서 설명한 것과 유사한 단계의 시퀀스에 의해 얻어진다. 즉, 메모리 셀부에서, 교대로 열 방향을 따라 뻗어나가는 제1 릿지(5)와 제2 릿지(3, 2, 1)에 의해 구현되는 주기 구조가 형성된다. 제1 릿지 각각은 디바이스 분리막(5)으로 이루어지며, 제2 릿지는 반도체 기판(1)의 돌출부 중 하나, 반도체 기판(1)의 돌출부 상의 셀부 게이트 절연체(2), 셀부 게이트 절연체(2) 상의 하부 도전층으로 이루어진다. 그런 다음, 도 23b에 도시된 바와 같이, 인접한 2개의 셀부 게이트 절연체(2)와 인접한 2개의 도핑된 폴리실리콘층(3)이 STI 기술을 이용하여, 인접한 2개의 셀 열들 간에 배치된 디바이스 분리막(5)에 의해 분리된다. Al2O3막이 전체 상부면에 걸쳐 전극간 유전체(4)로서 블랭킷 피착된다. 또한, 도 23a, 23b 및 23c에 도시된 바와 같이, 전극간 유전체(4) 위에 제1 TEOS막(6)이 블랭킷 피착된다. 도 23c에서는 설명을 생략하였지만, 말할 필요도 없이, STI 기술을 이용하여, 주변 회로(21, 22, 23 및 24)를 위한 주변부에 디바이스 분리막(5)을 형성하여, 주변 트랜지스터를 위한 복수의 활성 영역을 정의한다.
(b) 도 24c에 도시된 바와 같이, 포토리소그래피에 의해, 에칭 마스크(14)를 형성하도록 포토레지스트막(14)의 윤곽을 그리고, 에칭 마스크(14)를 이용하여, 주변부의 주변 트랜지스터 Qp를 형성하도록 예정된 영역에, 제1 TEOS 막(6)과, 전극간 유전체(4)와, 하부 도전층(3)(도핑된 폴리실리콘막(3))이 RIE에 의해 선택적으로 제거되어, 셀부 게이트 절연체(2)의 부분을 노출시킨다. 메모리 셀부에서는, 제1 TEOS막(6)이 에칭 마스크(14)에 의해서 보호되기 때문에, 제1 TEOS막(6), 전극간 유전체(4), 하부 도전층(3) 및 셀부 게이트 절연체(2)의 적층 구조가 도 24a 및 도 25b에 도시된 바와 같이 변화하지 않고 남아있는다.
(c) 후속하여, 에칭 마스크(14)로서 사용되는 포토레지스트막(14)이 제거된다. 도 25a 및 도 25b에 도시된 바와 같이, 전극간 유전체(4) 상의 제1 TEOS 막(6)이 플루오루화 수소산(HF) 용액에 의해 제거된다. 플루오르화 수소산에 의해,개구부 바닥에 노출된 산화막(2)이 동시에 제거되어, 도 25c에 도시된 바와 같이, 반도체 기판(1)의 상부 표면의 일부를 새롭게 노출시킨다.
(d) 다음으로, 반도체 기판(1)의 상부 표면의 노출된 부분을 선택적으로 열적으로 산화시켜, 도 26c에 도시된 바와 같이, 주변부의 주변 트랜지스터 Qp에 게이트 산화막(10)을 형성한다. 또한, 도 26a, 26b, 26c에 도시된 바와 같이, 주변부의 주변 트랜지스터 Qp의 게이트 전극 및 메모리 셀부의 상부 전극층(제어 게이트 전극)(7) 둘 다를 위해 채용된 상부 도핑된 폴리실리콘막(7)이 블랭킷 피착된다.
(e) 후속하여, 제2 TEOS 막(도면에서의 설명은 생략한다)이 상부 도핑된 폴리실리콘막(7)의 전체 상부 표면에 걸쳐 블랭킷 피착된다. 새로운 포토레지스트막이 제2 TEOS 막 위에 코팅되고, 포토리소그래피에 의해, 새로운 포토레지스트 막이 윤곽이 그려진다. 제2 TEOS막은 에칭 마스크로서 새로운 포토레지스트막을 이용하여 에칭되고, 그런 다음 윈도우가, 선택 트랜지스터 QSGk 및 QSGk-1가 형성되기로 예정된 영역에 약 200nm의 폭으로 형성된다. 그런 다음, 새로운 포토레지스트막이 제거되고, 제3 TEOS 막(도면에서의 설명은 생략한다)이 60nm의 두께로 블랭킷 피착되고, RID에 의해 선택적으로 에칭되며, 개구부에 측벽을 형성한다. 일련의 프로세스들은 제1 실시예에 따른 반도체 메모리의 제조 방법에서 설명한 도 11a, 11b, 11c 내지 도 13a, 13b 및 도 13c에 따른 시퀀스와 매우 유사하다. 상부 도핑된 폴리실리콘막(7)은 수축 에칭 마스크로서 제2 및 제3 TEOS 막의 합성물을 이용하여 RIE에 의해 선택적으로 제거되어, 광학 포토리소그래피의 최소 분해가능 특징 사이즈보다 더 좁은 크기의 슬릿, 또는 포토리소그래피 기기의 렌즈를 위한 레일리의 기준에 의해 제한되는 레졸루션보다 더 좁은 크기의 슬릿을 성취한다. 또한, 전극간 유전체(4)는 실리콘 및 실리콘 산화물에 대하여 상대적으로 높은 선택도를 제공하는 비등된 인산 용액을 이용하는 것과 같은 방법을 이용하여 선택적으로 에칭되고, 전극간 쓰루홀(41)을 위한 슬릿이 도 27a에 도시된 바와 같이 선택 트랜지스터를 형성하기로 예정된 영역에 형성된다. 그런 다음, 제2 및 제3 TEOS막이 도 27a, 27b 및 27c에 도시된 바와 같이, 플루오르화 수소산 용액 등에 의해 제거된다. 도면의 후부의 행방향을 따르는 슬릿의 측벽에 대한 설명은 도 27b에서는 생략하였다. 주변 회로부에서는, 상부 도핑된 폴리실리콘막(7)이 도 27c에 도시된 바와 같이 에칭되지 않고 남아있다.
(f) 희석된 플루오루화 수소산으로 슬라이트 에칭을 행하여 상부 도핑된 폴리실리콘막(7) 상의 자연 산화막을 제거하고, 메모리 셀부의 메모리 셀 트랜지스터 QCk의 제어 게이트 전극과, 주변부의 주변 트랜지스터 Qp 모두에 채용되는 상부 도핑된 폴리실리콘막(11)이 도 28a, 28b 및 28c에 도시된 바와 같이 블랭킷 피착된다.
(g) 그 다음, 새로운 포토레지스트막이 최상부 도핑된 폴리실리콘막(11) 상에 코팅되고, 새로운 포토레지스트막이 포토리소그래피에 의해 윤곽이 그려진다. 에칭 마스크로서 새로운 포토레지스트막을 이용하여, 메모리 셀 매트릭스 내의 하부 도핑된 폴리실리콘막(3), 최상부 도핑된 폴리실리콘막(11), 사부 도핑된 폴리실리콘막(7), 전극간 유전체(4)를 RIE에 의해 에칭하고, 도 29a에 도시된 바와 같이,각 셀 열 내의 메모리 셀 트랜지스터 QCk를 분리하여, 도 29a에 도시된 바와 같이, 메모리 셀 각각에 정렬된 메모리 셀 트랜지스터와 선택 트랜지스터를 분리시키는, 행 방향 도는 워드 라인의 길이 방향을 따라 평행하게 연장되는 복수의 슬릿을 형성하고, 29a, 29b, 29c가 프로세스 단계를 도시하고 있지만, 에칭 마스크로서 사용되는 새로운 포토레지스트막을 제거한 후, 메모리 셀 트랜지스터의 분할을 위한 처리 단계로 넘어간다. 최상부 도핑된 폴리실리콘막(11)의 모양과, 하부 도전층(부유 게이트 전극)(3), 상부 도전층(제어 게이트 전극)(7)이 결정된다. 즉, 메모리 셀 트랜지스터의 제1 하부 도전층(3)의 각각의 형태는 사각형의 평행 육면체의 토폴로지로 절단되고, 분리된 사각형이 평행 육면체는 열 및 행방향을 따라 정렬된다. 최상부 도핑된 폴리실리콘막(11) 각각의 형태는 행 방향을 따라 연장되는 릿지로 절단되고, 제1 상부 도전층(7)의 각각의 형태는 행 방향을 따라 연장되는 릿지로 절단된다. 도 29b는, 2개의 선택 트랜지스터 위의 행방향을 따라 연장되는 제2 상부 도전층(7)과 최상부 도핑된 폴리실리콘막(11)의 적층 구조 중 하나를 도시한다. 도 29a에 도시된 바와 같이, 선택 트랜지스터에서의 제2 하부 도전층(3)과 제2 상부 도전층(7)은 제2 전극간 유전체(4) 내의 전극간 쓰루홀(41)을 통해 전기적으로 접속되고, 도 29b는 2개의 전극간 쓰루홀(41)을 통해 전기적으로 연결된 부분을 도시한다. 주변 회로부에서는, 최상부 도핑된 폴리실리콘막(11)과 상부 도핑된 폴리실리콘막(7)의 적층 구조가 도 29c에서와 같이 에칭되지 않고 남아있는다. 도 29c에 도시된 제3 하부 도전층(3)이 더미 트랜지스터를 위해 채택되지만, 주변부에서의 제3 하부 도전층(3)의 모양은, 주변부에서의 제3 하부 도전층(3)의모양이 각각의 주변 회로의 디자인에 따라 달라지기 때문에, 항상 사각형의 평행 육면체의 토폴로지일 필요는 없다. 메모리 셀 트랜지스터 QCk가 일단 메모리 셀부에서 분리되면, 에칭 마스크로서 사용되는 새로운 포토레지스트막이 도 29a, 29b, 29c에 도시된 바와 같이 제거된다.
(h) 상부 도핑된 폴리실리콘막(11) 상에 부가의 포토레지스트막을 코팅하고, 부가의 포토레지스트막을 포토리소그래피에 의해 윤곽을 그린다. 에칭 마스크로서 포토리소그래피에 의해 윤곽이 그려진 부가의 포토레지스트막을 이용하여, 도 30c에 도시된 바와 같이, 최상부 도핑된 폴리실리콘막(11)과 상부 도핑된 폴리실리콘막(7)의 적층 구조를 선택적으로 에칭하여, RIE에 의해 주변부에 주변 트랜지스터 Qp의 게이트 전극(11g, 7g)을 정의한다. RIE에서는, 게이트 산화막(주변부 게이트 절연체)(10)에 대하여 충분한 에칭 선택도가 최상부 도핑된 폴리실리콘막(11)과 상부 도핑된 폴리실리콘막(7)에 제공된다. 동시에, 도 30c에 도시된 바와 같이, 더미 게이트(11d, 7d) 또한 주변부와 메모리 셀부 사이의 인터페이스부에 정의된다. 더미 게이트(11d, 7d)가, 주변 게이트를 처리하기 위한 포토리소그래피 단계에서 패터닝 미스얼라인먼트 마진을 고려하여, 인터페이스부에 걸쳐 연장된다. 도 30a, 30b, 30c에 도시된 바와 같이, 부가의 포토레지스트막을 제거한다. 도 30a 및 도 30b에 도시된 바와 같이, 메모리 셀부의 구성은 도 29a 및 도 29b에 도시된 구성과 동일한 구성으로 남아있는다.
(i) 후속하여, 인(31P+) 이온 또는 비소(75As+) 이온 등의 n형 불순물 이온이행방향을 따라 병렬로 연장되는 슬릿의 바닥부에 노출된 셀부 게이트 절연체(2)를 통해 p형 반도체 기판(1)에 선택적으로 주입되어, 메모리 셀 매트릭스 내에 정렬된 메모리 셀 트랜지스터 각각의 소스 및 드레인 확산 영역(31)을 형성할 뿐만 아니라, 주변부 게이트 절연체(10)를 통해 주변부에 배치된 p형 반도체 기판(1)에도 주입되어, n형 주변 트랜지스터 Qp의 소스 및 드레인 확산 영역(32)을 형성하거나, 주변부 게이트 절연체(10)를 통해 주변부에 배치된 p형 반도체 기판(1)에 형성된 n웰에도 주입되어 n웰을 위한 n형 컨택트 확산 영역을 형성한다. 붕소(11B+또는49BF2 +) 등의 P형 이온을 또한 선택적으로 셀부 게이트 절연체(2)를 통해 p형 반도체 기판(1)에 주입하여 p형 반도체 기판을 위한 p형 컨택트 확산 영역을 형성할 뿐만 아니라, 주변부 게이트 절연체(10)를 통해 주변부에 배치된 p형 반도체 기판(1)에 형성된 n웰에도 주입하여 p형 주변 트랜지스터 Qp의 소스 및 드레인 확산 영역을 형성하거나, 주변부 게이트 절연체(10)를 통해 주변부에 배치된 p형 반도체 기판(1)에도 주이보딩 p형 반도체 기판(1)을 위한 p형 컨택트 확산 영역을 형성한다. 주변부를 위한 것과는 다른 용량의 n형 불순물 이온 및/또는 p형 불순물 이온이ㅣ 메모리 셀부에 주입될 수 있다. 열방향으로 연장되는 직렬 접속된 메모리 셀 트랜지스터 및 각종 주변 트랜지스터 Qp를 형성하도록 주입된 불순물 이온을 활성화하기 위한 RTA 또는 FRA 이후에, 실리콘 나이트라이드막(12)이 블랭킷 피착된다. 다음으로, 실리콘 나이트라이드막(12)이, 실리콘 나이트라이드막(12)의 상부 표면이 노출되어, 도 31a, 도 31b, 도 31c에 도시된 바와 같이, 행방향을 따라 병렬로 연장되는 각각의 슬릿의 측벽에 실리콘 나이트라이드 측벽을 형성할 때까지 하이 다이렉티비티(high directivity) RIE에 의해 에칭한다. 하이 다이렉티비티 RIE에 의해, 컨택트홀이 도 31a 및 도 31c에 도시된 메모리 세부와 주변부 양쪽에 형성된다. 컨택트홀이 개구된 후에, 코발트(Co) 등의 내열성 재료가 스퍼터링 또는 진공 증착에 의해 블랭킷 피착된다. RTA 또는 FRA 등의 실리사이데이션 어닐링에 의해, 코발트 살리사이드라고 불리우는 코발트 실리사이드(CoSi2)막(13)이, 도 22a 및 도 22c에 도시된 바와 같이, 컨택트 홀 내에 선택적으로 형성된다. 이와 동시에, 실리사이데이션 어닐링에 의해, 제1 및 제2 최상부 도전층(11)의 상부 표면에, 더미 게이트 전극(11d) 및 게이트 전극(11g), 코발트 실리사이드(CoSi2) 막(13)이, 도 22a, 22b, 22c에 도시된 바와 같이, 선택적으로 형성된다. 실제로, 층간 절연막이 CVD에 의해 부가적으로 형성되어, 전체 상부 표면을 덮을 수 있고, 상호 접속층 등이 공지된 방법으로 형성됨은 말할 필요도 없다.
제3 실시예에 따른 반도체 메모리의 제조 방법에 의하면, 셀부 게이트 절연체(2)보다 더 얇은 주변부 게이트 절연체(10)가 쉽게 형성될 뿐만 아니라, 소형화된 선택 트랜지스터 QSGk 및 QSGk-1이 또한 쉽게 제조되어 높은 제조 수율을 가능하게 한다. 특히, 주변부와 메모리 셀부 사이의 인터페이스부에 더미 게이트(11d, 7d)가 제공되기 대문에, 포토리소그래피 단계에서의 마스크 미스얼라인먼트로 인한 디바이스 특성에 악영향을 주는 것을 억제할 수 있다.
<다른 실시예>
(기타 실시예)
본 범위에 위배되지 않는 본 발표의 가르침을 받아들이면, 본 기술에 숙련된 사람들은 다양한 수정을 할 수 있다.
반도체 메모리 또는 제 1 실시예를 따르는 가공 방법은 도 2와 3에 나타낸 낸드(NAND) 플래시 메모리에 제한된 것이 아니고, 자연적으로 전기 차지(charge) 축적 레이어 역할을 하는 부동 게이트를 갖는 하나 이상의 트랜지스트를 포함하는 각각의 비휘발성 메모리인 노어(NOR) 플래시 메모리, 디노어(DINOR) 플래시 메모리, 앤드(AND) 플래시 메모리 등의 다양한 비휘발성 메모리에서도 응용될 수 있다. 비휘발성 메모리의 일 예는 도 32 내의 등가 회로인 앤드 플래시 메모리이다.
앤드 플래시 메모리에서, 같은 게이트를 공유하는 메모리 셀 트랜지스터 QCK는 수평으로 정렬된 워드선(line) WL1, WL2,...,WL32,..를 구성한다. 같은 배수 전극 및 같은 소스 전극을 공유하는 메모리 셀 트랜지스터 QCK는 이러한 워드선 WL1, WL2,...,WL32,...에 직교하는 수직바향의 비트선,,을 구성한다. 도32 는 32 메모리 셀 트랜지스터 QCK를 셀 열의 각각을 구현하기 위해 열 방향을 따라 정렬시키는 경우를 도시했다. 셀 열 내에 직렬로 정렬된 메모리 셀 트랜지스터 중 선택된 그룹인 선택된 트랜지스트의 쌍들은 셀 열 배열의 양 끝쪽에 정렬된다. 다원 셀 열은 서로에게 근접하게 병렬로 정렬된다. 상위 선택 게이트선 ST1은 상위 선택 트랜지스터의 개별적인 게이트에 연결된다. 하위 선택 게이트선 ST2는 하위 선택 트랜지스터의 개별적인 게이트에 연결된다.
상위 선택 트랜지스터의 배수 전극들은 대응하는 비트선,,에 연결된다. 상위 선택 트랜지스터의 소스 전극들은 대응하는 셀 열을 구성하는 메모리 셀 트랜지스터 QCK 의 배수 전극에 연결된다. 하위 선택 트랜지스터의 배수 전극은 대응한 셀 열을 구성하는 메모리 트랜지스터 QCK의 소스 전극에 연결되고, 하위 선택 트랜지스터의 소스 전극은 열 소스선 CS에 연결된다. 후술된 것처럼, 배수 및 소스란 용어는 구조 자체를 수정하지 않고 서로 바꿔쓰일 수 있다. 메모리 셀 트랜지스터 QCK의 구조 및 재료들은 낸드 플래시 메모리에서 이미 설명됐으며, 앤드 플래시 메모리 내의 덮어쓰기 또는 중복 기재는 생략되었다.
게다가, 본 발명의 제1 및 제2 실시예를 따르는 반도체 메모리는 다양한 응용 예들을 허용한다. 예를 들어, 도33 내에 나타낸 것처럼, 제1 및 제2 실시예를 따르는 반도체 메모리는 메모리 카드(60)에 반도체 메모리(50)로 사용된다. 이미 기재된 반도체 메모리(50) 외에도, 도33 내의 메모리 카드(60)는 반도체 메모리(50)를 제어하고, 미리 결정된 외장형 장치로부터 신호를 수신/ 외장형 장치로 신호를 전송하는 제어기(70)를 포함한다. 제어기(70)는 인터페이스(I/F) 유닛들(71 및 72), 마이크로프로세서 유닛(MPU; 73), 버퍼 램(74), alc I/F 유닛(72)에 포함된 에러 교정 코드 유닛(ECC; 75)을 갖는다. I/F 유닛(71)은 외장형 장치로부터 미리 결정된 신호를 수신하고, 외장형 장치로 미리 결정된 신호를 전송하며, I/F 유닛(72)은 반도체 메모리(50)로부터 미리 결정된 신호를 수신하고, 반도체 메모리(50)로 미리 결정된 신호를 전송한다. MPU(73)는 논리 주소를 물리 주소로 변환시킨다. 버퍼 램(74)은 임시적으로 데이터를 저장한다. ECC(75)는 에러 교정 코드를 생성한다. 명령 신호선 CMD, 클럭 신호선 CLK, 및 신호선 DAT들은 메모리 카드(60)에 연결된다. 다수의 제어 신호선, 신호선 DAT의 비트 너비, 및 제어기(76)의 회로는 필요하면 수정될 수 있다.
게다가, 도34 에 나타낸 것처럼, 낸드 플래시 메모리 및 바이트 다시쓰기 EEPROM에 의해 구현된 롬 영역을 갖는 EEPROM 모드 플래시 메모리(503)은 메모리 카드(60)를 완수하기 위해 사용될 수 있다. 낸드 플래시 메모리는 제1 또는 제2 실시예에 기재된 반도체 메모리 구조를 갖는다. 도34 내에 나타낸 제어기(76)와 같은 칩 내의 플래시 메모리(503)를 형성하고 그들을 단일 침 상으로 통합시키므로써 시스템 LSI 칩을 구축할 수 있다. 추가적으로, MPU(73) 내의 EEPROM 모드 플래시 메모리(503)에 포함된 롬 영역에 의해 구현된 반도체 메모리 영역을 형성하므로써 MPU를 혼합하는 메모리를 제공할 수 있고, 모든 I/F 유닛(71 및 72) 및 버퍼 램(74)을 통합하므로써 단일 칩 또는 시스템 LSI 칩을 구축할 수 있다.
도33 및 도34 내에 나타낸 메모리 카드(60)는 도35 에 나타낸 메모리 카드홀더(cardholder)(80) 내에 위치하고 사용될 수 있다. 메모리 카드홀더(80)는 전기 장치(도시는 도면에서 생략됨)에 연결되고, 메모리 카드(60) 및 전기 장치 간의 인터페이스로 작동된다. 메모리 카드홀더(80)는 제어기(76), MPU(73), 버퍼 램(74), ECC(75) 및/또는 도33 및 도34 내에 발표된 메모리 카드(60) 내의 유닛(71 및72)들 등의 다양한 기능을 실행할 수 있다. 대안적으로, 도36 내에 나타낸 것처럼, 반도체 메모리(50), 롬(410), 램(420)과 CPU(430), 및 평면 터미널(600)에 의해 구현된 MPU(400)를 포함하는 IC 카드(500)의 구성이 가능하다. IC 카드(500)는 평면 터미널(600)을 통해 외장형 장치에 연결될 수 있다. 추가적으로, 평면 터미널(600)은 IC 카드(500) 내의 MPU(400)에 연결된다. CPU(430)는 연산-논리 회로(431) 및 제어 회로(432)를 포함한다. 제어 회로(432)들은 반도체 메모리(50), 롬(410), 및 램(420)에 연결된다. MPU(400)는 IC 카드(500)의 한쪽 표면 상에서 주조되고, 평면 터미널(600)은 IC 카드(500)의 다른쪽 표면 상에서 형성된다. 대안적으로, 롬(410), 램(420), CPU(430), 및 반도체 메모리 영역 모두를 통합하고, IC 카드(500) 내의 이런 시스템 LSI 칩을 병합하므로써 단일 칩 또는 시스템 LSI 칩을 구축할 수 있다. 게다가, 반도체 메모리 영역 내에 구현된 롬(410)으로 EEPEOM 모드 플래시 메모리를 포함하는 롬 영역 구조를 갖을구 있고, EEPROM 모드 플래시 메모리, 램(420), 및 CPU(430)를 포함하는 롬 영역 모두를 통합하는 단일 칩 및 시스템 LSI 칩을 완성할 수 있다.
게다가, 제1 에서 제 3까지의 본 발명의 실시예를 따르는 비활성 반도체 메모리 시스템은 도37 내에 나타낸 유니버셜 시리얼 버스("USB"라고 후술됨) 플래시 장치(800)에 적용된다. 도37 에 나타낸 플래시 메모리 시스템은 호스트 플랫폼(700) 및 USB 플래시 장치(800)에 의해 구현된다. 호스트 플랫폼(700)은 USB 캐이블(750)을 통해 USB 플래시 장치(800)에 연결된다. 호스트 플랫폼(700)은 USB 연결기(701)를 통해 USB 캐이블(750)에 연결되고, USB 플래시 장치(800)는 USB 연결기(801)를 통해 USB 캐이블(750)에 연결된다. 호스트 플랫폼(700)은 USB 버스를 통한 패킷 전송을 제어하는 USB 호스트 제어기(702)를 갖는다. USB 플래시 장치(800)는 USB 플래시 장치(800) 내의 기타 구성요소들을 제어할뿐만 아니라 제1 에서 제3 까지의 본 발명의 실시예에 기재된 적어도 하나의 반도체 메모리에 의해 구현된 USB 플래시 장치(800), USB 연결기(801), 및 플래시 메모리 모듈을 위해 USB 버스로 인터페이스를 제어하는 USB 제어기(802)를 포함한다.
USB 플래시 장치(800)가 호스트 플랫폼(700)에 연결될 때, 표준 USB 열거 처리가 시작된다. 이 처리에서, 호스트 플랫폼(700)은 USB 플래시 장치(800)를 인식하고, 그것과 함께 전송하기 위한 모드를 선택하고, 전송 데이터를 저장하는 종단점이라 불리는 FIFO 버퍼를 통해 USB 플래시 장치(800)로부터 데이터를 수신하고, USB 플래시 장치(800)로 데이터를 전송한다. 호스트 플랫폼(700)은 또다른 종단점을 통해 USB 플래시 장치(800)의 이동, 접속과 같은 물리적인 및 전기적인 상태의 수정을 인식하고, 임의의 존재하는 수신될 패킷을 수신한다. 호스트 플랫폼(700)은 요구 패킷을 송신하므로써 USB 플래시 장치(800)로부터의 서비스를 USB 호스트 제어기(702)에게 요구한다. USB 호스트 제어기(702)는 USB 캐이블(750)에게 패킷을 전송한다. USB 플래시 장치(800)가 요구 패킷을 수신한 종단점의 유닛이면, USB 제이기(802)는 그 요구를 받아들인다.
다음으로, USB 제어기(802)는 플래시 메모리 모듈(850)으로 부터의 데이터의 판독(read-out), 플래시 메모리 모듈(850)로의 데이터의 기록(write-in), 또는 플래시 메모리 모듈(850)의 데이터의 삭제 등의 다양한 작동을 수행한다. 추가적으로, 그것은 USB 주소 등을 요구하는 것과 같은 기본 USB 기능을 지원한다. USB 제어기(802)는 플래시 메모리 모듈(850)로부터의 출력을 제어하기 위해 사용되는 제어선(810) 또는 예를 들어, CE, 판독 신호, 또는 기록 신호 등의 기타 다양한 신호들을 통해 플래시 메모리 모듈(850)을 제어한다. 게다가, 플래시 메모리 모듈(850)은 또한 주소 데이터 버스(811)를 통해 USB 제어기(802)에 연결된다. 주소 데이터 버스(811)는 플래시 메모리 모듈(850)에 대한 명령, 주소, 및 데이터를 판독, 기록, 또는 지우는 명령을 수행한다.
호스트 플랫폼(700)에 의해 요구된 다양한 작동의 결과 및 상태를 호스트 플랫폼(700)에 알리기 위해, USB 플래시 장치(800)는 상태 종단점(종단점 0)을 사용해 상태 패킷을 전송한다. 이 처리에서, 호스트 플랫폼(700)은 상태 패킷의 존재를 위해 (폴(poll)들을) 확인하고, 새로운 상태 메시지에 대한 패킷이 더이상 없을 경우 USB 플래시 장치(800)는 빈 패킷 또는 상태 패킷을 리턴한다. 상술된 것처럼, 제1 에서 제3 까지의 본 발명의 실시예에 기재된 적어도 하나의 반도체 메모리에 의해 구현된 플래시 메모리 모듈(850)의 적용은 USB 플래시 유닛의 다양한 기능을 구현을 허용한다. 연결기를 직접적으로 연결하는 것도 상술된 USB 캐이블을 생략하므로써 가능하다.
그러므로, 코스들의 본 발명은 상세히 상술되지 않은 다양한 구현 및 수정 등을 포함한다. 그러므로 본 발명의 영역은 다음의 청구항에 의해 정의된다.
본 발명에 따르면, 주변 회로부 게이트 절연막을 셀부 게이트 절연막보다도 박막화를 가능하게 하며, 또한 메모리 셀 컬럼 내의 선택 트랜지스터의 미세화를 가능하게 한 반도체 기억 장치 및 그 제조 방법을 제공할 수 있다.

Claims (20)

  1. 메모리 셀부(memory sell site)와 상기 메모리 셀부 주위에 배치된 주변부(peripheral site)를 구비하는 반도체 메모리에 있어서,
    각각의 셀 컬럼(cell column)이,
    열 방향을 따라 직렬로 접속된 복수의 메모리 셀 트랜지스터 - 상기 메모리 셀 트랜지스터 각각은, 제1 셀부 게이트 절연체, 상기 제1 셀부 게이트 절연체상에 배치된 제1 하부 도전층, 상기 제1 하부 도전층상에 배치된 제1 전극간 유전체, 및 상기 제1 전극간 유전체상에 배치되는 제1 상부 도전층을 포함하여, 상기 제1 상부 도전층은 상기 제1 전극간 유전체에 의해 상기 제1 하부 도전층으로부터 분리되는 제1 게이트 구조를 가짐-; 및
    상기 셀 컬럼내에 배열된 상기 메모리셀 트랜지스터를 선택하도록 상기 열 방향을 따라 배열된 선택 트랜지스터 - 상기 선택 트랜지스터는, 상기 제1 셀부 게이트 절연체와 동일한 두께를 갖는 제2 셀부 게이트 절연체, 상기 제2 셀부 게이트 절연체상에 배치된 제2 하부 도전층, 상기 제2 하부 도전층상에 배치된 제2 전극간 유전체, 및 상기 제2 전극간 유전체상체 배치된 제2 상부 도전층을 포함하여, 상기 제2 상부 도전층은 상기 제2 전극간 유전체내에 형성된 전극간 쓰루-홀(through-hole)에 의해 상기 제2 도전층과 도전됨- 에 의해 동작하며, 열방향을 따라 배열된 복수의 상기 셀 컬럼을 포함하는 상기 메모리 셀부내에 배치된 메모리 셀 매트릭스; 및
    상기 메모리 셀 트랜지스터 및 선택 트랜지스터를 구동하고, 상기 메모리 셀 트랜지스터로부터 정보를 판독하도록 구성되고 상기 주변부내에 배치된 주변 회로 - 상기 각각의 주변 회로는 주변 트랜지스터로 구현되며, 상기 주변 트랜지스터 각각은, 상기 제1 셀부 게이트 절연체보다 얇은 두께를 갖는 제1 주변부 게이트 절연체를 포함하는 제3 게이트 구조를 가짐 -를 포함하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 제2 하부 도전층, 상기 제2 전극간 유전체 및 상기 제2 상부 도전층의 두께는 상기 제1 하부 도전층, 상기 제1 전극간 유전체 및 상기 제1 상부 도전층 각각과 동일한 두께를 갖는 반도체 메모리.
  3. 제2항에 있어서,
    상기 제1 상부 도전층상에 배치된 제1 최상부(top) 도전층;
    상기 제1 상부 도전층상에 배치된 제2 최상부 도전층 - 상기 제2 최상부 도전층은 상기 제1 최상부 도전층과 동일한 두께를 가짐- ; 및
    상기 제1 주변부 게이트 절연체상에 배치된 이중-층(double-layer) 적층 구조 - 상기 이중 층 적층 구조는 상기 제1 상부 및 최상부 도전층으로 형성된 이중 층과 동일한 구조에 의해 형성됨- 를 더 포함하는 반도체 메모리.
  4. 제1항에 있어서,
    상기 메모리 셀부와 상기 주변부사이의 인터페이스부에 배치된 더미(dummy) 게이트 전극을 더 포함하고,
    상기 더미 게이트 전극은,
    상기 제1 셀부 게이트 절연체와 동일한 두께를 갖는 제3 셀부 게이트 절연체;
    상기 제1 주변부 게이트 절연체와 동일한 두께를 갖는 제2 주변부 게이트 절연체;
    상기 제3 셀부 게이트 절연체상에 배치된 제3 하부 도전층;
    상기 제3 하부 도전층상에 배치된 제3 전극간 유전체;
    상기 제3 전극간 유전체상에 배치된 제3 상부 도전층; 및
    상기 제3 상부 도전층의 최상부 표면으로부터 상기 제2 주변부 게이트 절연체의 최상부 표면으로 연장하여, 상기 제3 상부 도전층과 상기 제2 주변부 게이트 절연체간에 정의된 스텝(step)을 덮는 주변 도전층을 더 포함하는 반도체 메모리.
  5. 제3항에 있어서,
    상기 메모리 셀부와 상기 주변부사이의 인터페이스부에 배치된 더미 게이트 전극을 더 포함하고,
    상기 더미 게이트 전극은,
    상기 제1 셀부 게이트 절연체와 동일한 두께를 갖는 제3 셀부 게이트 절연체;
    상기 제1 주변부 게이트 절연체와 동일한 두께를 갖는 제2 주변부 게이트 절연체;
    상기 제3 셀부 게이트 절연체상에 배치되는 제3 하부 도전층;
    상기 제3 하부 도전층상에 배치되는 제3 전극간 유전체;
    상기 제3 전극간 유전체의 최상부 표면으로부터 상기 제2 주변부 게이트 절연체의 최상부 표면으로 연장하여, 상기 제3 전극간 유전체의 최상부 표면과 상기 제2 주변부 게이트 절연체간에 정의된 스텝(step)을 덮는 제3 상부 도전층; 및
    상기 제3 전극간 유전체의 상부로부터 상기 제2 주변부 게이트 절연체의 상부로 연장하는, 상기 제3 상부 도전층상에 배치되는 제3 최상부 도전층을 포함하는 반도체 메모리.
  6. 제1항에 있어서,
    열방향을 따라 연장되고(running along), 상기 셀 컬럼간에 교대로 배열되는 복수의 디바이스 분리막(isolation film)을 더 포함하여, 인접한 2개의 제1 하부 도전층을 상기 인접한 2개의 제1 하부 도전층간에 샌드위칭된 상기 디바이스 분리막 중 하나에 의해 분리하는 반도체 메모리.
  7. 제1항에 있어서,
    상기 복수의 제1 상부 도전층은 상기 행방향을 따라 연장되고, 상기 제1 상부 도전층 각각은 전극간 유전체 및 상기 디바이스 분리막상에 배열되어, 상기 제1상부 도전층은 상이한 셀 컬럼에 속하는 상기 행 방향을 따라 배열된 상기 메모리 셀 트랜지스터에 의해 공유될 수 있는 반도체 메모리.
  8. 제1항에 있어서,
    상기 제1 주변부 게이트 절연체 각각은, 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막, 하프늄(hafnium) 산화막 및 지르코늄(zirconium) 산화막을 포함하는 그룹으로부터 선택되는 단일층 막 또는 상기 단일층 막의 적어도 하나를 포함하는 혼성막인 반도체 메모리.
  9. 제1항에 있어서,
    상기 제1 전극간 유전체 각각은, 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막, 하프늄 산화막 및 지르코늄 산화막을 포함하는 그룹으로부터 선택되는 단일층 막 또는 상기 단일층 막의 적어도 하나를 포함하는 혼성막인 반도체 메모리.
  10. 제1항에 있어서,
    상기 제1 하부 도전층 및 상기 제1 상부 도전층 각각은 폴리실리콘으로 제조되는 반도체 메모리.
  11. 제1항에 있어서,
    상기 제1 상부 도전층상에 배치되는 금속층을 더 포함하고,
    상기 금속층은 티타늄 실리사이드, 코발트(cobalt) 실리사이드 및 니켈 실리사이드를 포함하는 그룹으로부터 선택되는 반도체 메모리.
  12. 제3항에 있어서,
    상기 제1 최상부 도전층상에 배치되는 금속층을 더 포함하고,
    상기 금속층은 티타늄 실리사이드, 코발트 실리사이드 및 니켈 실리사이드를 포함하는 그룹으로부터 선택되는 반도체 메모리.
  13. 제1항에 있어서,
    상기 제1 상부 도전층상에 배치되는 금속층을 더 포함하고,
    상기 금속층은 티타늄, 텅스텐, 텅스텐 질화물 및 티타늄 질화물을 포함하는 그룹으로부터 선택되는 반도체 메모리.
  14. 제3항에 있어서,
    상기 제1 최상부 도전층상에 배치되는 금속층을 더 포함하고,
    상기 금속층은 티타늄 텅스텐, 텅스텐 질화물, 및 티타늄 질화물을 포함하는 그룹으로부터 선택되는 반도체 메모리.
  15. 제7항에 있어서,
    대응하는 제1 상부 도전층에 각각 전기적으로 접속된 복수의 금속 배선을 더포함하고,
    상기 금속 배선은 텅스텐, 알루미늄, 티타늄 및 구리를 포함하는 그룹으로부터 선택되는 재료를 포함하는 반도체 메모리.
  16. 제1항에 있어서,
    상기 메모리 셀 트랜지스터는 NAND 토폴로지로 접속되는 반도체 메모리.
  17. 제1항에 있어서,
    상기 메모리 셀 트랜지스터는 AND 토폴로지로 접속되는 반도체 메모리.
  18. 메모리 셀부 주위에 배치된 메모리 셀부 및 주변부를 구비하는 반도체 메모리를 제조하는 방법 - 상기 메모리 셀부내에 배치된 메모리 셀 매트릭스는, 열 방향을 따라 배열된 복수의 셀 컬럼, 상기 주변부내에 배치되고, 메모리 셀 트랜지스터 및 선택 트랜지스터를 구동하고, 상기 메모리 셀 트랜지스터로부터 정보를 판독하도록 구성된 주변 회로를 포함함 - 에 있어서,
    반도체 기판상에 셀부 게이트 절연체를 형성하는 단계;
    상기 셀 부 게이트 절연체상에 하부 도전층을 피착하는 단계;
    상기 하부 도전층상에 전극간 유전체를 피착하는 단계;
    상기 전극간 유전체상에 전극간 쓰루-홀을 개구(opening)시키는 단계;
    상기 전극간 유전체상에 상부 도전층을 피착하는 단계;
    상기 상부 도전층, 상기 전극간 유전체, 상기 하부 도전층 및 상기 셀 부 게이트 절연체를 상기 주변부에서 선택적으로 제거하여 상기 반도체 기판의 일부를 노출시키는 단계; 및
    상기 반도체 기판의 노출된 일부상에 주변부 게이트 절연체를 선택적으로 형성하는 단계 - 상기 주변부 게이트 절연체는 상기 셀부 게이트 절연체보다 얇은 두께를 가짐-를 포함하는 방법.
  19. 제18항에 있어서,
    상기 주변부 게이트 절연체상에 주변 도전층을 피착하는 단계를 더 포함하는 방법.
  20. 제19항에 있어서,
    상기 주변 도전층을 선택적으로 에칭하여 상기 주변 트랜지스터의 더미 게이트 전극 및 주변 게이트 전극으로 분할하고,
    상기 더미 게이트 전극은 상기 메모리 셀부와 상기 주변부간의 인터페이스부에 배치되고,
    상기 더미 게이트 전극은 셀부 게이트 절연체를 포함하며,
    상기 셀부 게이트 절연체는,
    상기 주변부 게이트 절연체;
    상기 셀부 게이트 절연체상에 배치된 상기 하부 도전층;
    상기 하부 도전층상에 배치된 전극간 유전체; 및
    상기 전극간 유전체의 최상부 표면으로부터 상기 주변부 게이트 절연체의 최상부 표면으로 연장하여, 상기 주변부 게이트 절연체의 최상부 표면간에 정의된 스텝을 덮는 주변 도전층을 포함하는 방법.
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