CN117222232A - 半导体结构及其形成方法 - Google Patents

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CN117222232A CN202210610207.5A CN202210610207A CN117222232A CN 117222232 A CN117222232 A CN 117222232A CN 202210610207 A CN202210610207 A CN 202210610207A CN 117222232 A CN117222232 A CN 117222232A
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刘志拯
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Abstract

本公开实施例提供一种半导体结构及其形成方法。其中，所述半导体结构包括存储芯片、控制芯片和电容结构；其中：所述存储芯片包括阵列区域，所述控制芯片包括外围区域；所述控制芯片与所述存储芯片面对面键合连接；所述电容结构，位于所述存储芯片的远离键合面一侧的表面上，所述电容结构中的电容器与所述阵列区域中的对应晶体管电连接。

Description

半导体结构及其形成方法
技术领域
本公开涉及半导体技术领域，本公开涉及但不限于一种半导体结构及其形成方法。
背景技术
随着电子设备朝着小型化和薄型化发展，对存储器芯片以及其它半导体结构的体积有了相应的要求，如何进一步缩小半导体结构的尺寸是目前需要解决的问题。
发明内容
本公开实施例提供一种半导体结构及其形成方法。
第一方面，本公开实施例提供一种半导体结构，包括：存储芯片、控制芯片和电容结构；其中：所述存储芯片包括阵列区域，所述控制芯片包括外围区域；所述控制芯片与所述存储芯片面对面键合连接；所述电容结构，位于所述存储芯片的远离键合面一侧的表面上，所述电容结构中的电容器与所述阵列区域中的对应晶体管电连接。
在一些实施例中，所述晶体管包括：沟道柱和环绕所述沟道柱的全环栅结构；其中，所述沟道柱沿第一方向延伸且沿第二方向排列，所述电容器与所述沟道柱的一端电连接。
在一些实施例中，所述全环栅结构包括：栅介质层、栅金属层和绝缘层；其中：所述栅介质层位于所述沟道柱的外壁；所述栅金属层与所述栅介质层的侧壁接触；所述绝缘层位于相邻的所述沟道柱之间的凹槽内，并填满所述凹槽。
在一些实施例中，所述阵列区域还包括：位线结构，所述位线结构位于所述存储芯片的靠近所述键合面的一侧的表面上，所述位线结构与所述控制芯片和所述沟道柱电连接。
在一些实施例中，所述外围区域包括外围电路和与所述外围电路电连接的接触垫；其中，所述外围电路，用于控制所述晶体管的导通与截止，以向对应的所述电容器中存储数据，和/或从对应的所述电容器中读取数据；所述接触垫，用于电连接所述存储芯片。
在一些实施例中，所述存储芯片还包括非阵列区域；所述结构还包括：位于所述全环栅结构上以及所述非阵列区域上的绝缘结构；位于所述沟道柱上的节点接触和/或着落垫；所述电容结构中的电容器通过所述节点接触和/或所述着落垫与所述阵列区域中的晶体管电连接。
在一些实施例中，所述电容器包括：第一电极层、第二电极层、和位于所述第一电极层与所述第二电极层之间的介电层，其中，所述第一电极层与所述存储芯片电连接。
在一些实施例中，所述电容器之间包括：平行设置的第一支撑层和第二支撑层；其中，所述第一支撑层设置于所述电容器的中部外周；所述第二支撑层设置于所述电容器的顶部外周；所述第一支撑层和所述第二支撑层共同用于支撑所述电容器。
在一些实施例中，所述结构还包括：填充层、第一金属层和第一导电柱；其中：所述填充层位于所述非阵列区域的远离所述键合面一侧的表面上、所述电容结构的上表面以及所述电容器之间，所述填充层与所述第二电极层电连接；所述第一金属层位于所述填充层上；所述第一导电柱位于所述非阵列区域内，所述第一导电柱的两端分别与所述第一金属层和所述接触垫连接，用于电连接所述电容器与所述接触垫。
在一些实施例中，所述结构还包括：位于所述第一金属层上和所述绝缘结构上的层间介质；位于所述层间介质上的第二金属层；连接所述第二金属层和所述接触垫的第二导电柱；其中，所述第二导电柱贯穿所述层间介质、绝缘结构以及所述非阵列区域，用于电连接所述第二金属层和所述接触垫。
第二方面，本公开实施例提供一种半导体结构的形成方法，包括：提供控制芯片和存储芯片；其中，所述控制芯片包括外围区域，所述存储芯片包括阵列区域；将所述控制芯片与所述存储芯片面对面键合连接；在所述存储芯片的远离键合面一侧的表面上形成电容结构，其中，所述电容结构中的电容器与所述阵列区域中的对应晶体管电连接。
在一些实施例中，所述晶体管包括：沟道柱和环绕所述沟道柱的全环栅结构；所述存储芯片的形成方法包括：提供初始衬底，所述初始衬底包括沿第一方向延伸、沿第二方向排列的所述沟道柱和凹槽；形成环绕所述沟道柱的所述全环栅结构。
在一些实施例中，所述全环栅结构包括：栅介质层、第一子绝缘层、栅金属层和第二子绝缘层；形成环绕所述沟道柱的所述全环栅结构，包括：在所述沟道柱的外壁形成所述栅介质层；在形成所述栅介质层的凹槽的底部形成所述第一子绝缘层；在所述沟道柱上形成所述栅金属层，所述栅金属层环绕所述沟道柱；在凹槽中形成与所述初始衬底的表面齐平的所述第二子绝缘层。
在一些实施例中，所述阵列区域还包括：与所述沟道柱和所述控制芯片电连接的位线结构；所述存储芯片的形成方法还包括：在形成全环栅结构的初始衬底的表面上形成所述位线结构。
在一些实施例中，所述存储芯片的形成方法还包括：对所述初始衬底进行减薄处理，直至暴露出所述全环栅结构的底部的表面。
在一些实施例中，在将所述控制芯片与所述存储芯片面对面键合连接之后，还包括：对所述存储芯片进行减薄处理，直至暴露出所述全环栅结构的底部的表面。
在一些实施例中，所述存储芯片还包括非阵列区域；在将所述控制芯片与所述存储芯片键合连接之后，还包括：在所述全环栅结构上以及所述非阵列区域上形成绝缘结构；在所述沟道柱上形成接触结构，所述接触结构包括节点接触和/或着落垫，所述全环栅结构上的绝缘结构用于隔离相邻的所述接触结构；其中，所述电容结构中的电容器通过所述接触结构与所述阵列区域中的晶体管电连接。
在一些实施例中，在所述存储芯片的远离键合面一侧的表面上形成电容结构，包括：在所述存储芯片的远离键合面一侧的表面上形成叠层，所述叠层自下而上依次包括：初始第一牺牲层、初始第一支撑层、初始第二牺牲层和初始第二支撑层；图案化所述叠层，以在所述存储芯片的远离键合面一侧的表面上形成电容孔；在每一所述电容孔的内壁形成第一电极层；图形化剩余的所述初始第一支撑层和剩余的所述初始第二支撑层，以在相邻多个电容孔之间形成开口；通过所述开口刻蚀剩余的所述初始第一牺牲层和剩余的所述初始第二牺牲层；在所述第一电极层的表面依次形成介电层和第二电极层，以形成所述电容结构。
在一些实施例中，所述方法还包括：在所述非阵列区域的远离所述键合面一侧的表面上、所述电容结构的上表面以及所述电容器之间依次形成填充层和第一金属层；其中，所述填充层与所述第二电极层电连接；在所述非阵列区域内形成连接所述第一金属层和接触垫的第一导电柱，以将所述电容器与所述接触垫电连接；其中，所述接触垫位于所述外围区域，用于电连接所述存储芯片。
在一些实施例中，所述方法还包括：在所述第一金属层和所述绝缘结构上形成层间介质；在所述层间介质上形成第二金属层；形成贯穿所述层间介质、所述绝缘结构以及所述非阵列区域的第二导电柱，所述第二导电柱用于连接所述第二金属层和所述接触垫。
本公开实施例中，半导体结构包括面对面键合连接的控制芯片和存储芯片以及位于存储芯片的远离键合面一侧的表面的电容结构。一方面，由于存储芯片与控制芯片面对面键合连接，即存储芯片的正面和控制芯片的正面相对堆叠在一起，相较于平面半导体结构，可以减小半导体结构的尺寸，从而实现更好地微缩；相较于其他键合连接方式，控制芯片和存储芯片面对面键合连接可以使导电路由的数量和复杂性最小化，在保持预期的产率的同时使控制芯片和存储芯片的形成变得更加容易。另一方面，本公开实施例中的组成半导体结构的存储芯片和控制芯片可以同时生产，之后再进行键合，这样可以节省生产时间，进而提高生产效率。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1a为本公开实施例提供的一种半导体结构的组成结构示意图；
图1b为本公开实施例提供的一种半导体结构的组成结构示意图；
图2a至图2c为本公开实施例提供的一种半导体结构的组成结构示意图；
图3a为本公开实施例提供的一种电容器的组成结构示意图；
图3b至图3d为本公开实施例提供的一种半导体结构的组成结构示意图；
图4a为本公开实施例提供的另一种半导体结构的形成方法的实现流程示意图；
图4b至图4g为本公开实施例提供的一种半导体结构的形成过程的结构示意图；
图5a为本公开实施例提供的另一种半导体结构的形成方法的实现流程示意图；
图5b为本公开实施例提供的一种半导体结构的形成方法中的步骤S403的实现流程示意图；
图5c至图5f为本公开实施例提供的一种半导体结构的形成过程的结构示意图；
图6a为本公开实施例提供的另一种半导体结构的形成方法的实现流程示意图；
图6b为本公开实施例提供的一种半导体结构的形成过程的结构示意图；
图6c为本公开实施例提供的另一种半导体结构的形成方法的实现流程示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
有鉴于此，本公开实施例提供一种半导体结构，同时参考图1a和图1b，包括：存储芯片10、控制芯片20和电容结构30。
其中，存储芯片10包括阵列区域11，控制芯片20包括外围区域21；
控制芯片20与存储芯片10面对面键合连接；
电容结构30，位于存储芯片10的远离键合面AA一侧的表面上，电容结构30中的电容器31与阵列区域11中的对应晶体管101电连接。
这里，面对面键合是指芯片的正面与另一芯片的正面形成键合，其中，芯片的正面通常包括器件区(或有源区)、互连线路等功能区，而芯片的背面是与正面相对的另一面。实施时，存储芯片和控制芯片的面对面键合连接方式可以包括直接键合、热压键合、等离子活化键合或者键合剂键合等。
电容器可以为柱状电容器或筒状电容器，例如可以为圆柱状电容器、方形电容器或其他形状的柱状电容器。实施时，电容器的数量可以根据晶体管的数量来确定。
本公开实施例中，半导体结构包括面对面键合连接的控制芯片和存储芯片以及位于存储芯片的远离键合面一侧的表面的电容结构。一方面，由于存储芯片与控制芯片面对面键合连接，即存储芯片的正面和控制芯片的正面相对堆叠在一起，相较于平面半导体结构，可以减小半导体结构的尺寸，从而实现更好地微缩。相较于其他键合连接方式，控制芯片和存储芯片面对面键合连接可以使导电路由的数量和复杂性最小化，在保持预期的产率的同时使控制芯片和存储芯片的形成变得更加容易。另一方面，本公开实施例中的组成半导体结构的存储芯片和控制芯片可以同时生产，之后再进行键合，这样可以节省生产时间，进而提高生产效率。
在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述立体结构的三个方向，以笛卡尔坐标系为例，三个方向可以包括X轴、Y轴和Z轴方向。在存储芯片的顶表面和底表面(即存储芯片所在的平面)方向上，定义两彼此相交(例如彼此垂直)的方向，例如，定义沟道柱的延伸方向为第一方向，可以定义沟道柱的排列方向为第二方向，基于第二方向和第一方向可以确定存储芯片的平面方向。存储芯片可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义垂直存储芯片顶表面和底表面的方向为第三方向。由此可以看出，第一方向、第二方向和第三方向两两垂直。本公开实施例中，定义第一方向为X轴方向，定义第二方向为Y轴方向，定义第三方向为Z轴方向。
在一些实施例中，参考图2a，存储芯片10中的晶体管101包括：沟道柱1011和环绕沟道柱1011的全环栅结构1012；其中，沟道柱1011沿第一方向延伸(X轴方向)且沿第二方向(Y轴方向)排列，电容器与沟道柱1011的一端电连接，以使电容器与晶体管电连接。这里，沟道柱的两端可以分别作为晶体管的源极区和漏极区。本公开实施例中，第一方面，全环栅结构可以环绕沟道柱，从而可以进一步节省半导体结构平面空间上的面积，并且能够增加单位面积上的沟道柱数量，进而增加电容器的数量，提升电容器的密度，以提升半导体结构的存储能力；第二方面，电容结构和位线结构可以位于沟道柱的两端，从而可以降低阵列区域制造工艺的难度；第三方面，全环栅结构可以具有宽的沟道区，从而可以降低短沟道效应，进而可以提高存储芯片的性能。
实施时，沟道柱在存储芯片的背面(即远离键合面的表面)的投影形状可以包括圆形、椭圆形、矩形、梯形或菱形等，本公开实施例对此并不限定。
在一些实施例中，参考图2a，全环栅结构1012包括：栅介质层1012a、栅金属层1012b和绝缘层1012c。
其中：栅介质层1012a位于沟道柱1011的外壁；
栅金属层1012b与栅介质层1012a的侧壁接触；
绝缘层1012c位于相邻的沟道柱1011之间的凹槽内，并填满凹槽。
这里，全环栅结构可以包括栅极和字线。实施时，栅介质层采用的材料可以是高K介质材料，例如可以是氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、硅酸铪(HfSiOx)或氧化锆(ZrO2)中的一种或任意组合。采用高K介质材料作为栅介质层可以改善栅极漏电流的问题。
栅金属层采用的材料可以包括多晶硅、金属(例如钨、铜、铝、钛、钽等)、金属合金、金属硅化物、氮化钛、其他导电材料中的一种或者几种组合。
绝缘层采用的材料可以是氮化硅、氮氧化硅、氧化硅中的一种或几种组合。
在一些实施例中，参考图2a，存储芯片10中的阵列区域11还包括：位线结构102，位线结构102位于存储芯片10的靠近键合面(未标出)的一侧的表面上，结合图1b和图2a可以知道，位线结构102和电容结构30分别位于存储芯片10的相对两面。位线结构102与控制芯片20和沟道柱1011均电连接。实施时，位线结构可以通过位于控制芯片上的接触垫电连接至外围电路，这样外围电路中的部分器件可以相应地电连接位线结构，从而实现对存储单元进行数据读取或写入。
位线结构采用的材料可以是导电材料，例如多晶硅、金属硅化物、导电金属氮化物(例如钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)等)和金属(例如钨、钛、钽等)中的一种或更多种。
本公开实施例中，阵列区域中的晶体管(可以包括全环栅结构、漏极区和源极区)和电容结构中的电容器可以形成一个存储单元。电容器可以耦合至晶体管中的源极区/漏极区，以通过源极区/漏极区来充电或者放电。全环栅结构中的字线可以耦合至晶体管的栅极，以将晶体管导通或截止。位线结构可以耦合至晶体管的漏极区/源极区，并且起着用于对电容器充电或放电的路径的作用。
在一些实施例中，参考图2b，控制芯片20中的外围区域21包括外围电路211和接触垫212。外围电路21，用于控制晶体管的导通与截止，以向对应的电容器中存储数据，和/或从对应的电容器中读取数据。
实施时，接触垫采用的材料可以是金属材料，例如钨、钛、钽等；接触垫的作用是电连接控制芯片和存储芯片。为了减小相邻接触垫之间短路的情况，可以在相邻接触垫之间填充隔离材料。
这里，外围区域中可以包括外围晶体管，外围晶体管用于形成外围电路。在一些实施例中，外围电路还可以包括行解码器、列解码器、输入/输出控制器、复用器或者感测放大器等。行解码器耦合至存储单元的字线，用于导通或者截止晶体管的栅极。列解码器耦合至存储单元的位线结构，用于对存储单元进行读或写。输入/输出控制器用于控制输入和输出信号。复用器是数据选择器，用于在几个输入信号当中选择输入信号并且将所选择的输入信号转发至单条输出线。感测放大器用于感测来自位线结构和互补位线结构之间的电压差，并且将该电压差大到可识别逻辑电平，从而能够由存储器件外的逻辑单元正确地解释数据，进而实现控制存储单元向对应的电容器中存储数据，和/或从对应的电容器中读取数据。
在一些实施例中，参考图2c，存储芯片10还包括非阵列区域12，非阵列区域12中可以设置多个电连接存储芯片10和控制芯片20的导电柱。半导体结构还包括：
位于全环栅结构1012上以及非阵列区域12上的绝缘结构40；
位于沟道柱1011上的节点接触50和着落垫60；电容结构30中的电容器31通过节点接触50和着落垫60与阵列区域11中的晶体管101电连接。
在一些实施例中，沟道柱上可以有节点接触，电容器可以通过节点接触与晶体管电连接；在另一些实施例中，沟道柱上可以有着落垫，电容器可以通过着落垫与晶体管电连接。
这里，绝缘结构采用的材料可以包括以下至少之一：氧化硅、氮化硅、氮氧化硅。节点接触采用的材料可以包括掺杂杂质的多晶硅或未掺杂杂质的多晶硅。着落垫采用的材料可以是导电材料，例如可以是钨、钽等；电容器可以形成于着落垫的表面上，着落垫的作用可以是将节点接触与电容器电连接，也可以是将晶体管与电容器电连接。
本公开实施例中，通过在沟道柱上方设置用于隔离相邻节点接触(和/或着落垫)的绝缘结构，以及非阵列区域上设置绝缘结构，可以减少半导体结构中短路情况的出现；通过设置节点接触和着落垫，可以减少源极区/漏极区与电容器之间的接触电阻。
在一些实施例中，参考图3a，电容器31包括：第一电极层311、第二电极层312、和位于第一电极层311与第二电极层312之间的介电层313。其中，第一电极层311与存储芯片电连接。
实施时，第一电极层采用的材料可以包括金属氮化物(例如氮化钛)和/或金属硅化物等。第二电极层采用的材料可以包括金属氮化物和/或金属硅化物等。介电层采用的材料可以包括以下至少之一：氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝。
在一些实施例中，参考图3b，相邻电容器31之间包括：平行设置的第一支撑层314和第二支撑层315。其中：第一支撑层314设置于电容器31的中部外周；第二支撑层315设置于电容器31的顶部外周；第一支撑层314和第二支撑层315共同用于支撑电容器31。
在一些实施例中，第一支撑层和第二支撑层采用的材料均可以包括以下至少之一：氧化硅、氮化硅、氮碳化硅、氮氧化硅。实施时，第一支撑层采用的材料可以与第二支撑层采用的材料可以相同，第一支撑层采用的材料也可以与第二支撑层采用的材料不相同。
本公开实施例中，由于第一支撑层设置于电容器的中部外周，第二支撑层设置于电容器的顶部外周，因此可知第一支撑层和第二支撑层的高度不同。也就是说电容结构在两个不同的高度处均有支撑，使得电容结构不易倒塌，更加稳定。
在一些实施例中，参考图3b，电容结构30还包括：位于相邻电容器31之间的填充层32。实施时，填充层32可以包括但不限于硅层或者锗化硅(GeSi)层，用于连接第二电极层312。
在一些实施例中，参考图3c，半导体结构还包括填充层32、第一金属层70和第一导电柱80。其中：
填充层32位于非阵列区域12的远离键合面一侧的表面上、电容结构的上表面以及电容器31之间，填充层32与第二电极层312电连接；
第一金属层70位于填充层32上；
第一导电柱80位于非阵列区域12内，第一导电柱80的两端分别与第一金属层70和接触垫22连接，用于电连接电容器31与接触垫22。
这里，填充层包括两部分：第一部分为位于相邻电容器之间的填充层，第二部分为位于存储芯片中的非阵列区域(或者绝缘结构)的表面上的填充层，并且第一部分的填充层的高度可以大于电容结构的高度。这样，填充层的高度大于第二电极层的高度，可以更好地将电容结构中的第二电极层连接在一起，后续更容易将电容结构与控制芯片中的接触垫电连接。
在一些实施例中，第一导电柱采用的材料可以是多晶硅、铜、铝、钴、钨或金属合金等。第一导电柱的延伸方向为第三方向(Z轴方向)，第一导电柱的数量可以为1个、2个或者多个。其中，第一导电柱可以作为导线，一方面，可以作为电容结构和控制芯片的连接通道，将电容结构连接到外围电路，从而可以通过外围电路控制电容结构中的电容器(例如，向电容器施加电压)；另一方面，第一导电柱还可以将控制芯片中的线路引出，对输入/输出接口进行重新布局。
在一些实施例中，第一金属层采用的材料可以是金属(例如钨、钴、铝等)或者金属合金等。第一金属层的作用是电连接电容器和控制芯片，可以减少电容器和控制芯片之间的接触电阻，从而降低器件功耗。
在一些实施例中，参考图3d，半导体结构还包括：
位于第一金属层70上和绝缘结构40上的层间介质90；
位于层间介质90上的第二金属层100；
连接第二金属层100和接触垫22的第二导电柱110。
其中，第二导电柱110贯穿层间介质90、绝缘结构40以及非阵列区域12，第二导电柱110用于电连接第二金属层100和接触垫22。本公开实施例中，第二导电柱用于电连接接触垫和第二金属层，由于接触垫是控制芯片的一部分，所以第二导电柱实现电连接第二金属层和控制芯片。第二导电柱还用于电连接重布线层(即为第二金属层)，将控制芯片中的线路引出，对输入/输出接口进行重新布局。
从图3d可以看出填充层32和第一金属层70在第二方向上的尺寸均小于绝缘结构40在第二方向上的尺寸，也就是说第二导电柱110并未贯穿过填充层32和第一金属层70，如此，可以第一导电柱80和第二导电柱110之间不连通，从而使得第一导电柱80和第二导电柱110之间互不影响。
图3d中仅示出一个第二导电柱且第二导电柱的延伸方向为第三方向(Z轴方向)，但是在实施时，可以根据需要设置任意数量的第二导电柱，本公开实施例对此并不限定。层间介质的作用不仅是隔离相邻的第二导电柱，而且还可以隔离第一金属层和第二金属层。
实施时，第二金属层可以用作焊盘，这种情况下第二金属层所在的一整层可以包括焊盘和用于隔离焊盘的隔离材料。由于相邻焊盘之间设置有隔离材料，因此减少焊盘之间的漏电流。
在一些实施例中，层间介质采用的材料可以包括以下至少之一：硼磷硅酸盐玻璃(Boro-phospho-silicate Glass，BPSG)、无掺杂硅酸盐玻璃(Un-doped Silicate Glass，USG)、磷硅酸盐玻璃(Phospho Silicate Glass，PSG)、正硅酸乙酯(TetraethylOrthosilicate，TEOS)、四氢化硅(SiH4)氧化物、二氧化硅、旋涂电介质(Spin OnDielectric，SOD)或者其他适当电介质。
第二金属层采用的材料可以是金属硅化物、导电金属氮化物(例如钛氮化物、钽氮化物、钨氮化物等)和金属(例如钨、铜、钛、钽等)中的一种或更多种。实施时，第二金属层采用的材料可以与第一金属层采用的材料相同，第二金属层采用的材料也可以与第一金属层采用的材料不相同。
本公开实施例提供一种半导体结构的形成方法，参考图4a，步骤S401至步骤S403。其中：
步骤S401，提供控制芯片和存储芯片；其中，控制芯片包括外围区域，存储芯片包括阵列区域；
参考图2a，提供存储芯片10，存储芯片10包括阵列区域11。参考图2b，提供控制芯片20，控制芯片20包括外围区域21。
步骤S402，将控制芯片与存储芯片面对面键合连接；
参考图2c，将控制芯片20与存储芯片10面对面键合连接，键合面是AA。本公开实施例中，控制芯片与存储芯片按照面对面的方式键合连接不仅可以使后续位线结构设置在晶体管的上方，可以降低形成位线结构的工艺难度，而且由于位线结构的表面可以作为键合面，从而可以增加位线结构的导电性能，可以提高位线结构的传输性能。此外，控制芯片与存储芯片按照面对面的方式键合连接能够使导电路由的数量和复杂性最小化，在保持预期的产率的同时使控制芯片和存储芯片的形成变得更加容易。
步骤S403，在存储芯片的远离键合面一侧的表面上形成电容结构，其中，电容结构中的电容器与阵列区域中的对应晶体管电连接。
参考图2c，在存储芯片10的远离键合面AA一侧的表面上形成电容结构30，其中，电容结构30中的电容器31与阵列区域11中的对应晶体管101电连接。
在一些实施例中，参考图2a，晶体管101包括：沟道柱1011和环绕沟道柱1011的全环栅结构1012。对应地，存储芯片的形成方法包括以下步骤：
步骤S4011，提供初始衬底，初始衬底包括沿第一方向延伸、沿第二方向排列的沟道柱和凹槽；
参考图4b，提供初始衬底10a，初始衬底10a包括沿第一方向(X轴方向)延伸、沿第二方向(Y轴方向)排列的沟道柱1011和凹槽1012d。实施时，初始衬底可以包括硅衬底、绝缘体上硅衬底、锗衬底、绝缘体上锗衬底、锗硅衬底等等；初始衬底也可以包括其他半导体元素，例如：锗；或包括半导体化合物，例如：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟；或包括其他半导体合金，例如：硅锗、磷化砷镓、砷化铟铝、砷化镓铝、砷化铟镓、磷化铟镓、和/或磷砷化铟镓或其组合。
步骤S4012，形成环绕沟道柱的全环栅结构。
这里，全环栅结构形成于凹槽中。在一些实施例中，全环栅结构包括：栅介质层、第一子绝缘层、栅金属层和第二子绝缘层。对应地，形成环绕沟道柱的全环栅结构，包括步骤S11至步骤S14：
步骤S11，在沟道柱的外壁形成栅介质层；
参考图4c，在沟道柱1011的外壁形成栅介质层1012a，也就是在凹槽中形成栅介质层1012a。实施时，可以通过任意一种合适的沉积工艺形成栅介质层，例如，化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、旋涂工艺或者涂敷工艺。
步骤S12，在形成栅介质层的凹槽的底部形成第一子绝缘层；
参考图4c，在形成栅介质层1012a的凹槽(未标出，可参考图4b)的底部形成第一子绝缘层112。这里，第一子绝缘层采用的材料可以是氮化硅，可以通过化学气相沉积、原子层沉积等合适工艺形成。
步骤S13，在沟道柱上形成栅金属层，栅金属层环绕沟道柱；
参考图4c，在形成栅介质层的沟道柱上形成初始栅金属层1012b＇，初始栅金属层1012b＇的顶表面可以高于初始衬底的顶表面，刻蚀掉部分初始栅金属层1012b＇，得到如图4d所示的栅金属层1012b。这里，栅金属层环绕沟道柱，也就是说，凹槽中有两部分栅金属层，但是这两部分栅金属层并不接触，中间留有空隙。
步骤S14，在凹槽中形成与初始衬底的表面齐平的第二子绝缘层。
参考图4d，在凹槽中形成初始第二子绝缘层113＇，初始第二子绝缘层113＇的顶表面高于初始衬底10a的顶表面。之后采用化学机械研磨、干法刻蚀、湿法刻蚀或其任意组合去除初始衬底10a的顶表面以上的初始第二子绝缘层113＇(以及去除初始衬底的顶表面以上栅介质层1012a)，得到如图4e所示的与初始衬底10a表面齐平的第二子绝缘层113。第二子绝缘层113和第一子绝缘层112是连通的，两者采用的材料可以相同，也可以不同。参考图4e，绝缘层1012c包括第二子绝缘层113和第一子绝缘层112。全环栅结构1012包括：栅介质层1012a、第一子绝缘层112、栅金属层1012b和第二子绝缘层113。
实施时，初始第二子绝缘层采用的材料可以是氮化硅，可以采用与第一子绝缘层相同的工艺形成。
在一些实施例中，阵列区域还包括：与沟道柱和控制芯片电连接的位线结构；存储芯片的形成方法还包括：
步骤S15，在形成全环栅结构的初始衬底的表面上形成位线结构。
参考图4e，在形成全环栅结构1012的初始衬底10a的表面沉积导电材料，形成如图4f所示的位于晶体管上方的位线结构102。这里，由于位线结构可以直接在晶体管上方形成，可以降低位线结构的形成难度。
在一些实施例中，若全环栅结构的底部的表面没有暴露出来，即全环栅结构在第三方向上的尺寸小于初始衬底在第三方向上的尺寸，可能会出现无法将全环栅结构与后续形成的电容结构电连接的情况。因此，形成存储芯片的形成方法还包括：
步骤S16，对初始衬底进行减薄处理，直至暴露出全环栅结构的底部的表面。
这里，形成位线结构的初始衬底的表面和进行减薄处理的初始衬底的表面是相对的两面，并不是同一个表面。参考图4f，采用化学机械研磨、干法刻蚀、湿法刻蚀或其任意组合对初始衬底进行减薄处理，直至暴露出如图4g所示的全环栅结构的底部的表面，这样就形成了存储芯片，存储芯片的一个表面是位线结构102，另一个表面暴露出全环栅结构中的栅介质层1012a。
本公开实施例中，通过对初始衬底进行减薄处理，暴露出全环栅结构的底部的表面，这样有利于将全环栅结构与后续形成电容结构进行电连接。
在一些实施例中，可以在将控制控制芯片与存储芯片面对面键合连接之后，再对存储芯片进行减薄处理，直至暴露出全环栅结构的底部的表面。
在一些实施例中，参见图5a，存储芯片还包括非阵列区域；在将控制芯片与存储芯片键合连接之后，形成半导体结构的方法还包括步骤S404和步骤S405，其中：
步骤S404，在全环栅结构上以及非阵列区域上形成绝缘结构；
步骤S405，在沟道柱上形成接触结构，接触结构包括节点接触和/或着落垫，全环栅结构上的绝缘结构用于隔离相邻的接触结构。
实施时，可以先在全环栅结构上以及非阵列区域上沉积绝缘材料；之后通过刻蚀绝缘材料，形成空隙，空隙可以暴露出沟道柱；最后可以在空隙中形成接触结构。接触结构可以包括节点接触，也可以包括着落垫，也可以同时包括节点接触和着落垫。
同时参考图3b和图4g，在全环栅结构1012上以及非阵列区域12上形成绝缘结构40。在沟道柱1011上形成包括节点接触50和着落垫60的接触结构。
这里，电容结构中的电容器通过节点接触和/或着落垫与阵列区域中的晶体管电连接。
在一些实施例中，参考图5b，步骤S403“在存储芯片的远离键合面一侧的表面上形成电容结构”，可以包括步骤S4031至步骤S4036，其中：
步骤S4031，在存储芯片的远离键合面一侧的表面上形成叠层，叠层自下而上依次包括：初始第一牺牲层、初始第一支撑层、初始第二牺牲层和初始第二支撑层；
这里，初始第一支撑层和初始第二支撑层采用的材料均可以包括以下至少之一：氧化硅、氮化硅、氮碳化硅、氮氧化硅。本公开实施例中的初始第一牺牲层采用的材料可以为氧化硅，初始第一支撑层和初始第二支撑层采用的材料可以均为氮化硅。
初始第一牺牲层、初始第一支撑层、初始第二牺牲层和初始第二支撑层均可以通过任意一种合适的沉积工艺形成，例如，化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、旋涂工艺或者涂敷工艺。
参考图5c，在存储芯片10的远离键合面AA一侧的表面上形成叠层33，叠层33自下而上依次包括：初始第一牺牲层316＇、初始第一支撑层314＇、初始第二牺牲层317＇和初始第二支撑层315＇。
步骤S4032，图案化叠层，以在存储芯片的远离键合面一侧的表面上形成电容孔；
在图案化叠层时，需要沿Y轴方向刻蚀部分初始第一牺牲层、部分初始第一支撑层、部分初始第二牺牲层和部分第二支撑层。实施时，可以采用干法刻蚀(例如等离子刻蚀工艺、反应离子刻蚀工艺或者离子铣工艺)刻蚀叠层33，形成如图5d所示的电容孔318。干法刻蚀采用的气体可以为三氟甲烷(CHF3)、四氟化碳(CF4)、二氟甲烷(CH2F2)、氢溴酸(HBr)、氯气(Cl2)或六氟化硫(SF6)中的一种或它们的组合。
在一些实施例中，参考图5d，在形成电容孔的时候会刻蚀掉非阵列区域12上的叠层结构，暴露出绝缘结构40的表面。
步骤S4033，在每一电容孔的内壁形成第一电极层；
参考图5e，在每一电容孔318的内壁形成第一电极层311。
步骤S4034，图形化剩余的初始第一支撑层和剩余的初始第二支撑层，以在相邻多个电容孔之间形成开口；
这里，在相邻多个电容孔之间形成开口的作用是方便后续刻蚀开口下方的初始第一牺牲层和初始第二牺牲层，从而方便在第一电极层的表面形成介电层和第二电极层。
参考图5f，图形化剩余的初始第一支撑层和剩余的初始第二支撑层，以在相邻电容孔(或者第一电极层)之间形成开口319。
步骤S4035，通过开口刻蚀剩余的初始第一牺牲层和剩余的初始第二牺牲层；
参考图5f，通过开口319刻蚀剩余的初始第一初始牺牲层316＇和剩余的初始第二初始牺牲层317＇，去除剩余的初始第一初始牺牲层316＇和剩余的初始第二初始牺牲层317＇。其中，可以采用干法刻蚀或者湿法刻蚀去除剩余的初始第一初始牺牲层和剩余的初始第二初始牺牲层。湿法蚀刻溶液可以是包括稀释氢氟酸(DHF)与氨水(NH4OH)的混合溶液，也可以是包括稀释氢氟酸与四甲基氢氧化铵(TMAH)的混合溶液。
步骤S4036，在第一电极层的表面依次形成介电层和第二电极层，以形成电容结构。
实施时，可以通过任意一种合适的沉积工艺形成介电层和第二电极层，例如，化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、旋涂工艺或者涂敷工艺。参考图3b，在第一电极层311的表面依次形成介电层313和第二电极层312，以形成电容结构30。
在一些实施例中，参考图6a，形成半导体结构的方法还包括步骤S406和步骤S407，其中：
步骤S406，在非阵列区域的远离键合面一侧的表面上、电容结构的上表面以及电容器之间依次形成填充层和第一金属层；其中，填充层与第二电极层电连接；
实施时，可以通过任意一种合适的沉积工艺形成填充层和第一金属层，例如，化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、旋涂工艺或者涂敷工艺。参考图3c，在非阵列区域12的远离键合面一侧的表面上、电容结构30的上表面以及电容器31之间依次形成填充层32和第一金属层70，填充层32与第二电极层312电连接。
步骤S407，在非阵列区域内形成连接第一金属层和接触垫的第一导电柱，以将电容器与接触垫电连接；其中，接触垫位于外围区域，用于电连接存储芯片。
参考图6b，在非阵列区域12内形成第一通孔80a，在第一通孔80a中填充导电材料，以形成如图3c所示的第一导电柱80。
在一些实施例中，参考图6c，形成半导体结构的方法还包括步骤S408至步骤S410，其中：
步骤S408，在第一金属层和绝缘结构上形成层间介质；
参考图3d，第一金属层70和绝缘结构40上沉积形成层间介质90。
步骤S409，在层间介质上形成第二金属层；
实施时，可以通过任意一种合适的沉积工艺形成层间介质和第二金属层，例如，化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、旋涂工艺或者涂敷工艺。参考图3d，在层间介质90上沉积形成第二金属层100。
步骤S410，形成贯穿层间介质、绝缘结构以及非阵列区域的第二导电柱，第二导电柱用于连接第二金属层和接触垫。
参考图3d，形成贯穿层间介质90、绝缘结构40以及非阵列区域12的第二导电柱110。这里，第二导电柱的形成步骤与第一导电柱的形成步骤类似，此处不再赘述。
本公开实施例还提供一种半导体结构的形成方法，包括步骤S501至步骤S503，其中：
步骤S501，提供控制芯片和存储芯片；其中，控制芯片包括外围区域，存储芯片包括阵列区域；
步骤S502，在存储芯片上形成电容结构；其中，电容结构中的电容器与阵列区域中的对应存储单元电连接；
步骤S503，将存储芯片与控制芯片面对面键合连接；其中，电容结构远离键合面。
本公开实施例提供的半导体结构的形成方法与上述形成方法的区别在于：先在存储芯片上形成电容结构，之后再将存储芯片与控制芯片面对面键合连接。如此，可以减小由于电容结构形成温度较高对控制芯片中外围电路的影响。
在本公开所提供的几个实施例中，应该理解到，所揭露的结构和方法，可以通过非目标的方式实现。以上所描述的结构实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开实施例的一些实施方式，但本公开实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开实施例的保护范围之内。因此，本公开实施例的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：存储芯片、控制芯片和电容结构；其中：
所述存储芯片包括阵列区域，所述控制芯片包括外围区域；
所述控制芯片与所述存储芯片面对面键合连接；
所述电容结构，位于所述存储芯片的远离键合面一侧的表面上，所述电容结构中的电容器与所述阵列区域中的对应晶体管电连接。
2.根据权利要求1所述的结构，其特征在于，所述晶体管包括：沟道柱和环绕所述沟道柱的全环栅结构；其中，所述沟道柱沿第一方向延伸且沿第二方向排列，所述电容器与所述沟道柱的一端电连接。
3.根据权利要求2所述的结构，其特征在于，所述全环栅结构包括：栅介质层、栅金属层和绝缘层；
其中：所述栅介质层位于所述沟道柱的外壁；
所述栅金属层与所述栅介质层的侧壁接触；
所述绝缘层位于相邻的所述沟道柱之间的凹槽内，并填满所述凹槽。
4.根据权利要求3所述的结构，其特征在于，所述阵列区域还包括：位线结构，所述位线结构位于所述存储芯片的靠近所述键合面的一侧的表面上，所述位线结构与所述控制芯片和所述沟道柱电连接。
5.根据权利要求2所述的结构，其特征在于，所述外围区域包括外围电路和与所述外围电路电连接的接触垫；
其中，所述外围电路，用于控制所述晶体管的导通与截止，以向对应的所述电容器中存储数据，和/或从对应的所述电容器中读取数据；
所述接触垫，用于电连接所述存储芯片。
6.根据权利要求5所述的结构，其特征在于，所述存储芯片还包括非阵列区域；所述结构还包括：
位于所述全环栅结构上以及所述非阵列区域上的绝缘结构；
位于所述沟道柱上的节点接触和/或着落垫；所述电容结构中的电容器通过所述节点接触和/或所述着落垫与所述阵列区域中的晶体管电连接。
7.根据权利要求6所述结构，其特征在于，所述电容器包括：第一电极层、第二电极层、和位于所述第一电极层与所述第二电极层之间的介电层，其中，所述第一电极层与所述存储芯片电连接。
8.根据权利要求7所述的结构，其特征在于，所述电容器之间包括：平行设置的第一支撑层和第二支撑层；
其中，所述第一支撑层设置于所述电容器的中部外周；
所述第二支撑层设置于所述电容器的顶部外周；
所述第一支撑层和所述第二支撑层共同用于支撑所述电容器。
9.根据权利要求7或8所述的结构，其特征在于，所述结构还包括：填充层、第一金属层和第一导电柱；其中：
所述填充层位于所述非阵列区域的远离所述键合面一侧的表面上、所述电容结构的上表面以及所述电容器之间，所述填充层与所述第二电极层电连接；
所述第一金属层位于所述填充层上；
所述第一导电柱位于所述非阵列区域内，所述第一导电柱的两端分别与所述第一金属层和所述接触垫连接，用于电连接所述电容器与所述接触垫。
10.根据权利要求9所述的结构，其特征在于，所述结构还包括：
位于所述第一金属层上和所述绝缘结构上的层间介质；
位于所述层间介质上的第二金属层；
连接所述第二金属层和所述接触垫的第二导电柱；
其中，所述第二导电柱贯穿所述层间介质、绝缘结构以及所述非阵列区域，用于电连接所述第二金属层和所述接触垫。
11.一种半导体结构的形成方法，其特征在于，包括：
提供控制芯片和存储芯片；其中，所述控制芯片包括外围区域，所述存储芯片包括阵列区域；
将所述控制芯片与所述存储芯片面对面键合连接；
在所述存储芯片的远离键合面一侧的表面上形成电容结构，其中，所述电容结构中的电容器与所述阵列区域中的对应晶体管电连接。
12.根据权利要求11所述的方法，其特征在于，所述晶体管包括：沟道柱和环绕所述沟道柱的全环栅结构；所述存储芯片的形成方法包括：
提供初始衬底，所述初始衬底包括沿第一方向延伸、沿第二方向排列的所述沟道柱和凹槽；
形成环绕所述沟道柱的所述全环栅结构。
13.根据权利要求12所述的方法，其特征在于，所述全环栅结构包括：栅介质层、第一子绝缘层、栅金属层和第二子绝缘层；形成环绕所述沟道柱的所述全环栅结构，包括：
在所述沟道柱的外壁形成所述栅介质层；
在形成所述栅介质层的凹槽的底部形成所述第一子绝缘层；
在所述沟道柱上形成所述栅金属层，所述栅金属层环绕所述沟道柱；
在凹槽中形成与所述初始衬底的表面齐平的所述第二子绝缘层。
14.根据权利要求12或13所述的方法，其特征在于，所述阵列区域还包括：与所述沟道柱和所述控制芯片电连接的位线结构；所述存储芯片的形成方法还包括：
在形成全环栅结构的初始衬底的表面上形成所述位线结构。
15.根据权利要求14所述的方法，其特征在于，所述存储芯片的形成方法还包括：
对所述初始衬底进行减薄处理，直至暴露出所述全环栅结构的底部的表面。
16.根据权利要求14所述的方法，其特征在于，在将所述控制芯片与所述存储芯片面对面键合连接之后，还包括：对所述存储芯片进行减薄处理，直至暴露出所述全环栅结构的底部的表面。
17.根据权利要求15所述的方法，其特征在于，所述存储芯片还包括非阵列区域；在将所述控制芯片与所述存储芯片键合连接之后，还包括：
在所述全环栅结构上以及所述非阵列区域上形成绝缘结构；
在所述沟道柱上形成接触结构，所述接触结构包括节点接触和/或着落垫，所述全环栅结构上的绝缘结构用于隔离相邻的所述接触结构；
其中，所述电容结构中的电容器通过所述接触结构与所述阵列区域中的晶体管电连接。
18.根据权利要求17所述的方法，其特征在于，在所述存储芯片的远离键合面一侧的表面上形成电容结构，包括：
在所述存储芯片的远离键合面一侧的表面上形成叠层，所述叠层自下而上依次包括：初始第一牺牲层、初始第一支撑层、初始第二牺牲层和初始第二支撑层；
图案化所述叠层，以在所述存储芯片的远离键合面一侧的表面上形成电容孔；
在每一所述电容孔的内壁形成第一电极层；
图形化剩余的所述初始第一支撑层和剩余的所述初始第二支撑层，以在相邻多个电容孔之间形成开口；
通过所述开口刻蚀剩余的所述初始第一牺牲层和剩余的所述初始第二牺牲层；
在所述第一电极层的表面依次形成介电层和第二电极层，以形成所述电容结构。
19.根据权利要求18所述的方法，其特征在于，所述方法还包括：
在所述非阵列区域的远离所述键合面一侧的表面上、所述电容结构的上表面以及所述电容器之间依次形成填充层和第一金属层；其中，所述填充层与所述第二电极层电连接；
在所述非阵列区域内形成连接所述第一金属层和接触垫的第一导电柱，以将所述电容器与所述接触垫电连接；其中，所述接触垫位于所述外围区域，用于电连接所述存储芯片。
20.根据权利要求19所述的方法，其特征在于，所述方法还包括：
在所述第一金属层和所述绝缘结构上形成层间介质；
在所述层间介质上形成第二金属层；
形成贯穿所述层间介质、所述绝缘结构以及所述非阵列区域的第二导电柱，所述第二导电柱用于连接所述第二金属层和所述接触垫。
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