CN219435874U - 半导体器件 - Google Patents

Abstract

本实用新型公开了半导体器件，包括衬底、多个接触垫以及多个导电柱。接触垫相互分隔地设置在第一隔绝层内并位在衬底上。导电柱相互分隔地设置在第二隔绝层内，导电柱分别接触各接触垫，第二隔绝层包括堆叠在各导电柱侧壁上的第一电介质层、第二电介质层以及第三电介质层，其中，第一电介质层同时物理性接触第二电介质层与第三电介质层。第二隔绝层的设置可有效避免侧向蚀刻过度所衍生的短路问题，进而提升半导体器件的装置可靠性与性能。

Description

半导体器件

技术领域

本实用新型是关于一种半导体器件，特别是关于一种三维存储器件。

背景技术

现代电子产品中，存储器扮演着不可或缺的重要的角色。存储器除了用来存储使用者的数据，也负责存放中央处理器所执行的程序码以及运算过程中须暂时保存的信息。存储器可分为易失性存储器(volatile memory)与非易失性存储器(non-volatilememory)。常见的易失性存储器包括动态随机存储器(dynamic random access memory,DRAM)和静态随机存储器(static random access memory,SRAM)，其数据会在断电后消失，而必须在下次供电时重新输入。非挥发性存储器包括唯读式存储器(read only memory,ROM)和闪存(flash memory)，其存储的数据即使切断电源仍然存在，因此在重新供电后可以直接读取早先存储的有效数据。

NAND闪存(NAND flash)具有体积小、功率低、写入速度快及制造成本较低等优点，是目前应用最广泛的非易失性存储器。随着半导体制造工艺的进步，NAND闪存已从平面结构转向三维(three-dimensional,3D)立体堆叠发展，以在单位晶圆面积中获得更高的单元密度，满足更高存储容量的需求。然而，随着存储堆叠结构的层级数量逐渐增加，相关制作工艺以及器件结构均须进一步改良，以在制作工艺简化的前提下维持良好的器件效能。

实用新型内容

本实用新型目的在于提供一种半导体器件，额外设有复合层结构的第二隔绝层，以有效避免侧向蚀刻过度所衍生的短路问题，进而提升半导体器件的组件可靠度与性能。

本实用新型目的在于提供一种半导体器件的制作方法，额外地在堆叠层与接触垫之间形成第二隔绝层，并通过所述第二隔绝层的设置有效地避免发生在通孔形成时，因侧向蚀刻过度所衍生的短路问题。如此，所制得的半导体器件可具备优化的组件可靠度与性能。

本实用新型目的在于提供一种半导体器件，包括衬底、多个接触垫以及多个导电柱。所述接触垫相互分隔地设置在第一隔绝层内并位于所述衬底上。所述多个导电柱，相互分隔地设置在第二隔绝层内、并分别接触各所述接触垫。所述第二隔绝层包括堆叠在所述导电柱侧壁上的第一电介质层、第二电介质层以及第三电介质层，其中，所述第一电介质层同时物理性接触所述第二电介质层以及所述第三电介质层。

本实用新型目的在于提供一种半导体器件的制作方法，分别包括以下步骤。首先，提供衬底，在所述衬底上形成相互分隔地设置在第一隔绝层内的多个接触垫。然后，在所述衬底上形成相互分隔地设置在第二隔绝层内的多个导电柱。所述导电柱分别接触各所述接触垫，并包括堆叠在所述导电柱侧壁上的第一电介质层、第二电介质层以及第三电介质层，其中，所述第一电介质层同时物理性接触所述第二电介质层以及所述第三电介质层。

附图说明

所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图10所绘示为根据本实用新型第一实施例中半导体器件的制作方法的示意图，其中：

图1为半导体器件在形成金属氧化物材料层后的剖面示意图；

图2为半导体器件在进行图案化制作工艺后的剖面示意图；

图3为半导体器件在进行第一处理制作工艺后的剖面示意图；

图4为半导体器件在进行第二处理制作工艺后的剖面示意图；

图5为半导体器件在形成堆叠层后的剖面示意图；

图6为半导体器件在进行第一蚀刻制作工艺后的剖面示意图；

图7为半导体器件在进行第二蚀刻制作工艺后的剖面示意图；

图8为半导体器件在形成掩模层后的剖面示意图；

图9为半导体器件在形成通孔后的剖面示意图；以及

图10为半导体器件在形成导电柱后的剖面示意图。

图11至图12所绘示为根据本实用新型第二实施例中半导体器件的制作方法的示意图，其中：

图11为半导体器件在形成通孔后的剖面示意图；以及

图12为半导体器件在形成导电柱后的剖面示意图。

图13至图14所绘示为根据本实用新型第三实施例中半导体器件的制作方法的示意图，其中：

图13为半导体器件在形成通孔后的剖面示意图；以及

图14为半导体器件在形成导电柱后的剖面示意图。

图15所绘示为根据本实用新型优选实施例中半导体器件的剖面示意图。

其中，附图标记说明如下：

100 衬底

110 绝缘层

112 插塞

114 第一隔绝层

116 接触垫

118 绝缘层

120 金属氧化物材料层

122、124、126 金属氧化物图案

128、228、328 电介质层

130 堆栈层结构

130a 导电-电介质层对

132 电介质层

134 导电层

140、142、144 通孔

152、252、352 电介质层

154 阻障层

156 掩模层

160、260、360 第二隔绝层

170、270、370 导电柱

172、272、372 阻障层

174、274、374 导电层

200、300、400 半导体器件

340 通孔

410 字线接触插塞

470 通道结构

472 通道层

474 填充层

500 三维NAND存储器件

P1、P2 处理制作工艺

E1、E2、E3、E4 蚀刻制作工艺

具体实施方式

为使熟悉本实用新型所属技术领域的一般技术者能更进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，并配合所附的附图，详细说明本实用新型的构成内容及所欲达成的功效。熟习本实用新型所属领域的技术人员能在不脱离本实用新型的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

图1至图10所绘示者为根据本实用新型第一实施例中半导体器件200的制作方法的示意图。首先，请参考图1所示，提供衬底100，衬底100例如是硅衬底(siliconsubstrate)、含硅衬底(silicon-containing substrate)、外延硅衬底(epitaxialsilicon substrate)、绝缘上覆硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底。衬底100上进一步形成多个插塞112，位于衬底100上方的绝缘层110内，其中，绝缘层110例如包括氧化硅(silicon dioxide)、氮氧化硅(silicon oxynitride)等绝缘材质，而插塞112则包括一导电材料，如铝(Al)、钛(Ti)、钽(Ta)、钨(W)或铜(Cu)等，优选地包括钨，但不以此为限。在一实施例中，衬底100和绝缘层110之间还可额外设置其他膜层(未绘示)，但不以此为限。此外，插塞112的具体数量可依序实际需求而调整，不以图1所示者为限。

然后，在衬底100上形成多个接触垫116，相互分隔地设置在第一隔绝层114内并分别接触下方的插塞112，其中，第一隔绝层114例如包括氧化硅、氮氧化硅等绝缘材质，优选地包括相同于绝缘层110的材质，而接触垫116则同样包括一导电材料，如铝、钛、钽、钨或铜等，优选地包括钨，但不以此为限。在一实施例中，接触垫116的制作包括但不限于以下步骤。首先，在绝缘层110上形成一隔绝材料层(未绘示)，使用一掩模层(未绘示)在所述隔绝材料层内蚀刻出多个沟渠(未绘示)以暴露出下方的插塞112，将一导电材料填入所述沟渠，并于一平坦化制作工艺后完全移除所述掩模层，如此，即可在衬底100上形成第一隔绝层114与位于第一隔绝层114内的接触垫116。

再图1所示，在衬底100上形成金属氧化物材料层120，整体地覆盖在第一隔绝层114与接触垫116上。需特别说明的是，金属氧化物材料层120例如包括与第一隔绝层114具有显着蚀刻选择的材质，如氧化铝(aluminum oxide,Al₂O₃)、氧化钛、氧化钽、氧化钨或氧化铜等，优选地包括氧化铝，但不以此为限。

如图2所示，使用另一掩模层(未绘示)进行图案化制作工艺，将金属氧化物材料层120图案化成多个金属氧化物图案122，再完全移除所述另一掩模层。细部来说，金属氧化物图案122相互分隔地形成在各接触垫116上，分别对应各接触垫116并暴露出下方的第一隔绝层114。

如图3所示，进行处理制作工艺P1，例如是湿式蚀刻制作工艺，削薄以微调整各金属氧化物图案122的尺寸(包括长度及/或厚度等)，形成尺寸相对较小的多个金属氧化物图案124以部分暴露出下方的各接触垫116。如此，便能更有效率地控制自各金属氧化物图案124所暴露出的各接触垫116的尺寸(如长度)，但不以此为限。

如图4所示，在衬底100上形成绝缘层118，覆盖各金属氧化物图案124的侧壁，其中，绝缘层118例如包括氧化硅、氮氧化硅等绝缘材质，优选地包括相同于第一隔绝层114的材质，但不以此为限。在一实施例中，绝缘层118的制作包括但不限于以下步骤。首先，形成一电介质材料(未绘示)盖住金属氧化物图案124与下方的接触垫116、第一隔绝层114，并在一平坦化制作工艺后形成顶面与金属氧化物图案124的顶面齐平的绝缘层118。然后，进行处理制作工艺P2，例如是热氧化处理制作工艺，通入热与氧气将各金属氧化物图案124的质地改质为较为坚硬、致密的结构组成，而不改变其材质。如此，在后续的蚀刻制作工艺(包括湿式蚀刻制作工艺或是干式蚀刻制作工艺)中，各金属氧化物图案124相对于两侧的绝缘层118能具有相对较大的蚀刻选择。

如图5所示，在金属氧化物图案124与绝缘层118上形成具有至少一堆叠层的堆叠层结构130。在本实施例中，堆叠层结构130例如包括交替堆叠的多个电介质层132与多个导电层134，并由各导电层134及其上方的电介质层132共同形成一组导电-电介质层对130a。其中，导电-电介质层对130a的具体数量可依序实际需求而调整，不以图5所示者为限。细部来说，导电层134例如包括一导电材料，如铝、钛、钽、钨、铜、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)、钛与氮化钛(Ti/TiN)、多晶硅(polysilicon)、掺杂硅(dopedsilicon)、金属硅化物(silicide)等金属或非金属导电材料或其任何组合，优选地包括钨，而电介质层132例如包括一电介质材料，例如氧化硅、氮化硅、氮氧化硅等电介质材料或其任何组合，优选地包括相同于第一隔绝层114及/或绝缘层118的材质，但不以此为限。

如图6所示，使用再一掩模层(未绘示)进行蚀刻制作工艺E1，例如是一干式蚀刻制作工艺，蚀刻各电介质层132、各导电层134与金属氧化物图案124，以在堆叠层结构130内形成多个通孔140。细部来说，所述干式蚀刻制作工艺垂直地向下蚀刻各电介质层132、各导电层134与部分的金属氧化物图案124，使得各通孔140能分别贯穿堆叠层结构130，且部分蚀刻金属氧化物图案124，暴露出金属氧化物图案124低于绝缘层118的所述顶面的一表面。

如图7所示，使用所述再一掩模层进行蚀刻制作工艺E2，例如是一湿式蚀刻制作工艺，进一步蚀刻金属氧化物图案124，以形成多个通孔142与多个金属氧化物图案126。细部来说，湿式蚀刻制作工艺E2是通过如图6所示的各通孔140垂直且同时侧向地蚀刻各金属氧化物图案124，以整体性地削薄金属氧化物图案124的厚度，使得各金属氧化物图案126可具有U字型的截面结构，并且位于各通孔142的底部。然后，完全移除所述再一掩模层。

如图8所示，在各通孔142的两相对侧壁上依序形成电介质层152、阻障层154与掩模层156，其中，电介质层152例如包括一高电介质常数电介质材质，如氧化铪(HfO₂)、氧化铪硅(HfSiO₄)、铪氧氮化硅(HfSiON)、氧化锌(ZrO₂)、氧化钛(TiO₂)及其组成的群组，阻障层154例如包括钛、钽、氮化钛或氮化钽等材质，而掩模层156则包括一半导体材质，如非晶硅等，但不以此为限。细部来说，电介质层152、阻障层154与掩模层156的制作包括但不限于以下步骤。首先，在衬底100上进行多次沉积制作工艺，依序形成一电介质材料层(未绘示)、一阻障材料层与一掩模材料层，共型地覆盖在堆叠层结构130的顶面与各通孔142的内表面上，再通过一回蚀刻制作工艺，移除覆盖在堆叠层结构130的顶面与各通孔142的底面的所述掩模材料层、所述阻障材料层与所述电介质材料层，并暴露各金属氧化物图案126，使得电介质层152与阻障层154可具有L型的截面结构，并依序堆叠在各通孔142侧壁上，而掩模层156则位于阻障层154上并具有I字型的截面结构。

如图9所示，完全移除掩模层156与阻障层154，暴露出电介质层152，然后通过电介质层152图案化下方的金属氧化物图案126，形成多个电介质层128，以部分暴露出下方的各接触垫116的顶面，同时形成多个通孔144，各通孔144可贯穿堆叠层结构130与如图8所示的各金属氧化物图案124。如此，各电介质层128可相应地具有L型的截面结构，并且位于各通孔144的底部。细部来说，各电介质层128在水平方向上应可夹设在材质互不相同的电介质层152与绝缘层118之间，并且，电介质层128的水平部分与电介质层152的水平部分具有相互切齐的内侧壁，而电介质层128的垂直部分在垂直方向上则具有切齐于电介质层132侧壁的内侧壁。在此设置下，相互堆叠电介质层152、电介质层128、电介质层132与绝缘层118可共同形成环绕在各通孔144的底部的第二隔绝层160，其中，电介质层152同时物理性接触电介质层132以及电介质层128，如图9所示。需注意的是，电介质层152(包括高介电常数电介质材质)、电介质层128(包括金属氧化物材质)、与电介质层132(包括电介质材料，例如相同于第一隔绝层114)分别包括不同的材质，可达到较为优化的隔绝效果。

后续，如图10所示，在衬底100上形成多个导电柱170，分别位于各通孔144内以电连接各接触垫116。其中，各导电柱170是相互分隔地设置在堆叠层结构130与第二隔绝层160内，并包括依序堆叠的阻障层172与导电层174。在一实施例中，阻障层172例如包括钛、钽、氮化钛或氮化钽等材质，而导电层174则包括一金属材质，如铝、钛、钽、钨或铜等，但不以此为限。导电柱170的制作包括但不限于以下步骤。首先，使用沉积制作工艺共型地形成阻障材料层(未绘示)，覆盖在电介质层152、电介质层128与接触垫116上，并形成导电材料层(未绘示)，至少填满如图9所示的通孔144的剩余空间，再通过一平坦化制作工艺，形成导电柱170。如此，各导电柱170的底面能够与电介质层128的底面共平面，并直接物理性接触各接触垫116。

由此，即完成本实用新型第一实施例中半导体器件200的制作。根据本实施例的半导体器件200，是将导电柱170相互分隔地设置在第二隔绝层160内，以电连接接触垫116。第二隔绝层160系由材质不一的电介质层152、电介质层128、电介质层132与绝缘层118相互堆叠而共同形成，是以具有复合层结构，能够有效避免各通孔144底部因侧向蚀刻过度而衍生导电柱170底部短路的问题，进而提升半导体器件200的装置可靠性与性能。

另一方面，根据本实施例的制作方法，额外地在堆叠结构130与接触垫116之间形成具有显着蚀刻选择的金属氧化物材料层120，并通过两段式蚀刻制作工艺(包括湿式蚀刻制作工艺或是干式蚀刻制作工艺)形成具有L型截面结构的电介质层128，其具有相对于第一隔绝层114具有显着蚀刻选择的金属氧化物材质，如氧化铝等。如此，通过电介质层128的设置有效地避免发生在通孔144形成时，因侧向蚀刻过度而使后续形成的导电柱170底部发生短路的问题。此外，需注意的是，由于受到前述湿式蚀刻制作工艺的影响，电介质层128在所述水平方向上的延伸范围明显小于在所述垂直方向上的延伸范围，同时也小于各接触垫116在水平方向上的延伸范围，如此，可进一步隔绝导电柱170底部侧壁相互接触而衍生短路的问题。由此，本实施例的制作方法所制得的半导体器件200具备优化的装置可靠性与性能。

本领域者应可轻易了解，为能满足实际产品需求的前提下，本实用新型的半导体器件及其形成方法亦可能有其它态样，而不限于前述。下文将进一步针对本实用新型中半导体器件及其形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图11至图12，所绘示者为本实用新型第二实施例中半导体器件300的制作方法的示意图。本实施例的制作方法的前端步骤大体上与前述第一实施例相同，如图1至图6所示，于此不再赘述。本实施例之形成方法与前述第一实施例之形成方法的主要差异在于，在蚀刻制作工艺E1后，进行蚀刻制作工艺E3，例如是一湿式蚀刻制作工艺，进一步蚀刻金属氧化物图案124，以形成多个通孔244与多个电介质层228。

细部来说，如图11所示，湿式蚀刻制作工艺E3是垂直且同时侧向地蚀刻如图6所示的各金属氧化物图案124，以整体性地削薄金属氧化物图案124的厚度，直到暴露出下方的各接触垫116，以形成电介质层228。如此，各电介质层228在所述水平方向上的延伸范围明显小于在所述垂直方向上的延伸范围，并呈现上窄下宽的截面结构，并且位于各通孔244的底部。

而后，如图12所示，继续在各通孔244内依序形成包括一高电介常数电介材质的电介质层252、阻障层272与包括一金属材质的导电层274，使得电介质层252仅覆盖各通孔244的两相对侧壁，而阻障层272与导电层274则共同组成导电柱270，其中，阻障层272共型地覆盖在电介质层252、电介质层228与接触垫116上，而导电层274则填满如图11所示的通孔244的剩余空间。

由此，即完成本实用新型第二实施例中半导体器件300的制作。根据本实施例的半导体器件300的制作方法，是通过蚀刻制作工艺E3直接形成电介质层228，如此，本实施例的制作方法可省略前述实施例中阻障层154、掩模层156的形成，在简化制作流程的前提下，制得具备优化的装置可靠性与性能的半导体器件300。

另一方面，根据本实施例的半导体器件300，同样是在材质互不相同的电介质层252(包括高介电常数电介质材质)与绝缘层118(包括电介质材料，例如相同于第一隔绝层114)之间额外设置电介质层228(包括金属氧化物材质)，其中，电介质层228的水平部分与电介质层252的水平部分同样具有相互切齐的内侧壁，且电介质层228的底面同样与各导电柱270的底面共平面。在此设置下，相互堆叠电介质层252、电介质层228、电介质层132与绝缘层118同样共同形成第二隔绝层260，环绕在各导电柱270的底部，使得电介质层252同时物理性接触电介质层132以及电介质层228，以达到较为优化的隔绝效果。是以，本实施例的第二隔绝层260也具有复合层结构，同样能够有效避免侧向蚀刻过度而衍生导电柱270底部短路的问题，进而提升半导体器件300的装置可靠性与性能。

请参照图13至图14，所绘示者为本实用新型第三实施例中半导体器件400的制作方法的示意图。本实施例的制作方法的前端步骤大体上与前述第一实施例相同，如图1至图5所示，于此不再赘述。本实施例之形成方法与前述第一实施例之形成方法的主要差异在于，在蚀刻制作工艺E4后，通过侧向蚀刻制作工艺，形成在电介质层328内呈现显着侧向扩张的多个通孔(未绘示)。

细部来说，先进行蚀刻制作工艺E4例如是一干式蚀刻制作工艺，垂直地向下蚀刻如图5所示的各电介质层132、各导电层134与部分的金属氧化物图案124，使得各通孔140能分别贯穿堆叠层结构130，且部分蚀刻金属氧化物图案124，形成多个通孔340，如图13所示。然后，进行所述湿式蚀刻制作工艺(未绘示)同时垂直且侧向地蚀刻如图13所示的金属氧化物图案124，并通过控制所述湿式蚀刻制作工艺的蚀刻条件强化各金属氧化物图案124的侧向蚀刻，以形成电介质层328。在此操作下所形成的所述通孔在电介质层328内系向两侧呈现部分扩张的态样但不会侧向蚀穿电介质层328，而具有类似陀螺状或飞碟状的凹陷，如图14所示。

而后，如图14所示，继续在各所述通孔内依序形成包括一高电介常数电介材质的电介质层352、阻障层372与包括一金属材质的导电层374，使得电介质层352仅共型地覆盖各所述通孔的两相对侧壁，而阻障层372与导电层374则共同组成导电柱370。其中，阻障层372共型地覆盖在电介质层352、电介质层328与接触垫116上，而导电层374则填满各所述通孔的剩余空间。在此设置下，各导电柱370可相应地具有类似陀螺状或飞碟状的结构，如图14所示。

由此，即完成本实用新型第三实施例中半导体器件400的制作。根据本实施例的半导体器件400的制作方法，是通过强化所述湿式蚀刻制作工艺中侧向蚀刻的条件，在电介质层328内形成向两侧呈现部分扩张的所述通孔，而在电介质层328上呈现类似陀螺状或飞碟状的凹陷。如此，本实施例的制作方法同样可在简化制作流程的前提下，制得具备优化的装置可靠性与性能的半导体器件400。

另一方面，根据本实施例的半导体器件400，同样是在材质互不相同的电介质层352(包括高介电常数电介质材质)与绝缘层118(包括电介质材料，例如相同于第一隔绝层114)之间额外设置电介质层328(包括金属氧化物材质)，其中，电介质层328上具有类似陀螺状或飞碟状的凹陷，其底面同样与各导电柱370的底面共平面，而电介质层352则共型地覆盖在电介质层328的所述凹陷上。在此设置下，相互堆叠电介质层352、电介质层328、电介质层132与绝缘层118同样共同形成第二隔绝层360，环绕在各导电柱370的底部，使得电介质层352同时物理性接触电介质层132以及电介质层328，以达到较为优化的隔绝效果。是以，本实施例的第二隔绝层360也具有复合层结构，同样能够有效避免侧向蚀刻过度而衍生导电柱370底部短路的问题，进而提升半导体器件400的装置可靠性与性能。

整体来说，本实用新型的制作方法是在形成通孔时，在所述通孔的底部额外设置蚀刻选择相对较大的电介质层(例如包括金属氧化物材质)，以避免在后续的蚀刻制作工艺(特别是指湿式蚀刻制作工艺)中过度侧向蚀刻所述通孔的底部，使得后续形成在所述通孔内的导电柱能具备可靠的结构与性能，避免发生短路的问题。而在本实用新型的半导体器件中，额外地在所述导电柱的底部设置了电介质层(例如包括金属氧化物材质)，由于受到前述湿式蚀刻制作工艺的影响，所述电介质层例如具有L型截面结构或具有陀螺状或飞碟状的凹陷结构，位于各所述导电柱的两侧侧壁以进一步隔绝所述结构柱的底部，避免衍生短路的问题。

由此，本实用新型的制作方法及/或半导体器件可应用在形成垂直柱状的半导体结构，如导电柱、插塞等，以改善所述半导体结构的结构可靠度与性能。请参考图15所示，所绘示者为本实用新型优选实施例中半导体器件的剖面示意图。在本实施例中，半导体器件例如是一种三维NAND存储器件500，包括衬底110、设置在衬底110上的堆叠层结构130、与贯穿堆叠层结构130的多个通道结构470，其中，堆叠层结构130是作为存储堆叠层结构(memory stack structure)，通过两侧的阶梯结构(staircase structure)扇出(fan-out)各层字线(word line，即各导电层134)来与字线接触插塞410电性连接。

细部来说，通道结构370例如具有柱体形状，以分别电性连接设置在第一隔绝层内的接触垫116。各通道结构130进一步包括沿着通孔(未绘示)的侧壁设置的电介质层152、通道层472与填满所述通道孔剩余空间的填充层474，其中，通道层472例如包括一半导体材料，如多晶硅，而填充层474则包括一绝缘材料，例如氧化硅等。如此，通道结构470、导电层134与接触垫116(作为源极/汲极)可共同形成晶体管(transistor)，而各通道结构470与各导电层134的交会处即可作为存储单元(memory cell)、各导电层134则为字线，以用来控制各所述存储单元的数据的写入和读取。

需特别说明的是，各通道结构470的底部额外设有电介质层128，夹设在电介质层152与绝缘层118之间，并呈现L型截面。电介质层128同样包括蚀刻选择相对较大的金属氧化物材质，以改善容易发生在所述通孔形成时的短路问题。并且，在本实施例中，相互堆叠电介质层152、电介质层128、电介质层132与绝缘层118同样共同形成第二隔绝层160，环绕在各通道结构370的底部，使得电介质层152可同时物理性接触电介质层132以及电介质层128，以达到较为优化的隔绝效果。由此，本实施例的三维NAND存储器件500也能具备较为可靠的结构与性能，避免发生短路的问题。此外，本实施例中三维NAND存储器件500的其他组件或细部特征大体上与前述第一实施例相同，于此不再赘述。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种半导体器件，其特征在于，包括：

衬底；

多个接触垫，相互分隔地设置在第一隔绝层内并位于所述衬底上；以及

多个导电柱，相互分隔地设置在第二隔绝层内，所述导电柱分别接触各所述接触垫，所述第二隔绝层包括堆叠在所述导电柱侧壁上的第一电介质层、第二电介质层以及第三电介质层，其中，所述第一电介质层同时物理性接触所述第二电介质层以及所述第三电介质层。

2.根据权利要求1所述的半导体器件，其特征在于，所述第二电介质层的底面与所述导电柱的底面共平面。

3.根据权利要求1所述的半导体器件，其特征在于，所述第二电介质层的内侧壁切齐所述第三电介质层的侧壁。

4.根据权利要求1所述的半导体器件，其特征在于，所述第二电介质层在水平方向上的延伸范围小于各所述接触垫在所述水平方向上的延伸范围。

5.根据权利要求1所述的半导体器件，其特征在于，所述第二电介质层、所述第一电介质层皆具有L型截面，其中，所述第一电介质层的所述L型截面的水平部分的内侧壁切齐所述第二电介质层的所述L型截面的水平部分的内侧壁。

6.根据权利要求5所述的半导体器件，其特征在于，所述第二电介质层的所述L型截面的垂直部分切齐于所述第三电介质层的侧壁。

7.根据权利要求1所述的半导体器件，其特征在于，所述第二电介质层具有陀螺状或飞碟状的凹陷，所述第一电介质层共型地覆盖在电介质层的所述凹陷上。

8.根据权利要求1所述的半导体器件，其特征在于，各所述导电柱包括依序堆叠的阻障层与导电层。