KR102508754B1 - 더미 영역들을 포함하는 메모리 어레이 - Google Patents

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Abstract

더미 도전성 라인들을 포함하는 3D 메모리 어레이들과 그것을 형성하는 방법들이 개시된다. 일 실시예에서, 메모리 어레이가, 반도체 기판 위의 강유전체(FE) 재료로서, 워드 라인과 접촉하는 수직 측벽들을 포함하는 FE 재료; FE 재료 위의 산화물 반도체(OS) 층으로서, 소스 라인 및 비트 라인과 접촉하는 OS 층 ― FE 재료는 OS 층과 워드 라인 사이에 있음 ―; FE 재료의 부분, 워드 라인의 부분, OS 층의 부분, 소스 라인의 부분, 및 비트 라인의 부분을 포함하는 트랜지스터; 및 트랜지스터와 반도체 기판 사이의 제1 더미 워드 라인 ― FE 재료는 제1 더미 워드 라인과 접촉하는 제1 테이퍼진 측벽들을 더 포함함 ― 을 포함한다.

Description

더미 영역들을 포함하는 메모리 어레이{MEMORY ARRAY INCLUDING DUMMY REGIONS}
우선권 주장 및 교차 참조
본 출원은 2020년 6월 26일자로 출원된 미국 가출원 제63/044,596호를 우선권 주장하며, 그 출원은 참조로 본 명세서에 포함된다.
발명의 배경이 되는 기술
반도체 메모리들은, 예들로서 라디오들, 텔레비전들, 셀 전화기들, 및 개인용 컴퓨팅 디바이스들을 포함하는, 전자 애플리케이션들을 위한 집적 회로들에서 사용된다. 반도체 메모리들은 두 개의 주요 범주들, 즉 휘발성 메모리들 및 비휘발성 메모리들을 포함한다. 휘발성 메모리들은 랜덤 액세스 메모리(random access memory)(RAM)를 포함하는데, 이는 두 개의 하위 범주들인 정적 랜덤 액세스 메모리(static random access memory)(SRAM)와 동적 랜덤 액세스 메모리(dynamic random access memory)(DRAM)로 더 나누어질 수 있다. SRAM 및 DRAM 둘 다는 휘발성인데 그것들이 전력을 공급받지 못할 때 저장하는 정보를 잃을 것이기 때문이다.
반면, 비휘발성 메모리들은 그것들이 전력을 공급받지 못할 때 그것들 상에 저장된 데이터를 유지할 수 있다. 비휘발성 반도체 메모리의 하나의 유형은 강유전체 랜덤 액세스 메모리(ferroelectric random access memory)(FeRAM 또는 FRAM)이다. FeRAM의 장점들은 빠른 기입/판독 속력 및 작은 사이즈를 포함한다.
본 개시의 양태들은 다음의 상세한 설명으로부터 첨부 도면들과 함께 읽을 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들이 축척대로 그려지지 않았음에 주의한다. 사실, 다양한 특징부들의 치수들은 논의의 명료화를 위해 자의적으로 확대되거나 또는 축소될 수도 있다.
도 1a 및 도 1b는 일부 실시예들에 따른, 메모리 어레이의 사시도 및 회로도를 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23a, 도 23b, 도 23c, 도 24, 도 25a, 도 25b, 도 25c, 도 25d, 도 26, 및 도 27은 일부 실시예들에 따른, 메모리 어레이들의 제조의 중간 스테이지들에서의 단면도, 조감도(top-down view), 및 사시도들이다.
다음의 개시내용은 본 발명의 상이한 특징부들을 구현하기 위한 상이한 많은 실시형태들, 또는 예들을 제공한다. 본 개시를 단순화하는 컴포넌트들 및 배열체들의 특정 예들이 아래에서 설명된다. 이것들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉으로 형성되는 실시예들을 포함할 수도 있고 추가적인 피처들이 제1 및 제2 피처들 사이에 형성될 수도 있는 실시예들을 또한 포함할 수도 있어서, 제1 및 제2 피처들은 직접 접촉되지 않을 수도 있다. 덧붙여서, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순화 및 명료화 목적을 위한 것이고 그것 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
게다가, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같은 하나의 엘리먼트 또는 특징부의 다른 엘리먼트(들) 또는 특징부(들)에 대한 관계를 설명하기 위한 설명 편의를 위해 본 명세서에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 배향 외에도 사용 또는 작업 시의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향될 (90 도 회전될 또는 다른 배향들에 있을) 수도 있고 본 개시에서 사용되는 공간적으로 상대적인 디스크립터들이 그에 따라 해석될 수도 있다.
다양한 실시예들이 수직으로 적층된 복수의 메모리 셀들을 갖는 3D 메모리 어레이를 제공한다. 각각의 메모리 셀은 게이트 전극으로서 역할을 하는 워드 라인 영역, 제1 소스/드레인 전극으로서 역할을 하는 비트 라인 영역, 및 제2 소스/드레인 전극으로서 역할을 하는 소스 라인 영역을 갖는 트랜지스터를 포함한다. 각각의 트랜지스터는 강유전체(ferroelectric)(FE) 게이트 유전체 층과 산화물 반도체(oxide semiconductor)(OS) 채널 영역을 더 포함한다. FE 게이트 유전체 층들, OS 채널 영역들, 비트 라인 영역들, 및 소스 라인 영역들은 워드 라인 영역들에 형성된 리세스들에 형성될 수도 있다. 리세스들의 상부 및 하부 영역들은 3D 메모리 어레이가 위에 형성되는 기판을 향하는 방향에서 좁아지는 폭들을 갖는 테이퍼진 측벽들을 포함할 수도 있는 한편, 리세스들의 중간 영역들은 실질적으로 일정한 폭들을 갖는 측벽들을 가진다. 더미 메모리 층들은 테이퍼진 측벽들에 인접한 3D 메모리 어레이의 상단 층들 및 바닥 층들에 형성될 수도 있으며, 이는 3D 메모리 어레이에서의 불균일성을 감소시키며, 디바이스 결함들을 감소시키고, 디바이스 성능을 개선시킨다. 중간 영역들에서의 워드 라인 영역들은 기능성 메모리 디바이스들이 형성되도록 도전성 접촉들에 연결될 수도 있는 한편, 상부 및 하부 영역들에서의 워드 라인 영역들(예컨대, 더미 메모리 층들)은 도전성 접촉들에 연결되지 않고 따라서 기능성 메모리 디바이스들을 포함하지 않는다.
도 1a 및 도 1b는 일부 실시예들에 따라, 메모리 어레이(200)의 예들을 도시한다. 도 1a는 메모리 어레이(200)의 부분의 일 예를 3차원 뷰로 도시하고 도 1b는 메모리 어레이(200)의 회로도를 도시한다. 메모리 어레이(200)는 복수의 메모리 셀들(202)을 포함하며, 메모리 셀들은 행들 및 열들의 그리드로 배열될 수도 있다. 메모리 셀들(202)은 3차원 메모리 어레이를 제공하도록 수직으로 더 적층되어, 디바이스 밀도를 증가시킬 수도 있다. 메모리 어레이(200)는 반도체 다이의 BEOL(back end of line)에 배치될 수도 있다. 예를 들어, 메모리 어레이(200)는 반도체 다이의 인터커넥트 층들에, 이를테면 반도체 기판 상에 형성된 하나 이상의 액티브 디바이스들(예컨대, 트랜지스터들) 위쪽에 배치될 수도 있다.
일부 실시예들에서, 메모리 어레이(200)는 플래시 메모리 어레이, 이를테면 NOR 플래시 메모리 어레이 등이다. 메모리 셀들(202)의 각각은 강유전체(FE) 재료(90)를 갖는 트랜지스터(204)를 포함할 수도 있다. FE 재료(90)는 게이트 유전체로서 역할을 할 수도 있다. 일부 실시예들에서, 트랜지스터들(204) 중 각각의 트랜지스터의 게이트가 각각의 워드 라인(예컨대, 도전성 라인(72))에 전기적으로 커플링되며, 트랜지스터들(204) 중 각각의 트랜지스터의 제1 소스/드레인 영역이 각각의 비트 라인(예컨대, 도전성 라인(106))에 전기적으로 커플링되고, 트랜지스터들(204) 중 각각의 트랜지스터의 제2 소스/드레인 영역이 각각의 소스 라인(예컨대, 도전성 라인(108))에 전기적으로 커플링된다. 각각의 소스 라인들은 제2 소스/드레인 영역들의 각각을 접지에 전기적으로 커플링시킬 수도 있다. 메모리 어레이(200)의 동일한 수평 행에서의 메모리 셀들(202)은 공통 워드 라인을 공유할 수도 있는 한편, 메모리 어레이(200)의 동일한 수직 열에서의 메모리 셀들(202)은 공통 소스 라인과 공통 비트 라인을 공유할 수도 있다.
메모리 어레이(200)는 유전체 층들(52)이 도전성 라인들(72) 중 인접한 도전성 라인들 사이에 배치되는 수직으로 적층된 복수의 도전성 라인들(72)(예컨대, 워드 라인들)을 포함한다. 도전성 라인들(72)은 밑에 있는 기판(도 1a 및 도 1b에서 별도로 도시되지 않음)의 주 표면에 평행한 방향으로 연장된다. 도전성 라인들(72)은 하부 도전성 라인들(72)이 상부 도전성 라인들(72)보다 길고 상부 도전성 라인들(72)의 끝점들보다 측방향으로 연장하도록 하는 계단 구성을 가질 수도 있다. 예를 들어, 도 1a에서, 도전성 라인들(72)의 다수의 적층된 층들은 최상단 도전성 라인들(72)이 가장 짧고 최하단 도전성 라인들(72)이 가장 긴 것으로 도시된다. 도전성 라인들(72)의 각각의 길이들은 밑에 있는 기판을 향하는 방향에서 증가할 수도 있다. 이 방식으로, 도전성 라인들(72) 중 각각의 도전성 라인의 부분이 메모리 어레이(200) 위쪽에서부터 액세스 가능할 수도 있고, 도전성 접촉들이 도전성 라인들(72) 중 각각의 도전성 라인의 노출된 부분에 만들어질 수도 있다.
메모리 어레이(200)는 복수의 도전성 라인들(106)(예컨대, 비트 라인들)과 복수의 도전성 라인들(108)(예컨대, 소스 라인들)을 더 포함한다. 도전성 라인들(106)과 도전성 라인들(108)은 각각이 도전성 라인들(72)에 수직인 방향으로 연장될 수도 있다. 제2 유전체 재료들(102)이 도전성 라인들(106) 및 도전성 라인들(108) 중 인접한 라인들 사이에 배치되고 그들 도전성 라인들을 분리시킨다. 도전성 라인(106), 인접한 도전성 라인(108), 및 교차하는 도전성 라인(72)이 메모리 셀들(202) 중 각각의 메모리 셀의 경계를 정의하고, 제1 유전체 재료들(98)이 인접한 메모리 셀들(202) 사이에 배치되고 그들 메모리 셀들을 분리시킨다. 일부 실시예들에서, 도전성 라인들(108)은 접지에 전기적으로 커플링된다. 도 1a가 도전성 라인들(108)에 대한 도전성 라인들(106)의 특정 배치를 예시하지만, 도전성 라인들(106) 및 도전성 라인들(108)의 배치는 뒤집힐 수도 있다는 것이 이해되어야 한다.
메모리 어레이(200)는 산화물 반도체(OS) 층들(92)을 또한 포함할 수도 있다. OS 층들(92)은 메모리 셀들(202)의 트랜지스터들(204)을 위한 채널 영역들을 제공할 수도 있다. 예를 들어, 적절한 전압(예컨대, 트랜지스터(204)의 문턱 전압(Vth)을 초과하는 전압)이 트랜지스터(204)에 대응하는 도전성 라인(72)을 통해 인가될 때, 도전성 라인(72)에 인접한 대응하는 OS 층(92)의 영역은 대응하는 도전성 라인(106)에서부터 대응하는 도전성 라인(108)으로 (예컨대, 화살표 206에 의해 나타내어진 방향으로) 전류가 흐르는 것은 허용할 수도 있다.
FE 재료들(90)은 도전성 라인들(72)과 OS 층들(92) 사이에 배치된다. FE 재료들(90)은 트랜지스터들(204)을 위한 게이트 유전체들을 제공할 수도 있다. 그에 따라, 메모리 어레이(200)는 강유전체 랜덤 액세스 메모리(FERAM) 어레이라고 또한 지칭될 수도 있다. FE 재료들(90)은 상이한 두 개의 방향들 중 하나로 분극화될 수도 있다. FE 재료들(90)의 분극 방향은 FE 재료들(90)을 가로질러 적절한 전압차를 인가하고 적절한 전기장을 생성함으로써 변경될 수도 있다. 분극화는 비교적 국부화될(예컨대, 메모리 셀들(202) 중 각각의 메모리 셀의 경계들 내에 일반적으로 포함될) 수도 있고 FE 재료들(90)은 복수의 메모리 셀들(202)을 가로질러 연속적으로 연장될 수도 있다. 특정 트랜지스터(204)의 문턱 전압이 FE 재료들(90)의 대응하는 영역의 분극 방향에 의존하여 가변한다. 이와 같이, 디지털 값(예컨대, 0 또는 1)이 FE 재료들(90)의 대응하는 영역의 분극 방향에 의존하여 트랜지스터(204)에 저장될 수 있다. 예를 들어, FE 재료들(90)의 영역이 제1 전기 분극 방향을 가질 때, 대응하는 트랜지스터(204)는 비교적 낮은 문턱 전압을 가질 수도 있고 FE 재료들(90)의 영역이 제2 전기 분극 방향을 가질 때, 대응하는 트랜지스터(204)는 상대적으로 높은 문턱 전압을 가질 수도 있다. 두 문턱 전압들 사이의 차이는 문턱 전압 시프트라고 지칭될 수도 있다. 더 큰 문턱 전압 시프트가 대응하는 메모리 셀(202)에 저장된 디지털 값을 판독하는 것을 쉽게 (예컨대, 에러의 가능성이 적게) 한다.
메모리 셀(202)에 대한 기입 동작을 수행하기 위해, 기입 전압이 메모리 셀(202)에 대응하는 FE 재료들(90)의 영역을 가로질러 인가된다. 예를 들어, 적절한 전압들을 대응하는 도전성 라인(72)(예컨대, 대응하는 워드 라인), 대응하는 도전성 라인(106)(예컨대, 대응하는 비트 라인), 및 대응하는 도전성 라인(108)(예컨대, 대응하는 소스 라인)에 인가함으로써 기입 전압은 인가될 수 있다. FE 재료들(90)의 영역을 가로질러 기입 전압을 인가함으로써, FE 재료들(90)의 영역의 분극 방향은 변경될 수 있다. 그 결과, 대응하는 트랜지스터(204)의 문턱 전압은 로우 문턱 전압으로부터 하이 문턱 전압으로 또는 하이 문턱 전압으로부터 로우 문턱 전압으로 스위칭되고, 디지털 값이 메모리 셀(202)에 저장될 수 있다. 도전성 라인들(72)이 도전성 라인들(106) 및 도전성 라인들(108)에 수직인 방향으로 연장되기 때문에, 개개의 메모리 셀들(202)이 기입 동작을 위해 선택될 수도 있다.
메모리 셀(202)에 대한 판독 동작을 수행하기 위해, 판독 전압(예컨대, 로우 문턱 전압과 하이 문턱 전압 사이의 전압)이 대응하는 도전성 라인(72)(예컨대, 대응하는 워드 라인)에 인가된다. FE 재료들(90)의 대응하는 영역의 분극 방향에 의존하여, 메모리 셀(202)의 트랜지스터(204)는 턴 온될 수도 있거나 또는 턴 온되지 않을 수도 있다. 그 결과, 도전성 라인(106)은 도전성 라인(108)(예컨대, 접지에 커플링될 수도 있는 소스 라인)을 통해 방전되거나 또는 방전되지 않을 수도 있고 메모리 셀(202)에 저장되는 디지털 값이 결정될 수 있다. 도전성 라인들(72)이 도전성 라인들(106) 및 도전성 라인들(108)에 수직인 방향으로 연장되기 때문에, 개개의 메모리 셀들(202)은 판독 동작을 위해 선택될 수도 있다.
도 1a는 나중의 도면들에서 사용되는 메모리 어레이(200)의 기준 단면들을 추가로 예시한다. A-A' 단면은 도전성 라인들(72)의 길이방향 축을 따르고, 예를 들어, 트랜지스터들(204)의 OS 층들(92)을 가로지르는 전류 흐름의 방향에 평행한 방향에 있다. B-B' 단면은 A-A' 단면, 도전성 라인들(72)의 길이방향 축, 그리고 도전성 라인들(106) 및 도전성 라인들(106)의 길이방향 축에 수직이다. B-B' 단면은 제1 유전체 재료들(98)과 제2 유전체 재료들(102)을 통해 연장된다. C-C' 단면은 B-B' 단면에 평행하고 도전성 라인들(106)을 통해 연장된다. 후속 도면들은 명료함을 위해 이들 기준 단면들을 참조한다.
도 2 내지 도 27은 일부 실시예들에 따른, 메모리 어레이(200)의 제조에서 중간 스테이지들의 도면들이다. 도 15 내지 도 22, 도 23a, 도 24, 도 25a, 도 26, 및 도 27은 도 1에 예시된 A-A' 기준 단면을 따라 예시된다. 도 2 내지 도 9, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 23b, 및 도 25b는 도 1에 예시된 B-B' 기준 단면을 따라 예시된다. 도 13c, 도 14c, 및 도 23c, 및 도 25c는 도 1에 예시된 C-C' 기준 단면을 따라 예시된다. 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a는 조감도를 예시한다. 도 25d는 사시도를 예시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 반도체 기판, 이를테면 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등일 수도 있으며, 이는 (예컨대, p형 또는 n형 도펀트로) 도핑 또는 비도핑될 수도 있다. 기판(50)은 웨이퍼, 이를테면 실리콘 웨이퍼일 수도 있다. 일반적으로, SOI 기판이 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은, 예를 들어, 매립된 산화물(buried oxide)(BOX) 층, 실리콘 산화물 층 등일 수도 있다. 절연체 층은 통상적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다른 기판들, 이를테면 다층 또는 경사 기판들이 또한 사용될 수도 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 탄화 실리콘, 비소화갈륨, 갈륨 인화물, 인화인듐, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 비소화갈륨 인화물, 알루미늄 인듐 비소화물, 알루미늄 비소화갈륨, 갈륨 인듐 비소화물, 갈륨 인화인듐, 및/또는 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 또는 그 조합들을 포함할 수도 있다.
도 2는 기판(50) 위에 형성될 수도 있는 회로들을 추가로 예시한다. 그 회로들은 기판(50)의 상단 표면에 트랜지스터들을 포함한다. 트랜지스터들은 기판(50)의 상단 표면들 위의 게이트 유전체 층들(302)과 게이트 유전체 층들(302) 위의 게이트 전극들(304)을 포함할 수도 있다. 소스/드레인 영역들(306)은 기판(50)에서 게이트 유전체 층들(302) 및 게이트 전극들(304)의 대향(opposite) 측에 배치된다. 게이트 스페이서들(308)이 게이트 유전체 층들(302)의 측벽들을 따라 형성되고 소스/드레인 영역들(306)을 게이트 전극들(304)에서부터 적절한 측방향 거리들만큼 분리시킨다. 트랜지스터들은 핀(fin) 전계 효과 트랜지스터들(FinFET들), 나노구조(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) FETS(나노-FET들), 평면 FET들 등, 또는 그 조합들을 포함할 수도 있고, 게이트 우선 공정들 또는 게이트 라스트 공정들에 의해 형성될 수도 있다.
제1 ILD(310)가 소스/드레인 영역들(306), 게이트 유전체 층들(302), 및 게이트 전극들(304)을 둘러싸고 분리시키고 제2 ILD(312)가 제1 ILD(310) 위에 있다. 소스/드레인 접촉들(314)이 제2 ILD(312) 및 제1 ILD(310)를 통해 연장되고 소스/드레인 영역들(306)에 전기적으로 커플링되고 게이트 접촉들(316)은 제2 ILD(312)를 통해 연장되고 게이트 전극들(304)에 전기적으로 커플링된다. 하나 이상의 적층된 유전체 층들(324)과 하나 이상의 유전체 층들(324)에 형성된 도전성 특징부들(322)을 포함하는 인터커넥트 구조(320)가 제2 ILD(312), 소스/드레인 접촉들(314), 및 게이트 접촉들(316) 위에 있다. 인터커넥트 구조(320)는 게이트 접촉들(316) 및 소스/드레인 접촉들(314)에 전기적으로 커플링되어 기능성 회로들을 형성할 수도 있다. 일부 실시예들에서, 인터커넥트 구조(320)에 의해 형성되는 기능성 회로들은 로직 회로들, 메모리 회로들, 감지 증폭기들, 제어기들, 입력/출력 회로들, 이미지 센서 회로들 등, 또는 그 조합들을 포함할 수도 있다. 도 2가 기판(50) 위에 형성된 트랜지스터들을 논의하지만, 다른 액티브 디바이스들(예컨대, 다이오드들 등) 및/또는 패시브 디바이스들(예컨대, 커패시터들, 저항기들 등)이 기능성 회로들의 일부로서 또한 형성될 수도 있다.
도 3에서, 다층 스택(58)이 도 2의 구조 위에 형성된다. 기판(50), 트랜지스터들, ILD들, 및 인터커넥트 구조(320)는 단순화 및 명료화를 목적으로 후속 도면들에서 생략될 수도 있다. 다층 스택(58)이 인터커넥트 구조(320)의 유전체 층들(324)과 접촉하는 것으로서 예시되지만, 임의의 수의 중간 층들이 기판(50)과 다층 스택(58) 사이에 배치될 수도 있다. 예를 들어, 절연 층들(예컨대, 저-k 유전체 층들)에서의 도전성 특징부들을 포함하는 하나 이상의 인터커넥트 층들이 기판(50)과 다층 스택(58) 사이에 배치될 수도 있다. 일부 실시예들에서, 도전성 특징부들은 기판(50) 상의 액티브 디바이스들 및/또는 메모리 어레이(200)를 위한 전력, 접지, 및/또는 신호 라인들(도 1a 및 도 1b 참조)을 제공하도록 패터닝될 수도 있다.
다층 스택(58)은 유전체 층들(52A~52K)(총괄하여 유전체 층들(52)이라고 지칭됨) 및 도전 층들(54A~54K)(총괄하여 도전 층들(54)이라고 지칭됨)의 교번하는 층들을 포함한다. 도전 층들(54)은 도전성 라인들(72)(예컨대, 워드 라인들)을 정의하기 위해 후속 단계들에서 패터닝될 수도 있다. 도전 층들(54)은 도전성 재료, 이를테면, 구리, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 루테늄, 알루미늄, 그 조합들 등을 포함할 수도 있고, 유전체 층들(52)은 절연성 재료, 이를테면 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 그 조합들 등을 포함할 수도 있다. 도전 층들(54)과 유전체 층들(52)은 각각이, 예를 들어, 화학 기상 증착(chemical vapor deposition)(CVD), 원자 층 퇴적(atomic layer deposition)(ALD), 물리적 기상 증착(physical vapor deposition)(PVD), 플라즈마 강화(plasma enhanced) CVD(PECVD) 등을 사용하여 형성될 수도 있다. 도 3이 특정 수의 도전 층들(54) 및 유전체 층들(52)을 예시하지만, 다른 실시예들은 상이한 수의 도전 층들(54) 및 유전체 층들(52)을 포함할 수도 있다.
도 4에서, 하드 마스크(80)가 다층 스택(58) 위에 퇴적되고 제1 패터닝된 마스크(82), 이를테면 패터닝된 포토레지스트가 하드 마스크(80) 위에 형성된다. 하드 마스크(80)는, 예를 들어, 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수도 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수도 있다. 제1 패터닝된 마스크(82)는 스핀 온 코팅 등을 사용하여 하드 마스크(80) 위에 광감 층을 퇴적함으로써 형성될 수도 있다. 광감 층은 그 다음에 패터닝된 에너지 소스(예컨대, 패터닝된 광원)에 광감 층을 노출시키고 광감 층을 현상하여 제2 광감 층의 노출된 또는 비노출된 부분을 제거하는 것에 의해 패터닝됨으로써, 제1 패터닝된 마스크(82)를 형성할 수도 있다.
도 5에서, 제1 개구부들(86)이 하드 마스크(80)에 형성된다. 제1 패터닝된 마스크(82)의 패턴이 적합한 에칭 공정, 이를테면 습식 또는 건식 에칭, 반응성 이온 에치(reactive ion etch)(RIE), 중성 빔 에치(neutral beam etch)(NBE) 등, 또는 그것들의 조합을 사용하여 하드 마스크(80)에 전사될 수도 있다. 적합한 에칭 공정은 비등방적일 수도 있다. 제1 패터닝된 마스크(82)는, 하드 마스크(80)에 제1 개구부들(86)을 형성한 후, 애싱 공정, 박리 공정 등, 또는 그것들의 조합과 같은 적합한 공정에 의해 제거될 수도 있다.
도 6에서, 제1 개구부들(86)은 다층 스택(58)을 통해 연장된다. 하드 마스크(80)의 패턴이 하나 이상의 적합한 에칭 공정들, 이를테면 습식 또는 건식 에칭, RIE, NBE 등, 또는 그것들의 조합을 사용하여 다층 스택(58)에 전사될 수도 있다. 적합한 에칭 공정들은 비등방적일 수도 있다. 제1 개구부들(86)은 도전 층들(54A~54K)을 도전성 라인들(72A~72K)(예컨대, 워드 라인들, 총괄하여 도전성 라인들(72)이라 지칭됨)로 분리한다. 예를 들어, 도전 층들(54)을 통해 제1 개구부들(86)을 에칭함으로써, 인접한 도전성 라인들(72)은 서로 분리될 수 있다.
도 6에 예시된 바와 같이, 제1 개구부들(86)을 형성하는데 사용되는 에칭 공정들은 제1 개구부들(86)의 부분들이 테이퍼진 측벽들과 함께 형성되게 할 수도 있다. 예를 들어, 도전성 라인들(72A, 72J, 및 72K) 및 유전체 층들(52A, 52B, 52J, 및 52K)에 인접한 제1 개구부들(86)의 부분들은 테이퍼진 측벽들을 가질 수도 있는 한편, 도전성 라인들(72B~72I) 및 유전체 층들(52C~52I)에 인접한 제1 개구부들(86)의 부분들은 실질적으로 수직인 측벽들을 가질 수도 있다. 테이퍼진 측벽들을 갖는 제1 개구부들(86)의 부분들에 채널 영역을 형성하면, 채널 영역들의 특성들(예컨대, 문턱 전압들 등)이 변하고 덜 신뢰성 있게 될 수도 있으며, 이는 그 뒤에 형성된 트랜지스터들 및 메모리 셀들에서 디바이스 결함들을 초래할 수도 있다. 이와 같이, 더미 트랜지스터들(예컨대, 비기능성 디바이스들)은 그 뒤에 테이퍼진 측벽들을 갖는 제1 개구부들(86)의 부분들에 형성되어 결과적인 디바이스에서 디바이스 결함들을 감소시킬 수도 있는 한편, 기능성 트랜지스터들은 수직 측벽들을 갖는 제1 개구부들(86)의 부분들에 형성된다.
도 7 내지 도 10b는 제1 개구부들(86)에 트랜지스터들(204)(도 1a 참조)을 위한 채널 영역들을 형성하고 패터닝하는 것을 예시한다. 도 7 내지 도 9 및 도 10b는 도 1a에 예시된 B-B' 기준 단면을 예시한다. 도 10a는 조감도를 예시한다.
도 7에서, 하드 마스크(80)는 제거되고 FE 재료들(90), OS 층(92), 및 제1 유전체 층(98A)이 제1 개구부들(86)에 퇴적된다. 하드 마스크(80)는 습식 에칭 공정, 건식 에칭 공정, 평탄화 공정, 그 조합들 등과 같은 적합한 공정에 의해 제거될 수도 있다.
FE 재료들(90)은 도전성 라인들(72) 및 유전체 층들(52)의 측벽들을 따라 그리고 도전성 라인들(72K) 및 기판(50)의 상단 표면들을 따라 제1 개구부들(86)에 공형으로 퇴적될 수도 있다. FE 재료들(90)은 FE 재료들(90)을 가로질러 적절한 전압차를 인가함으로써 두 개의 상이한 분극 방향들 사이에서 스위칭할 수 있는 재료를 포함할 수도 있다. 예를 들어, FE 재료들(90)은 고-k 유전체 재료들, 이를테면 하프늄(Hf) 계 유전체 재료들 등일 수도 있다. 일부 실시예들에서, FE 재료들(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등을 포함한다. 일부 실시예들에서, FE 재료들(90)은 두 개의 SiOx 층들 사이에 SiNx의 층을 포함하는 다층 구조들(예컨대, ONO 구조들)일 수도 있다. 일부 실시예들에서, FE 재료들(90)은 상이한 강유전체 재료들 또는 상이한 유형들의 메모리 재료들을 포함할 수도 있다. FE 재료들(90)은 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수도 있다.
OS 층(92)은 FE 재료들(90) 위의 제1 개구부들(86)에 공형으로 퇴적된다. OS 층(92)은 트랜지스터들(204)(도 1a 참조)에 채널 영역들을 제공하기에 적합한 재료들을 포함한다. 예를 들어, OS 층(92)은 산화 아연(ZnO), 인듐 텅스텐 산화물(InWO), 인듐 갈륨 산화 아연(InGaZnO), 인듐 산화 아연(InZnO), 인듐 주석 산화물(ITO), 그 조합들 등을 포함할 수도 있다. OS 층(92)은 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수도 있다. OS 층(92)은 FE 재료들(90) 위에서 제1 개구부들(86)의 측벽들 및 하단 표면들을 따라 연장될 수도 있다.
제1 유전체 층(98A)은 OS 층(92) 위의 제1 개구부들(86)에 퇴적된다. 제1 유전체 층(98A)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수도 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수도 있다. 제1 유전체 층(98A)은 OS 층(92) 위의 제1 개구부들(86)의 측벽들 및 하단 표면들을 따라 연장될 수도 있다.
도 8에서, 제1 개구부들(86)에서의 제1 유전체 층(98A) 및 OS 층(92)의 하단 부분들은 제거된다. 일부 실시예들에서, 제1 유전체 층(98A)의 하단 부분들은 적합한 포토리소그래피 및 에칭 공정들을 사용하여 제거될 수도 있다. 에칭은 임의의 적합한 에칭 공정들, 이를테면 습식 또는 건식 에칭, RIE, NBE 등, 또는 그것들의 조합일 수도 있다. 적합한 에칭 공정들은 비등방적일 수도 있다.
제1 유전체 층(98A)은 그 다음에 제1 개구부들(86)에서 OS 층(92)의 하단 부분들을 에칭하기 위한 마스크로서 사용될 수도 있다. OS 층(92)의 하단 부분들은 임의의 적합한 에칭 공정들, 이를테면 습식 또는 건식 에칭, RIE, NBE 등, 또는 그것들의 조합에 의해 에칭될 수도 있다. 적합한 에칭 공정들은 비등방적일 수도 있다. OS 층(92)을 에칭하면 제1 개구부들(86)의 하단 표면들 상의 FE 재료들(90)의 부분들이 노출될 수도 있다. 따라서, 제1 개구부들(86)의 대향 측벽들 상의 OS 층(92)의 부분들은 서로 분리될 수도 있으며, 이는 메모리 어레이(200)의 메모리 셀들(202)(도 1a 참조) 사이의 분리를 개선시킨다.
도 9에서, 추가적인 유전체 재료들(98B)은 제1 유전체 층(98A) 위에 퇴적되고 제1 개구부들(86)의 남아 있는 부분들을 채운다. 추가적인 유전체 재료들(98B)은 제1 유전체 층(98A)과 동일하거나 또는 유사한 재료들 및 공정들로 형성될 수도 있다. 추가적인 유전체 재료들(98B) 및 제1 유전체 층(98A)은 총괄하여 제1 유전체 재료들(98)이라고 지칭될 수도 있다.
도 10a 및 도 10b에서, 제1 유전체 재료들(98), OS 층(92), FE 재료들(90), 및 도전성 라인들(72K)의 상단 표면들은 적합한 평탄화 공정에 의해 평탄화된다. 적합한 평탄화 공정은 화학 기계적 연마(chemical mechanical polish)(CMP), 에치백 공정, 그 조합들 등일 수도 있다. 도 10b에 예시된 바와 같이, 적합한 평탄화 공정은 적합한 평탄화 공정이 완료된 후 다층 스택(58)의 상단 표면들(예컨대, 도전성 라인들(72K)의 상단 표면들), 제1 유전체 재료들(98), OS 층(92), 및 FE 재료들(90)이 같은 높이가 되도록 다층 스택(58)을 노출시킨다.
도 11a 내지 도 14c는 메모리 어레이(200)에서의 도전성 라인들(106) 및 도전성 라인들(108)(예컨대, 소스 라인들 및 비트 라인들)을 제조하는 중간 단계들을 예시한다. 도전성 라인들(106)과 도전성 라인들(108)은 도전성 라인들(72)에 수직인 방향으로 연장될 수도 있어서, 메모리 어레이(200)의 개개의 셀들은 판독 및 기입 동작들을 위해 선택될 수도 있다. 도 11a, 도 12a, 도 13a, 및 도 14a는 조감도를 예시한다. 도 11b, 도 12b, 도 13b, 및 도 14b는 도 1a에 예시된 B-B' 기준 단면을 예시한다. 도 13c 및 도 14c는 도 1a에 예시된 C-C' 기준 단면을 예시한다.
도 11a 및 도 11b에서, 제2 개구부들(100)은 제1 유전체 재료들(98) 및 OS 층(92)를 통해 패터닝된다. 제2 개구부들(100)은 적합한 포토리소그래피 및 에칭 공정들을 사용하여 제1 유전체 재료들(98) 및 OS 층(92)에 패터닝될 수도 있다. 에칭 공정들은 임의의 허용가능 에칭 공정들, 이를테면 습식 또는 건식 에칭, RIE, NBE 등, 또는 그것들의 조합일 수도 있다. 에칭 공정들은 비등방적일 수도 있다. 제2 개구부들(100)은 FE 재료들(90)의 대향 측벽들 사이에 배치될 수도 있고 FE 재료들(90)의 측벽들 및 하단 표면들을 노출시킬 수도 있다. 제2 개구부들(100)은 메모리 어레이(200)에서의 메모리 셀들(202)(도 1a 참조)의 인접한 스택들을 물리적으로 분리시킬 수도 있다.
도 12a 및 도 12b에서, 제2 유전체 재료들(102)은 제2 개구부들(100)에 퇴적되고 제2 개구부들을 채운다. 제2 유전체 재료들(102), 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수도 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수도 있다. 제2 유전체 재료들(102)은 FE 재료들(90) 위에서 제2 개구부들(100)의 측벽들 및 하단 표면들을 따라 연장될 수도 있다. 제2 유전체 재료들(102)이 퇴적된 후, 적합한 평탄화 공정(예컨대, CMP, 에치백 등)이 제2 유전체 재료들(102)의 과다한 부분들을 제거하기 위해 수행될 수도 있다. 도 12b에 예시된 바와 같이, 평탄화 공정에 뒤따라, 다층 스택(58), FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 및 제2 유전체 재료들(102)의 상단 표면들은 (예컨대, 공정 변동들 내에서) 실질적으로 같은 높이가 될 수도 있다.
일부 실시예들에서, 제1 유전체 재료들(98) 및 제2 유전체 재료들(102)의 재료들은 제1 유전체 재료들(98) 및 제2 유전체 재료들(102)이 서로에 대해 선택적으로 에칭될 수도 있도록 선택될 수도 있다. 예를 들어, 일부 실시예들에서, 제1 유전체 재료들(98)은 산화물이고 제2 유전체 재료들(102)은 질화물이다. 일부 실시예들에서, 제1 유전체 재료들(98)은 질화물이고 제2 유전체 재료들(102)은 산화물이다. 다른 재료들이 또한 가능하다.
도 13a 내지 도 13c에서, 제3 개구부들(104)은 제1 유전체 재료들(98)을 통해 패터닝된다. 제3 개구부들(104)은 적합한 포토리소그래피 및 에칭 공정들을 사용하여 제1 유전체 재료들(98)을 통해 패터닝될 수도 있다. 에칭 공정들은 임의의 허용가능 에칭 공정들, 이를테면 습식 또는 건식 에칭, RIE, NBE 등, 또는 그것들의 조합일 수도 있다. 에칭 공정들은 비등방적일 수도 있다. 에칭 공정들은 제2 유전체 재료들(102), OS 층(92), 및 FE 재료들(90)을 상당히 에칭하는 일 없이 제1 유전체 재료들(98)을 에칭하는 에천트들을 사용할 수도 있다. 제3 개구부들(104)의 패턴이 그 뒤에 형성된 도전성 라인들(이를테면 도 14a 내지 도 14c에 관해 아래에서 논의된 도전성 라인들(106) 및 도전성 라인들(108))에 대응할 수도 있다. 일부 실시예들에서, 제1 유전체 재료들(98)의 부분들은 제3 개구부들(104)의 각각의 쌍 사이에 남아 있을 수도 있고, 제2 유전체 재료들(102)은 제3 개구부들(104)의 인접한 쌍들 사이에 배치될 수도 있다.
도 14a 내지 도 14c에서, 제3 개구부들(104)은 도전성 라인들(106) 및 도전성 라인들(108)을 형성하기 위해 도전성 재료들로 채워진다. 도전성 라인들(106)과 도전성 라인들(108)은 도전성 재료들, 이를테면, 구리, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 루테늄, 알루미늄, 그 조합들 등을 포함할 수도 있으며, 이는, 예를 들어, CVD, ALD, PVD, PECVD 등을 사용하여 형성될 수도 있다. 도전성 재료들이 퇴적된 후, 적합한 평탄화 공정(예컨대, CMP, 에치백 등)이 도전성 재료들의 과다한 부분들을 제거하도록 수행됨으로써, 도전성 라인들(106)과 도전성 라인들(108)을 형성할 수도 있다. 도 14b 및 14c에 예시된 바와 같이, 평탄화 공정에 뒤따라, 다층 스택(58), FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 제2 유전체 재료들(102), 도전성 라인들(106), 및 도전성 라인들(108)의 상단 표면들은 (예컨대, 공정 변동들 내에서) 실질적으로 같은 높이가 될 수도 있다.
도전성 라인들(106)은 메모리 어레이(200)에서의 비트 라인들에 대응할 수도 있고, 도전성 라인들(108)은 메모리 어레이(200)에서의 소스 라인들에 대응할 수도 있다. 게다가 도전성 라인들(106)과 도전성 라인들(108)은 메모리 어레이(200)에 트랜지스터들(204)을 위한 소스/드레인 전극들을 제공할 수도 있다. 도 14c가 도전성 라인들(106)만을 도시하는 단면도를 예시하지만, 도전성 라인들(108)의 단면도는 유사할 수도 있다.
도 15 내지 도 22는 일부 실시예들에 따른, 메모리 어레이(200)의 계단 구조의 제조에서 중간 스테이지들의 도면들이다. 도 15 내지 도 22는 도 1a에 예시된 A-A' 기준 단면을 예시한다. 계단 구조가 트랜지스터들(204)을 위한 채널 영역들, 도전성 라인들(106), 및 도전성 라인들(108)을 형성한 후에 형성되는 것으로 논의되지만, 일부 실시예들에서, 계단 구조는 트랜지스터들(204)을 위한 채널 영역들, 도전성 라인들(106), 및 도전성 라인들(108)을 형성하기 전에 형성될 수도 있다. 예를 들어, 계단 구조는 도 4 내지 도 14c에서 설명된 제조 단계들 전에 패터닝될 수도 있다. 동일하거나 또는 유사한 공정들이 계단 먼저 및 계단 마지막 실시예들에서 사용될 수도 있다.
도 15에서, 제2 패터닝된 마스크(56), 이를테면 패터닝된 포토레지스트가, 다층 스택(58) 위에 형성되고 제2 패터닝된 마스크(56)에 의해 노출된 다층 스택(58)의 부분들은 에칭된다. 제2 패터닝된 마스크(56)는 스핀 온 코팅 등을 사용하여 다층 스택(58) 위에 광감 층을 퇴적함으로써 형성될 수도 있다. 광감 층은 그 다음에 패터닝된 에너지 소스(예컨대, 패터닝된 광원)에 광감 층을 노출시키고 광감 층을 현상하여 제2 광감 층의 노출된 또는 비노출된 부분을 제거하는 것에 의해 패터닝됨으로써, 제2 패터닝된 마스크(56)를 형성할 수도 있다. 제2 패터닝된 마스크(56)는 FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 제2 유전체 재료들(102), 도전성 라인들(106), 및 도전성 라인들(108)이 형성되는 다층 스택(58)의 부분들을 덮도록 패터닝될 수도 있어 그 부분들은 계단 구조의 제조 동안 보호된다.
다층 스택(58)의 노출된 부분들은 그 다음에 제2 패터닝된 마스크(56)를 마스크로서 사용하여 에칭될 수도 있다. 에칭은 임의의 적합한 에칭 공정, 이를테면 습식 또는 건식 에칭, RIE, NBE 등, 또는 그것들의 조합일 수도 있다. 에칭 공정은 비등방적일 수도 있다. 에칭 공정은 제4 개구부들(61)을 정의하기 위해 영역(60)에서 도전성 라인들(72K, 72J, 및 72I) 및 유전체 층들(52K, 52J, 및 52I)의 부분들을 제거할 수도 있다. 도전성 라인들(72)과 유전체 층들(52)이 상이한 재료 조성을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하는데 사용되는 에천트들은 상이할 수도 있다. 일부 실시예들에서, 유전체 층들(52)은 도전성 라인들(72)을 에칭하는 동안 에치 저지 층들로서 역할을 하고, 도전성 라인들(72)은 유전체 층들(52)을 에칭하는 동안 에치 저지 층들로서 역할을 한다. 그 결과, 도전성 라인들(72) 및 유전체 층들(52)의 부분들은 다층 스택(58)의 남아 있는 층들을 제거하는 일 없이 선택적으로 제거될 수도 있고, 제4 개구부들(61)은 원하는 깊이로 연장될 수도 있다. 대안적으로, 시한(timed) 에치 공정들이 제4 개구부들(61)이 원하는 깊이에 도달한 후 제4 개구부들(61)의 에칭을 중지시키는데 사용될 수도 있다. 결과적인 구조에서, 도전성 라인들(72H)은 영역(60)에서 노출된다.
도 16에서, 제2 패터닝된 마스크(56)는 다층 스택(58)의 추가적인 부분들을 노출시키기 위해 트리밍된다. 제2 패터닝된 마스크(56)는 허용가능 포토리소그래피 기법들을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 제2 패터닝된 마스크(56)의 폭이 감소되고, 영역(60) 및 영역(62)에서 다층 스택(58)의 부분들은 노출된다. 예를 들어, 영역(62)의 도전성 라인들(72K)의 상단 표면들과 영역(60)의 도전성 라인들(72H)의 상단 표면들은 노출될 수도 있다.
다층 스택(58)의 노출된 부분들은 그 다음에 제2 패터닝된 마스크(56)를 마스크로서 사용하여 에칭될 수도 있다. 에칭은 임의의 적합한 에칭 공정, 이를테면 습식 또는 건식 에칭, RIE, NBE 등, 또는 그것들의 조합일 수도 있다. 에칭 공정은 비등방적일 수도 있다. 에칭은 제4 개구부들(61)을 다층 스택(58) 안으로 더 연장시킬 수도 있다. 도전성 라인들(72)과 유전체 층들(52)이 상이한 재료 조성을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하는데 사용되는 에천트들은 상이할 수도 있다. 일부 실시예들에서, 유전체 층들(52)은 도전성 라인들(72)을 에칭하는 동안 에치 저지 층들로서 역할을 하고, 도전성 라인들(72)은 유전체 층들(52)을 에칭하는 동안 에치 저지 층들로서 역할을 한다. 그 결과, 도전성 라인들(72) 및 유전체 층들(52)의 부분들은 다층 스택(58)의 남아 있는 층들을 제거하는 일 없이 선택적으로 제거될 수도 있고, 제4 개구부들(61)은 원하는 깊이로 연장될 수도 있다. 대안적으로, 시한 에치 공정들이 제4 개구부들(61)이 원하는 깊이에 도달한 후 제4 개구부들(61)의 에칭을 중지시키는데 사용될 수도 있다. 게다가, 에칭 공정 동안, 도전성 라인들(72) 및 유전체 층들(52)의 비에칭된 부분들은 밑에 있는 층들을 위한 마스크들로서 역할을 하고, 그 결과 도전성 라인들(72K, 72J, 및 72I) 및 유전체 층들(52K, 52J, 및 52I)의 이전의 패턴(도 15 참조)은 밑에 있는 도전성 라인들(72H) 및 밑에 있는 유전체 층(52H)에 전사될 수도 있다. 결과적인 구조에서, 도전성 라인들(72J)은 영역(62)에서 노출되고 도전성 라인들(72G)은 영역(60)에서 노출된다.
도 17에서, 제2 패터닝된 마스크(56)는 다층 스택(58)의 추가적인 부분들을 노출시키기 위해 트리밍된다. 제2 패터닝된 마스크(56)는 허용가능 포토리소그래피 기법들을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 제2 패터닝된 마스크(56)의 폭이 감소되고, 영역(60), 영역(62) 및 영역(63)에서의 다층 스택(58)의 부분들은 노출된다. 예를 들어, 영역(63)의 도전성 라인들(72K)의 상단 표면들, 영역(62)의 도전성 라인들(72J)의 상단 표면들, 및 영역(60)의 도전성 라인들(72G)의 상단 표면들은 노출될 수도 있다.
다층 스택(58)의 노출된 부분들은 그 다음에 제2 패터닝된 마스크(56)를 마스크로서 사용하여 에칭될 수도 있다. 에칭은 임의의 적합한 에칭 공정, 이를테면 습식 또는 건식 에칭, RIE, NBE 등, 또는 그것들의 조합일 수도 있다. 에칭 공정은 비등방적일 수도 있다. 에칭은 제4 개구부들(61)을 다층 스택(58) 안으로 더 연장시킬 수도 있다. 도전성 라인들(72)과 유전체 층들(52)이 상이한 재료 조성을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하는데 사용되는 에천트들은 상이할 수도 있다. 일부 실시예들에서, 유전체 층들(52)은 도전성 라인들(72)을 에칭하는 동안 에치 저지 층들로서 역할을 하고, 도전성 라인들(72)은 유전체 층들(52)을 에칭하는 동안 에치 저지 층들로서 역할을 한다. 그 결과, 도전성 라인들(72) 및 유전체 층들(52)의 부분들은 다층 스택(58)의 남아 있는 층들을 제거하는 일 없이 선택적으로 제거될 수도 있고, 제4 개구부들(61)은 원하는 깊이로 연장될 수도 있다. 대안적으로, 시한 에치 공정들이 제4 개구부들(61)이 원하는 깊이에 도달한 후 제4 개구부들(61)의 에칭을 중지시키는데 사용될 수도 있다. 게다가, 에칭 공정 동안, 도전성 라인들(72) 및 유전체 층들(52)의 비에칭된 부분들은 밑에 있는 층들을 위한 마스크들로서 역할을 하고, 그 결과 도전성 라인들(72K~72H) 및 유전체 층들(52K~52H)의 이전의 패턴(도 16 참조)은 밑에 있는 도전성 라인들(72J 및 72G) 및 밑에 있는 유전체 층들(52J 및 52G)에 전사될 수도 있다. 결과적인 구조에서, 도전성 라인들(72J)은 영역(63)에서 노출되며, 도전성 라인들(72I)은 영역(62)에서 노출되고, 도전성 라인들(72F)은 영역(60)에서 노출된다.
도 18에서, 제2 패터닝된 마스크(56)는 다층 스택(58)의 추가적인 부분들을 노출시키기 위해 트리밍된다. 제2 패터닝된 마스크(56)는 허용가능 포토리소그래피 기법들을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 제2 패터닝된 마스크(56)의 폭이 감소되고, 영역(60), 영역(62), 영역(63), 및 영역(64)에서의 다층 스택(58)의 부분들은 노출된다. 예를 들어, 영역(64)의 도전성 라인들(72K)의 상단 표면들, 영역(63)의 도전성 라인들(72J)의 상단 표면들, 영역(62)의 도전성 라인들(72I)의 상단 표면들, 및 영역(60)의 도전성 라인들(72F)의 상단 표면들은 노출될 수도 있다.
다층 스택(58)의 노출된 부분들은 그 다음에 제2 패터닝된 마스크(56)를 마스크로서 사용하여 에칭될 수도 있다. 에칭은 임의의 적합한 에칭 공정, 이를테면 습식 또는 건식 에칭, RIE, NBE 등, 또는 그것들의 조합일 수도 있다. 에칭 공정은 비등방적일 수도 있다. 에칭은 제4 개구부들(61)을 다층 스택(58) 안으로 더 연장시킬 수도 있다. 도전성 라인들(72)과 유전체 층들(52)이 상이한 재료 조성을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하는데 사용되는 에천트들은 상이할 수도 있다. 일부 실시예들에서, 유전체 층들(52)은 도전성 라인들(72)을 에칭하는 동안 에치 저지 층들로서 역할을 하고, 도전성 라인들(72)은 유전체 층들(52)을 에칭하는 동안 에치 저지 층들로서 역할을 한다. 그 결과, 도전성 라인들(72) 및 유전체 층들(52)의 부분들은 다층 스택(58)의 남아 있는 층들을 제거하는 일 없이 선택적으로 제거될 수도 있고, 제4 개구부들(61)은 원하는 깊이로 연장될 수도 있다. 대안적으로, 시한 에치 공정들이 제4 개구부들(61)이 원하는 깊이에 도달한 후 제4 개구부들(61)의 에칭을 중지시키는데 사용될 수도 있다. 게다가, 에칭 공정 동안, 도전성 라인들(72) 및 유전체 층들(52)의 비에칭된 부분들은 밑에 있는 층들을 위한 마스크로서 역할을 하고, 그 결과 도전성 라인들(72K~72G) 및 유전체 층들(52K~52G)의 이전의 패턴(도 17 참조)이 밑에 있는 도전성 라인들(72J, 72I, 및 72F) 및 밑에 있는 유전체 층들(52J, 52I, 및 52F)에 전사될 수도 있다. 결과적인 구조에서, 도전성 라인들(72J)은 영역(64)에서 노출되며, 도전성 라인들(72I)은 영역(63)에서 노출되며, 도전성 라인들(72H)은 영역(62)에서 노출되고, 도전성 라인들(72E)은 영역(60)에서 노출된다.
도 19에서, 제2 패터닝된 마스크(56)는 다층 스택(58)의 추가적인 부분들을 노출시키기 위해 트리밍된다. 제2 패터닝된 마스크(56)는 허용가능 포토리소그래피 기법들을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 제2 패터닝된 마스크(56)의 폭이 감소되고, 영역(60), 영역(62), 영역(63), 영역(64), 및 영역(65)에서의 다층 스택(58)의 부분들은 노출된다. 예를 들어, 영역(65)의 도전성 라인들(72K)의 상단 표면들, 영역(64)의 도전성 라인들(72J)의 상단 표면들, 영역(63)의 도전성 라인들(72I)의 상단 표면들, 영역(62)의 도전성 라인들(72H)의 상단 표면들, 및 영역(60)의 도전성 라인들(72E)의 상단 표면들은 노출될 수도 있다.
다층 스택(58)의 노출된 부분들은 그 다음에 제2 패터닝된 마스크(56)를 마스크로서 사용하여 에칭될 수도 있다. 에칭은 임의의 적합한 에칭 공정, 이를테면 습식 또는 건식 에칭, RIE, NBE 등, 또는 그것들의 조합일 수도 있다. 에칭 공정은 비등방적일 수도 있다. 에칭은 제4 개구부들(61)을 다층 스택(58) 안으로 더 연장시킬 수도 있다. 도전성 라인들(72)과 유전체 층들(52)이 상이한 재료 조성을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하는데 사용되는 에천트들은 상이할 수도 있다. 일부 실시예들에서, 유전체 층들(52)은 도전성 라인들(72)을 에칭하는 동안 에치 저지 층들로서 역할을 하고, 도전성 라인들(72)은 유전체 층들(52)을 에칭하는 동안 에치 저지 층들로서 역할을 한다. 그 결과, 도전성 라인들(72) 및 유전체 층들(52)의 부분들은 다층 스택(58)의 남아 있는 층들을 제거하는 일 없이 선택적으로 제거될 수도 있고, 제4 개구부들(61)은 원하는 깊이로 연장될 수도 있다. 대안적으로, 시한 에치 공정들이 제4 개구부들(61)이 원하는 깊이에 도달한 후 제4 개구부들(61)의 에칭을 중지시키는데 사용될 수도 있다. 게다가, 에칭 공정 동안, 도전성 라인들(72) 및 유전체 층들(52)의 비에칭된 부분들은 밑에 있는 층들을 위한 마스크들로서 역할을 하고, 그 결과 도전성 라인들(72K~72F) 및 유전체 층들(52K~52F)의 이전의 패턴(도 18 참조)이 밑에 있는 도전성 라인들(72J, 72I, 72H, 및 72E) 및 밑에 있는 유전체 층들(52J, 52I, 52H, 및 52E)에 전사될 수도 있다. 결과적인 구조에서, 도전성 라인들(72J)은 영역(65)에서 노출되며, 도전성 라인들(72I)은 영역(64)에서 노출되며, 도전성 라인들(72H)은 영역(63)에서 노출되며, 도전성 라인들(72G)은 영역(62)에서 노출되고, 도전성 라인들(72D)은 영역(60)에서 노출된다.
도 20에서, 제2 패터닝된 마스크(56)는 다층 스택(58)의 추가적인 부분들을 노출시키기 위해 트리밍된다. 제2 패터닝된 마스크(56)는 허용가능 포토리소그래피 기법들을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 제2 패터닝된 마스크(56)의 폭이 감소되고, 영역(60), 영역(62), 영역(63), 영역(64), 영역(65), 및 영역(66)에서의 다층 스택(58)의 부분들은 노출된다. 예를 들어, 영역(66)의 도전성 라인들(72K)의 상단 표면들, 영역(65)의 도전성 라인들(72J)의 상단 표면들, 영역(64)의 도전성 라인들(72I)의 상단 표면들, 영역(63)의 도전성 라인들(72H)의 상단 표면들, 영역(62)의 도전성 라인들(72G)의 상단 표면들, 및 영역(60)의 도전성 라인들(72D)의 상단 표면들은 노출될 수도 있다.
다층 스택(58)의 노출된 부분들은 그 다음에 제2 패터닝된 마스크(56)를 마스크로서 사용하여 에칭될 수도 있다. 에칭은 임의의 적합한 에칭 공정, 이를테면 습식 또는 건식 에칭, RIE, NBE 등, 또는 그것들의 조합일 수도 있다. 에칭 공정은 비등방적일 수도 있다. 에칭은 제4 개구부들(61)을 다층 스택(58) 안으로 더 연장시킬 수도 있다. 도전성 라인들(72)과 유전체 층들(52)이 상이한 재료 조성을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하는데 사용되는 에천트들은 상이할 수도 있다. 일부 실시예들에서, 유전체 층들(52)은 도전성 라인들(72)을 에칭하는 동안 에치 저지 층들로서 역할을 하고, 도전성 라인들(72)은 유전체 층들(52)을 에칭하는 동안 에치 저지 층들로서 역할을 한다. 그 결과, 도전성 라인들(72) 및 유전체 층들(52)의 부분들은 다층 스택(58)의 남아 있는 층들을 제거하는 일 없이 선택적으로 제거될 수도 있고, 제4 개구부들(61)은 원하는 깊이로 연장될 수도 있다. 대안적으로, 시한 에치 공정들이 제4 개구부들(61)이 원하는 깊이에 도달한 후 제4 개구부들(61)의 에칭을 중지시키는데 사용될 수도 있다. 게다가, 에칭 공정 동안, 도전성 라인들(72) 및 유전체 층들(52)의 비에칭된 부분들은 밑에 있는 층들을 위한 마스크들로서 역할을 하고, 그 결과 도전성 라인들(72K~72E) 및 유전체 층들(52K~52E)의 이전의 패턴(도 19 참조)이 밑에 있는 도전성 라인들(72J, 72I, 72H, 72G, 및 72D) 및 밑에 있는 유전체 층들(52J, 52I, 52H, 52G, 및 52D)에 전사될 수도 있다. 결과적인 구조에서, 도전성 라인들(72J)은 영역(66)에서 노출되며, 도전성 라인들(72I)은 영역(65)에서 노출되며, 도전성 라인들(72H)은 영역(64)에서 노출되며, 도전성 라인들(72G)은 영역(63)에서 노출되며, 도전성 라인들(72F)은 영역(62)에서 노출되고, 도전성 라인들(72C)은 영역(60)에서 노출된다.
도 21에서, 제2 패터닝된 마스크(56)는 다층 스택(58)의 추가적인 부분들을 노출시키기 위해 트리밍된다. 제2 패터닝된 마스크(56)는 허용가능 포토리소그래피 기법들을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 제2 패터닝된 마스크(56)의 폭이 감소되고, 영역(60), 영역(62), 영역(63), 영역(64), 영역(65), 영역(66), 및 영역(67)에서의 다층 스택(58)의 부분들은 노출된다. 예를 들어, 영역(67)의 도전성 라인들(72K)의 상단 표면들, 영역(66)의 도전성 라인들(72J)의 상단 표면들, 영역(65)의 도전성 라인들(72I)의 상단 표면들, 영역(64)의 도전성 라인들(72H)의 상단 표면들, 영역(63)의 도전성 라인들(72G)의 상단 표면들, 영역(62)의 도전성 라인들(72F)의 상단 표면들, 및 영역(60)의 도전성 라인들(72C)의 상단 표면들은 노출될 수도 있다.
다층 스택(58)의 노출된 부분들은 그 다음에 제2 패터닝된 마스크(56)를 마스크로서 사용하여 에칭될 수도 있다. 에칭은 임의의 적합한 에칭 공정, 이를테면 습식 또는 건식 에칭, RIE, NBE 등, 또는 그것들의 조합일 수도 있다. 에칭 공정은 비등방적일 수도 있다. 에칭은 제4 개구부들(61)을 다층 스택(58) 안으로 더 연장시킬 수도 있다. 도전성 라인들(72)과 유전체 층들(52)이 상이한 재료 조성을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하는데 사용되는 에천트들은 상이할 수도 있다. 일부 실시예들에서, 유전체 층들(52)은 도전성 라인들(72)을 에칭하는 동안 에치 저지 층들로서 역할을 하고, 도전성 라인들(72)은 유전체 층들(52)을 에칭하는 동안 에치 저지 층들로서 역할을 한다. 그 결과, 도전성 라인들(72) 및 유전체 층들(52)의 부분들은 다층 스택(58)의 남아 있는 층들을 제거하는 일 없이 선택적으로 제거될 수도 있고, 제4 개구부들(61)은 원하는 깊이로 연장될 수도 있다. 대안적으로, 시한 에치 공정들이 제4 개구부들(61)이 원하는 깊이에 도달한 후 제4 개구부들(61)의 에칭을 중지시키는데 사용될 수도 있다. 게다가, 에칭 공정 동안, 도전성 라인들(72) 및 유전체 층들(52)의 비에칭된 부분들은 밑에 있는 층들을 위한 마스크들로서 역할을 하고, 그 결과 도전성 라인들(72K~72D) 및 유전체 층들(52K~52D)의 이전의 패턴(도 20 참조)이 밑에 있는 도전성 라인들(72J, 72I, 72H, 72G, 72F, 및 72C) 및 밑에 있는 유전체 층들(52J, 52I, 52H, 52G, 52F, 및 52C)에 전사될 수도 있다. 결과적인 구조에서, 도전성 라인들(72J)은 영역(67)에서 노출되며, 도전성 라인들(72I)은 영역(66)에서 노출되며, 도전성 라인들(72H)은 영역(65)에서 노출되며, 도전성 라인들(72G)은 영역(64)에서 노출되며, 도전성 라인들(72F)은 영역(63)에서 노출되며, 도전성 라인들(72E)은 영역(62)에서 노출되고, 도전성 라인들(72B)은 영역(60)에서 노출된다.
도 22에서, 제2 패터닝된 마스크(56)는 다층 스택(58)의 추가적인 부분들을 노출시키기 위해 트리밍된다. 제2 패터닝된 마스크(56)는 허용가능 포토리소그래피 기법들을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 제2 패터닝된 마스크(56)의 폭이 감소되고, 영역(60), 영역(62), 영역(63), 영역(64), 영역(65), 영역(66), 영역(67), 및 영역(68)에서의 다층 스택(58)의 부분들은 노출된다. 예를 들어, 영역(68)의 도전성 라인들(72K)의 상단 표면들, 영역(67)의 도전성 라인들(72J)의 상단 표면들, 영역(66)의 도전성 라인들(72J)의 상단 표면들, 영역(65)의 도전성 라인들(72H)의 상단 표면들, 영역(64)의 도전성 라인들(72G)의 상단 표면들, 영역(63)의 도전성 라인들(72F)의 상단 표면들, 영역(62)의 도전성 라인들(72E)의 상단 표면들, 및 영역(60)의 도전성 라인들(72C)의 상단 표면들은 노출될 수도 있다.
다층 스택(58)의 노출된 부분들은 그 다음에 제2 패터닝된 마스크(56)를 마스크로서 사용하여 에칭될 수도 있다. 에칭은 임의의 적합한 에칭 공정, 이를테면 습식 또는 건식 에칭, RIE, NBE 등, 또는 그것들의 조합일 수도 있다. 에칭 공정은 비등방적일 수도 있다. 에칭은 제4 개구부들(61)을 다층 스택(58) 안으로 더 연장시킬 수도 있다. 도전성 라인들(72)과 유전체 층들(52)이 상이한 재료 조성을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하는데 사용되는 에천트들은 상이할 수도 있다. 일부 실시예들에서, 유전체 층들(52)은 도전성 라인들(72)을 에칭하는 동안 에치 저지 층들로서 역할을 하고, 도전성 라인들(72)은 유전체 층들(52)을 에칭하는 동안 에치 저지 층들로서 역할을 한다. 그 결과, 도전성 라인들(72) 및 유전체 층들(52)의 부분들은 다층 스택(58)의 남아 있는 층들을 제거하는 일 없이 선택적으로 제거될 수도 있고, 제4 개구부들(61)은 원하는 깊이로 연장될 수도 있다. 대안적으로, 시한 에치 공정들이 제4 개구부들(61)이 원하는 깊이에 도달한 후 제4 개구부들(61)의 에칭을 중지시키는데 사용될 수도 있다. 게다가, 에칭 공정 동안, 도전성 라인들(72) 및 유전체 층들(52)의 비에칭된 부분들은 밑에 있는 층들을 위한 마스크들로서 역할을 하고, 그 결과 도전성 라인들(72K~72C) 및 유전체 층들(52K~52C)의 이전의 패턴(도 21 참조)이 밑에 있는 도전성 라인들(72I, 72H, 72G, 72F, 72E, 72D, 72B, 및 72A) 및 밑에 있는 유전체 층들(52I, 52H, 52G, 52F, 52E, 52D, 52B, 및 52A)에 전사될 수도 있다. 결과적인 구조에서, 도전성 라인들(72I)은 영역(68)에서 노출되며, 도전성 라인들(72H)은 영역(67)에서 노출되며, 도전성 라인들(72G)은 영역(66)에서 노출되며, 도전성 라인들(72F)은 영역(65)에서 노출되며, 도전성 라인들(72E)은 영역(64)에서 노출되며, 도전성 라인들(72D)은 영역(63)에서 노출되며, 도전성 라인들(72C)은 영역(62)에서 노출되고, 기판(50)은 영역(60)에서 노출된다.
도 23a 내지 도 23c에서, 제2 패터닝된 마스크(56)는, 이를테면 허용가능 애싱 또는 습식 박리 공정에 의해 제거될 수도 있다. 따라서, 계단 구조(69)가 형성된다. 계단 구조(69)는 유전체 층들(52) 및 도전성 라인들(72)의 교번 층들의 스택을 포함한다. 하부 도전성 라인들(72)은 상부 도전성 라인들(72)보다 길고 상부 도전성 라인들을 지나 측방향으로 연장된다. 구체적으로는, 도전성 라인들(72C)은 도전성 라인들(72D)보다 길며, 도전성 라인들(72D)은 도전성 라인들(72E)보다 길며, 도전성 라인들(72E)은 도전성 라인들(72F)보다 길며, 도전성 라인들(72F)은 도전성 라인들(72G)보다 길며, 도전성 라인들(72G)은 도전성 라인들(72H)보다 길며, 도전성 라인들(72H)은 도전성 라인들(72I)보다 길고, 도전성 라인들(72I)은 도전성 라인들(72J 및 72K)보다 길다. 그 결과, 도전성 접촉들이 후속 가공 단계들에서 계단 구조(69) 위쪽에서부터 도전성 라인들(72)의 각각까지 만들어 질 수 있다.
도 23b 및 도 23c에 예시된 바와 같이, FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 제2 유전체 재료들(102), 도전성 라인들(106), 및 도전성 라인들(108)의 제1 부분들(별도로 예시되지 않지만 도전성 라인들(106)과 유사할 수도 있음)이 테이퍼진 프로파일들을 갖는 도전성 라인들(72K, 72I, 및 72A) 및 유전체 층들(52K, 52I, 52B, 및 52A)의 측벽들에 인접하게 생성된다. 이는 FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 제2 유전체 재료들(102), 도전성 라인들(106), 및 도전성 라인들(108)의 제1 부분들이 테이퍼진 측벽들을 갖도록 할 수도 있고, FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 제2 유전체 재료들(102), 도전성 라인들(106), 및 도전성 라인들(108)의 제1 부분들에서의 두께 변동들 등으로 또한 이어질 수도 있다. 테이퍼진 프로파일들을 갖는 FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 제2 유전체 재료들(102), 도전성 라인들(106), 및 도전성 라인들(108)의 제1 부분들에 트랜지스터들(204)을 형성하면, 트랜지스터들(204)이 메모리 어레이(200)의 상이한 수직 레벨들에 배치되는 트랜지스터들(204) 사이에서 가변하는 디바이스 특성들(예컨대, 문턱 전압 등)을 갖게 할 수도 있다. 이와 같이, 도전성 라인들(72K, 72J, 72B, 및 72A)은 기판(50) 상의 도전성 접촉들 또는 액티브 디바이스들에 연결되지 않은 더미 도전성 라인들일 수도 있고(예컨대, 도 3 참조), 도전성 라인들(72K, 72I, 72B, 및 72A) 및 유전체 층들(52K, 52I, 52B, 및 52A)에 형성된 트랜지스터들은 기판(50) 상의 도전성 접촉들 또는 액티브 디바이스들에 연결되지 않은 더미 트랜지스터들(예컨대, 비기능성 트랜지스터들 또는 디바이스들)일 수도 있다(예컨대, 도 3 참조). 도전성 라인들(72K 및 72J)과 유전체 층들(52K 및 52J)은 총괄하여 상단 더미 영역(100A)이라 지칭될 수도 있고 도전성 라인들(72B 및 72A)과 유전체 층들(52A 및 52B)은 총괄하여 하단 더미 영역(100C)이라 지칭될 수도 있다.
도 23b 및 도 23c에서 더 예시된 바와 같이, FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 제2 유전체 재료들(102), 도전성 라인들(106), 및 도전성 라인들(108)의 제2 부분들(별도로 예시되지 않지만 도전성 라인들(106)과 유사할 수도 있음)이 실질적으로 수직인 측벽들을 갖는 도전성 라인들(72B~72I) 및 유전체 층들(52C~52I)의 측벽들에 인접하게 형성된다. FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 제2 유전체 재료들(102), 도전성 라인들(106), 및 도전성 라인들(108)의 제2 부분들은 수직 측벽들과 일관된 두께들을 가질 수도 있다. 이는 FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 제2 유전체 재료들(102), 도전성 라인들(106), 및 도전성 라인들(108)의 제2 부분들에 형성된 디바이스들이 FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 제2 유전체 재료들(102), 도전성 라인들(106), 및 도전성 라인들(108)의 제1 부분들에 형성된 디바이스들과 비교하여 디바이스 특성들에서 감소된 변화들을 갖는 결과를 초래한다. 아래에서 매우 상세히 논의될 바와 같이, 도전성 접촉들은 도전성 라인들(72C~72I)까지 연장하여 형성될 수도 있어서, 기능성 트랜지스터들(예컨대, 트랜지스터들(204))과 기능성 메모리 셀들(예컨대, 메모리 셀들(202))은 도전성 라인들(72C~72I)과, FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 제2 유전체 재료들(102), 도전성 라인들(106), 및 도전성 라인들(108)의 제2 부분들에 형성된다. 이는 트랜지스터들(204) 및 메모리 셀들(202)이 감소된 디바이스 변동들, 감소된 디바이스 결함들, 및 개선된 성능을 갖도록 할 수도 있다. 도전성 라인들(72I~72C)과 유전체 층들(52I~52C)은 총괄하여 기능성 메모리 셀 영역(100B)이라 지칭될 수도 있다. 더구나, 도전성 라인들(72C)과는 동일한 길이들을 갖는 도전성 라인들(72K 및 72J)을 형성하는 것과 동일한 길이들을 갖는 도전성 라인들(72B 및 72A)을 형성하는 것은 계단 구조(69)를 형성하는데 요구되는 패터닝 단계들의 수를 감소시켜, 생산 시간 및 비용을 감소시킨다.
도 23a에 예시된 바와 같이, 도전성 라인들(72K 및 72J)과 유전체 층들(52K 및 52J)(예컨대, 상단 더미 영역(100A))은 결합된 두께(T1)를 가질 수도 있으며, 도전성 라인들(72I~72C)과 유전체 층들(52I~52C)(예컨대, 기능성 메모리 셀 영역(100B))은 결합된 두께(T2)를 가질 수도 있고, 도전성 라인들(72B 및 72A)과 유전체 층들(52A 및 52B)(예컨대, 하단 더미 영역(100C))은 결합된 두께(T3)를 가질 수도 있다. 두께 T1은 약 50 nm 내지 약 300 nm의 범위일 수도 있으며, 두께 T2는 약 500 nm 내지 약 5,000 nm의 범위일 수도 있고, 두께 T3는 약 50 nm 내지 약 300 nm의 범위일 수도 있다. 일부 실시예들에서, 두께 T1은 두께 T3와 동일할 수도 있지만; 일부 실시예들에서 두께 T1은 두께 T3보다 크거나 또는 작을 수도 있다. 두께 T1 대 두께 T2의 비율은 약 0.01 내지 약 0.6의 범위일 수도 있고 두께 T3 내지 두께 T2의 비율이 약 0.01 내지 약 0.6의 범위일 수도 있다. 도 23a가 상단 더미 영역(100A)의 도전성 라인들(72) 및 유전체 층들(52)의 두 개의 쌍들, 하단 더미 영역(100C)의 도전성 라인들(72) 및 유전체 층들(52)의 두 개의 쌍들, 및 기능성 메모리 셀 영역(100B)의 도전성 라인들(72) 및 유전체 층들(52)의 일곱 개의 쌍들을 예시하지만, 도전성 라인들(72) 및 유전체 층들(52)의 임의의 수의 쌍들이 상단 더미 영역(100A), 기능성 메모리 셀 영역(100B), 및 하단 더미 영역(100C)의 각각에 포함될 수도 있다. 상단 더미 영역(100A), 기능성 메모리 셀 영역(100B), 및 하단 더미 영역(100C)의 두께들을 위에서 설명된 범위들로 유지하는 것은 메모리 셀들(202)이 형성되는 영역을 유지하면서도 메모리 셀들(202)이 감소된 변동들로 형성되는 것을 보장한다.
도 24에서, 금속 간 유전체(IMD)(70)가 다층 스택(58) 위에 퇴적된다. IMD(70)는 유전체 재료들로 형성될 수도 있고, 임의의 적합한 방법, 이를테면 CVD, 플라즈마 강화 CVD(PECVD), 또는 유동가능(flowable) CVD(FCVD)에 의해 퇴적될 수도 있다. 유전체 재료들은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수도 있다. 임의의 허용가능 공정에 의해 형성되는 다른 절연 재료들이 사용될 수도 있다. 도 24에 예시된 바와 같이, IMD(70)는 도전성 라인들(72A~72K)의 측벽들, 유전체 층들(52A~52K)의 측벽들, 및 도전성 라인들(72C~72K)의 상단 표면들을 따라 연장된다.
IMD(70)의 퇴적에 뒤따라, 평탄화 공정이 IMD(70)에 적용된다. 일부 실시예들에서, 평탄화 공정은 CMP, 에치백 공정, 그 조합들 등을 포함할 수도 있다. 평탄화 공정은 IMD(70)의 상단 표면을 평탄화하는데 사용될 수도 있다. 일부 실시예들(별도로 도시되지 않음)에서, 평탄화 공정은 다층 스택(58)의 표면들을 노출시키는데 사용될 수도 있다. 예를 들어, 평탄화 공정은 도전성 라인들(72K)의 상단 표면들이 IMD(70)의 상단 표면과 높이가 갖도록 도전성 라인들(72K)의 표면들을 노출시키는데 사용될 수도 있다.
도 25a 내지 도 25d에서, 접촉들(110A~110G)(총괄하여 접촉들(110)이라고 지칭됨)은 도전성 라인들(72)까지 연장되게 형성되고 그들 도전성 라인들에 전기적으로 커플링된다. 접촉들(110)은 기능성 메모리 셀 영역(100B)에서 도전성 라인들(72C~72I)에 전기적으로 커플링되지만, 접촉들(110)은 하단 더미 영역(100C) 및 상단 더미 영역(100A)에서 도전성 라인들(72A, 72B, 72J, 및 72K)에 전기적으로 커플링되지 않는다. 이와 같이, 도전성 라인들(72A, 72B, 72J, 및 72K)은 더미 도전성 라인들일 수도 있다. 더구나, 하단 더미 영역(100C) 및 상단 더미 영역(100A)에 형성된 디바이스들은, 접촉들(110)에 전기적으로 커플링되지 않는 것으로서, 비기능성 디바이스들일 수도 있다.
별도로 도시되지 않았지만, 접촉들(110)은 IMD(70) 위로 연장되는 금속 라인들에 전기적으로 커플링될 수도 있다. 금속 라인들은 IMD(70)의 상단 표면에 평행한 방향들로 연장될 수도 있다. 금속 라인들은 접촉들(110)을 상호연결시키는데 사용될 수도 있고 밑에 있는 인터커넥트 구조(320)에 연결들을 제공할 수도 있다. 금속 라인들은 도 25a 내지 도 25c에 예시된 것들과는 상이한 단면들로 배치될 수도 있다. 일부 실시예들에서, 금속 라인들은 IMD(70)에 배치될 수도 있다. 금속 라인들은 접촉들(110)에 인접할 수도 있고 IMD(70) 내의 임의의 레벨에 배치될 수도 있다.
도 25a 및 25d에 예시된 바와 같이, 도전성 라인들(72)의 계단 형상은 접촉들(110)이 착지할 표면을 도전성 라인들(72) 중 각각의 도전성 라인 상에 제공한다. 예를 들어, 각각의 도전성 라인들(72)의 길이들이 밑에 있는 기판을 향하는 방향에서 증가하기 때문에, 각각의 밑에 있는 도전성 라인(72)의 부분들은 위에 놓인 도전성 라인들(72)에 의해 덮이지 않고, 접촉들(110)은 도전성 라인들(72) 중 각각의 도전성 라인까지 연장될 수도 있다. 도전성 라인들(72A, 72B, 72J, 및 72K)은 더미 도전성 라인들이며, 도전성 라인들(72A, 72B, 72J, 및 72K)이 계단 구조로 패터닝되지 않을 수도 있으며, 이는 완성된 디바이스에서 패터닝 단계들 및 공간을 절약하여, 비용을 감소시키고 디바이스 밀도를 증가시킨다.
접촉들(110)을 형성하는 것은, 예를 들어 포토리소그래피 및 에칭의 조합을 사용하여, 도전성 라인들(72)의 부분들을 노출시키도록 IMD(70)에 개구부들을 패터닝하는 것을 포함할 수도 있다. 라이너(별도로 도시되지 않음), 이를테면 확산 장벽 층, 접착 층 등과, 도전성 재료가 개구부들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수도 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수도 있다. 평탄화 공정, 이를테면 CMP가, IMD(70)의 표면으로부터 과다한 재료를 제거하기 위해 수행될 수도 있다. 남아있는 라이너 및 도전성 재료는 개구부들에 접촉들(110)을 형성한다. 도 25a에 예시된 바와 같이, 접촉들(110A)은 도전성 라인들(72C)까지 연장될 수도 있으며, 접촉들(110B)은 도전성 라인들(72D)까지 연장될 수도 있으며, 접촉들(110C)은 도전성 라인들(72E)까지 연장될 수도 있으며, 접촉들(110D)은 도전성 라인들(72F)까지 연장될 수도 있으며, 접촉들(110E)은 도전성 라인들(72G)까지 연장될 수도 있으며, 접촉들(110F)은 도전성 라인들(72H)까지 연장될 수도 있고, 접촉들(110G)은 도전성 라인들(72I)까지 연장될 수도 있다.
도 25a에 예시된 실시예에서, 도전성 라인들(72K, 72J, 72B, 및 72A)은 더미 도전성 라인들이며, 이는 접촉들(110)에 전기적으로 커플링되지 않는다. 이전에 논의된 바와 같이, 도전성 라인들(72K, 72J, 72B, 및 72A)을 통해 연장되는 FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 제2 유전체 재료들(102), 도전성 라인들(106), 도전성 라인들(108)의 제1 부분들(별도로 도시되지 않지만 도전성 라인들(106)과 유사할 수도 있음)은 테이퍼진 프로파일들을 가질 수도 있다. 도전성 라인들(72K, 72J, 72B, 및 72A) 및 유전체 층들(52K, 52J, 52B, 및 52A)에 형성된 디바이스들은 변동들 및 결함들을 갖는 디바이스들이 이들 층들에서 형성되지 않도록 비기능성 디바이스들일 수도 있다. 도전성 라인들(72C~72I) 및 유전체 층들(52C~52I)에 메모리 셀들(202)을 형성하는 것은 메모리 셀들(202)이 감소된 변동들, 감소된 디바이스 결함들, 및 개선된 디바이스 성능으로 형성되는 것을 보장한다.
게다가 도 25a 내지 도 25d에서, 접촉들(112)은 도전성 라인들(106) 및 도전성 라인들(108)(별도로 도시되지 않지만 도전성 라인들(106)과 유사할 수도 있음)까지 연장되고 그들 라인들에 전기적으로 커플링된다. 도 25b 및 도 25c에 예시된 바와 같이, 접촉들(112)은 IMD(70)를 통해 연장되게 형성될 수도 있다. 접촉들(112)은 접촉들(110)을 형성하는데 사용된 것과 동일하거나 또는 유사한 공정들 및 재료들을 사용하여 형성될 수도 있다. 접촉들(112)은 IMD(70)의 상단 표면에 평행한 방향들에서 IMD(70) 위로 연장되는 금속 라인들(별도로 도시되지 않음)에 전기적으로 커플링될 수도 있다. 금속 라인들은 도전성 라인들(106) 및 도전성 라인들(108)을 상호연결하는데 사용될 수도 있고 밑에 있는 인터커넥트 구조(320)에 연결들을 제공할 수도 있다.
도 26은 상단 더미 영역(100A)이 도전성 라인들(72J) 및 유전체 층(52J)만을 포함하고 도전성 라인들(72K) 및 유전체 층(52K)이 생략되는 실시예를 예시한다. 접촉들(110)은 기능성 메모리 셀 영역(100B)에서 도전성 라인들(72C~72I)에 전기적으로 커플링되지만, 접촉들(110)은 하단 더미 영역(100C) 및 상단 더미 영역(100A)에서 도전성 라인들(72A, 72B, 및 72J)에 전기적으로 커플링되지 않는다. 이와 같이, 도전성 라인들(72A, 72B, 및 72J)은 더미 도전성 라인들일 수도 있다.
도 26에 예시된 바와 같이, 도전성 라인들(72J)과 유전체 층(52J)은 결합된 두께(T4)를 가질 수 있으며, 도전성 라인들(72I~72C)과 유전체 층들(52I~52C)은 결합된 두께(T5)를 가질 수 있고, 도전성 라인들(72B 및 72A)과 유전체 층들(52A 및 52B)은 결합된 두께(T6)를 가질 수도 있다. 두께 T4는 약 50 nm 내지 약 300 nm의 범위일 수도 있으며, 두께 T5는 약 500 nm 내지 약 5,000 nm의 범위일 수도 있고, 두께 T6는 약 50 nm 내지 약 300 nm의 범위일 수도 있다. 상단 더미 영역(100A)의 두께(T4)가 하단 더미 영역(100C)의 두께(T6)보다 큰 것으로 예시되지만, 두께(T6)는 두께(T4) 이상일 수도 있다. 두께 T4 대 두께 T5의 비율이 약 0.01 내지 약 0.6의 범위일 수도 있고 두께 T6 대 두께 TT5의 비율이 약 0.01 내지 약 0.6의 범위일 수도 있다. 도 26이 상단 더미 영역(100A)의 도전성 라인들(72) 및 유전체 층들(52)의 하나의 쌍들, 하단 더미 영역(100C)의 도전성 라인들(72) 및 유전체 층들(52)의 두 개의 쌍들, 및 기능성 메모리 셀 영역(100B)의 도전성 라인들(72) 및 유전체 층들(52)의 일곱 개의 쌍들을 예시하지만, 도전성 라인들(72) 및 유전체 층들(52)의 임의의 수의 쌍들이 상단 더미 영역(100A), 기능성 메모리 셀 영역(100B), 및 하단 더미 영역(100C)의 각각에 포함될 수도 있다. 예를 들어, 일부 실시예들에서, 상단 더미 영역(100A)은 하단 더미 영역(100C)보다 더 많은 쌍들의 도전성 라인들(72) 및 유전체 층들(52)을 포함할 수도 있다.
상단 더미 영역(100A), 기능성 메모리 셀 영역(100B), 및 하단 더미 영역(100C)의 두께들을 위에서 설명된 범위들로 유지하는 것은 메모리 셀들(202)이 형성되는 영역을 유지하면서도 메모리 셀들(202)이 감소된 변동들로 형성되는 것을 보장한다. 더구나, 상단 더미 영역(100A) 및 하단 더미 영역(100C)의 두께들은 FE 재료들(90), OS 층(92), 제1 유전체 재료들(98), 제2 유전체 재료들(102), 도전성 라인들(106), 및 도전성 라인들(108)이 형성되는 제1 개구부들(86)의 테이퍼진 부분들이 높이들에 기초하여 서로 독립적으로 설정될 수도 있다.
도 27은 계단 프로파일이 상단 더미 영역(100A) 및 하단 더미 영역(100C)의 도전성 라인들(72) 및 유전체 층들(52)에서 계속되는 실시예를 도시한다. 예를 들어, 도 27에 예시된 바와 같이, 도전성 라인들(72K)과 유전체 층들(52K)은 도전성 라인들(72J) 및 유전체 층(52J)보다 짧은 길이들을 가질 수도 있고 도전성 라인들(72A) 및 유전체 층들(52A)은 도전성 라인들(72B) 및 유전체 층(52B)보다 긴 길이들을 가질 수도 있다. 접촉들(110)은 기능성 메모리 셀 영역(100B)에서 도전성 라인들(72C~72I)에 전기적으로 커플링되지만, 접촉들(110)은 하단 더미 영역(100C) 및 상단 더미 영역(100A)에서 도전성 라인들(72A, 72B, 72J, 및 72I)에 전기적으로 커플링되지 않는다. 이와 같이, 도전성 라인들(72A, 72B, 72J, 및 72K)은 더미 도전성 라인들일 수도 있다.
상단 더미 영역(100A), 기능성 메모리 셀 영역(100B), 및 하단 더미 영역(100C)의 두께들은 도 23a에 관하여 위에서 설명된 것들과 동일하거나 또는 유사할 수도 있다. 도 27이 상단 더미 영역(100A)의 도전성 라인들(72) 및 유전체 층들(52)의 두 개의 쌍들, 하단 더미 영역(100C)의 도전성 라인들(72) 및 유전체 층들(52)의 두 개의 쌍들, 및 기능성 메모리 셀 영역(100B)의 도전성 라인들(72) 및 유전체 층들(52)의 일곱 개의 쌍들을 예시하지만, 도전성 라인들(72) 및 유전체 층들(52)의 임의의 수의 쌍들이 상단 더미 영역(100A), 기능성 메모리 셀 영역(100B), 및 하단 더미 영역(100C)의 각각에 포함될 수도 있다.
상단 더미 영역(100A), 기능성 메모리 셀 영역(100B), 및 하단 더미 영역(100C)의 두께들을 위에서 설명된 범위들로 유지하는 것은 메모리 셀들(202)이 형성되는 영역을 유지하면서도 메모리 셀들(202)이 감소된 변동들로 형성되는 것을 보장한다. 계단 구조를 상단 더미 영역(100A) 및 하단 더미 영역(100C) 안으로 계속하는 것은 상단 더미 영역(100A) 및 하단 더미 영역(100C)에서 도전성 라인들(72)에 대한 큰 분리를 제공한다.
실시예들은 장점들을 성취할 수도 있다. 예를 들어, 테이퍼진 측벽들을 갖는 도전성 라인들, FE 재료들, 및 OS 층들의 부분들에 인접한 더미 영역들을 포함하는 메모리 어레이를 형성하는 것과, 수직 측벽들을 갖는 도전성 라인들, FE 재료들, 및 OS 층들의 부분들에 인접한 액티브 영역들을 형성하는 것은 메모리 어레이 위의 다양한 층들에 형성된 메모리 셀들 사이의 변동들을 감소시키며, 디바이스 결함들을 감소시키고, 개선된 성능을 초래한다.
실시예에 따라, 메모리 어레이가, 반도체 기판 위의 강유전체(FE) 재료로서, 워드 라인과 접촉하는 수직 측벽들을 포함하는 FE 재료; FE 재료 위의 산화물 반도체(OS) 층으로서, 소스 라인 및 비트 라인과 접촉하는 OS 층 ― FE 재료는 OS 층과 워드 라인 사이에 있음 ―; FE 재료의 부분, 워드 라인의 부분, OS 층의 부분, 소스 라인의 부분, 및 비트 라인의 부분을 포함하는 트랜지스터; 및 트랜지스터와 반도체 기판 사이의 제1 더미 워드 라인 ― FE 재료는 제1 더미 워드 라인과 접촉하는 제1 테이퍼진 측벽들을 더 포함함 ― 을 포함한다. 일 실시예에서, 메모리 어레이는 트랜지스터 위의 제2 더미 워드 라인을 더 포함하며, 트랜지스터는 제2 더미 워드 라인과 반도체 기판 사이에 있고, FE 재료는 제2 더미 워드 라인과 접촉하는 제2 테이퍼진 측벽들을 더 포함한다. 일 실시예에서, FE 재료의 제2 테이퍼진 측벽들의 대향 측벽들 사이의 거리는 반도체 기판을 향하는 방향에서 감소한다. 일 실시예에서, FE 재료의 제1 테이퍼진 측벽들의 대향 측벽들 사이의 거리는 반도체 기판을 향하는 방향에서 감소한다. 일 실시예에서, 메모리 어레이는 워드 라인과 트랜지스터를 포함하는 기능성 메모리 셀 영역; 및 기능성 메모리 셀 영역과 반도체 기판 사이의 제1 더미 영역을 더 포함하며, 제1 더미 영역은 제1 더미 워드 라인을 포함하며, 제1 반도체 기판의 주 표면에 수직인 방향에서의 제1 더미 영역의 두께 대 제1 방향에서의 기능성 메모리 셀 영역의 두께의 비율은 0.01 내지 0.6이다. 일 실시예에서, 워드 라인은 반도체 기판의 주 표면에 평행한 제2 방향에서 제1 길이를 가지며, 제1 더미 워드 라인은 제2 방향에서 제2 길이를 가지고, 제2 길이는 제1 길이보다 길다. 일 실시예에서, 메모리 어레이는 제1 더미 워드 라인과 반도체 기판 사이의 제2 더미 워드 라인을 더 포함하며, 제2 더미 워드 라인은 제2 길이와 동일한 제2 방향에서의 제3 길이를 갖는다.
다른 실시예에 따라, 메모리 어레이가 반도체 기판 위의 하나 이상의 하부 더미 워드 라인들; 하부 더미 워드 라인들 위의 하나 이상의 워드 라인들; 워드 라인들 위의 하나 이상의 상부 더미 워드 라인들; 하부 더미 워드 라인들, 워드 라인들, 및 상부 더미 워드 라인들을 통해 연장되는 소스 라인; 하부 더미 워드 라인들, 워드 라인들, 및 상부 더미 워드 라인들을 통해 연장되는 비트 라인; 및 하나 이상의 트랜지스터들을 포함하며, 트랜지스터들 중 각각의 트랜지스터는 워드 라인들 중 하나의 워드 라인의 부분, 소스 라인의 부분, 및 비트 라인의 부분을 포함하며, 상부 더미 워드 라인들은 워드 라인들의 폭들 미만의 폭들을 갖고, 상부 더미 워드 라인들은 워드 라인들의 길이들 미만의 길이들을 갖는다. 일 실시예에서, 워드 라인들의 폭들은 하부 더미 워드 라인들의 폭들 미만이고, 워드 라인들의 길이들은 하부 더미 워드 라인들의 길이들 미만이다. 일 실시예에서, 하부 더미 워드 라인들 및 상부 더미 워드 라인들을 통해 연장되는 비트 라인 및 소스 라인의 부분들은 테이퍼진 측벽들을 갖는다. 일 실시예에서, 워드 라인들을 통해 연장되는 비트 라인 및 소스 라인의 부분들은 수직 측벽들을 갖는다. 일 실시예에서, 메모리 어레이는 하부 더미 영역, 하부 더미 영역 위의 기능성 메모리 셀 영역, 및 기능성 메모리 셀 영역 위의 상부 더미 영역을 더 포함하며, 하부 더미 워드 라인들은 하부 더미 영역에 배치되며, 워드 라인들과 하나 이상의 트랜지스터들은 기능성 메모리 셀 영역에 배치되며, 상부 더미 워드 라인들은 상부 더미 영역에 배치되며, 하부 더미 영역의 제1 두께 대 기능성 메모리 셀 영역의 제2 두께의 비율이 0.01 내지 0.6이고, 상부 더미 영역의 제3 두께 대 제2 두께의 비율이 0.01 내지 0.6이다. 일 실시예에서, 하부 더미 워드 라인들은 제1 더미 워드 라인과 제2 더미 워드 라인을 포함하며, 제2 더미 워드 라인은 제1 더미 워드 라인보다 반도체 기판으로부터 더 멀리 있으며, 제2 더미 워드 라인은 제1 더미 워드 라인의 길이와 동일한 길이를 갖는다. 일 실시예에서, 하부 더미 워드 라인들은 제1 더미 워드 라인과 제2 더미 워드 라인을 포함하며, 제2 더미 워드 라인은 제1 더미 워드 라인보다 반도체 기판으로부터 더 멀리 있으며, 제2 더미 워드 라인은 제1 더미 워드 라인의 길이 미만의 길이를 갖는다.
또 다른 실시예에 따라, 방법이, 반도체 기판 위에 다층 스택 ― 상기 다층 스택은 교번하는 도전 층들 및 유전체 층들을 포함함 ― 을 형성하는 단계; 다층 스택을 통해 연장되는 제1 트렌치를 패터닝하는 단계로서, 반도체 기판에 근접한 제1 트렌치의 제1 부분은 제1 테이퍼진 측벽들을 가지며, 제1 트렌치의 제2 부분은 수직 측벽들을 가지며, 반도체 기판에서 원위에 있는 제1 트렌치의 제3 부분은 제2 테이퍼진 측벽들을 가지며, 수직 측벽들은 제1 테이퍼진 측벽들에서부터 제2 테이퍼진 측벽들까지 연장되며, 제1 트렌치를 패터닝하는 단계는 제1 부분에 인접한 하단 더미 워드 라인들, 제2 부분에 인접한 워드 라인들, 및 제3 부분에 인접한 상단 더미 워드 라인들을 정의하는, 상기 제1 트렌치를 패터닝하는 단계; 제1 테이퍼진 측벽들, 수직 측벽들, 제2 테이퍼진 측벽들, 및 제1 트렌치의 하단 표면을 따라 강유전체(FE) 재료를 퇴적하는 단계; FE 재료 위에 산화물 반도체(OS) 층을 퇴적하는 단계로서, OS 층의 제1 부분들, FE 재료의 제1 부분들, 및 하단 더미 워드 라인들의 부분들은 하나 이상의 더미 트랜지스터들을 형성하고, OS 층의 제2 부분들, FE 재료의 제2 부분들, 및 워드 라인의 부분들은 하나 이상의 트랜지스터들을 형성하는, 상기 OS 층을 퇴적하는 단계; 도전 층들 및 유전체 층들이 단면도에서 계단 형상을 갖도록 다층 스택을 패터닝하는 단계; 및 하나 이상의 트랜지스터들에 전기적으로 커플링되는 도전성 라인들을 형성하는 단계를 포함한다. 일 실시예에서, 제1 테이퍼진 측벽들 및 제2 테이퍼진 측벽들의 대향 측벽들 사이의 폭들은 반도체 기판을 향하는 방향에서 좁아진다. 일 실시예에서, 하단 더미 워드 라인들은 워드 라인들 중 최하단 워드 라인의 길이와 동일한 길이들로 패터닝된다. 일 실시예에서, 워드 라인들 중 최하단 워드 라인이 제1 길이로 패터닝되며, 하단 더미 워드 라인들 중 최상단 하단 더미 워드 라인이 제2 길이로 패터닝되고, 하단 더미 워드 라인들 중 최하단 하단 더미 워드 라인이 제3 길이로 패터닝되며, 제3 길이는 제2 길이보다 길고, 제2 길이는 제1 길이보다 길다. 일 실시예에서, 워드 라인들 중 최상단 워드 라인이 제1 길이로 패터닝되며, 상단 더미 워드 라인들 중 최하단 상단 더미 워드 라인이 제2 길이로 패터닝되고, 상단 더미 워드 라인들 중 최상단 상단 더미 워드 라인이 제3 길이로 패터닝되며, 제1 길이는 제2 길이보다 길고, 제2 길이는 제3 길이보다 길다. 일 실시예에서, 제1 부분은 제1 높이를 가지며, 제2 부분은 제2 높이를 가지며, 제3 부분은 제3 높이를 가지며, 제1 높이 대 제2 높이의 비율이 0.01 내지 0.6이고, 제3 높이 대 제2 높이의 비율이 0.01 내지 0.6이다.
전술한 바는 본 기술분야의 통상의 기술자들이 본 개시의 양태들을 더 잘 이해할 수도 있도록 여러 실시예들의 특징들을 개괄한다. 본 기술분야의 통상의 기술자들은 동일한 목적들을 수행하며 그리고/또는 본 개시에서 소개되는 실시예들의 동일한 장점들을 성취하기 위한 다른 공정들 및 구조체들을 설계 또는 수정하기 위한 근거로서 본 개시를 쉽사리 사용할 수도 있다는 것을 이해할 것이다. 본 기술분야의 통상의 기술자들은 이러한 동등한 구성들이 본 개시의 정신 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 정신 및 범위로부터 벗어남 없이 본 개시 내에서 다양한 변경들, 치환들, 및 개조들을 할 수도 있다는 것 또한 알아야 한다.
실시예
1. 메모리 어레이에 있어서,
반도체 기판 위의 강유전체(FE) 재료로서, 워드 라인과 접촉하는 수직 측벽을 포함하는 상기 FE 재료;
상기 FE 재료 위의 산화물 반도체(OS) 층으로서, 소스 라인 및 비트 라인과 접촉하는 상기 OS 층 ― 상기 FE 재료는 상기 OS 층과 상기 워드 라인 사이에 있음 ―;
상기 FE 재료의 일부분, 상기 워드 라인의 일부분, 상기 OS 층의 일부분, 상기 소스 라인의 일부분, 및 상기 비트 라인의 일부분을 포함하는 트랜지스터; 및
상기 트랜지스터와 상기 반도체 기판 사이의 제1 더미 워드 라인 ― 상기 FE 재료는 상기 제1 더미 워드 라인과 접촉하는 제1 테이퍼진 측벽을 더 포함함 ― 을 포함하는, 메모리 어레이.
2. 제1항에 있어서, 상기 트랜지스터 위의 제2 더미 워드 라인을 더 포함하며, 상기 트랜지스터는 상기 제2 더미 워드 라인과 상기 반도체 기판 사이에 있고, 상기 FE 재료는 상기 제2 더미 워드 라인과 접촉하는 제2 테이퍼진 측벽을 더 포함하는 것인, 메모리 어레이.
3. 제2항에 있어서, 상기 FE 재료의 상기 제2 테이퍼진 측벽의 대향(opposite) 측벽 사이의 거리가 상기 반도체 기판을 향하는 방향에서 감소하는 것인, 메모리 어레이.
4. 제1항에 있어서, 상기 FE 재료의 상기 제1 테이퍼진 측벽의 대향 측벽 사이의 거리는 상기 반도체 기판을 향하는 방향에서 감소하는 것인, 메모리 어레이.
5. 제1항에 있어서,
상기 워드 라인 및 상기 트랜지스터를 포함하는 기능성 메모리 셀 영역; 및
상기 기능성 메모리 셀 영역과 상기 반도체 기판 사이의 제1 더미 영역으로서, 상기 제1 더미 워드 라인을 포함하는 상기 제1 더미 영역 ― 상기 반도체 기판의 주 표면에 수직인 제1 방향에서의 상기 제1 더미 영역의 두께 대 상기 제1 방향에서의 상기 기능성 메모리 셀 영역의 두께의 비율은 0.01 내지 0.6임 ― 을 더 포함하는, 메모리 어레이.
6. 제1항에 있어서, 상기 워드 라인은 상기 반도체 기판의 주 표면에 평행한 제2 방향에서 제1 길이를 가지며, 상기 제1 더미 워드 라인은 상기 제2 방향에서 제2 길이를 가지고, 상기 제2 길이는 상기 제1 길이보다 긴 것인, 메모리 어레이.
7. 제6항에 있어서, 상기 제1 더미 워드 라인과 상기 반도체 기판 사이의 제2 더미 워드 라인을 더 포함하며, 상기 제2 더미 워드 라인은 상기 제2 길이와 동일한 상기 제2 방향에서의 제3 길이를 갖는 것인, 메모리 어레이.
8. 반도체 어레이에 있어서,
반도체 기판 위의 하나 이상의 하부 더미 워드 라인;
상기 하부 더미 워드 라인 위의 하나 이상의 워드 라인;
상기 워드 라인 위의 하나 이상의 상부 더미 워드 라인;
상기 하부 더미 워드 라인, 상기 워드 라인, 및 상기 상부 더미 워드 라인을 통해 연장되는 소스 라인;
상기 하부 더미 워드 라인, 상기 워드 라인, 및 상기 상부 더미 워드 라인을 통해 연장되는 비트 라인; 및
하나 이상의 트랜지스터 - 상기 트랜지스터 중 각각의 트랜지스터는 상기 워드 라인 중 하나의 워드 라인의 일부분, 상기 소스 라인의 일부분, 및 상기 비트 라인의 일부분을 포함하며, 상기 상부 더미 워드 라인의 폭은 상기 워드 라인의 폭 미만이고, 상기 상부 더미 워드 라인의 길이는 상기 워드 라인의 길이 미만임 - 를 포함하는, 메모리 어레이.
9. 제8항에 있어서, 상기 워드 라인의 폭은 상기 하부 더미 워드 라인의 폭 미만이고, 상기 워드 라인들의 길이는 상기 하부 더미 워드 라인의 길이 미만인 것인, 메모리 어레이.
10. 제8항에 있어서, 상기 하부 더미 워드 라인들 및 상기 상부 더미 워드 라인들을 통해 연장되는 상기 비트 라인 및 상기 소스 라인의 부분은 테이퍼진 측벽을 갖는 것인, 메모리 어레이.
11. 제10항에 있어서, 상기 워드 라인들을 통해 연장되는 상기 비트 라인 및 상기 소스 라인의 부분은 수직 측벽을 갖는 것인, 메모리 어레이.
12. 제8항에 있어서, 하부 더미 영역, 상기 하부 더미 영역 위의 기능성 메모리 셀 영역, 및 상기 기능성 메모리 셀 영역 위의 상부 더미 영역을 더 포함하며, 상기 하부 더미 워드 라인은 상기 하부 더미 영역에 배치되며, 상기 워드 라인과 상기 하나 이상의 트랜지스터는 상기 기능성 메모리 셀 영역에 배치되며, 상기 상부 더미 워드 라인은 상기 상부 더미 영역에 배치되며, 상기 하부 더미 영역의 제1 두께 대 상기 기능성 메모리 셀 영역의 제2 두께의 비율이 0.01 내지 0.6이고, 상기 상부 더미 영역의 제3 두께 대 상기 제2 두께의 비율이 0.01 내지 0.6인 것인, 메모리 어레이.
13. 제8항에 있어서, 상기 하부 더미 워드 라인은 제1 더미 워드 라인 및 제2 더미 워드 라인을 포함하며, 상기 제2 더미 워드 라인은 상기 제1 더미 워드 라인보다 상기 반도체 기판으로부터 더 멀리 있으며, 상기 제2 더미 워드 라인의 길이는 상기 제1 더미 워드 라인의 길이와 동일한 것인, 메모리 어레이.
14. 제8항에 있어서, 상기 하부 더미 워드 라인은 제1 더미 워드 라인 및 제2 더미 워드 라인을 포함하며, 상기 제2 더미 워드 라인은 상기 제1 더미 워드 라인보다 상기 반도체 기판으로부터 더 멀리 있으며, 상기 제2 더미 워드 라인의 길이는 상기 제1 더미 워드 라인의 길이 미만인 것인, 메모리 어레이.
15. 방법에 있이서,
반도체 기판 위에 다층 스택 ― 상기 다층 스택은 교번하는 도전 층 및 유전체 층을 포함함 ― 을 형성하는 단계;
상기 다층 스택을 통해 연장되는 제1 트렌치를 패터닝하는 단계 - 상기 반도체 기판에 근접한 상기 제1 트렌치의 제1 부분은 제1 테이퍼진 측벽을 가지며, 상기 제1 트렌치의 제2 부분은 수직 측벽을 가지며, 상기 반도체 기판에서 원위에 있는 상기 제1 트렌치의 제3 부분은 제2 테이퍼진 측벽을 가지며, 상기 수직 측벽은 상기 제1 테이퍼진 측벽으로부터 상기 제2 테이퍼진 측벽까지 연장되며, 상기 제1 트렌치를 패터닝하는 단계는 상기 제1 부분에 인접한 하단 더미 워드 라인, 상기 제2 부분에 인접한 워드 라인, 및 상기 제3 부분에 인접한 상단 더미 워드 라인을 정의함 - ;
상기 제1 테이퍼진 측벽, 상기 수직 측벽, 상기 제2 테이퍼진 측벽, 및 상기 제1 트렌치의 하단 표면을 따라 강유전체(FE) 재료를 퇴적하는 단계;
상기 FE 재료 위에 산화물 반도체(OS) 층을 퇴적하는 단계 - 상기 OS 층의 제1 부분, 상기 FE 재료의 제1 부분, 및 상기 하단 더미 워드 라인의 부분은 하나 이상의 더미 트랜지스터들을 형성하고, 상기 OS 층의 제2 부분, 상기 FE 재료의 제2 부분, 및 상기 워드 라인의 부분은 하나 이상의 트랜지스터를 형성함 - ;
상기 도전 층들 및 상기 유전체 층이 단면도에서 계단 형상을 갖도록 상기 다층 스택을 패터닝하는 단계; 및
상기 하나 이상의 트랜지스터에 전기적으로 커플링되는 도전성 라인을 형성하는 단계를 포함하는, 방법.
16. 제15항에 있어서, 상기 제1 테이퍼진 측벽 및 상기 제2 테이퍼진 측벽의 대향 측벽들 사이의 폭이 상기 반도체 기판을 향하는 방향에서 좁아지는 것인, 방법.
17. 제15항에 있어서, 상기 하단 더미 워드 라인은 상기 워드 라인 중 최하단 워드 라인의 길이와 동일한 길이들로 패터닝되는 것인, 방법.
18. 제15항에 있어서, 상기 워드 라인 중 최하단 워드 라인은 제1 길이로 패터닝되며, 상기 하단 더미 워드 라인 중 최상단 하단 더미 워드 라인은 제2 길이로 패터닝되고, 상기 하단 더미 워드 라인 중 최하단 하단 더미 워드 라인은 제3 길이로 패터닝되며, 상기 제3 길이는 상기 제2 길이보다 길고, 상기 제2 길이는 상기 제1 길이보다 긴 것인, 방법.
19. 제15항에 있어서, 상기 워드 라인들 중 최상단 워드 라인은 제1 길이로 패터닝되며, 상기 상단 더미 워드 라인 중 최하단 상단 더미 워드 라인은 제2 길이로 패터닝되고, 상기 상단 더미 워드 라인 중 최상단 상단 더미 워드 라인은 제3 길이로 패터닝되며, 상기 제1 길이는 상기 제2 길이보다 길고, 상기 제2 길이는 상기 제3 길이보다 긴 것인, 방법.
20. 제15항에 있어서, 상기 제1 부분은 제1 높이를 가지며, 상기 제2 부분은 제2 높이를 가지며, 상기 제3 부분은 제3 높이를 가지며, 상기 제1 높이 대 상기 제2 높이의 비율이 0.01 내지 0.6이고, 상기 제3 높이 대 상기 제2 높이의 비율이 0.01 내지 0.6인 것인, 방법.

Claims (10)

  1. 메모리 어레이에 있어서,
    반도체 기판 위의 강유전체(FE) 재료로서, 워드 라인과 접촉하는 수직 측벽을 포함하는 상기 FE 재료;
    상기 FE 재료 위의 산화물 반도체(OS) 층으로서, 소스 라인 및 비트 라인과 접촉하는 상기 OS 층 ― 상기 FE 재료는 상기 OS 층과 상기 워드 라인 사이에 있음 ―;
    상기 FE 재료의 일부분, 상기 워드 라인의 일부분, 상기 OS 층의 일부분, 상기 소스 라인의 일부분, 및 상기 비트 라인의 일부분을 포함하는 트랜지스터;
    상기 트랜지스터와 상기 반도체 기판 사이의 제1 더미 워드 라인 ― 상기 FE 재료는 상기 제1 더미 워드 라인과 접촉하는 제1 테이퍼진 측벽을 더 포함하고, 상기 워드 라인은 상기 반도체 기판의 주 표면에 평행한 제2 방향에서 제1 길이를 가지며, 상기 제1 더미 워드 라인은 상기 제2 방향에서 제2 길이를 가지고, 상기 제2 길이는 상기 제1 길이보다 김 ― ; 및
    상기 제1 더미 워드 라인과 상기 반도체 기판 사이의 제2 더미 워드 라인 ― 상기 제2 더미 워드 라인은 상기 제2 길이와 동일한 상기 제2 방향에서의 제3 길이를 가짐 ― ;
    을 포함하는, 메모리 어레이.
  2. 제1항에 있어서, 상기 트랜지스터 위의 제3 더미 워드 라인을 더 포함하며, 상기 트랜지스터는 상기 제3 더미 워드 라인과 상기 반도체 기판 사이에 있고, 상기 FE 재료는 상기 제3 더미 워드 라인과 접촉하는 제2 테이퍼진 측벽을 더 포함하는 것인, 메모리 어레이.
  3. 제2항에 있어서, 상기 FE 재료의 상기 제2 테이퍼진 측벽의 대향(opposite) 측벽 사이의 거리가 상기 반도체 기판을 향하는 방향에서 감소하는 것인, 메모리 어레이.
  4. 제1항에 있어서, 상기 FE 재료의 상기 제1 테이퍼진 측벽의 대향 측벽 사이의 거리는 상기 반도체 기판을 향하는 방향에서 감소하는 것인, 메모리 어레이.
  5. 제1항에 있어서,
    상기 워드 라인 및 상기 트랜지스터를 포함하는 기능성 메모리 셀 영역; 및
    상기 기능성 메모리 셀 영역과 상기 반도체 기판 사이의 제1 더미 영역으로서, 상기 제1 더미 워드 라인을 포함하는 상기 제1 더미 영역 ― 상기 반도체 기판의 주 표면에 수직인 제1 방향에서의 상기 제1 더미 영역의 두께 대 상기 제1 방향에서의 상기 기능성 메모리 셀 영역의 두께의 비율은 0.01 내지 0.6임 ― 을 더 포함하는, 메모리 어레이.
  6. 삭제
  7. 삭제
  8. 메모리 어레이에 있어서,
    반도체 기판 위의 하나 이상의 하부 더미 워드 라인;
    상기 하부 더미 워드 라인 위의 하나 이상의 워드 라인;
    상기 워드 라인 위의 하나 이상의 상부 더미 워드 라인;
    상기 하부 더미 워드 라인, 상기 워드 라인, 및 상기 상부 더미 워드 라인을 통해 연장되는 소스 라인;
    상기 하부 더미 워드 라인, 상기 워드 라인, 및 상기 상부 더미 워드 라인을 통해 연장되는 비트 라인; 및
    하나 이상의 트랜지스터 - 상기 트랜지스터 중 각각의 트랜지스터는 상기 워드 라인 중 하나의 워드 라인의 일부분, 상기 소스 라인의 일부분, 및 상기 비트 라인의 일부분을 포함하며, 상기 상부 더미 워드 라인의 폭은 상기 워드 라인의 폭 미만이고, 상기 상부 더미 워드 라인의 길이는 상기 워드 라인의 길이 미만임 - 를 포함하고,
    상기 하부 더미 워드 라인은 제1 더미 워드 라인과 제2 더미 워드 라인을 포함하고, 상기 워드 라인 중 하나는 상기 반도체 기판의 주 표면에 평행한 제2 방향에서 제1 길이를 가지며, 상기 제1 더미 워드 라인은 상기 제2 방향에서 제2 길이를 가지며, 상기 제2 길이는 상기 제1 길이보다 길고, 상기 제2 더미 워드 라인은 상기 제2 길이와 동일한 길이를 갖는 것인, 메모리 어레이.
  9. 제8항에 있어서, 하부 더미 영역, 상기 하부 더미 영역 위의 기능성 메모리 셀 영역, 및 상기 기능성 메모리 셀 영역 위의 상부 더미 영역을 더 포함하며, 상기 하부 더미 워드 라인은 상기 하부 더미 영역에 배치되며, 상기 워드 라인과 상기 하나 이상의 트랜지스터는 상기 기능성 메모리 셀 영역에 배치되며, 상기 상부 더미 워드 라인은 상기 상부 더미 영역에 배치되며, 상기 하부 더미 영역의 제1 두께 대 상기 기능성 메모리 셀 영역의 제2 두께의 비율이 0.01 내지 0.6이고, 상기 상부 더미 영역의 제3 두께 대 상기 제2 두께의 비율이 0.01 내지 0.6인 것인, 메모리 어레이.
  10. 방법에 있어서,
    반도체 기판 위에 다층 스택 ― 상기 다층 스택은 교번하는 도전 층 및 유전체 층을 포함함 ― 을 형성하는 단계;
    상기 다층 스택을 통해 연장되는 제1 트렌치를 패터닝하는 단계 ― 상기 반도체 기판에 근접한 상기 제1 트렌치의 제1 부분은 제1 테이퍼진 측벽을 가지며, 상기 제1 트렌치의 제2 부분은 수직 측벽을 가지며, 상기 반도체 기판에서 원위에 있는 상기 제1 트렌치의 제3 부분은 제2 테이퍼진 측벽을 가지며, 상기 수직 측벽은 상기 제1 테이퍼진 측벽으로부터 상기 제2 테이퍼진 측벽까지 연장되며, 상기 제1 트렌치를 패터닝하는 단계는 상기 제1 부분에 인접한 하단 더미 워드 라인, 상기 제2 부분에 인접한 워드 라인, 및 상기 제3 부분에 인접한 상단 더미 워드 라인을 정의함 ― ;
    상기 제1 테이퍼진 측벽, 상기 수직 측벽, 상기 제2 테이퍼진 측벽, 및 상기 제1 트렌치의 하단 표면을 따라 강유전체(FE) 재료를 퇴적하는 단계;
    상기 FE 재료 위에 산화물 반도체(OS) 층을 퇴적하는 단계 ― 상기 OS 층의 제1 부분, 상기 FE 재료의 제1 부분, 및 상기 하단 더미 워드 라인의 부분은 하나 이상의 더미 트랜지스터들을 형성하고, 상기 OS 층의 제2 부분, 상기 FE 재료의 제2 부분, 및 상기 워드 라인의 부분은 하나 이상의 트랜지스터를 형성함 ― ;
    상기 도전 층들 및 상기 유전체 층이 단면도에서 계단 형상을 갖도록 상기 다층 스택을 패터닝하는 단계; 및
    상기 하나 이상의 트랜지스터에 전기적으로 커플링되는 도전성 라인을 형성하는 단계
    를 포함하고,
    상기 하단 더미 워드 라인은 제1 더미 워드 라인과 제2 더미 워드 라인을 포함하고, 상기 워드 라인 중 하나는 상기 반도체 기판의 주 표면에 평행한 제2 방향에서 제1 길이를 가지며, 상기 제1 더미 워드 라인은 상기 제2 방향에서 제2 길이를 가지며, 상기 제2 길이는 상기 제1 길이보다 길고, 상기 제2 더미 워드 라인은 상기 제2 길이와 동일한 길이를 갖는 것인, 방법.
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