JPH0982925A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】２層ゲート電極型トランジスタと１層ゲート電
極型トランジスタが混在してなる半導体装置の製造方法
において、製造コストを押し上げる要因と微細化を阻害
する要因を解消する。 【解決手段】ゲート電極をエッチング加工する際、ゲー
ト電極と絶縁膜とのエッチング選択比を考慮し、１層ゲ
ート型トランジスタのゲート電極の膜厚をコントロール
することにより、只１つのマスクをもって、ゲート電極
配線のエッチング加工を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば不揮発性メ
モリ装置のように、２つのゲート電極に挟まれた絶縁膜
をキャパシタンスとして利用する２層ゲート電極型トラ
ンジスタからなるメモリセルと、周辺回路に用いられる
１層ゲート電極型トランジスタとが混在して成る半導体
装置の製造方法に関するものである。

【０００２】

【従来の技術】不揮発性メモリであるＥＥＰＲＯＭ、Ｅ
ＰＲＯＭといった第一のゲート電極と第二のゲート電極
とに挟まれた絶縁膜をデータ保持用のキャパシタとして
利用するタイプのデバイスは、その汎用性から広く電子
部品として応用されている。このため、安く多量に市場
に供給する事は、市場要求に応えるものである。

【０００３】このデバイスの特徴は、メモリセルとなる
２層ゲート電極型トランジスタと、周辺ゲート電極とな
る１層ゲート電極が混在してなり、従来の製造方法を図
１１乃至図１５を用いて説明する。

【０００４】半導体基板３０１上に素子分離領域３０２
を設けた後、前記半導体基板３０１上に第一の絶縁膜３
０３を形成し、前記第一の絶縁膜３０３上に第一の導電
性膜（多結晶シリコン）３０４及び第二の絶縁膜（シリ
コン酸化膜）３０５を介して第二の導電性膜（多結晶シ
リコン）３０６を形成した後、セルトランジスタとなる
２層ゲート電極型トランジスタ形成予定領域にレジスト
パターン３０７を形成する（図１１）。

【０００５】次に、前記レジストパターン３０７をマス
クに周辺トランジスタとなる１層ゲート電極型トランジ
スタ形成予定領域にある第二の導電性膜（多結晶シリコ
ン）３０６及び、第二の絶縁膜（シリコン酸化膜）３０
５及び、第一の導電性膜（多結晶シリコン）３０４及び
前記第一の絶縁膜３０３を除去した後、１層ゲート電極
型トランジスタを構成するための第三の絶縁膜３０８を
形成し、前記第三の絶縁膜３０８上に第三の導電性膜３
０９を形成した後、１層ゲート電極型トランジスタ形成
予定領域にレジストパターン３１０を形成する（図１
２）。

【０００６】次に、前記レジストパターン３１０をマス
クに２層ゲート電極型トランジスタ形成予定領域にある
第三の導電性膜３０９及び、第三の絶縁膜３０８を除去
する。

【０００７】続いて、レジストパターン３１１をマスク
に２層ゲート電極型トランジスタのゲート電極配線パタ
ーンをエッチング加工し（図１３）、さらに、レジスト
パターン３１４をマスクに１層ゲート電極型トランジス
タのゲート電極配線パターンをエッチング加工する（図
１４）。以降、ソース・ドレイン用の不純物拡散層３１
３及び後酸化膜３１２を形成するといった工程を経て、
ＥＥＰＲＯＭを製造する（図１５）。

【０００８】上記の手順で製造されたＥＥＰＲＯＭは、
２層ゲート電極型トランジスタと１層ゲート電極型トラ
ンジスタが混在するが故の問題を抱えている。製造コス
トを押し上げる、微細化を阻害するなどである。

【０００９】まず、２層ゲート電極型トランジスタの電
極配線パターン形成に際し、微細なレジストパターン３
１１が用いられ、１層ゲート電極型トランジスタの電極
配線パターン形成に際しても、同様に微細なレジストパ
ターン３１４が用いられるため、微細なフォトレジスト
形成工程と、エッチング加工工程と、前記レジストパタ
ーンの除去工程が多数存在することとなり、製造コスト
を押し上げる大きな要因となる。また、別々のステップ
で２層ゲート電極型トランジスタの電極配線パターンと
１層ゲート電極型トランジスタの電極配線パターンを形
成するので、マスク合わせ余裕を大きく確保する必要が
生じる。例えば、その後のコンタクト形成工程におい
て、マスク合わせの対象物が１つである直接合わせであ
れば、現技術レベルでゲート電極配線層とコンタクトの
合わせ余裕として０．４μｍ程度確保すればよい。しか
しながら、コンタクトマスクとの合わせの対象物が１層
ゲート型トランジスタのゲート電極配線パターンと２層
ゲートトランジスタの電極配線パターンの計２つになる
と、どちらか一方は間接的な合わせとなり、０．６μｍ
程度の合わせ余裕を確保しなくてはならない。このよう
な合わせ余裕の増大は、高密度化を阻害し、微細化を阻
害する要因となっている。１層ゲート電極型トランジス
タと２層ゲート電極型トランジスタのパターンニングを
別々の工程で行うのでマスクずれが生じ、同時にコンタ
クトホールを形成する場合の合わせ余裕にマスクずれの
分も考慮に入れる必要がある。

【００１０】加えて、メモリ装置の場合、大部分をセル
トランジスタ（２層ゲート電極型トランジスタ）が占め
る事となるが、小面積である１層ゲート電極型トランジ
スタの電極配線パターンエッチング工程に際し、エッチ
ング除去面積が小さいことから、エッチング時の下地検
知のためのエッチング終了をしめす反応ガスをモニタす
ることが困難であり、最悪、下地シリコン基板３０１を
掘り下げる結果を招く。このため、１層トランジスタの
特性バラツキ、信頼性低下につながる。当然ながら、歩
留り低下にもつながる。

【００１１】そこで、従来から、１層ゲート電極型トラ
ンジスタと２層ゲート電極型トランジスタをただ１つの
レジストを用いたエッチング加工することを可能とした
手法（特願昭６２−１３３７９３）が開示されている。
この製造方法を図１６乃至図１８を用いて説明する。

【００１２】半導体基板表面４０１に素子分離領域４０
２及び、第一のゲート絶縁膜４０３及び、第一の導電性
膜（多結晶シリコン）４０４及び、第二のゲート絶縁膜
４０５を設けた後、２層ゲート電極型トランジスタ形成
予定領域にレジストパターン４０７を形成する（図１
６）。

【００１３】次に前記レジストパターン４０７をマスク
に１層ゲート電極型トランジスタ形成予定領域にある第
二のゲート絶縁膜４０５のみをエッチング除去し、第二
の導電性膜（多結晶シリコン）４０６を堆積する。この
時、１層ゲート電極型トランジスタを将来構成する導電
性膜は、第一の導電性膜（多結晶シリコン）４０４及び
前記第一の導電性膜（多結晶シリコン）４０４上に積み
重ねられた第二の導電性膜（多結晶シリコン）４０６で
構成されることになる。次に、１層ゲート電極型トラン
ジスタと２層ゲート電極型トランジスタをそれぞれを構
成するゲート電極配線層パターンのフォトレジスト４１
２を形成する（図１７）。

【００１４】続いて、前記レジストパターン４１２をマ
スクに、多結晶シリコンのエッチング条件下で第二の導
電性膜４０６をエッチング除去する。次に、エッチング
条件をシリコン酸化膜エッチング条件に変え、２層ゲー
ト電極型トランジスタ形成予定領域にある第二絶縁膜４
０５のみをエッチング除去する。続いて、再び多結晶シ
リコンのエッチング条件にして、第一の導電性膜４０４
をエッチング加工する。

【００１５】上記の手順で製造されたＥＥＰＲＯＭは、
ただ１つのレジストパターン４１２をマスクに１層ゲー
ト電極型トランジスタと２層ゲート電極型トランジスタ
の構成するゲート電極配線パターンをエッチング加工す
る為、微細なフォトレジスト形成工程を最小限にでき、
コストを低減できる。また、図１８以降の工程として、
コンタクト形成に際し考慮すべき合わせ余裕（対ゲート
電極配線層）が最小限に出来る。

【００１６】しかしながら、図１６乃至図１８に示した
手法には、以下に示す問題点が有る。まず第一に、１層
ゲート電極型トランジスタを構成するゲート絶縁膜４０
３は、２層ゲート電極型トランジスタの第一のゲート酸
化膜と同一のものとなる。従って、１層ゲート電極型ト
ランジスタを構成するゲート絶縁膜の膜厚は、２層ゲー
ト電極型トランジスタの第一のゲート酸化膜厚と当然同
一のものとなり、厳しい制限要因となる。２層ゲート電
極型トランジスタをメモリセルとする不揮発性メモリ装
置の多くは、電子をフローティングゲート電極（２層ゲ
ート電極型トランジスタを構成する第一のゲート電極４
０４）と半導体基盤４０１間とをＦＮ（ファーラノルデ
ハイム）トンネルすることで、データ消去・書き込み動
作を行う。従って、第一のゲート絶縁膜４０３の膜厚
は、１０ｎｍ程度のＦＮトンネリング可能な膜厚でなけ
ればならない。当然、書き込み・消去動作に必要な（例
えば、１４Ｖ程度の）高電位を周辺素子（１層ゲート電
極型トランジスタ）で作り出す事から、１層ゲート電極
型トランジスタを構成するゲート絶縁膜には必ず高電界
が加えられることとなる。従って、１層ゲート電極型ト
ランジスタを構成するゲート絶縁膜４０３の膜厚が、１
０ｎｍ程度であると、この高電界で容易に絶縁破壊され
てしまう。以上のように、この手法は、ＦＮトンネルタ
イプ電流を用いて、書き込み・消去する一般的な不揮発
性装置の製造方法に利用する事は、困難である。

【００１７】また、図１７の工程で、レジストパターン
４１２をマスクに１層ゲート電極型トランジスタ及び２
層ゲート電極型トランジスタのゲート電極配線パターン
にエッチング加工する際、第一のエッチング加工時（シ
リコンエッチング条件）に、多結晶シリコン４０６膜の
みがエッチング完了した時点で、即座にエッチングを中
断する必要が有る。これが十分でないと、１層ゲート電
極トランジスタのゲート電極の一部をなす多結晶シリコ
ン４０４へのエッチングが大きく進行することとなる。
従って、第二のエッチング加工時（酸化膜エッチング条
件）での酸化膜４０５のエッチング工程に引き続き行わ
れる第三のエッチング加工時（シリコンエッチング条
件）での多結晶シリコン４０４膜エッチング工程の際、
エッチング除去すべき１層ゲート電極トランジスタのゲ
ート電極の一部をなす多結晶シリコンと、２層ゲート電
極トランジスタの多結晶シリコン（第一の導電性膜）の
膜厚の違いに跳ね返る事となり、エッチング残さによる
ゲート電極間ショートによる歩留まり低下や、オーバー
エッチングによる基板掘れでＭＯＳＦＥＴ特性のバラツ
キ・信頼性低下につながる可能性が有る。これを回避す
るには、エッチング加工時における繊細なコントロール
と、前記第三のエッチング加工時（シリコンエッチング
条件）での多結晶シリコン４０４膜エッチング工程の
際、下地酸化膜４０３とのエッチング選択比を大きく確
保する必要があるが、いずれも、コスト増を伴う。特
に、ゲート絶縁膜４０３の膜厚は、前述のように、ＦＮ
トンネルタイプ電流を用いての書き込み・消去する一般
的な不揮発性装置に利用するには、１０ｎｍ程度と薄い
膜であるため、前記第三のエッチング加工時（シリコン
エッチング条件）での多結晶シリコン４０４膜エッチン
グ工程の際の下地酸化膜４０３とのエッチング選択比の
確保を困難にしている。

【００１８】

【発明が解決しようとする課題】このように従来の２層
ゲート電極型トランジスタと１層ゲート電極型トランジ
スタが混在して成る半導体装置の製造方法においては、
製造コストを押し上げる要因と微細化を阻害する要因が
存在し、これらの問題を回避しようとすると、製造技術
の複雑化、素子の信頼性の低下等を招くといった問題が
あった。本発明は、上記の欠点を鑑みてなされ、製造コ
ストを押し上げる要因と微細化を阻害する要因を解消す
るもので、特に、製造コストの削減を目的とし、これと
同時に、高い歩留りと信頼性を確保するものである。

【００１９】

【課題を解決するための手段】本発明の半導体装置の製
造方法では、同一半導体基板上にゲート絶縁膜を介して
設けられた２層ゲート電極型トランジスタと、１層ゲー
ト電極型トランジスタが混在してなる半導体装置を形成
する際、前記半導体基板上に素子分離領域を設けて、２
層ゲート電極型トランジスタ形成領域と、１層ゲート電
極型トランジスタ形成予定領域を分離する工程と、前記
素子分離領域を除く前記半導体基板表面に第一の絶縁膜
を設け、前記絶縁膜上に第一の導電性膜を形成する工程
と、前記第一の導電性膜上に第二の絶縁膜を介して第二
の導電性膜を形成する工程と、前記２層ゲート電極型ト
ランジスタ形成予定領域にある前記第二の導電性膜上に
第一のレジストパターンを形成する工程と、前記第一の
レジストパターンをマスクに、１層ゲート電極型トラン
ジスタ形成予定領域にある前記第二の導電性膜及び前記
第二の絶縁膜及び第一の導電性膜及び第一の絶縁膜をエ
ッチング除去する工程と、前記レジストパターンを除去
し、第三の絶縁膜を形成した後、前記第一の導電性膜及
び第二の導電性膜を加えた膜厚より厚い第三の導電性膜
を形成する工程と、前記１層ゲート電極型トランジスタ
形成予定領域にある前記第三の導電性膜上に第二のレジ
ストパターンを形成する工程と、前記第二のレジストパ
ターンをマスクに、２層ゲート電極型トランジスタ形成
予定領域にある前記第三の導電性膜及び前記第三の絶縁
膜をエッチング除去した後、前記第二のレジストパター
ンを除去する工程と、前記２層ゲート電極型トランジス
タ形成予定領域にある前記第二の導電性膜上及び１層ゲ
ート電極型トランジスタ形成予定領域にある前記第三の
導電性膜上に第三のレジストパターンを形成する工程
と、前記第三のレジストパターンをマスクに２層ゲート
電極型トランジスタ形成予定領域にある前記第二の導電
性膜、前記第二の絶縁膜及び、前記第一の導電性膜をエ
ッチング加工すると同時に、前記１層ゲート電極型トラ
ンジスタ形成予定領域にある前記第三の導電性膜をゲー
ト電極配線パターンにエッチング加工する工程とを具備
することを特徴としている。

【００２０】第三のレジストパターンによってエッチン
グ加工する際、２層ゲート電極型トランジスタ形成予定
領域では、多結晶シリコン／シリコン酸化膜／多結晶シ
リコンの３層をエッチング除去し、一方、１層ゲート電
極型トランジスタ形成予定領域では、多結晶シリコンの
１層をエッチング除去することになる。このエッチング
工程に先立ち、予め、ポリシコンとシリコン酸化膜との
エッチング選択比と、エッチング除去すべき前記シリコ
ン酸化膜厚を考慮して、１層ゲート電極型トランジスタ
形成予定領域にある多結晶シリコンのみを膜厚をコント
ロールする事で、２層ゲート電極型トランジスタ形成領
域及び１層ゲート電極型トランジスタ形成予定領域のそ
れぞれのエッチング加工終点をある程度揃えることが可
能となる。

【００２１】また、２層ゲート電極型トランジスタ形成
予定領域にある前記第二の導電性膜及び、２層ゲート電
極型トランジスタ形成予定領域にある前記第二の絶縁膜
及び、２層ゲート電極型トランジスタ形成予定領域にあ
る前記第一の導電性膜のエッチングに要する時間をＡ、
１層ゲート電極型トランジスタ形成予定領域にある前記
第三の導電性膜のエッチングに要する時間をＢ、１層ゲ
ート電極型トランジスタ形成予定領域にある前記第三の
絶縁膜のエッチングに要する時間をＣ、２層ゲート電極
型トランジスタ形成予定領域にある前記第一の絶縁膜の
エッチングに要する時間をＤとしたときに、 Ａ≦Ｂ＋Ｃ かつ、Ａ＋Ｄ≧Ｂ・・・・・・・（１） の関係を満足する様に、第三の導電性膜の膜厚を選択す
れば、オーバーエッチング、エッチング残さの発生を防
止でき、ただ１つのレジストマスクを持って、２層ゲー
ト電極型トランジスタ及び、１層ゲート電極型トランジ
スタそれぞれを構成するゲート電極配線層を同時に加工
することが可能となる。

【００２２】さらに、第三の導電性膜上にエッチング緩
和材を置き、前記第三の導電性膜エッチング開始時間を
遅らせることにより、第三の導電性膜の膜厚ＵＰを最小
限にしながら、２層ゲート電極型及び２層ゲート電極型
トランジスタ形成予定領域のそれぞれのエッチング加工
終点をある程度揃えることが可能となる。前記エッチン
グ緩和材として、例えば前記第二の絶縁膜と同材質・同
膜厚とした時、前記第三の導電性膜と前記第二の導電性
膜と前記第一の導電性膜が同じ材料であれば、前記第三
の導電性膜の膜厚を前記第二の導電性膜の膜厚と前記第
一の導電性膜の膜厚を合わせたものにコントロールすれ
ば、２層ゲート電極型及び２層ゲート電極型トランジス
タ形成予定領域のそれぞれのエッチング加工終点を揃え
る事が出来る。しかも、２層ゲート電極型及び２層ゲー
ト電極型トランジスタの高さを一致させる事が出来、段
差形状が改善でき、ゲート電極上方に配線されるＡｌ配
線のオープン・ショート不良の防止するものとして機能
する。

【００２３】

【発明の実施の形態】図１乃至図５は、本発明の第一の
実施例に係る半導体装置の製造工程を示す断面図であ
る。まず、Ｐ型半導体基板１０１上に、周知のＬＯＣＯ
Ｓ法により、５００ｎｍのフィールド酸化膜１０２を設
けた後、８５０℃でドライ酸化し、前記半導体基板１０
１上に第一のシリコン酸化膜１０３を厚さ１０ｎｍ形成
する。続いて、周知のＬＰＣＶＤ法により第一の多結晶
シリコン膜１０４を厚さ２００ｎｍ形成する。次に、Ｐ
ＯＣｌ3 法によりリンを前記第一の多結晶シリコン膜１
０４に導入し、８５０℃でドライ酸化し、前記第一の多
結晶シリコン膜１０４上に第二のシリコン酸化膜１０５
を厚さ２０ｎｍ形成する。続いて、前記第二のシリコン
酸化膜１０５上にＬＰＣＶＤ法により第二の多結晶シリ
コン膜１０６を厚さ２００ｎｍ形成した後、２層ゲート
電極型トランジスタ形成予定領域にレジストパターン１
０７を形成する。（図１） 次に、前記レジストパターン１０７をマスクに１層ゲー
ト電極型トランジスタ形成予定領域にある第二の多結晶
シリコン膜１０６、第二のシリコン酸化膜１０５、第一
の多結晶シリコン膜１０４及び、第一のシリコン酸化膜
１０３をエッチング除去した後、９００℃でドライ酸化
し、１層ゲート電極型トランジスタ形成予定領域にある
前記半導体基板１０１上に、厚さ１５ｎｍの第三のシリ
コン酸化膜１０８を形成すると同時に、２層ゲート電極
型トランジスタ形成予定領域にある前記第二の多結晶シ
リコン膜１０６上にも酸化膜が形成される。続いて、Ｌ
ＰＣＶＤ法により第三の多結晶シリコン膜１０９を厚さ
７００ｎｍ形成した後、１層ゲート電極型トランジスタ
形成予定領域にレジストパターン１１０を形成する。
（図２） 次に、前記レジストパターン１１０をマスクに２層ゲー
ト電極型トランジスタ形成予定領域にある前記第三の多
結晶シリコン膜１０９及び、第三のシリコン酸化膜１０
８をエッチング除去した後、１層ゲート電極型トランジ
スタ及び、２層ゲート電極型トランジスタを将来構成す
るゲート電極パターンにレジスト１１１を形成する。
（図３） 次に、前記レジストパターン１１１をマスクに、ＣＦ4
＋０2 ガスを用いたプラズマエッチング法（この際のエ
ッチング選択比Ｓｉ2 ；ＳｉＯ2 ＝１５；１程度）によ
り、１層ゲート電極型トランジスタを将来構成するゲー
ト電極パターン及び２層ゲート電極型トランジスタを将
来構成するゲート電極パターンを同時にエッチング加工
する。

【００２４】次に、９５０℃でドライ酸化し後酸化膜１
１２を形成した後、前記半導体基板１０１に、周知のイ
オン注入技術を用いて、Ａｓイオンを導入する。（図
４） 以降、詳しく図示しないが、前記半導体基板１０１に導
入したＡｓイオンを熱工程を加える事で活性化して、ソ
ース／ドレインとなるＮ型拡散層１１３を形成し、ＢＰ
ＳＧ膜１１４を形成した後、コンタクトホール、Ａｌ配
線層、プラズマを用いたシリコン酸化膜形成するといっ
た工程を得て、Ｎチャンネル型のＥＥＰＲＯＭを作成す
る。

【００２５】本発明の第一の実施例（図１乃至図５）に
おいて、前記第三の多結晶シリコン膜１０９の膜厚は、
第一の多結晶シリコン膜１０４の膜厚と第二の多結晶シ
リコン膜１０６の膜厚を合わせた値４００ｎｍより厚い
ものであり、前記レジストパターン１１１をマスクに、
１層ゲート型トランジスタを将来構成するゲート電極パ
ターン及び、２層ゲート電極型トランジスタを将来構成
するゲート電極パターンを同時にエッチング加工するに
先立ち、それぞれの膜厚、及びエッチング選択比を考慮
して、コントロールされている。（図３） 実施例に示した値を用いて説明すると、エッチング選択
比Ｓｉ2 ；ＳｉＯ2 ＝１５：１の場合、前記第二の絶縁
膜１０５の２０ｎｍのエッチングに要する時間が、多結
晶シリコン膜３００ｎｍのエッチングに要する時間と同
等となる。従って、第三の多結晶シリコン膜１０９の膜
厚が、第一の多結晶シリコン膜１０４の膜厚と第二の多
結晶シリコン膜１０６の膜厚を合わせた値４００ｎｍに
加え、３００ｎｍ厚い７００ｎｍにコントロールされて
いる第一の実施例では、１層ゲート型トランジスタを将
来構成するゲート電極パターン及び２層ゲート電極型ト
ランジスタを将来構成するゲート電極パターンは、同時
に加工を終了することになる。このように、エッチング
選択比を考慮し、単純に第三の多結晶シリコンの膜厚を
制御するだけで、ただ１つのレジストパターンを用いて
１層ゲート型トランジスタを将来構成するゲート電極パ
ターン及び２層ゲート電極型トランジスタを将来構成す
るゲート電極パターンを同時に加工終了することができ
る。

【００２６】なお、信頼性低下やトランジスタ特性バラ
ツキの原因となる基板掘れを防止する為には、前記レジ
ストパターン１１１をマスクに、１層ゲート型トランジ
スタを将来構成するゲート電極パターン及び、２層ゲー
ト電極型トランジスタを将来構成するゲート電極パター
ンを同時加工する際（図３）のエッチング条件下におい
て、第三の多結晶シリコン膜１０９の膜厚は、以下の制
限を満たす範囲内で設定すればよい。

【００２７】１層ゲート型トランジスタ領域にあるシリ
コン酸化膜１０８をエッチングに要する時間に相当する
多結晶シリコン膜厚分だけ第三の多結晶シリコン膜１０
９の膜厚が小さくとも良く、この場合、１層ゲート型ト
ランジスタを将来構成するゲート電極配線層（第三の多
結晶シリコン膜）１０９及び、前記シリコン酸化膜１０
８のエッチングが終了した時点で、２層ゲート型トラン
ジスタを将来構成するゲート電極配線層（第二の多結晶
シリコン１０４／第二のシリコン酸化膜１０５／第一の
多結晶シリコン膜）は、全て加工終了している。

【００２８】また、２層ゲート型トランジスタ領域にあ
るシリコン酸化膜１０３のエッチングに要する時間に相
当する多結晶シリコン膜厚分だけ第三の多結晶シリコン
膜１０９の膜厚が大きくてもよく、この場合、２層ゲー
ト型トランジスタを将来構成するゲート電極配線層（第
二の多結晶シリコン１０６／第二のシリコン酸化膜１０
５／第一の多結晶シリコン膜１０４）及び、シリコン酸
化膜１０３のエッチングが終了した時点で、１層ゲート
型トランジスタを将来構成するゲート電極配線層（第三
の多結晶シリコン１０９）は、全て加工終了している。

【００２９】以上２点から、第一の実施例の場合の前記
第三の多結晶シリコン膜の膜厚制御範囲を算出すると、
４７５〜８５０ｎｍにコントロールする事が、信頼性低
下やトランジスタ特性バラツキの原因となる基板掘れを
防止する第一の条件となる。これに、エッチング加工時
の下地段差や、エッチング装置のマージンを考慮し設定
すればよい。

【００３０】また、本第一の実施例では、第一の多結晶
シリコン膜１０４と第二の多結晶シリコン膜１０６に挟
まれた絶縁膜として、シリコンのシリコン酸化膜１０５
を用いているが、なにもこの限りではなく、高性能化・
微細化を目的として、窒化膜もしくは、窒化膜とＳｉＯ
2 との複合膜等を用いた場合でも対応可能である。ま
た、高性能化、高速化への対応として、第１のシリコン
酸化膜１０３及び第３のシリコン酸化膜１０８膜もそれ
ぞれ、単なるＳｉＯ2 膜ではなく、ＳｉＯ2 膜を窒化さ
せたものを用いた場合でも対応可能である。また、高性
能化、高速化への対応として、第２の多結晶シリコン
膜、もしくは、第２の多結晶シリコン膜の代わりに低抵
抗な高融点金属シリサイドやポリサイド膜を用いた場合
でも対応可能である。以上の様に、第一の絶縁膜（図１
乃至図５では、第一の熱酸化１０３）、第二の絶縁膜
（図１乃至図５では、第二の熱酸化１０５）、第三の絶
縁膜（図１乃至図５においては、第三の熱酸化１０８）
の膜材料がそれぞれ異なり、また、第一の導電性膜（図
１乃至図５においては、第一の多結晶シリコン膜１０
４）、第二の導電性膜（図１乃至図５においては、第二
の多結晶シリコン膜１０６）、第三の導電性膜（図１乃
至図５においては、第三の多結晶シリコン膜１０９）の
膜材料がそれぞれ異なる場合でも、以下の関係式が成り
立つようにそれぞれを選択すればよい。

【００３１】レジストパターン１１１をマスクに２層ゲ
ート電極型トランジスタ形成予定領域にある前記第二の
導電性膜１０６及び、２層ゲート電極型トランジスタ形
成予定領域にある前記第二の絶縁膜１０５及び、２層ゲ
ート電極型トランジスタ形成予定領域にある前記第一の
導電性膜１０４をエッチング加工すると同時に、１層ゲ
ート電極型トランジスタ形成予定領域にある前記第三の
導電性膜１０９をゲート電極配線パターンにエッチング
加工する際、前記第一の絶縁膜１０３の膜厚をｘ、前記
第二の絶縁膜１０５の膜厚をｙ、前記第三の絶縁膜１０
８の膜厚をｚ、前記第一の導電性膜１０４の膜厚をａ、
前記第二の導電性膜１０６の膜厚をｂ、前記第三の導電
性膜１０９の膜厚をｃとし、同一のエッチング条件下
で、前記第一の導電性膜１０４のエッチングに対する前
記第一の絶縁膜１０３とのエッチング選択比をα、前記
第一の導電性膜１０４に対する前記第二の絶縁膜１０５
とのエッチング選択比をβ、前記第一の導電性膜１０４
に対する前記第二の導電性膜１０６とのエッチング選択
比をγ、前記第一の導電性膜１０４に対する前記第三の
導電性膜１０７とのエッチング選択比をδ、前記第一の
導電性膜１０４に対する前記第三の絶縁膜１０８とのエ
ッチング選択比をεとした時、ａ，ｂ，ｃ、ｘ，ｙ，
ｚ、α、β、γ、δ、εの関係が、 −ｚ・ε≦ｃ・δ−ａ−ｂ・γ−ｙ・β≦ｘ・α ・・・・・（２） が成り立つように、第三の導電性膜の膜厚ｃを設定すれ
ばよい。

【００３２】上式を詳しく説明すると、まず、前記レジ
ストパターン１１１をマスクに２層ゲート電極型トラン
ジスタ形成予定領域にある前記第二の導電性膜１０６、
前記第二の絶縁膜１０５及び、前記第一の導電性膜１０
４をエッチング加工すると同時に、１層ゲート電極型ト
ランジスタ形成予定領域にある前記第三の導電性膜１０
９をゲート電極配線パターンにエッチング加工する際、
２層ゲート電極型トランジスタ形成予定領域にある前記
第一の絶縁膜１０３が少なくとも残留し、かつ１層ゲー
ト電極型トランジスタ形成予定領域にある前記第三の導
電性膜１０９のゲート電極配線パターンのエッチング加
工が終了する条件として、 ａ＋ｂ・γ＋ｙ・β≦ｃ・δ＋ｚ・ε ・・・・・（３） が算出される。

【００３３】また、前記レジストパターン１１１をマス
クに２層ゲート電極型トランジスタ形成予定領域にある
前記第二の導電性膜１０６及び前記第二の絶縁膜１０５
及び前記第一の導電性膜１０４をエッチング加工すると
同時に、１層ゲート電極型トランジスタ形成予定領域に
ある前記第三の導電性膜１０９をゲート電極配線パター
ンにエッチング加工する際、１層ゲート電極型トランジ
スタ形成予定領域にある前記第三の絶縁膜１０８が少な
くとも残留し、かつ２層ゲート電極型トランジスタ形成
予定領域にある２層ゲート電極配線のパターンのエッチ
ング加工が終了する条件として、 ａ＋ｂ・γ＋ｙ・β＋ｘ・α≧ｃ・δ ・・・・・（４） が算出される。

【００３４】これら、（３）、（４）式を満足する条件
として、（２）式が算出される。また、（２）式は前記
第一の絶縁膜をエッチングするのに要する時間をｔと考
えると、前記（１）式に Ａ＝（ａ＋ｙ・β＋ｂ・γ）・ｔ Ｂ＝ｃ・δ・ｔ Ｃ＝ｚ・ε・ｔ Ｄ＝ｘ・α・ｔ を代入することによっても算出される。この前記（２）
式を満足するように第三の導電性膜の膜厚ｃを設定すれ
ば良く、このとき、信頼性低下やトランジスタ特性のバ
ラツキを未然に防ぎながら、只１つのレジストパターン
をもって、２層ゲート電極型トランジスタ形成予定領域
にある前記第二の導電性膜、前記第二の絶縁膜及び、前
記第一の導電性膜をエッチング加工すると同時に、１層
ゲート電極型トランジスタ形成予定領域にある前記第三
の導電性膜をエッチング加工することが可能となる。

【００３５】なお、第一の実施例では、第三の多結晶シ
リコン膜の膜厚を有る程度厚いものにコントロールする
ものだが、微細なパターンが要求されるゲート電極のレ
ジスト形成には、下地段差が大きくなるとフォーカスの
ズレにより微細加工が難しくなってくる。例えば、広く
用いられているｉ線ステッパの場合、０．７ｕｍ以上の
段差になると制御良く露光できない。第一の実施例に示
した程度では問題ないが、平坦であればそれだけ、微細
加工が容易となり有効である。また、ゲート電極の段差
は、Ａｌのショート・断線の原因となる段差形状の主要
因であるため、２層ゲート電極型トランジスタのゲート
電極の高さと、１層ゲート電極型トランジスタのゲート
電極の高さは同等であることが望ましい。

【００３６】そこで、微細なパターンを実現し、Ａｌの
信頼性に寄与する半導体装置の製造方法として、第二の
実施例を図６乃至図１０を用いて説明する。まず、第一
の実施例同様の工程（図１）を経て、Ｐ型半導体基板２
０１上に、フィールド酸化膜２０２を設けた後、前記半
導体基板２０１上に第一のシリコン酸化膜２０３を形成
する。続いて、リン不純物を導入した第一の多結晶シリ
コン膜２０４を厚さ２００ｎｍ形成する。次に、前記第
一の多結晶シリコン膜２０４上に第二のシリコン酸化膜
２０５を厚さ２０ｎｍを形成する。続いて、前記第二の
シリコン酸化膜１０５上にリン不純物を導入した第二の
多結晶シリコン膜２０６を厚さ２００ｎｍ形成した後、
２層ゲート電極型トランジスタ形成予定領域にレジスト
パターン２０７を形成する。（図６） 次に、前記レジストパターン２０７をマスクに１層ゲー
ト電極型トランジスタ形成予定領域にある第二の多結晶
シリコン膜２０６、第二のシリコン酸化膜２０５、第一
の多結晶シリコン膜２０４及び、第一のシリコン酸化膜
２０３をエッチング除去した後、９００℃でドライ酸化
し、１層ゲート電極型トランジスタ形成予定領域にある
前記半導体基板２０１上に、厚さ１５ｎｍの第三のシリ
コン酸化膜２０８を形成すると同時に、２層ゲート電極
型トランジスタ形成予定領域にある前記第二の多結晶シ
リコン膜２０６上にも酸化膜を形成する。続いて、ＬＰ
ＣＶＤ法により第三の多結晶シリコン膜２０９を厚さ４
００ｎｍ形成した後、８５０℃でドライ酸化し、第四の
シリコン酸化膜２１０を厚さ２０ｎｍ形成する。次に、
１層ゲート電極型トランジスタ形成予定領域にレジスト
パターン２１１を形成する。（図７） 次に、前記レジストパターン２１１をマスクに２層ゲー
ト電極型トランジスタ形成予定領域にある前記第四のシ
リコン酸化膜２１０、前記第三の多結晶シリコン膜２０
９及び、前記第三のシリコン酸化膜２０８をエッチング
除去した後、１層ゲート電極型トランジスタ及び２層ゲ
ート電極型トランジスタを将来構成するゲート電極パタ
ーンのレジスト２１２を形成する。（図８） 次に、前記レジストパターン２１２をマスクに、ＣＦ4
＋０2 ガスを用いたプラズマエッチング法により、１層
ゲート電極型トランジスタを将来構成するゲート電極パ
ターン及び、２層ゲート電極型トランジスタを将来構成
するゲート電極パターンを同時にエッチング加工する。

【００３７】この時、１層ゲート電極型トランジスタ領
域にあるエッチング除去すべき材料は、シリコン酸化膜
（第四のシリコン酸化膜２１０）厚２０ｎｍと多結晶シ
リコン膜（第三のシリコン多結晶膜２０９）厚４００ｎ
ｍとの和となる。一方、２層ゲート電極型トランジスタ
領域にあるエッチング除去すべき材料は、シリコン酸化
膜（第二のシリコン酸化膜２０５）厚２０ｎｍと多結晶
シリコン膜（第二の多結晶シリコン膜２０６と第一のシ
リコン多結晶膜２０４との和）厚４００ｎｍとの和とな
る。従って、１層ゲート電極型トランジスタ領域にある
エッチング除去すべき材料と、２層ゲート電極型トラン
ジスタ領域にあるエッチング除去すべき材料及び膜厚は
等しいものであるため、当然ながら、１層ゲート電極型
トランジスタを将来構成するゲート電極配線と、２層ゲ
ート電極型トランジスタを構成する２層ゲート電極配線
のエッチング加工は同時に終了する。

【００３８】以上のような第二の実施例では、レジスト
パターン２１２の形成に当たって、下地段差を最小限に
でき、微細なレジストパターンが形成できる。また、前
記レジストパターン２１２をマスクにエッチング加工す
る際、エッチング除去すべき材料及び、各材料毎の合計
膜厚が同じであるため、例えばエッチングＭ／Ｃのエッ
チング選択比にずれが生じても、１層ゲート電極型トラ
ンジスタを将来構成するゲート電極配線と、２層ゲート
電極型トランジスタを構成する２層ゲート電極配線のエ
ッチング加工は同時に終了する。従って、第一の実施例
と比較すると、僅かにシリコン酸化膜形成工程が増加す
るものの、歩留まり、安定性の点でも有効である。

【００３９】また、第二の実施例において、エッチング
緩和材としてシリコン酸化膜を用いているが、例えば第
二の絶縁膜（シリコン膜）２０５の代わりに、窒化膜や
窒化膜とシリコン酸化膜との複合膜を使用する場合にお
いては、当然ながら、エッチング緩和材２１０として、
前記第二の絶縁膜２０５と同様な材料を用いれば良い。

【００４０】また、例えば、前記第二の絶縁膜２０５と
して、シリコン酸化膜／窒化膜／シリコン酸化膜の様な
複合膜を使用する場合は、エッチング緩和材も同一のも
ので良いが、新たに窒化膜形成工程、シリコン酸化膜工
程が加わり、本願の一の目的である製造コスト削減効果
が若干損なわれる。そこで、レジストパターン２１２を
マスクに１層ゲート電極型トランジスタを将来構成する
ゲート電極配線パターンと、２層ゲート電極型トランジ
スタを将来構成する２層ゲート電極配線パターンのエッ
チング加工時に、前記第二の絶縁膜２０５を除去するの
に相当するエッチング緩和材ならば良く、下記の条件を
満たすような緩和材として第四のシリコン酸化膜２１０
を選択すればよいことは、当然である。

【００４１】レジストパターン２１２をマスクに２層ゲ
ート電極型トランジスタ形成予定領域にある第二の導電
性膜２０６、第二の絶縁膜２０５及び、第一の導電性膜
２０４をエッチング加工すると同時に、１層ゲート電極
型トランジスタ形成予定領域にあるエッチング緩和材２
１０及び、第三の導電性膜２０９をゲート電極配線パタ
ーンにエッチング加工する際、前記第一の絶縁膜２０３
の膜厚をｘ、前記第二の絶縁膜２０５の膜厚をｙ、前記
第三の絶縁膜２０８の膜厚をｚ、前記第一の導電性膜２
０４の膜厚をａ、前記第二の導電性膜２０６の膜厚を
ｂ、前記第三の導電性膜２０９の膜厚をｃ、前記エッチ
ング緩和材２１０の膜厚をｗとし、同一のエッチング条
件下で、前記第一の導電性膜２０４のエッチングに対す
る前記第一の絶縁膜２０３とのエッチング選択比をα、
前記第一の導電性膜２０４に対する前記第二の絶縁膜２
０５とのエッチング選択比をβ、前記第一の導電性膜２
０４に対する前記第二の導電性膜２０６とのエッチング
選択比をγ、前記第一の導電性膜２０４に対する前記第
三の導電性膜２０７とのエッチング選択比をδ、前記第
一の導電性膜２０４に対する前記第三の絶縁膜２０８と
のエッチング選択比をε、前記第一の導電性膜２０４に
対する前記エッチング緩和材２１０とのエッチング選択
比をζとした時、ａ，ｂ，ｃ、ｘ，ｙ，ｚ、ｗ，α、
β、γ、δ、ε、ζの関係が、 −ｚ・ε≦ｃ・δ−ａ−ｂ・γ−ｙ・β＋ｗ・ζ≦ｘ・α ・・・（５） が成り立つように、第三の導電性膜の膜厚ｃを設定すれ
ばよい。

【００４２】上式を詳しく説明すると、まず、前記レジ
ストパターン２１２をマスクに２層ゲート電極型トラン
ジスタ形成予定領域にある前記第二の導電性膜２０６、
前記第二の絶縁膜２０５及び、前記第一の導電性膜２０
４をエッチング加工すると同時に、１層ゲート電極型ト
ランジスタ形成予定領域にあるエッチング緩和材２１０
及び、前記第三の導電性膜２０９をゲート電極配線パタ
ーンにエッチング加工する際、２層ゲート電極型トラン
ジスタ形成予定領域にある前記第一の絶縁膜２０３が少
なくとも残留し、かつ１層ゲート電極型トランジスタ形
成予定領域にある前記エッチング緩和材２１０及び前記
第三の導電性膜２０９のゲート電極配線パターンのエッ
チング加工が終了する条件として、 ａ＋ｂ・γ＋ｙ・β≦ｃ・δ＋ｚ・ε＋ｗ・ζ ・・・（６） が算出される。

【００４３】また、前記レジストパターン２１２をマス
クに２層ゲート電極型トランジスタ形成予定領域にある
前記第二の導電性膜２０６及び前記第二の絶縁膜２０５
及び前記第一の導電性膜２０４をエッチング加工すると
同時に、１層ゲート電極型トランジスタ形成予定領域に
ある前記エッチング緩和材２１０及び前記第三の導電性
膜２０９をゲート電極配線パターンにエッチング加工す
る際、１層ゲート電極型トランジスタ形成予定領域にあ
る前記第三の絶縁膜２０８が少なくとも残留し、かつ２
層ゲート電極型トランジスタ形成予定領域にある２層ゲ
ート電極配線のパターンのエッチング加工が終了する条
件として、 ａ＋ｂ・γ＋ｙ・β＋ｘ・α≧ｃ・δ＋ｗ・ζ ・・・（７） が算出される。

【００４４】これら、（６）、（７）式を満足する条件
として、（５）式が算出される。また、（５）式は前記
絶縁膜をエッチングするのに要する時間をｔと考える
と、前記（１）式に Ａ＝（ａ＋ｙ・β＋ｂ・γ）ｔ Ｂ＝（ｃ・δ＋ｗ・ζ）ｔ Ｃ＝ｚ・ε・ｔ Ｄ＝ｘ・α・ｔ を代入することによっても算出される。この前記（５）
式を満足するように第三の導電性膜の膜厚ｃを選択すれ
ば良く、このとき、信頼性低下やトランジスタ特性のバ
ラツキを未然に防ぎながら、只１つのレジストパターン
をもって、２層ゲート電極型トランジスタ形成予定領域
にある前記第二の導電性膜、前記第二の絶縁膜及び、前
記第一の導電性膜をエッチング加工すると同時に、１層
ゲート電極型トランジスタ形成予定領域にある前記第三
の導電性膜をエッチング加工することが可能となる。

【００４５】以上に挙げた実施例は、いずれの場合も、
１層ゲート電極型トランジスタ及び２層ゲート型トラン
ジスタのゲート電極配線パターンを同時にエッチング加
工する際、同一のエッチング条件のみで実施している
が、何も、エッチング条件をエッチング当初から終了ま
で、一様にする必要はない。まず、１層ゲート電極型ト
ランジスタを構成する第三の導電性膜及び２層ゲート電
極型トランジスタを構成する第二の導電性膜の一部を第
一のエッチング条件で軽く除去した後、第二のエッチン
グ条件に切り替えても良く、以下の場合に有効である。

【００４６】例えば、多結晶シリコン膜上に高融点金属
シリサイドを置いたポリサイド構造とし、配線抵抗を下
げることは、高速化に有効であるが、この場合、第一の
実施例構造では（２）式、第二の実施例構造では（５）
式を満足すれば、１層ゲート電極型トランジスタ及び２
層ゲート型トランジスタのゲート電極配線パターンを同
時にエッチング加工する際に、同一のエッチング条件の
みで実施できる。予め第一のエッチング条件で、高融点
金属シリサイド（第一の実施例構造の場合）もしくは、
高融点金属シリサイド及びエッチング緩和材（第二の実
施例構造の場合）をエッチング除去した後の被エッチン
グ物の条件として、（２）式を満たすようにコントロー
ルすればよい。この場合、第一のエッチングで、高融点
金属シリサイド（第一の実施例構造の場合）もしくは、
高融点金属シリサイド及びエッチング緩和材（第二の実
施例構造の場合）は無なくなっているため、被エッチン
グ物として残る材料は限られる。（導電性膜と絶縁膜の
材料は、全く同一のもの）従って、第二の実施例の構造
では、エッチング緩和材の考慮は不要となり、（２）式
に従えばよく、また、（２）式を構成するγ＝δ＝１と
なる。従って、（２）式は、 −ｚ・ε≦ｃ−ａ−ｂ−ｙ・β≦ｘ・α ・・・・（８） まで簡略化され、膜厚設計を容易とする他、エッチング
選択性のズレにある程度対応出来るため、量産性に優れ
る。

【００４７】本発明の、２層ゲート電極型トランジスタ
と１層ゲート電極型トランジスタが混在する半導体装置
の製造方法を用いることにより、従来のものと比べ、以
下の効果を得ることができる。

【００４８】まず、２層ゲート電極型トランジスタの電
極配線パターンと、１層ゲート電極型トランジスタのゲ
ート電極配線パターンをそれぞれ異なる製造プロセスを
踏む従来のものに比べ、微細な加工技術を要する２回の
ゲート電極配線層形成工程を只１回の工程で済ますこと
ができ、製造コスト削減になる。また、コンタクト形成
工程に置いて、考慮すべきゲート電極とコンタクト間余
裕は、只１回の工程で形成されたゲート電極とコンタク
ト間を考慮すれば良く、２回のゲート電極配線層形成を
要する従来タイプより微細にすることができ、高密度化
に有効である。さらに、メモリ装置のような１層ゲート
電極型トランジスタが周辺素子となるデバイスでは、１
層ゲート電極型トランジスタを構成するゲート電極配線
層エッチング加工工程に置いて、エッチング除去すべき
面積が小さくなることから、エッチング終了を検知する
ことがむずかしかったが、本発明では１層ゲート電極と
２層ゲート電極のエッチング加工を同時進行させている
ので、当然、エッチング除去すべき面積は大きくなり、
エッチング終了をしめす反応ガスをモニタする事が容易
となり、オーバーエッチングによる基板掘れは防止で
き、歩留まりの不安定性は勿論、トランジスタ特性のバ
ラツキ等の信頼性の問題も回避できる。

【００４９】また、２層ゲート電極型トランジスタの電
極配線パターンと、１層ゲート電極型トランジスタのゲ
ート電極配線パターンを同一工程で行う方法は、従来か
らあったが（図１６乃至ず１８）、１層ゲート電極型ト
ランジスタを構成する酸化膜の膜厚が、２層ゲート電極
型トランジスタを構成するシリコン基板表面に設けたゲ
ート酸化膜厚と同一の薄いものとなり、１層ゲート電極
型トランジスタのゲート電極に高い電位が加えられるの
が普通である不揮発性メモリ装置では適用できなかった
が、本発明では、各トランジスタを構成するゲート酸化
膜の膜厚は、自由に選択する事ができ、当然、本発明の
狙いとする不揮発性メモリ装置への応用も可能となる。

【００５０】また、１層ゲート電極型トランジスタと２
層ゲート電極型トランジスタのゲート電極の高さの差は
大きくなく、特に、第二の実施例として示した方法で
は、殆ど無視できる。この為、ゲート電極配線層形成以
降の工程として存在するＡｌ配線層形成に際し、下地段
差低減から、焦点位置の一様性が向上し、微細なパター
ン形成が可能となることは勿論、段差によるＡｌ配線層
の切断といった不良は改善され、歩留まり向上につなが
る。

【００５１】また、信頼性の要求から、絶縁膜としてシ
リコン酸化膜に代わって、窒化膜や、シリコン酸化膜を
窒化したものや、シリコン酸化膜と窒化膜との複合膜を
使用される場合や、高速化の要求から、導電性膜として
多結晶シリコン膜に代わって、高融点金属、高融点金属
シリサイドや、多結晶シリコン膜上に設けたポリサイド
膜を使用する場合もあるが、この場合は、（２）式、も
しくは（５）式を満たすようにそれぞれの膜厚を設定す
ればよく、特別に選択比が必要とされるエッチング技術
を必要とせずに、歩留まり低下、トランジスタ特性の信
頼性低下につながる基板掘れは生じない。

【００５２】

【発明の効果】以上のように本発明の半導体装置の製造
方法を用いることによって、製造コストを押し上げる要
因と微細化を阻害する要因を解消することができ、製造
コストの削減と高い信頼性を確保することができる。

【図面の簡単な説明】

【図１】本発明の第一の実施例に係る半導体装置の製造
工程の一部を示す断面図である。

【図２】本発明の第一の実施例に係る半導体装置の製造
工程の一部を示す断面図である。

【図３】本発明の第一の実施例に係る半導体装置の製造
工程の一部を示す断面図である。

【図４】本発明の第一の実施例に係る半導体装置の製造
工程の一部を示す断面図である。

【図５】本発明の第一の実施例に係る半導体装置の製造
工程の一部を示す断面図である。

【図６】本発明の第２二の実施例に係る半導体装置の製
造工程の一部を示す断面図である。

【図７】本発明の第二の実施例に係る半導体装置の製造
工程の一部を示す断面図である。

【図８】本発明の第二の実施例に係る半導体装置の製造
工程の一部を示す断面図である。

【図９】本発明の第二の実施例に係る半導体装置の製造
工程の一部を示す断面図である。

【図１０】本発明の第二の実施例に係る半導体装置の製
造工程の一部を示す断面図である。

【図１１】従来から実施されている半導体装置の製造工
程の一部を示す断面図である。

【図１２】従来から実施されている半導体装置の製造工
程の一部を示す断面図である。

【図１３】従来から実施されている半導体装置の製造工
程の一部を示す断面図である。

【図１４】従来から実施されている半導体装置の製造工
程の一部を示す断面図である。

【図１５】従来から実施されている半導体装置の製造工
程の一部を示す断面図である。

【図１６】従来から実施されている半導体装置の製造工
程の一部を示す断面図である。

【図１７】従来から実施されている半導体装置の製造工
程の一部を示す断面図である。

【図１８】従来から実施されている半導体装置の製造工
程の一部を示す断面図である。

【符号の説明】

１０７ レジストパターン １１０ レジストパターン １１１ ゲート電極配線用レジストパターン １１２ 後酸化膜 １１３ Ｎ型拡散領域（ドレイン、ソース領域） １１４ ＢＰＳＧ膜 １１５ Ａｌ配線層 １１６ シリコン酸化膜（バッシベーション膜） ２０７ レジストパターン ２１０ シリコン酸化膜（エッチング緩衝材） ２１１ レジストパターン ２１２ ゲート電極配線用レジストパターン ２１３ Ｎ型拡散領域（ドレイン、ソース領域） ２１４ 後酸化膜 ３０７ レジストパターン ３１０ レジストパターン ３１１ ２層ゲート電極型トランジスタ電極配線用レ
ジストパターン ３１４ １層ゲート電極型トランジスタ電極配線用レ
ジストパターン ４０７ レジストパターン ４１２ ゲート電極配線用レジストパターン

Claims (7)

【特許請求の範囲】
1. 【請求項１】同一半導体基板上にゲート絶縁膜を介して
   設けられた２層ゲート電極型トランジスタと、１層ゲー
   ト電極型トランジスタとが混在してなる半導体装置を形
   成する際、 ２層ゲート電極型トランジスタ形成領域と、１層ゲート
   電極型トランジスタ形成予定領域とを分離させるため
   に、前記半導体基板上に素子分離領域を設ける工程と、 前記素子分離領域を除く前記半導体基板表面に第一の絶
   縁膜を設け、前記絶縁膜上に第一の導電性膜を形成する
   工程と、 前記第一の導電性膜上に第二の絶縁膜を介して第二の導
   電性膜を形成する工程と、 前記２層ゲート電極型トランジスタ形成予定領域にある
   前記第二の導電性膜上に第一のレジストパターンを形成
   する工程と、 前記第一のレジストパターンをマスクに、１層ゲート電
   極型トランジスタ形成予定領域にある前記第二の導電性
   膜及び前記第二の絶縁膜及び第一の導電性膜及び第一の
   絶縁膜をエッチング除去する工程と、 前記レジストパターンを除去し、前記２層ゲート電極型
   トランジスタ形成領域の前記第二の導電性膜上と前記１
   層ゲート電極型トランジスタ形成領域の前記半導体基板
   上に第三の絶縁膜を形成した後、前記第一の導電性膜及
   び第二の導電性膜を加えた膜厚より厚い第三の導電性膜
   を前記第三の絶縁膜上に形成する工程と、 前記１層ゲート電極型トランジスタ形成予定領域にある
   前記第三の導電性膜上に第二のレジストパターンを形成
   する工程と、 前記第二のレジストパターンをマスクに、２層ゲート電
   極型トランジスタ形成予定領域にある前記第三の導電性
   膜及び前記第三の絶縁膜をエッチング除去した後、前記
   第二のレジストパターンを除去する工程と、 前記２層ゲート電極型トランジスタ形成予定領域にある
   前記第二の導電性膜上及び１層ゲート電極型トランジス
   タ形成予定領域にある前記第三の導電性膜上に第三のレ
   ジストパターンを形成する工程と、 前記第三のレジストパターンをマスクに２層ゲート電極
   型トランジスタ形成予定領域にある前記第二の導電性
   膜、前記第二の絶縁膜及び、前記第一の導電性膜をエッ
   チング加工すると同時に、前記１層ゲート電極型トラン
   ジスタ形成予定領域にある前記第三の導電性膜をゲート
   電極配線パターンにエッチング加工する工程とを具備す
   ることを特徴とした半導体装置の製造方法。
2. 【請求項２】請求項１に記載の半導体装置の製造方法に
   おいて、 前記第三のレジストパターンをマスクに２層ゲート電極
   型トランジスタ形成予定領域にある前記第二の導電性
   膜、前記第二の絶縁膜及び、前記第一の導電性膜をエッ
   チング加工すると同時に、前記１層ゲート電極型トラン
   ジスタ形成予定領域にある前記第三の導電性膜をゲート
   電極配線パターンにエッチング加工する際、 同一のエッチング条件下で、前記２層ゲート電極型トラ
   ンジスタ形成予定領域にある前記第二の導電性膜、前記
   第二の絶縁膜及び、前記第一の導電性膜をエッチングす
   るために要する時間をＡ、前記１層ゲート電極型トラン
   ジスタ形成予定領域にある前記第三の導電性膜をゲート
   電極配線パターンにエッチングするために要する時間を
   Ｂ、前記１層ゲート電極型トランジスタ形成予定領域に
   ある前記第三の絶縁膜をエッチングするために要する時
   間をＣ、前記２層ゲート電極型トランジスタ形成予定領
   域にある前記第一の絶縁膜をエッチングするために要す
   る時間をＤとしたとき、 Ａ≦Ｂ＋Ｃ かつ、Ａ＋Ｄ≧Ｂ の条件を満たすことを特徴とする半導体装置の製造方
   法。
3. 【請求項３】請求項１に記載の半導体装置の製造方法に
   おいて、 前記第三のレジストパターンをマスクに２層ゲート電極
   型トランジスタ形成予定領域にある前記第二の導電性
   膜、前記第二の絶縁膜及び、前記第一の導電性膜をエッ
   チング加工すると同時に、前記１層ゲート電極型トラン
   ジスタ形成予定領域にある前記第三の導電性膜をゲート
   電極配線パターンにエッチング加工する際、 前記第一の絶縁膜の膜厚をｘ、前記第二の絶縁膜の膜厚
   をｙ、前記第三の絶縁膜の膜厚をｚ、前記第一の導電性
   膜の膜厚をａ、前記第二の導電性膜の膜厚をｂ、前記第
   三の導電性膜の膜厚をｃとし、同一のエッチング条件下
   で、前記第一の導電性膜のエッチングに対する前記第一
   の絶縁膜のエッチング選択比をα、前記第一の導電性膜
   に対する前記第二の絶縁膜とのエッチング選択比をβ、
   前記第一の導電性膜に対する前記第二の導電性膜とのエ
   ッチング選択比をγ、前記第一の導電性膜に対する前記
   第三の導電性膜とのエッチング選択比をδ、前記第一の
   導電性膜に対する前記第三の絶縁膜とのエッチング選択
   比をεとしたとき、ａ，ｂ，ｃ、ｘ，ｙ，ｚ、α、β、
   γ、δ、εの関係が、 −ｚ・ε≦ｃ・δ−ａ−ｂ・γ−ｙ・β≦ｘ・α であることを特徴とする半導体装置の製造方法。
4. 【請求項４】同一半導体基板上にゲート絶縁膜を介して
   設けられた２層ゲート電極型トランジスタと、１層ゲー
   ト電極型トランジスタが混在してなる半導体装置を形成
   する際、 ２層ゲート電極型トランジスタ形成領域と、１層ゲート
   電極型トランジスタ形成予定領域とを分離させるために
   前記半導体基板上に素子分離領域を設ける工程と、 前記素子分離領域を除く前記半導体基板表面に第一の絶
   縁膜を設け、前記絶縁膜上に第一の導電性膜を形成する
   工程と、 前記第一の導電性膜上に第二の絶縁膜を介して第二の導
   電性膜を形成する工程と、 前記２層ゲート電極型トランジスタ形成予定領域にある
   前記第二の導電性膜上に第一のレジストパターンを形成
   する工程と、 前記第一のレジストパターンをマスクに、１層ゲート電
   極型トランジスタ形成予定領域にある前記第二の導電性
   膜及び前記第二の絶縁膜及び第一の導電性膜及び第一の
   絶縁膜をエッチング除去する工程と、 前記レジストパターンを除去し、前記２層ゲート電極型
   トランジスタ形成領域の前記第二の導電性膜上と前記１
   層ゲート電極型トランジスタ形成領域の前記半導体基板
   上に第三の絶縁膜を形成し、前記第三の絶縁膜上に第三
   の導電性膜を形成した後、前記第三の導電性膜上にエッ
   チング緩和材を形成する工程と、 前記１層ゲート電極型トランジスタ形成予定領域にある
   前記エッチング緩和材上に第二のレジストパターンを形
   成する工程と、 前記第二のレジストパターンをマスクに、２層ゲート電
   極型トランジスタ形成予定領域にある前記エッチング緩
   和材及び前記第三の導電性膜及び、前記第三の絶縁膜を
   エッチング除去した後、前記第二のレジストパターンを
   除去する工程と、 前記２層ゲート電極型トランジスタ形成予定領域にある
   前記第二の導電性膜上及び１層ゲート電極型トランジス
   タ形成予定領域にある前記エッチング緩和材上に第三の
   レジストパターンを形成する工程と、 前記第三のレジストパターンをマスクに２層ゲート電極
   型トランジスタ形成予定領域にある前記第二の導電性
   膜、前記第二の絶縁膜及び、前記第一の導電性膜をエッ
   チング加工すると同時に、前記１層ゲート電極型トラン
   ジスタ形成予定領域にある前記エッチング緩和材及び、
   前記第三の導電性膜をゲート電極配線パターンにエッチ
   ング加工する事を具備した半導体装置の製造方法。
5. 【請求項５】請求項３に記載の半導体装置の製造方法に
   おいて、 前記第三のレジストパターンをマスクに２層ゲート電極
   型トランジスタ形成予定領域にある前記第二の導電性
   膜、前記第二の絶縁膜及び、前記第一の導電性膜をエッ
   チング加工すると同時に、前記１層ゲート電極型トラン
   ジスタ形成予定領域にある前記第三の導電性膜をゲート
   電極配線パターンにエッチング加工する際、 同一のエッチング条件下で、前記２層ゲート電極型トラ
   ンジスタ形成予定領域にある前記第二の導電性膜、前記
   第二の絶縁膜及び、前記第一の導電性膜をエッチングす
   るために要する時間をＡ、前記１層ゲート電極型トラン
   ジスタ形成予定領域にある前記エッチング緩和材及び前
   記第三の導電性膜をゲート電極配線パターンにエッチン
   グに要する時間をＢ、前記１層ゲート電極型トランジス
   タ形成予定領域にある前記エッチング緩和材、前記第三
   の絶縁膜をエッチングするために要する時間をＣ、前記
   ２層ゲート電極型トランジスタ形成予定領域にある前記
   第一の絶縁膜をエッチングするために要する時間をＤと
   したとき、 Ａ≦Ｂ＋Ｃ かつ、Ａ＋Ｄ≧Ｂ の条件を満たす事を特徴とする半導体装置の製造方法。
6. 【請求項６】請求項４に記載の半導体装置の製造方法に
   おいて、 前記第三のレジストパターンをマスクに２層ゲート電極
   型トランジスタ形成予定領域にある前記第二の導電性
   膜、前記第二の絶縁膜及び、前記第一の導電性膜をエッ
   チング加工すると同時に、前記１層ゲート電極型トラン
   ジスタ形成予定領域にある前記第三の導電性膜をゲート
   電極配線パターンにエッチング加工する際、 前記第一の絶縁膜の膜厚をｘ、前記第二の絶縁膜の膜厚
   をｙ、前記第三の絶縁膜の膜厚をｚ、前記エッチング緩
   和材の膜厚をｗ、前記第一の導電性膜の膜厚をａ、前記
   第二の導電性膜の膜厚をｂ、前記第三の導電性膜の膜厚
   をｃとし、同一のエッチング条件下で、前記第一の導電
   性膜のエッチングに対する前記第一の絶縁膜とのエッチ
   ング選択比をα、前記第一の導電性膜に対する前記第二
   の絶縁膜とのエッチング選択比をβ、前記第一の導電性
   膜に対する前記第二の導電性膜とのエッチング選択比を
   γ、前記第一の導電性膜に対する前記第三の導電性膜と
   のエッチング選択比をδ、前記第一の導電性膜に対する
   前記第三の絶縁膜とのエッチング選択比をε、前記第一
   の導電性膜に対する前記エッチング緩和材とのエッチン
   グ選択比をζとしたとき、ａ，ｂ，ｃ、ｘ，ｙ，ｚ、
   α、β、γ、δ、ε、ζの関係が、 −ｚ・ε−ｗ・ζ≦ｃ・δ−ａ−ｂ・γ−ｙ・β≦ｘ・
   α−ｗ・ζ であることを特徴とする半導体装置の製造方法。
7. 【請求項７】請求項４に記載の半導体装置の製造方法に
   おいて、 前記エッチング緩和材と前記第二の絶縁膜とは、同じ材
   料で、かつ、ほぼ同等の膜厚で、 前記第一の導電性膜と前記第二の導電性膜と前記第三の
   導電性膜は、同じ材料で、かつ、前記第三の導電性膜の
   膜厚が、前記第一の導電性膜の膜厚と前記第二の導電性
   膜の膜厚と合わせた値とほぼ同等であることを特徴とし
   た半導体装置の製造方法。