JP2003037251A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高密度領域と低密度領域とを同時にパターニ
ングする場合であっても、エッチング残りやオーバーエ
ッチングを防止する。 【解決手段】 素子分離酸化膜１１８を形成後、シリコ
ン窒化膜１１８をストッパとしてＣＭＰ処理を実行して
素子分離酸化膜１１８を平坦化する。その後、シリコン
窒化膜１１８を除去すると、素子分離酸化膜１１８の頂
部とポリシリコン膜１０６、１１３との間に、段差Ａ´
が生じる。その後、ポリシリコン膜１０６、１１３上に
さらにポリシリコン膜を堆積させると、メモリセル領域
側ではポリシリコン膜の「吹き溜まり」が生じて膜が厚
くなる一方、周辺回路領域側では吹き溜まりは生じな
い。これによるトータルのゲート電極膜の厚みの差を相
殺するため、メモリセル領域におけるポリシリコン膜１
０６の膜厚よりも、周辺回路領域におけるポリシリコン
膜１１３の膜厚を所定量だけ厚く形成しておく。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、高密度にＭＩＳＦＥＴ（me
tal-insulator-semiconductor field-effect transis
tor）が形成される高密度領域と、低密度にＭＩＳＦＥ
Ｔが形成される低密度領域とを含む半導体装置の製造方
法に関する。

【０００２】

【従来の技術】半導体集積回路においては、高集積化の
要請や製造上の理由等を考慮して、高密度に素子を形成
する領域と、低密度に素子を形成する領域とを分けるこ
とが行なわれている。例えば、半導体記憶装置では、メ
モリセル領域と周辺回路領域とを分けて配置し、前者を
後者に比べ微細に設計することが普通である。

【０００３】また、半導体集積回路において、各半導体
素子を高密度に分離する有効な手段として、トレンチ型
素子分離法が知られており、例えばメモリセルトランジ
スタを高密度に配置するＮＡＮＤ型フラッシュメモリ装
置等の製造に広く使用されている。この素子分離構造
は、半導体基板にトレンチを形成し、このトレンチの内
部に酸化膜等の絶縁膜を埋め込んで素子を分離するもの
である。

【発明が解決しようとする課題】

【０００４】しかし、このような絶縁膜による素子分離
構造を使用して、半導体記憶装置のメモリセル領域を高
密度に、周辺回路領域を低密度に製造しようとする場合
には、次に示す理由により、周辺回路領域にオーバーエ
ッチングが生じる等の問題があった。このことを、図６
乃至図８に示す従来のＮＡＮＤ型フラッシュメモリ装置
の製造工程をトレンチ型分離構造を利用して製造する工
程に基いて説明する。図６−８において、一番左側の図
はメモリセル形成予定領域（以下、メモリセル領域と称
す）の製造工程を示している。また、真中の図はメモリ
トランジスタへのデータの読み出しのみに使用される電
圧（１．８Ｖ程度）が印加される低電圧領域（以下、Ｌ
Ｖ領域と称す）の製造工程を示している。さらに、右の
図は、周辺回路領域のうち、メモリセルトランジスタへ
のデータの書き込み／消去動作に使用される電圧（２０
Ｖ程度）が印加される高電圧領域（以下、ＨＶ領域と称
す）の製造工程を示している。

【０００５】製造工程を図に沿って説明すると、まず、
図６（ａ）に示すように、その半導体基板２０１上のメ
モリセル領域、ＬＶ領域、ＨＶ領域に、所望のウエル２
０２−２０４を形成後、メモリセル領域には厚さ８ｎｍ
のゲート酸化膜２０５を、ＬＶ領域には厚さ７ｎｍのゲ
ート酸化膜２０６を、ＨＶ領域には厚さ３５ｎｍのゲー
ト酸化膜２０７をそれぞれ形成する。このように、各領
域間でゲート酸化膜の厚さを異ならせているのは、それ
ぞれの領域への印加電圧の差に対応させる必要があるた
めである。

【０００６】次に、３つの領域全体に亘ってポリシリコ
ン膜２０８及び、シリコン窒化膜２０９を堆積する（図
６（ｂ））。次に、素子分離領域を形成するためのトレ
ンチを形成するため、レジストパターン２１１を形成
し、これをマスクとしてシリコン窒化膜２０９、ポリシ
リコン膜２０８及び半導体基板２０１をエッチング加工
する。これにより、素子分離領域を形成するためのトレ
ンチ２１２が形成される（図２−（ｃ））。次にレジス
トパターン２１１を剥離した後、素子分離用酸化膜２１
３を堆積させる（図７（ａ））。その後、周知のＣＭＰ
技術を用いて酸化膜を平坦化処理する。これにより、ト
レンチ形成部のみに酸化膜２１３が埋め込まれる。な
お、このＣＭＰ処理の際にシリコン窒化膜２０９はスト
ッパの役割を成し、残存することになる。

【０００７】次に、前記ＣＭＰ処理の際にストッパの役
割を成したシリコン窒化膜２０９をエッチング除去する
（図７（ｂ））。すると、図７（ｂ）に示すように、段
差Ａ（酸化膜２１３とポリシリコン膜２０８の高さの
差）が生じる。次に、図７（ｃ）に示すように、シリコ
ン窒化膜２０９により露出したポリシリコン膜２０８上
にポリシリコン膜２１４を、メモリセル領域、ＬＶ領
域、ＨＶ領域と全体に亘って、例えば４０ｎｍ程度堆積
させる。

【０００８】この際、周辺回路領域（ＬＶ領域、ＨＶ領
域）では、上述の段差Ａの影響により、ポリシリコン膜
２１４の表面は、図７（ｃ）の真中の図、右側の図に示
すように、素子形成予定領域において低く、素子分離酸
化膜２１３の頂部で段差Ａの分高くなるような、形状と
なる。一方、メモリセル領域では、高密度にメモリセル
トランジスタが配置される（すなわち、素子分離酸化膜
２１３間の間隔が狭い）ため、図７（ｃ）の左側の図に
示すように、ポリシリコン膜２１４が素子形成予定領域
に吹き溜まる。これにより、メモリセル領域の素子形成
予定領域においては、ポリシリコン膜２１４の厚さが所
望の厚さ（４０ｎｍ）よりも厚くなってしまい、その結
果、周辺回路領域よりも厚い（例えば８０ｎｍ）ポリシ
リコン膜が形成されてしまうこととなる。

【０００９】次に、図７（ｄ）に示すように、浮遊ゲー
ト電極を形成するためポリシリコン膜２１４を素子分離
酸化膜２１３上でエッチング加工した後、第２のゲート
絶縁膜としてのＯＮＯ膜２１５を形成する。その後、制
御ゲートとして利用するためのポリシリコン膜２１６を
形成させ、その上にＷＳｉ膜２１７を形成させる。こう
して、ゲート電極を構成する膜２０８、２１４、２１
５，２１６、２１７の堆積が完了したが、メモリセル領
域の堆積膜の厚さは、周辺回路領域の堆積膜の厚さより
も前述のポリシリコン膜２１４の「吹き溜まり」の分だ
け厚くなっている。このことが要因となり、次に示すオ
ーバーエッチング等の問題が生ずる。

【００１０】図８は、このことを説明する説明図であ
る。なお、図８の左側の図はメモリセル領域を示してい
るが、図6及び７における左側の図の紙面垂直方向の断
面図、すなわちビット線方向の断面図を示している。図
８（ａ）に示すように、この堆積膜上にゲート電極形成
用のレジストパターン２１８を形成した後、この堆積膜
をエッチングしてゲート電極を形成する。

【００１１】この場合、上述したように、堆積膜の厚さ
の違いのため、メモリセル領域のゲート電極をエッチン
グ残りの生じないようにエッチングすると、周辺回路領
域においてオーバーエッチングが生じる。ＨＶ領域では
ゲート酸化膜２０７が厚く形成されている（３５ｎｍ）
ため、オーバーエッチングは生じないが、ＬＶ領域では
ゲート酸化膜が薄い（５ｎｍ）ため、下地層でｐ−ｗｅ
ｌｌ２０４がダメージを受けることになってしまう。こ
れにより、ＬＶ領域のトランジスタにおいて、続いて実
施される拡散層形成工程でゲートオフセット等が発生し
てトランジスタ特性を著しく低下させるという問題が生
じていた。

【００１２】本発明は、かかる問題点に鑑みなされたも
ので、素子分離酸化膜と下地層との間の段差が生じた場
合であっても、周辺回路領域におけるオーバーエッチン
グを防止し、周辺回路の性能の低下を防止することので
きる半導体装置の製造方法を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本出願の第１の発明に係る半導体装置に製造方法
は、高密度にＭＩＳＦＥＴが形成される高密度領域と、
低密度にＭＩＳＦＥＴが形成される低密度領域とを含む
半導体装置の製造方法において、半導体基板上にゲート
絶縁膜を形成する工程と、前記高密度領域に形成された
前記ゲート絶縁膜上に第１のゲート電極膜を形成する工
程と、前記低密度領域に形成された前記ゲート絶縁膜上
に前記第１のゲート電極膜よりも厚い第２のゲート電極
膜を形成する工程と、前記第１のゲート電極膜及び前記
第２のゲート電極膜の上にストッパ膜を形成する工程
と、前記第１及び第２のゲート電極膜及び前記半導体基
板をエッチングして形成されるトレンチを形成し、この
トレンチに素子形成領域の間を電気的に分離する素子分
離絶縁膜を形成する工程と、前記ストッパ膜を除去する
工程と、前記第１のゲート電極膜及び前記第２のゲート
電極膜上に更に第３のゲート電極膜を形成する工程と、
前記第１、第２及び第３のゲート電極膜を同時にパター
ニングしてゲート電極を形成する工程とを備えたことを
特徴とする。この第１の発明によれば、低密度領域に
は、高密度領域に形成される第１のゲート電極膜よりも
膜厚の厚い第２のゲート電極膜が形成される。このた
め、素子分離絶縁膜を形成しストッパ膜を除去した後に
所定の段差が生じたことにより、高密度領域において前
記第１のゲート電極膜上に堆積させた堆積膜が吹き溜ま
りを起こしたとしても、高密度領域における堆積膜と低
密度領域における堆積膜の厚さを略同一に保つことが可
能となる。

【００１４】この第１の発明において、前記高密度領域
に形成される前記ＭＩＳＦＥＴは前記ゲート絶縁膜をト
ンネル絶縁膜とする不揮発性メモリトランジスタであ
り、前記低密度領域に形成されるＭＩＳＦＥＴは、ゲー
ト絶縁膜が前記トンネル絶縁膜よりも厚い高電圧トラン
ジスタと、ゲート絶縁膜が前記トンネル絶縁膜よりも薄
い低電圧トランジスタとを含むようにすることができ
る。また、前記第３のゲート電極膜は、下部ポリシリコ
ン膜と、絶縁膜と、上部ポリシリコン膜とからなり、前
記第１のゲート電極膜と前記下部ポリシリコン膜とで前
記不揮発性メモリトランジスタの浮遊ゲートが形成さ
れ、前記上部ポリシリコン膜により前記不揮発性メモリ
トランジスタの制御ゲートが形成されるようにすること
ができる。また、この第１の発明において、前記ストッ
パ膜を利用して平坦化処理を実行する工程を更に備え、
前記ストッパ膜を除去する工程により前記素子分離絶縁
膜の上面を半導体基板から突出した状態にさせるのが好
ましい。さらに、前記第１のゲート電極膜と前記第２の
ゲート電極膜との間の厚さの差は、前記ストッパ膜を除
去する工程で除去されるストッパ膜の厚さと略等しくさ
れているのが好適である。

【００１５】また、本出願の第２の発明にかかる半導体
装置は、高密度にＭＩＳＦＥＴが形成される高密度領域
と、低密度にＭＩＳＦＥＴが形成される低密度領域とを
含む半導体装置において、前記各領域に形成されるゲー
ト絶縁膜と、前記高密度領域に形成された前記ゲート絶
縁膜上に形成される第１のゲート電極膜と、前記低密度
領域に形成された前記ゲート絶縁膜上に形成される前記
第１のゲート電極膜よりも厚い膜厚を備えた第２のゲー
ト電極膜と、前記第１のゲート電極膜及び前記第２のゲ
ート電極膜の上に形成される第３のゲート電極膜とを備
え、前記第１のゲート電極膜の厚さと該第１のゲート電
極膜上に形成される前記第３のゲート電極膜の厚さの合
計は、前記第２のゲート電極膜の厚さと前記第２のゲー
ト電極膜上に形成される前記第３のゲート電極膜の厚さ
の合計と略等しくされていることを特徴とする。

【００１６】この第２の発明において、前記高密度領域
に形成された前記ゲート絶縁膜の膜厚が、前記低密度領
域に形成された前記ゲート絶縁膜の膜厚よりも大きくさ
れているのが好適である。また、前記第1及び第２のゲ
ート電極膜及び前記半導体基板をエッチングして形成さ
れるトレンチに埋め込まれることにより形成される素子
分離絶縁膜を更に備え、前記第３のゲート電極膜は、前
記素子分離絶縁膜の形成後に前記第１及び第２のゲート
電極膜上に形成されるのが好ましい。

【００１７】

【発明の実施の形態】次に本発明の実施形態を、本発明
をゲート先造り法を用いたＮＡＮＤ型フラッシュメモリ
装置に適用した場合を例にとって説明する。図１乃至図
５は、本発明の第1の実施の形態に係るＮＡＮＤフラッ
シュメモリ装置の製造工程を示したものである。なお、
従来技術の説明（図６乃至８）と同様に、左からメモリ
セル領域の製造工程、周辺回路領域（ＬＶ領域）の製造
工程、周辺回路領域（ＨＶ領域）の製造工程を示してい
る。

【００１８】まず、図１（ａ）に示すように、Ｐ型半導
体基板１０１上に、N−Ｗｅｌｌ１０２、Ｐ−Ｗｅｌｌ
１０３、１０４を周知のイオン注入技術と拡散技術を用
いて形成する。その後、ゲート酸化膜１０５を８００
℃、Ｄｒｙ雰囲気で厚さ８ｎｍに形成する。その後、図
１（ｂ）に示すように、周知の減圧ＣＶＤ法により厚さ
４０ｎｍのポリシリコン膜１０６を堆積する。次に、厚
さ４０ｎｍのシリコン窒化膜１０７をそれぞれ堆積した
後、メモリセル領域にレジストパターン１０９を形成す
る。次に、図１（ｃ）に示すように、このレジストパタ
ーン１０９をマスクとして、ＬＶ、ＨＶ両領域にあるシ
リコン窒化膜１０７及び、ポリシリコン膜１０６及びゲ
ート酸化膜１０５をエッチング除去する。

【００１９】続いて、図２（ａ）に示すように、８００
℃、ＢＯＸ雰囲気で周辺領域に厚さ３２ｎｍの酸化膜１
１０を形成する。次に、図２（ｂ）に示すように、メモ
リセル領域及びＨＶ領域にレジストパターン１１１を形
成した後、レジストパターン１１１をマスクにＬＶ系領
域に形成されている酸化膜１１０をエッチング除去す
る。

【００２０】次に、図２（ｃ）に示すように、レジスト
パターン１１１を除去した後,８００℃、Ｄｒｙ雰囲気
で酸化する事で、ＬＶ系領域に厚さ５nmのゲート酸化膜
１１２を形成する。これと同時に、ＨＶ領域では酸化膜
１１０が酸化工程により成長し、膜厚が３２nmから３５
nmに増加する。

【００２１】次に、図３（ａ）に示すように、メモリセ
ル領域、ＬＶ領域及びＨＶ領域に、ポリシリコン膜１１
３を周知の減圧ＣＶＤ法で形成する。この時、前記ポリ
シリコン膜１１３の膜厚は、ポリシリコン膜１０６の膜
厚（４０ｎｍ）よりも４０ｎｍだけ厚い８０ｎｍに設定
している。さらに、シリコン窒化膜１１４を厚さ４０ｎ
ｍ堆積させる。

【００２２】その後、図３（ｂ）に示すように、ＨＶ領
域、ＬＶ領域にレジストパターン１１６を形成し、この
レジストパターン１１６をマスクに、メモリセル領域に
有るシリコン窒化膜１１４及び、ポリシリコン膜１１３
をエッチング除去する。次に、図４（ａ）に示すよう
に、素子分離酸化膜を形成するためのトレンチを造るた
めのレジストパターン１１６´を形成し、レジストパタ
ーン１１６´をマスクにして、シリコン窒化膜１０７、
ポリシリコン膜１０６、ゲート酸化膜１０５、半導体基
板１０１をエッチングしてトレンチ１１７を形成する。
同時に、レジストパターン１１６側も同様にしてシリコ
ン窒化膜１１４、ポリシリコン膜１１３、ゲート酸化膜
１１２（１１０）及び半導体基板１０１をエッチングし
て、トレンチ１１７を形成する。

【００２３】次に、図４（ｂ）に示すように、レジスト
パターン１１６、１１６´を剥離した後、素子分離酸化
膜１１８を膜厚３００ｎｍ堆積し、周知のＣＭＰ技術を
用いて素子分離酸化膜１１８を平坦化処理する。これに
より,トレンチ１１７に素子分離酸化膜１１８が埋め込
まれる。この際、素子分離酸化膜１１８の間にあるシリ
コン窒化膜１０７、１１４は、ＣＭＰ処理の際にストッ
パの役割を成す為、残存することになる。

【００２４】次に、前記ＣＭＰ処理の際にストッパの役
割を成すシリコン窒化膜１０７、１１４をエッチング除
去すると、従来技術（図７（ｂ））における中の段差Ａ
と同様に段差Ａ´が生じている事が分かる（図４
（ｃ））。この際の段差Ａ´は、シリコン窒化膜１１７
の膜厚程度の４０ｎｍ以下に成っている。

【００２５】次に、図５（ａ）に示すように、ポリシリ
コン膜１０６、１１３上に、更にポリシリコン膜１１９
を厚さ４０ｎｍに堆積する。この際、高密度にトランジ
スタを配置するメモリセル領域においては、隣り合う素
子分離酸化膜１１８間にポリシリコン膜１１９が吹き溜
まる一方、低密度にトランジスタを配置する周辺回路領
域においては、隣合う素子分離酸化膜１１８間の距離が
長いため、このような吹き溜まりは生じない。このた
め、メモリセル領域の素子形成領域では、この吹き溜ま
りによりポリシリコン膜が１１９所望の値（４０ｎｍ）
よりも、段差Ａ´の分だけ厚くなる（例えば８０ｎｍ程
度）。その一方、周辺回路領域の素子形成領域では吹き
溜まりが生じないためにポリシリコン膜１１９の値は略
所望の値通り（４０ｎｍ）となる。

【００２６】次に、図５（ｂ）に示すように、メモリセ
ルトランジスタを構成する周知の浮遊ゲート電極パター
ンの形状にポリシリコン膜１１９をエッチング加工した
後、セルトランジスタの第２のゲート絶縁膜となる厚さ
２０ｎｍのＯＮＯ膜１２０を堆積する。その五、厚さ４
０ｎｍのポリシリコン膜１２１及び厚さ３０ｎｍのＷＳ
ｉ膜１２２を周知の減圧ＣＶＤ法で形成する。これによ
り、ゲート電極を形成する堆積膜の堆積が完了する。図
５（ｃ）（ｄ）は、この堆積膜をパターニングしてゲー
ト電極を形成する工程を示すものである。なお、右側の
図は、図５（ｂ）以前と異なり、ビット線方向の断面図
を示している。

【００２７】ゲート電極をパターニングにより形成する
には、まずゲート電極パターンの形状にレジストパター
ン１２３を形成する（図５（ｃ））。次に、図５（ｄ）
に示すように、前記レジストパターン１２３をマスクに
ＷＳｉ膜１２２、ポリシリコン膜１２１及びＯＮＯ膜１
２０及び、ポリシリコン膜１１９及びポリシリコン膜１
０６、１１３をエッチング加工する事で、所望のゲート
電極配線パターンにエッチング加工する。

【００２８】この時、メモリセル領域は、厚さ４０ｎｍ
のポリシリコン膜１０６とこの上に積層した厚さ４０ｎ
ｍのポリシリコン膜１１９は、同一種類の材料の為、当
然、同一のエッチング加工工程で加工される。一方、こ
れと同時に、周辺部の厚さ８０ｎｍのポリシリコン膜１
１３と前記ポリシリコン膜１１３上に積層した厚さ４０
ｎｍのポリシリコン膜１１９についても同一のエッチン
グ加工工程で加工される。

【００２９】メモリセル領域では、上述した「吹き溜ま
り」により、素子形成予定領域におけるポリシリコン膜
１１９の厚さが、周辺回路領域（ＬＶ、ＨＶ領域）より
も段差Ａ´の分だけ厚くなっている。しかし、本実施の
形態では、この厚膜の差の分を見込んで、周辺回路領域
にのみ４０ｎｍ厚いポリシリコン膜１１３が形成させて
いる。このため、メモリセル領域の素子形成予定領域に
おけるポリシリコン膜１０６、１１９の膜厚の合計は、
周辺回路領域の素子形成予定領域におけるポリシリコン
膜１１３、１１９の膜厚の合計は略等しく制御されてい
る事になる。この為、下地膜厚の違いから生じたゲート
電極エッチング加工時のエッチング残渣や、周辺領域
（特にＬＶ領域）に生じるオーバーエッチングによるい
わゆる基板掘れといったものが生じない。

【００３０】こうして、ゲート電極が各領域に形成され
たら、次にゲート電極パターンにエッチング加工された
ＷＳｉ膜１２２をマスクとして、セルフアラインで拡散
層１２３を形成する。以後、周知の方法でパッシベーシ
ョン膜、コンタクトホール、Ａｌ配線パターン等を形成
して、ＮＡＮＤ型フラッシュメモリ装置を完成させるこ
とができる。

【００３１】

【発明の効果】以上述べたように、本発明によれば、ゲ
ート電極加工の際、下地膜を各領域毎に略同一の膜厚に
制御することで、メモリセル領域と周辺回路領域のゲー
ト電極を同時にエッチング加工しても、エッチング残り
やオーバーエッチングが生じないという効果が得られ
る。また、周辺回路領域におけるオーバーエッチングが
原因で生じたトランジスタ特性の劣化が防止されトラン
ジスタの特性を安定化させることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態に係る半導体装置の製造
工程のうち、各領域に異なる膜厚のゲート酸化膜を形成
する工程を示す図である。

【図２】 図１と同様、本発明の実施の形態に係る半導
体装置の製造工程のうち、各領域に異なる膜厚のゲート
酸化膜を形成する工程を示す図である。

【図３】 図２に続く工程であって、メモリセル領域の
ポリシリコン膜１０６よりも膜厚の厚いポリシリコン膜
１１３を周辺回路領域に形成する工程を示す図である。

【図４】 図３に続く工程であって、各領域における素
子形成予定領域を素子分離酸化膜１１８で分離する工程
を示す図である。

【図５】 図４に続く工程であって、ゲート電極をパタ
ーニングする工程を示す図である。

【図６】 従来のＮＡＮＤ型フラッシュメモリ装置の製
造工程を示す図である。

【図７】 図６に続く工程をを示す図である。

【図８】 図７に続く工程を示す図である。

【符号の説明】

１０１・・・・・・ｐ型半導体基板 １０２、１０３、１０４・・・・・・ウエル １０５、１１０、１１２、１２１・・・・・ゲート酸化膜 １０６、１１３、１１９・・・・・・ポリシリコン膜 １０７、１１４・・・・・・シリコン窒化膜 １０９、１１０、１１１、１１６、１２３・・・・・・レジス
トパターン １１７・・・・・・トレンチ １１８・・・・・・素子分離酸化膜 １２０・・・・・・ＯＮＯ膜 １２２・・・・・・ＷＳｉ膜 １２４・・・・・・拡散層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 史隆 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 白田 理一郎 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F083 EP02 EP04 EP08 EP23 EP42 EP55 EP76 ER22 JA32 JA35 JA53 NA01 NA06 PR12 PR21 PR43 PR45 PR53 PR55 5F101 BA29 BA36 BB05 BD02 BD34 BD35 BH03 BH19 BH21

Claims (8)

【特許請求の範囲】
1. 【請求項１】 高密度にＭＩＳＦＥＴが形成される高密
   度領域と、低密度にＭＩＳＦＥＴが形成される低密度領
   域とを含む半導体装置の製造方法において、 半導体基板上にゲート絶縁膜を形成する工程と、 前記高密度領域に形成された前記ゲート絶縁膜上に第１
   のゲート電極膜を形成する工程と、 前記低密度領域に形成された前記ゲート絶縁膜上に前記
   第１のゲート電極膜よりも厚い第２のゲート電極膜を形
   成する工程と、 前記第１のゲート電極膜及び前記第２のゲート電極膜の
   上にストッパ膜を形成する工程と、 前記第１及び第２のゲート電極膜及び前記半導体基板を
   エッチングして形成されるトレンチを形成し、このトレ
   ンチに素子形成領域の間を電気的に分離する素子分離絶
   縁膜を形成する工程と、 前記ストッパ膜を除去する工程と、 前記第１のゲート電極膜及び前記第２のゲート電極膜上
   に更に第３のゲート電極膜を形成する工程と、 前記第１、第２及び第３のゲート電極膜を同時にパター
   ニングしてゲート電極を形成する工程とを備えたことを
   特徴とする半導体装置の製造方法。
2. 【請求項２】 前記高密度領域に形成される前記ＭＩＳ
   ＦＥＴは前記ゲート絶縁膜をトンネル絶縁膜とする不揮
   発性メモリトランジスタであり、前記低密度領域に形成
   されるＭＩＳＦＥＴは、ゲート絶縁膜が前記トンネル絶
   縁膜よりも厚い高電圧トランジスタと、ゲート絶縁膜が
   前記トンネル絶縁膜よりも薄い低電圧トランジスタとを
   含む請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記第３のゲート電極膜は、下部ポリシ
   リコン膜と、絶縁膜と、上部ポリシリコン膜とからな
   り、前記第１のゲート電極膜と前記下部ポリシリコン膜
   とで前記不揮発性メモリトランジスタの浮遊ゲートが形
   成され、前記上部ポリシリコン膜により前記不揮発性メ
   モリトランジスタの制御ゲートが形成される請求項２に
   記載の半導体装置の製造方法。
4. 【請求項４】 前記ストッパ膜を利用して平坦化処理を
   実行する工程を更に備え、前記ストッパ膜を除去する工
   程により前記素子分離絶縁膜の上面を半導体基板から突
   出した状態にさせる請求項１乃至３のいずれか一項に記
   載の半導体装置の製造方法。
5. 【請求項５】 前記第１のゲート電極膜と前記第２のゲ
   ート電極膜との間の厚さの差は、前記ストッパ膜を除去
   する工程で除去されるストッパ膜の厚さと略等しくされ
   ている請求項１乃至４のいずれか一項に記載の半導体装
   置の製造方法。
6. 【請求項６】 高密度にＭＩＳＦＥＴが形成される高密
   度領域と、低密度にＭＩＳＦＥＴが形成される低密度領
   域とを含む半導体装置において、 前記各領域に形成されるゲート絶縁膜と、 前記高密度領域に形成された前記ゲート絶縁膜上に形成
   される第１のゲート電極膜と、前記低密度領域に形成さ
   れた前記ゲート絶縁膜上に形成される前記第1のゲート
   電極膜よりも厚い膜厚を備えた第２のゲート電極膜と、 前記第１のゲート電極膜及び前記第２のゲート電極膜の
   上に形成される第３のゲート電極膜とを備え、前記第１
   のゲート電極膜の厚さと該第１のゲート電極膜上に形成
   される前記第３のゲート電極膜の厚さの合計は、前記第
   ２のゲート電極膜の厚さと前記第２のゲート電極膜上に
   形成される前記第３のゲート電極膜の厚さの合計と略等
   しくされていることを特徴とする半導体装置。
7. 【請求項７】 前記高密度領域に形成された前記ゲート
   絶縁膜の膜厚が、前記低密度領域に形成された前記ゲー
   ト絶縁膜の膜厚よりも大きくされている請求項６に記載
   の半導体装置。
8. 【請求項８】 前記第1及び第２のゲート電極膜及び前
   記半導体基板をエッチングして形成されるトレンチに埋
   め込まれることにより形成される素子分離絶縁膜を更に
   備え、 前記第３のゲート電極膜は、前記素子分離絶縁膜の形成
   後に前記第１及び第２のゲート電極膜上に形成される請
   求項６又は７に記載の半導体装置。