JP2000174242A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000174242A JP11252181A JP25218199A JP2000174242A JP 2000174242 A JP2000174242 A JP 2000174242A JP 11252181 A JP11252181 A JP 11252181A JP 25218199 A JP25218199 A JP 25218199A JP 2000174242 A JP2000174242 A JP 2000174242A
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film
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卓矢 中村
Naoki Koido
直樹 小井土
Hirohisa Iizuka
裕久 飯塚
Kazuhito Narita
一仁 成田
Seiichi Aritome
誠一 有留
Fumitaka Arai
史隆 荒井
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Abstract

(57)【要約】 【課題】 ゲート電極間短絡を確実に防止した半導体装
置とその製造方法を提供する。 【解決手段】 シリコン基板１１にゲート絶縁膜１５を
介して第１のゲート電極材料膜１６ａを堆積した後、マ
スク材を用いて素子分離用溝１３を加工し、素子分離絶
縁膜１４を埋め込む。マスク材を除去した後、等方性エ
ッチングにより素子分離絶縁膜１４の上端部コーナーＡ
を後退させる。その後第２のゲート電極材料膜１６ｂを
堆積し、層間ゲート絶縁膜１７を介して制御ゲート電極
１８を形成する。制御ゲート電極１８のパターニング時
に同時に、ゲート電極材料膜１６ｂ，１６ａをエッチン
グして、浮遊ゲート電極１６を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ゲート電極材料
膜堆積後に素子分離絶縁膜の埋め込みを行うようにした
半導体装置に係り、特にＮＡＮＤ型ＥＥＰＲＯＭ等の不
揮発性メモリに適用して有用な半導体装置とその製造方
法に関する。
【０００２】
【従来の技術】従来より、ＮＡＮＤ型ＥＥＰＲＯＭ等の
高集積化メモリに用いられる素子分離技術として、ＳＴ
Ｉ（Shallow Trench Isolation）技術が知られている。
これは、半導体基板の素子分離領域に浅い溝を加工し、
この溝に素子分離絶縁膜を埋め込み形成するものであ
る。具体的なＳＴＩ技術の適用に当たっては、（ａ）素
子分離絶縁膜を埋め込み形成した後に、素子領域にゲー
ト絶縁膜を介してゲート電極を形成する方式と、（ｂ）
予め基板全面にゲート絶縁膜を介してゲート電極材料膜
を形成した状態でゲート電極材料膜、ゲート絶縁膜及び
基板をエッチングして溝を形成し、素子分離絶縁膜を埋
め込み形成する方式とがある。
【０００３】図１５（ａ），（ｂ）は、ＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリセルアレイ領域について、後者の方式
を適用して素子分離絶縁膜を埋め込んだ状態の平面図と
そのＡ−Ａ′断面図を示している。図示のように、シリ
コン基板１には素子分離絶縁膜４の埋め込み前に、ゲー
ト絶縁膜（トンネル絶縁膜）５を介して浮遊ゲート電極
の一部となるゲート電極材料膜６、及びＣＭＰ処理のス
トッパマスク材となるシリコン窒化膜７が堆積される。
これらのシリコン窒化膜７、ゲート電極材料膜６、ゲー
ト絶縁膜５及び基板１をレジストパターンを用いたＲＩ
Ｅによりエッチングして、素子分離領域に溝３が形成さ
れ、ここに素子分離絶縁膜４が埋め込まれる。これによ
り、素子分離絶縁膜４により区画されたストライプ状の
素子領域２が形成される。素子分離絶縁膜４は、シリコ
ン窒化膜７と実質的に同じ面位置になるように埋め込ま
れる。
【０００４】この後、シリコン窒化膜７を除去して、制
御ゲート電極を積層形成する。図１６（ａ），（ｂ）は
制御ゲート電極９をパターン形成した状態の平面図とそ
のＡ−Ａ′断面図を示している。図１５の段階では、ゲ
ート電極材料膜６は、図１５（ｂ）の断面では分離され
ているが、ストライプ状の素子領域２内での各メモリト
ランジスタ毎の分離は未だなされていない。シリコン窒
化膜７を除去した後、このゲート電極材料膜６とともに
浮遊ゲート電極となるゲート電極材料膜６ｂを堆積し、
これに素子分離領域上でスリットを加工した後、この上
に層間ゲート絶縁膜８を形成し、制御ゲート電極９を形
成する。この制御ゲート電極９のパターニング工程にお
いて同時に、ゲート電極材料膜６ｂ及び６のエッチング
を行うことにより、素子領域２内での各メモリトランジ
スタ毎に分離された浮遊ゲート電極が得られる。
【０００５】
【発明が解決しようとする課題】上述した従来の製造法
では、図１６（ａ）に示すように、パターニングされた
制御ゲート電極９の間に、素子分離溝３の境界に沿って
ゲート電極材料膜６，６ｂのエッチング残り１０が発生
する。これは、図１５に示すようにＲＩＥにより形成さ
れた溝に素子分離絶縁膜４を埋め込むと、その後シリコ
ン窒化膜７を除去したときに、素子分離絶縁膜４が逆テ
ーパ状をなしてゲート電極材料膜６の上に突出した形と
なるためである。
【０００６】即ち、制御ゲート電極９をパターニング
し、引き続きゲート電極材料膜６ｂ，６を順次エッチン
グする際に、素子分離絶縁膜４のコーナーが陰になっ
て、ゲート電極材料膜６ｂ，６のうち特に下層のゲート
電極材料膜６が完全にエッチングされない。この様なエ
ッチング残り１０は、ＮＡＮＤ型セル内のメモリトラン
ジスタの浮遊ゲート短絡という不良の原因となる。同様
の問題は、ＮＡＮＤ型ＥＥＰＲＯＭに限らず、同様の素
子分離技術を用いる他のトランジスタ回路にも生じる。
【０００７】この発明は、上記事情を考慮してなされた
もので、ゲート電極間短絡を確実に防止した半導体装置
とその製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、この半導体基板に形成された溝に
半導体基板の面より突出した状態に埋め込まれた素子分
離絶縁膜と、前記半導体基板の前記素子分離絶縁膜によ
り囲まれた領域に形成された、前記素子分離絶縁膜の埋
め込み前にゲート絶縁膜を介して堆積されたゲート電極
材料膜からなるゲート電極を有するトランジスタとを備
えた半導体装置において、前記素子分離絶縁膜は、その
上端部コーナーが選択的に後退処理されていることを特
徴とする。
【０００９】具体的に例えば、前記トランジスタは、前
記ゲート電極を浮遊ゲート電極とし、この浮遊ゲート電
極上に層間ゲート絶縁膜を介して制御ゲート電極が積層
された不揮発性メモリトランジスタである。
【００１０】この発明に係る半導体装置の製造方法は、
半導体基板にゲート絶縁膜を介してゲート電極材料膜及
びマスク材料膜を順次堆積する工程と、前記マスク材料
膜、ゲート電極材料膜、ゲート絶縁膜及び半導体基板を
異方性エッチングにより順次エッチングして素子分離領
域に溝を形成する工程と、前記マスク材料膜を残したま
ま前記溝にマスク材料膜の面位置と略同じ面位置をもっ
て素子分離絶縁膜を埋め込む工程と、前記マスク材料膜
をその膜厚方向に少なくとも一部除去した後、前記素子
分離絶縁膜の上端部コーナーを等方性エッチングにより
後退させる工程と、前記マスク材料膜を除去した後、前
記ゲート電極材料膜をパターニングしてゲート電極を形
成する工程とを有することを特徴とする。
【００１１】この発明の製造方法において、前記ゲート
電極は例えば、浮遊ゲート電極と制御ゲート電極が積層
された不揮発性メモリトランジスタの浮遊ゲート電極で
あり、前記ゲート電極のパターニング工程は、前記素子
分離絶縁膜の上端部コーナーを等方性エッチングにより
後退させる工程の後、前記ゲート電極材料膜上に層間ゲ
ート絶縁膜を介して制御ゲート電極材料膜を堆積し、こ
の制御ゲート電極材料膜をパターニングして制御ゲート
電極を形成する工程と連続的に行うものとする。
【００１２】またこの発明の製造方法において、前記素
子分離絶縁膜の上端部コーナーを等方性エッチングによ
り後退させる工程は、好ましくは、後退した上端部コー
ナーが前記ゲート電極材料膜の側面に終端する状態とな
るようにする。
【００１３】この発明はまた、浮遊ゲート電極とこれに
容量結合する制御ゲート電極とを持つ不揮発性メモリト
ランジスタが配列形成されたメモリセルアレイを有する
半導体装置の製造方法であって、半導体基板にゲート絶
縁膜を介して第１のゲート電極材料膜及びマスク材料膜
を順次堆積する工程と、前記マスク材料膜、第１のゲー
ト電極材料膜、ゲート絶縁膜及び半導体基板を異方性エ
ッチングにより順次エッチングして素子分離領域に溝を
形成する工程と、前記マスク材料膜を残したまま前記溝
にマスク材料膜の面位置と略同じ面位置をもって素子分
離絶縁膜を埋め込む工程と、前記マスク材料膜をその膜
厚方向に少なくとも一部除去した後、前記素子分離絶縁
膜の上端部コーナーを等方性エッチングにより後退させ
る工程と、前記マスク材料膜を除去した後、前記第１の
ゲート電極材料膜と共に浮遊ゲート電極を構成する第２
のゲート電極材料膜を堆積する工程と、前記第２のゲー
ト電極材料膜を前記素子分離絶縁膜上で分離するスリッ
トを加工する工程と、前記第２のゲート電極材料膜上に
層間ゲート絶縁膜を介して制御ゲート電極を形成する工
程と、前記制御ゲート電極と自己整合的に前記第２及び
第１のゲート電極材料膜をパターニングして各メモリト
ランジスタの浮遊ゲート電極を分離形成する工程とを有
することを特徴とする。
【００１４】この発明によると、トランジスタのゲート
電極材料膜が素子分離絶縁膜の埋め込み工程前に堆積さ
れ、しかも素子分離絶縁膜が半導体基板の面より突出し
た状態に埋め込まれるような半導体装置の場合に、素子
分離絶縁膜の上端部コーナーに対してゲート電極のパタ
ーニング工程前に後退処理を施すことによって、ゲート
電極のパターニング工程で素子分離絶縁膜の陰になって
電極材料膜のエッチング残りが生じるという事態が防止
される。これにより、ゲート電極短絡という不良のない
信頼性の高い半導体装置が得られる。
【００１５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明をＮＡＮＤ型Ｅ
ＥＰＲＯＭに適用した実施例のメモリセルアレイ部の構
造を示す平面図であり、図２（ａ），（ｂ）はそれぞれ
図１のＡーＡ′，ＢーＢ′断面図である。
【００１６】ｐ型シリコン基板１１の素子分離領域に
は、ＳＴＩ（Shallow Trench Isolation）技術により素
子分離用溝１３が形成され、この溝１３に素子分離絶縁
膜１４が埋め込み形成されている。素子分離絶縁膜１４
により囲まれた素子形成領域１２は、ストライプ状をな
しており、ここにゲート絶縁膜（トンネル絶縁膜）１５
を介して浮遊ゲート電極１６が形成され、浮遊ゲート電
極１６上に更に層間ゲート絶縁膜１７を介して制御ゲー
ト電極１８が形成されている。
【００１７】この実施例の場合、浮遊ゲート電極１６
は、第１のゲート電極材料膜１６ａと第２のゲート電極
材料膜１６ｂの積層構造により形成されている。この浮
遊ゲート電極１６のうち、第１のゲート電極材料膜１６
ａの堆積工程は、素子分離絶縁膜１４の埋め込み工程よ
り先行するが、この点の詳細は後に説明する。制御ゲー
ト電極１８は、図２に示すように、ワード線ＷＬ（ＷＬ
１〜ＷＬ８）として連続的にパターン形成される。制御
ゲート電極１８と同時に同じ材料膜を用いて選択ゲート
電極１８ａが形成され、これはワード線ＷＬと平行に選
択ゲート線ＳＧ（ＳＧ１，ＳＧ２）としてパターニング
される。
【００１８】浮遊ゲート電極１６は、制御ゲート電極１
８及び選択ゲート電極１８ａに自己整合されてＮＡＮＤ
型セル内の各メモリトランジスタ毎に分離される。制御
ゲート電極１８及び選択ゲート電極１８ａをマスクとし
てイオン注入を行うことにより、ＮＡＮＤ型セルの各メ
モリトランジスタのソース、ドレイン拡散層１９が形成
される。制御ゲート電極１８及び選択ゲート電極１８ａ
の上には層間絶縁膜２０が形成され、この上にＮＡＮＤ
セルの一端に接続されるビット線（ＢＬ）２１が、ワー
ド線ＷＬと直交する方向にパターン形成される。
【００１９】なお制御ゲート電極１８と選択ゲート電極
１８ａは、図２（ｂ）ではほぼ同様の構造をもって示し
ているが、選択ゲート電極１８ａの直下のゲート絶縁膜
はメモリトランジスタ部に比べて厚く形成され、また選
択ゲート電極１８ａは図２（ｂ）の断面位置以外の適当
な位置で、ワード線方向に分離されず連続的にパターン
形成されている浮遊ゲート電極１６の第２のゲート電極
材料膜１６ｂと接続される。
【００２０】この実施例においては、図２（ａ）の断面
に示すように、素子分離絶縁膜１４の上端部コーナーＡ
が等方性エッチングにより後退させられ、コーナーＡは
浮遊ゲート電極１６における第１のゲート電極材料膜１
６ａの側面に終端している。即ち、コーナーＡの浮遊ゲ
ート電極１６に接する面位置は、第１のゲート電極材料
膜１６ａの上面より低く、ゲート絶縁膜１５との界面よ
りは高い。またコーナーＡから離れた部分では素子分離
絶縁膜１４の面位置は第１のゲート電極材料膜１６ａの
それより高くなっている。
【００２１】次に、この様なＮＡＮＤ型メモリアレイの
製造工程を具体的に説明する。図３〜図１０は、図２
（ａ）の断面での製造工程を示している。図３に示すよ
うに、シリコン基板１１に、ゲート絶縁膜１５を介して
浮遊ゲート電極となる第１のゲート電極材料膜１６ａを
堆積し、更にその上に、素子分離絶縁膜のＣＭＰ処理時
のストッパマスク材となるシリコン窒化膜３１を堆積す
る。ゲート絶縁膜１５はこの実施例の場合、熱酸化によ
るトンネル酸化膜である。ゲート電極材料膜１６ａは、
アモルファスシリコン膜又は多結晶シリコン膜である。
【００２２】シリコン窒化膜３１上には、リソグラフィ
により素子分離領域に開口を持つレジストパターン３２
を形成する。そして、レジストパターン３２をマスクと
して、異方性ドライエッチングであるＲＩＥにより、シ
リコン窒化膜３１、ゲート電極材料膜１６ａ、ゲート絶
縁膜１５をエッチングし、更に基板１１をエッチングし
て、図４に示すように、浅い素子分離用溝１３を形成す
る。これにより、ストライプパターンの素子領域１２が
形成される。ゲート電極材料膜１６ａも素子形成領域１
２と同じパターンに加工されるが、この段階ではまだ、
ＮＡＮＤセル内のメモリトランジスタ毎の分離はなされ
ない。
【００２３】レジストパターン３２を除去した後、図５
に示すように、素子分離絶縁膜となるＣＶＤによるシリ
コン酸化膜１４を堆積する。次いでこのシリコン酸化膜
１４をシリコン窒化膜３１をストッパマスクとするＣＭ
Ｐ処理により研磨して、図６に示すように、シリコン窒
化膜３１が露出して素子分離溝１３にはシリコン酸化膜
１４が埋め込まれて平坦化された状態を得る。
【００２４】その後、図７に示すように、シリコン窒化
膜３１をエッチング除去する。このとき素子分離絶縁膜
１４は、図示のように逆テーパ状であって、ゲート電極
材料膜１６ａの面位置より突出した状態となる。次に、
素子分離絶縁膜１４を等方性エッチング、例えばゲート
電極材料膜１６ａに対して選択比の大きいウェットエッ
チング法を利用してエッチングして、図８に示すように
素子分離絶縁膜１４の上端部コーナーＡを後退させる。
このときエッチング量は、コーナーＡにゲート絶縁膜１
５が露出することがないように選択される。これによ
り、素子分離絶縁膜１４の上端部コーナーＡがゲート電
極材料膜１６ａの側面に終端した状態とする。
【００２５】より詳細にいえば、コーナーＡの浮遊ゲー
ト電極材料膜１６ａに接する面位置は、浮遊ゲート電極
材料膜１６ａの上面より低く、ゲート絶縁膜１５との界
面よりは高い。またコーナーＡから離れた部分では素子
分離絶縁膜１４の面位置は浮遊ゲート電極材料膜１６ａ
のそれより高くなる。この等方性エッチングには、ウェ
ットエッチングの他、プラズマエッチング等の等方性ド
ライエッチングを利用することもできる。
【００２６】その後、図９に示すように、第２のゲート
電極材料膜１６ｂを堆積する。この第２のゲート電極材
料膜１６ｂには、これをワード線方向に分離するため、
素子分離領域上に分離用のスリット３３を加工する。そ
して図１０に示すように、ＯＮＯ膜等の層間ゲート絶縁
膜１７を形成し、その上に制御ゲート電極１８を形成す
る。制御ゲート電極１８は、図１及び図２に示すよう
に、ストライプ状の素子領域１２とは直交する方向に連
続するワード線としてパターニングされる。この制御ゲ
ート電極１８と同時に、下地の第２のゲート電極材料膜
１６ｂ及び第１のゲート電極材料膜１６ａもパターニン
グされて、ワード線と自己整合された形で各メモリトラ
ンジスタの浮遊ゲート電極１６が分離される。この後
は、通常の工程に従って、図２に示すように層間絶縁膜
２０を堆積し、その上にビット線２１を形成する。
【００２７】この実施例によると、素子分離絶縁膜１４
は、ゲート電極材料膜１６ａの面位置より突出した状態
で逆テーパをなして埋め込まれるが、その上端部コーナ
ーＡの丸め処理を行っている。このため、制御ゲート電
極１８及び浮遊ゲート電極１６をパターニングするエッ
チング工程で、素子分離絶縁膜１４がマスクとなって浮
遊ゲート電極材料１６ａ，１６ｂ、特に素子分離絶縁膜
堆積前に形成された第１のゲート電極材料膜１６ａが素
子分離絶縁膜１４の境界に沿って残ることがない。従っ
て、ＮＡＮＤセル内の隣接するメモリトランジスタの浮
遊ゲート電極１６間が短絡するという事故は確実に防止
される。
【００２８】図１１及び図１２は、この発明の別の実施
例の製造工程を示している。上記実施例では、図７に示
すようにシリコン窒化膜３１を完全に除去した後に、素
子分離絶縁膜１４のコーナーの後退処理を行った。これ
に対しこの実施例では、先の実施例の図６に示す素子分
離絶縁膜１４の埋め込み工程の後、図１１に示すように
シリコン窒化膜３１の一部をエッチングする。この状態
で、素子分離絶縁膜１４に対して等方性エッチングを行
い、図１２に示すようにコーナーＡを後退させる。以
下、残りのシリコン窒化膜３１を除去して、先の実施例
と同様の工程を行う。
【００２９】この実施例によると、素子分離絶縁膜１４
のコーナーＡを後退させる等方性エッチングの工程で、
側面からのオーバーエッチングによりコーナーＡの終端
部がゲート絶縁膜１５にかかり、ゲート絶縁膜１５がエ
ッチングされるという事態を確実に防止することができ
る。
【００３０】上記実施例では、素子分離絶縁膜１４の埋
め込み工程前に堆積された第１のゲート電極材料膜１６
ａと、素子分離絶縁膜１４の埋め込み後に重ねられた第
２のゲート電極材料膜１６ｂの二層構造により浮遊ゲー
ト電極を形成している。これは、浮遊ゲート電極１６の
側面をも制御ゲート電極１８に対向させて結合容量を大
きくするためである。しかし、第２のゲート電極材料膜
１６ｂを用いることなく、第１のゲート電極材料膜１６
ａのみで浮遊ゲート電極を構成する場合にも、この発明
は有効である。
【００３１】この発明は、ＮＡＮＤ型ＥＥＰＲＯＭに限
られず、同様の素子分離技術を適用する他の不揮発性メ
モリやＭＯＳトランジスタ回路にも適用できる。具体的
に図１３は、通常のＭＯＳトランジスタ回路に適用した
実施例の平面図であり、図１４（ａ），（ｂ）は図１３
のＡ−Ａ′及びＢ−Ｂ′断面を示している。この実施例
では、シリコン基板４１の一つの素子領域４７内に一つ
の拡散層を共有して二つのＭＯＳトランジスタＱ１，Ｑ
２を形成する例を示している。
【００３２】シリコン基板４１には、先の実施例と同様
に、素子分離を行う前にゲート絶縁膜４２を介して第１
のゲート電極材料膜４３ａ及び図示しないストッパマス
ク材料膜を堆積する。そして、ＲＩＥによりマスク材料
膜、第１のゲート電極材料膜４３ａを素子領域に残すよ
うにエッチングし、更に基板４１をエッチングして、素
子領域４７を区画する溝４４を形成する。この溝４４
に、これも先の実施例と同様にして素子分離絶縁膜４５
を埋め込む。その後、マスク材料膜を除去して、素子分
離絶縁膜４５の上端部コーナーＡを等方性エッチングに
より後退させる。
【００３３】そして、第２のゲート電極材料膜４３ｂを
堆積し、これを下地の第１のゲート電極材料膜４３ａと
共にパターニングして、ゲート電極配線４３を形成す
る。その後、イオン注入を行って、ソース、ドレイン拡
散層４６を形成する。
【００３４】この実施例の場合にも、素子分離絶縁膜４
５の上端部コーナーＡを等方性エッチングにより後退さ
せる処理を行うことよって、素子領域内でゲート電極４
３をパターニングする際に、第１のゲート電極材料膜４
３ａが素子分離領域の境界に沿ってエッチングされずに
残るという事態が確実に防止される。
【００３５】
【発明の効果】以上述べたようにこの発明によれば、ト
ランジスタのゲート電極材料膜が素子分離絶縁膜の埋め
込み工程前に堆積され、素子分離絶縁膜が半導体基板の
面より突出した状態に埋め込まれる半導体装置におい
て、素子分離絶縁膜の上端部コーナーに対してゲート電
極のパターニング工程前に後退処理を施すことによっ
て、ゲート電極のパターニング工程でゲート電極材料膜
のエッチング残りが生じるという事態が防止される。こ
れにより、ゲート電極短絡という不良のない信頼性の高
い半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＮＡＮＤ型ＥＥＰＲ
ＯＭのメモリセルアレイの平面図である。
【図２】図１のＡ−Ａ′及びＢ−Ｂ′断面図である。
【図３】同実施例の第１のゲート電極材料膜堆積までの
工程を示す断面図である。
【図４】同実施例の素子分離用溝形成の工程を示す断面
図である。
【図５】同実施例の素子分離絶縁膜堆積の工程を示す断
面図である。
【図６】同実施例の素子分離絶縁膜の埋め込み工程を示
す断面図である。
【図７】同実施例のマスク材除去工程を示す断面図であ
る。
【図８】同実施例の素子分離絶縁膜に対する後退処理工
程を示す断面図である。
【図９】同実施例の第１のゲート電極材料膜形成の工程
を示す断面図である。
【図１０】同実施例の制御ゲート電極形成の工程を示す
断面図である。
【図１１】別の実施例による素子分離絶縁膜のエッチン
グ工程を説明するための断面図である。
【図１２】同実施例の素子分離絶縁膜エッチング工程を
示す断面図である。
【図１３】別の実施例によるＭＯＳトランジスタ回路の
平面図である。
【図１４】図１３のＡ−Ａ′及びＢ−Ｂ′断面図であ
る。
【図１５】従来のＮＡＮＤ型ＥＥＰＲＯＭメモリセルア
レイの素子分離技術を説明するための図である。
【図１６】同従来技術を説明するための図である。
【符号の説明】
１１…シリコン基板、１２…素子領域、１３…溝、１４
…素子分離絶縁膜、１５…ゲート絶縁膜、１６…浮遊ゲ
ート電極、１６ａ…第１のゲート電極材料膜、１６ｂ…
第２のゲート電極材料膜、１７…層間ゲート絶縁膜、１
８…制御ゲート電極、１９…ソース、ドレイン拡散層、
２０…層間絶縁膜、２１…ビット線、３１…シリコン窒
化膜。
フロントページの続き (72)発明者 飯塚 裕久 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 成田 一仁 三重県四日市市山之一色町字中龍宮800番 地 株式会社東芝四日市工場内 (72)発明者 有留 誠一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 荒井 史隆 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 この半導体基板に形成された溝に半導体基板の面より突
    出した状態に埋め込まれた素子分離絶縁膜と、 前記半導体基板の前記素子分離絶縁膜により囲まれた領
    域に形成された、前記素子分離絶縁膜の埋め込み前にゲ
    ート絶縁膜を介して堆積されたゲート電極材料膜を含む
    ゲート電極を有するトランジスタとを備えた半導体装置
    において、 前記素子分離絶縁膜は、その上端部コーナーが選択的に
    後退処理されていることを特徴とする半導体装置。
  2. 【請求項２】 前記トランジスタは、前記ゲート電極を
    浮遊ゲート電極とし、この浮遊ゲート電極上に層間ゲー
    ト絶縁膜を介して制御ゲート電極が積層された不揮発性
    メモリトランジスタであることを特徴とする請求項１記
    載の半導体装置。
  3. 【請求項３】 半導体基板にゲート絶縁膜を介してゲー
    ト電極材料膜及びマスク材料膜を順次堆積する工程と、 前記マスク材料膜、ゲート電極材料膜、ゲート絶縁膜及
    び半導体基板を異方性エッチングにより順次エッチング
    して素子分離領域に溝を形成する工程と、 前記マスク材料膜を残したまま前記溝にマスク材料膜の
    面位置と略同じ面位置をもって素子分離絶縁膜を埋め込
    む工程と、 前記マスク材料膜をその膜厚方向に少なくとも一部除去
    した後、前記素子分離絶縁膜の上端部コーナーを等方性
    エッチングにより後退させる工程と、 前記マスク材料膜を除去した後、前記ゲート電極材料膜
    をパターニングしてゲート電極を形成する工程とを有す
    ることを特徴とする半導体装置の製造方法。
  4. 【請求項４】 前記ゲート電極は、浮遊ゲート電極と制
    御ゲート電極が積層された不揮発性メモリトランジスタ
    の浮遊ゲート電極であり、 前記ゲート電極のパターニング工程は、前記素子分離絶
    縁膜の上端部コーナーを等方性エッチングにより後退さ
    せる工程の後、前記ゲート電極材料膜上に層間ゲート絶
    縁膜を介して制御ゲート電極材料膜を堆積し、この制御
    ゲート電極材料膜をパターニングして制御ゲート電極を
    形成する工程と連続的に行うことを特徴とする請求項３
    記載の半導体装置の製造方法。
  5. 【請求項５】 前記素子分離絶縁膜の上端部コーナーを
    等方性エッチングにより後退させる工程は、後退した上
    端部コーナーが前記ゲート電極材料膜の側面に終端する
    状態となるようにすることを特徴とする請求項３記載の
    半導体装置の製造方法。
  6. 【請求項６】 浮遊ゲート電極とこれに容量結合する制
    御ゲート電極とを持つ不揮発性メモリトランジスタが配
    列形成されたメモリセルアレイを有する半導体装置の製
    造方法であって、 半導体基板にゲート絶縁膜を介して第１のゲート電極材
    料膜及びマスク材料膜を順次堆積する工程と、 前記マスク材料膜、第１のゲート電極材料膜、ゲート絶
    縁膜及び半導体基板を異方性エッチングにより順次エッ
    チングして素子分離領域に溝を形成する工程と、 前記マスク材料膜を残したまま前記溝にマスク材料膜の
    面位置と略同じ面位置をもって素子分離絶縁膜を埋め込
    む工程と、 前記マスク材料膜をその膜厚方向に少なくとも一部除去
    した後、前記素子分離絶縁膜の上端部コーナーを等方性
    エッチングにより後退させる工程と、 前記マスク材料膜を除去した後、前記第１のゲート電極
    材料膜と共に浮遊ゲート電極を構成する第２のゲート電
    極材料膜を堆積する工程と、 前記第２のゲート電極材料膜を前記素子分離絶縁膜上で
    分離するスリットを加工する工程と、 前記第２のゲート電極材料膜上に層間ゲート絶縁膜を介
    して制御ゲート電極を形成する工程と、 前記制御ゲート電極と自己整合的に前記第２及び第１の
    ゲート電極材料膜をパターニングして各メモリトランジ
    スタの浮遊ゲート電極を分離形成する工程とを有するこ
    とを特徴とする半導体装置の製造方法。
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