JP2001127175A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート間のショートが発生するのを可及的に
防止することを可能にする。 【解決手段】 半導体基板の素子領域上にゲート絶縁膜
を介して形成されたゲート電極３と、このゲート電極の
両側の素子領域に形成された拡散層１５と、ゲート電極
の、拡散層が形成された側と異なる側の側部に形成され
た絶縁物からなる側壁６と、この側壁の外側に形成され
たトレンチ構造の素子分離絶縁膜９と、を備えたことを
特徴とする。
防止することを可能にする。 【解決手段】 半導体基板の素子領域上にゲート絶縁膜
を介して形成されたゲート電極３と、このゲート電極の
両側の素子領域に形成された拡散層１５と、ゲート電極
の、拡散層が形成された側と異なる側の側部に形成され
た絶縁物からなる側壁６と、この側壁の外側に形成され
たトレンチ構造の素子分離絶縁膜９と、を備えたことを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】一般に、ＭＯＳ型トランジスタがマトリ
クス状に配置された半導体装置においては、上記ＭＯＳ
型トランジスタは、浅いトレンチに絶縁材が埋込まれた
素子分離絶縁膜によって素子分離されている。
クス状に配置された半導体装置においては、上記ＭＯＳ
型トランジスタは、浅いトレンチに絶縁材が埋込まれた
素子分離絶縁膜によって素子分離されている。
【０００３】そして、この素子分離絶縁膜は、上記ＭＯ
Ｓ型トランジスタのゲート絶縁膜およびゲート電極の形
成後にトレンチを形成し、このトレンチに絶縁材を埋込
むことによって形成される。
Ｓ型トランジスタのゲート絶縁膜およびゲート電極の形
成後にトレンチを形成し、このトレンチに絶縁材を埋込
むことによって形成される。
【０００４】
【発明が解決しようとする課題】このようにして形成さ
れた従来の半導体装置の第１の問題点を図９（ａ），
（ｂ），（ｃ）を参照して説明する。図９（ａ）は従来
の製造方法によって形成された半導体装置の平面図を示
し、図９（ｂ）は切断線Ａ−Ａ′で切断したときの断面
図を示し、図９（ｃ）は切断線Ｂ−Ｂ′で切断したとき
の断面図を示す。
れた従来の半導体装置の第１の問題点を図９（ａ），
（ｂ），（ｃ）を参照して説明する。図９（ａ）は従来
の製造方法によって形成された半導体装置の平面図を示
し、図９（ｂ）は切断線Ａ−Ａ′で切断したときの断面
図を示し、図９（ｃ）は切断線Ｂ−Ｂ′で切断したとき
の断面図を示す。
【０００５】図９（ｂ）に示すように、半導体基板１上
にゲート絶縁膜２を形成した後、このゲート絶縁膜２上
にゲート電極材料の膜およびストッパとなる絶縁膜を順
次積層し、パターニングすることによりゲート電極３を
形成する。図示していないがゲート電極３上にストッパ
となる絶縁膜が設けられている。このとき、ゲート電極
３は基板１から離れるにつれて細くなる、順テーパ形状
となるのが一般的である。
にゲート絶縁膜２を形成した後、このゲート絶縁膜２上
にゲート電極材料の膜およびストッパとなる絶縁膜を順
次積層し、パターニングすることによりゲート電極３を
形成する。図示していないがゲート電極３上にストッパ
となる絶縁膜が設けられている。このとき、ゲート電極
３は基板１から離れるにつれて細くなる、順テーパ形状
となるのが一般的である。
【０００６】そしてこのゲート電極３をマスクにして基
板１に浅いトレンチを形成し、このトレンチを絶縁膜９
によって埋込む。続いてＣＭＰ（Chemical Mechanical
Polishing)法によって絶縁膜９およびストッパとなる絶
縁膜（図示せず）を削り、平坦化する。このとき絶縁膜
９はゲート電極３が順テーパ形状のため図９（ｂ），
（ｃ）に示すように逆テーパ形状となっている。その
後、ストッパとなる絶縁膜を除去し、ゲート電極材料を
基板全面に堆積し、ＲＩＥ（反応性イオンエッチング）
を用いてパターニングすることにより、ゲート１４を形
成する。このとき、図９（ｃ）に示すようにゲート１４
間のゲート電極３も削られて無くなる。
板１に浅いトレンチを形成し、このトレンチを絶縁膜９
によって埋込む。続いてＣＭＰ（Chemical Mechanical
Polishing)法によって絶縁膜９およびストッパとなる絶
縁膜（図示せず）を削り、平坦化する。このとき絶縁膜
９はゲート電極３が順テーパ形状のため図９（ｂ），
（ｃ）に示すように逆テーパ形状となっている。その
後、ストッパとなる絶縁膜を除去し、ゲート電極材料を
基板全面に堆積し、ＲＩＥ（反応性イオンエッチング）
を用いてパターニングすることにより、ゲート１４を形
成する。このとき、図９（ｃ）に示すようにゲート１４
間のゲート電極３も削られて無くなる。
【０００７】このように形成された従来の半導体装置に
おいては、ゲート１４間のゲート電極３はＲＩＥによっ
て削られて無くなるが、絶縁膜９が逆テーパ状となって
いるため、絶縁膜９の張出し部９ａの陰となっているゲ
ート電極材料３ａはＲＩＥによって削られず、残った状
態となる。この残ったゲート電極材料３ａにより隣接す
るゲート１４間が電気的に接続されて、ゲート１４間が
ショートするという問題が発生する。
おいては、ゲート１４間のゲート電極３はＲＩＥによっ
て削られて無くなるが、絶縁膜９が逆テーパ状となって
いるため、絶縁膜９の張出し部９ａの陰となっているゲ
ート電極材料３ａはＲＩＥによって削られず、残った状
態となる。この残ったゲート電極材料３ａにより隣接す
るゲート１４間が電気的に接続されて、ゲート１４間が
ショートするという問題が発生する。
【０００８】次に膜厚の異なるゲート絶縁膜を有するＭ
ＯＳ型トランジスタを備えた従来の半導体装置の問題点
を図１０を参照して説明する。
ＯＳ型トランジスタを備えた従来の半導体装置の問題点
を図１０を参照して説明する。
【０００９】このような膜厚の異なるゲート絶縁膜を有
するＭＯＳ型トランジスタを備えた従来の半導体装置に
おいては、膜厚の厚いゲート絶縁膜３２が形成された領
域のトレンチ４９と、薄いトゲート絶縁膜３４が形成さ
れた領域のトレンチ４８とは、同時に形成されているた
め、トレンチの深さはほぼ同一となっている（図１０参
照）。このため、トレンチ４８，４９に埋込んだ絶縁膜
５０と、ゲート電極３５上に形成されたストッパとなる
絶縁膜３６とをＣＭＰ法により削り平坦化すると、残っ
た絶縁膜３６の膜厚が、厚いゲート絶縁膜３２が形成さ
れた領域と、薄いゲート絶縁膜３４が形成された領域と
では、異なることになる。すなわち、ゲート絶縁膜３４
が形成された領域では残った絶縁膜３６の厚さはｙ１
でゲート絶縁膜３２が形成された領域では、残った絶縁
膜３６の厚さはｙ２ （＜ｙ１）となる。
するＭＯＳ型トランジスタを備えた従来の半導体装置に
おいては、膜厚の厚いゲート絶縁膜３２が形成された領
域のトレンチ４９と、薄いトゲート絶縁膜３４が形成さ
れた領域のトレンチ４８とは、同時に形成されているた
め、トレンチの深さはほぼ同一となっている（図１０参
照）。このため、トレンチ４８，４９に埋込んだ絶縁膜
５０と、ゲート電極３５上に形成されたストッパとなる
絶縁膜３６とをＣＭＰ法により削り平坦化すると、残っ
た絶縁膜３６の膜厚が、厚いゲート絶縁膜３２が形成さ
れた領域と、薄いゲート絶縁膜３４が形成された領域と
では、異なることになる。すなわち、ゲート絶縁膜３４
が形成された領域では残った絶縁膜３６の厚さはｙ１
でゲート絶縁膜３２が形成された領域では、残った絶縁
膜３６の厚さはｙ２ （＜ｙ１）となる。
【００１０】したがって、これらの絶縁膜３６を除去し
た後に、ゲート材料の膜を基板全面に堆積し、パターニ
ングすることによりゲート（図示せず）を形成した場
合、薄いゲート絶縁膜３４が形成された領域のゲートに
残さが生じるという問題が生じる。なお、薄いゲート絶
縁膜３４が形成された領域上における絶縁膜５０のゲー
ト電極３５からの高さｙ１ をゲートを形成する前に小
さくするためには、ウェットエッチング等により絶縁膜
５０をエッチバックすることが考えられるが、この場
合、エッチング量が過ぎると、厚いゲート絶縁膜３２ま
でエッチングされるおそれがある。
た後に、ゲート材料の膜を基板全面に堆積し、パターニ
ングすることによりゲート（図示せず）を形成した場
合、薄いゲート絶縁膜３４が形成された領域のゲートに
残さが生じるという問題が生じる。なお、薄いゲート絶
縁膜３４が形成された領域上における絶縁膜５０のゲー
ト電極３５からの高さｙ１ をゲートを形成する前に小
さくするためには、ウェットエッチング等により絶縁膜
５０をエッチバックすることが考えられるが、この場
合、エッチング量が過ぎると、厚いゲート絶縁膜３２ま
でエッチングされるおそれがある。
【００１１】本発明は上記事情を考慮してなされたもの
であって、第１の目的はゲート間ショートを可及的に防
止することのできる半導体装置およびその製造方法を提
供することにある。
であって、第１の目的はゲート間ショートを可及的に防
止することのできる半導体装置およびその製造方法を提
供することにある。
【００１２】また第２の目的は、ゲート浅さが生じるの
を可及的に防止することのできる半導体装置およびその
製造方法を提供することにある。
を可及的に防止することのできる半導体装置およびその
製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明による半導体装置
の第１の態様は、半導体基板の素子領域上にゲート絶縁
膜を介して形成されたゲート電極と、このゲート電極の
両側の素子領域に形成された拡散層と、前記ゲート電極
の、前記拡散層が形成された側と異なる側の側部に形成
された絶縁物からなる側壁と、この側壁の外側に形成さ
れたトレンチ構造の素子分離絶縁膜と、を備えたことを
特徴とする。
の第１の態様は、半導体基板の素子領域上にゲート絶縁
膜を介して形成されたゲート電極と、このゲート電極の
両側の素子領域に形成された拡散層と、前記ゲート電極
の、前記拡散層が形成された側と異なる側の側部に形成
された絶縁物からなる側壁と、この側壁の外側に形成さ
れたトレンチ構造の素子分離絶縁膜と、を備えたことを
特徴とする。
【００１４】なお、前記側壁の内面の下端の水平位置
は、前記側壁の外面の上端の水平位置よりも前記ゲート
電極側に存在していることが好ましい。
は、前記側壁の外面の上端の水平位置よりも前記ゲート
電極側に存在していることが好ましい。
【００１５】なお、前記側壁は前記素子分離絶縁膜とは
材質が異なることを特徴とする。
材質が異なることを特徴とする。
【００１６】また本発明による半導体装置の第２の態様
は、第１のゲート絶縁膜が形成された第１の領域および
前記第１のゲート絶縁膜よりも膜厚が薄い第２のゲート
絶縁膜が形成された第２の領域を有する半導体基板と、
前記第１の領域に形成されて絶縁膜が埋込まれる素子分
離用の第１のトレンチと、前記第２の領域に形成されて
前記絶縁膜が埋込まれる素子分離用の第２のトレンチ
と、を備え、前記第１のトレンチの前記半導体基板表面
からの深さは前記第２のトレンチの深さよりも浅いこと
を特徴とする。
は、第１のゲート絶縁膜が形成された第１の領域および
前記第１のゲート絶縁膜よりも膜厚が薄い第２のゲート
絶縁膜が形成された第２の領域を有する半導体基板と、
前記第１の領域に形成されて絶縁膜が埋込まれる素子分
離用の第１のトレンチと、前記第２の領域に形成されて
前記絶縁膜が埋込まれる素子分離用の第２のトレンチ
と、を備え、前記第１のトレンチの前記半導体基板表面
からの深さは前記第２のトレンチの深さよりも浅いこと
を特徴とする。
【００１７】なお、前記第２のトレンチと前記第１のト
レンチの深さの差は、前記第１のゲート絶縁膜と前記第
２のゲート絶縁膜の膜厚の差の約２〜３倍であることが
好ましい。
レンチの深さの差は、前記第１のゲート絶縁膜と前記第
２のゲート絶縁膜の膜厚の差の約２〜３倍であることが
好ましい。
【００１８】また本発明による半導体装置の製造方法の
第１の態様は、半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、このゲート電極の両側の側
面に絶縁材からなる側壁を形成する工程と、この側壁を
マスクとして前記半導体基板に素子分離用のトレンチを
形成する工程と、を備えたことを特徴とする。
第１の態様は、半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、このゲート電極の両側の側
面に絶縁材からなる側壁を形成する工程と、この側壁を
マスクとして前記半導体基板に素子分離用のトレンチを
形成する工程と、を備えたことを特徴とする。
【００１９】また本発明による半導体装置の製造方法の
第２の態様は、半導体基板の第１の領域に第１のゲート
絶縁膜を形成する工程と、前記半導体基板の前記第１の
領域と異なる第２の領域に前記第１のゲート絶縁膜より
膜厚の薄い第２のゲート絶縁膜を形成する工程と、前記
第１および第２の領域に、ゲート電極膜および絶縁膜を
積層し、前記絶縁膜およびゲート電極膜をパターニング
する工程と、前記パターニングされた絶縁膜をマスクと
して前記第２のゲート絶縁膜をエッチング除去する工程
と、前記パターニングされた絶縁膜をマスクとして前記
第２の領域の半導体基板をエッチングする工程と、続い
て前記パターニングされた絶縁膜をマスクとして前記第
１のゲート絶縁膜をエッチング除去する工程と、前記パ
ターニングされた絶縁膜をマスクとして前記第１および
第２の領域を同時にエッチングして各々の領域にトレン
チを形成する工程と、を備えたことを特徴とする。
第２の態様は、半導体基板の第１の領域に第１のゲート
絶縁膜を形成する工程と、前記半導体基板の前記第１の
領域と異なる第２の領域に前記第１のゲート絶縁膜より
膜厚の薄い第２のゲート絶縁膜を形成する工程と、前記
第１および第２の領域に、ゲート電極膜および絶縁膜を
積層し、前記絶縁膜およびゲート電極膜をパターニング
する工程と、前記パターニングされた絶縁膜をマスクと
して前記第２のゲート絶縁膜をエッチング除去する工程
と、前記パターニングされた絶縁膜をマスクとして前記
第２の領域の半導体基板をエッチングする工程と、続い
て前記パターニングされた絶縁膜をマスクとして前記第
１のゲート絶縁膜をエッチング除去する工程と、前記パ
ターニングされた絶縁膜をマスクとして前記第１および
第２の領域を同時にエッチングして各々の領域にトレン
チを形成する工程と、を備えたことを特徴とする。
【００２０】
【発明の実施の形態】本発明の実施の形態を以下、図面
を参照して説明する。
を参照して説明する。
【００２１】（第１の実施の形態）本発明の第１の実施
の形態の構成を図１（ａ），（ｂ）に示す。この第１の
実施の形態は、ＮＡＮＤセル型ＥＥＰＲＯＭであって、
その平面図を図１（ｂ）に示し、切断線Ａ−Ａ′で切断
したときの断面図を図１（ａ）に示す。このＮＡＮＤセ
ル型ＥＥＰＲＯＭは、浮遊ゲートと制御ゲートがゲート
間絶縁膜を介して積層されたゲート電極を有するＭＯＳ
型トランジスタからなるメモリセルが複数個、直列接続
された構成のＮＡＮＤセルがマトリクス状に配置された
構成となっている。図１（ａ）はメモリセルを構成する
ＭＯＳ型トランジスタの、ソースからドレインに向かう
方向（すなわちキャリアが移動する方向）とほぼ垂直方
向の断面を示している。
の形態の構成を図１（ａ），（ｂ）に示す。この第１の
実施の形態は、ＮＡＮＤセル型ＥＥＰＲＯＭであって、
その平面図を図１（ｂ）に示し、切断線Ａ−Ａ′で切断
したときの断面図を図１（ａ）に示す。このＮＡＮＤセ
ル型ＥＥＰＲＯＭは、浮遊ゲートと制御ゲートがゲート
間絶縁膜を介して積層されたゲート電極を有するＭＯＳ
型トランジスタからなるメモリセルが複数個、直列接続
された構成のＮＡＮＤセルがマトリクス状に配置された
構成となっている。図１（ａ）はメモリセルを構成する
ＭＯＳ型トランジスタの、ソースからドレインに向かう
方向（すなわちキャリアが移動する方向）とほぼ垂直方
向の断面を示している。
【００２２】本実施の形態のＥＥＰＲＯＭは、図１
（ａ）に示すようにシリコン基板１の素子領域上にゲー
ト絶縁膜２が形成され、このゲート絶縁膜２上に浮遊ゲ
ート３が形成されている。この浮遊ゲート３の両側の素
子領域にはソース・ドレインとなる拡散層１５が形成さ
れている。この浮遊ゲート３の、拡散層１５が形成され
た側と異なる側の側面に絶縁材からなる側壁６が形成さ
れている。この側壁６の外側には素子分離絶縁膜９が形
成されている。この素子分離絶縁膜９は、半導体基板１
に形成された比較的浅いトレンチに絶縁材を埋込むこと
によって形成されている。
（ａ）に示すようにシリコン基板１の素子領域上にゲー
ト絶縁膜２が形成され、このゲート絶縁膜２上に浮遊ゲ
ート３が形成されている。この浮遊ゲート３の両側の素
子領域にはソース・ドレインとなる拡散層１５が形成さ
れている。この浮遊ゲート３の、拡散層１５が形成され
た側と異なる側の側面に絶縁材からなる側壁６が形成さ
れている。この側壁６の外側には素子分離絶縁膜９が形
成されている。この素子分離絶縁膜９は、半導体基板１
に形成された比較的浅いトレンチに絶縁材を埋込むこと
によって形成されている。
【００２３】また浮遊ゲート３上にはゲート間絶縁膜１
２が形成されており、このゲート間絶縁膜１２上には制
御ゲート１４が形成されている。この制御ゲート１４は
ソースからドレインに向かう方向にほぼ垂直な方向に延
びるように形成されている。
２が形成されており、このゲート間絶縁膜１２上には制
御ゲート１４が形成されている。この制御ゲート１４は
ソースからドレインに向かう方向にほぼ垂直な方向に延
びるように形成されている。
【００２４】この制御ゲート１４は層間絶縁膜１６によ
って覆われており、この層間絶縁膜１６上にビット線１
７が形成されている。このビット線１７はＮＡＮＤセル
の一端となっている拡散層１５とコンタクト１８によっ
て電気的に接続されている。
って覆われており、この層間絶縁膜１６上にビット線１
７が形成されている。このビット線１７はＮＡＮＤセル
の一端となっている拡散層１５とコンタクト１８によっ
て電気的に接続されている。
【００２５】また本実施の形態においては、側壁６の内
面の下端２４の水平位置が外面の上端２２の水平位置よ
りも内側すなわち浮遊ゲート３側に位置するように側壁
６は構成されている。したがって図１（ａ）に示す距離
ｘは正となるように側壁６が構成されている。
面の下端２４の水平位置が外面の上端２２の水平位置よ
りも内側すなわち浮遊ゲート３側に位置するように側壁
６は構成されている。したがって図１（ａ）に示す距離
ｘは正となるように側壁６が構成されている。
【００２６】このように構成したことにより、制御ゲー
ト１４間には浮遊ゲート３を構成するゲート材料が残存
せず、制御ゲート間がショートするのを防止することが
できる。
ト１４間には浮遊ゲート３を構成するゲート材料が残存
せず、制御ゲート間がショートするのを防止することが
できる。
【００２７】（第２の実施の形態）次に、上記第１の実
施の形態の半導体装置の製造方法を第２の実施の形態と
して説明する。
施の形態の半導体装置の製造方法を第２の実施の形態と
して説明する。
【００２８】本発明の第２の実施の形態の製造工程断面
図を図２および図３に示す。
図を図２および図３に示す。
【００２９】まず、図２（ａ）に示すように、半導体基
板１上にゲート絶縁膜２を形成し、更にこのゲート絶縁
膜２上に、ゲート電極材として例えばアモルファスシリ
コン層３を形成する。続いてこのアモルファスシリコン
層３上に、後の工程でＣＭＰを行う際のストッパ材とな
る絶縁膜４（例えばシリコン窒化膜）をＣＶＤ（Chemic
al Vapor Deposition)法を用いて堆積する（図２（ａ）
参照）。次いで、トレンチ形成領域に開口を有する、フ
ォトレジストからなるレジストパターン５を形成する
（図２（ａ）参照）。
板１上にゲート絶縁膜２を形成し、更にこのゲート絶縁
膜２上に、ゲート電極材として例えばアモルファスシリ
コン層３を形成する。続いてこのアモルファスシリコン
層３上に、後の工程でＣＭＰを行う際のストッパ材とな
る絶縁膜４（例えばシリコン窒化膜）をＣＶＤ（Chemic
al Vapor Deposition)法を用いて堆積する（図２（ａ）
参照）。次いで、トレンチ形成領域に開口を有する、フ
ォトレジストからなるレジストパターン５を形成する
（図２（ａ）参照）。
【００３０】次に図２（ｂ）に示すように、レジストパ
ターン５をマスクとして絶縁膜４およびアモルファスシ
リコン膜３をＲＩＥ法を用いてエッチングし、浮遊ゲー
ト３を形成する。
ターン５をマスクとして絶縁膜４およびアモルファスシ
リコン膜３をＲＩＥ法を用いてエッチングし、浮遊ゲー
ト３を形成する。
【００３１】次に図２（ｃ）に示すように、レジストパ
ターン５を除去した後、絶縁膜４と同じ絶縁材料をＣＶ
Ｄ法を用いて基板全面に堆積し、続いてＲＩＥ法を用い
てエッチバックすることにより、浮遊ゲート３および絶
縁膜４の側部に上記絶縁材からなる側壁６を形成する。
この側壁はソース・ドレインとなる拡散層が形成される
側とは異なる側の、浮遊ゲート３の側部に形成される。
ターン５を除去した後、絶縁膜４と同じ絶縁材料をＣＶ
Ｄ法を用いて基板全面に堆積し、続いてＲＩＥ法を用い
てエッチバックすることにより、浮遊ゲート３および絶
縁膜４の側部に上記絶縁材からなる側壁６を形成する。
この側壁はソース・ドレインとなる拡散層が形成される
側とは異なる側の、浮遊ゲート３の側部に形成される。
【００３２】次に図３（ａ）に示すように、絶縁膜４お
よび側壁６をマスクとしてゲート絶縁膜２および半導体
基板１をＲＩＥ法を用いて順次エッチングし、トレンチ
７を形成する。
よび側壁６をマスクとしてゲート絶縁膜２および半導体
基板１をＲＩＥ法を用いて順次エッチングし、トレンチ
７を形成する。
【００３３】次に図３（ｂ）に示すように、前の工程で
用いたＲＩＥ法によってダメージを受けた半導体基板１
の回復のために、露出している半導体基板１の表面を酸
化し、酸化膜８を形成する。続いて、例えばシリコン酸
化膜からなる絶縁膜９をＣＶＤ法を用いて堆積し、トレ
ンチ７を埋める（図３（ｂ）参照）。
用いたＲＩＥ法によってダメージを受けた半導体基板１
の回復のために、露出している半導体基板１の表面を酸
化し、酸化膜８を形成する。続いて、例えばシリコン酸
化膜からなる絶縁膜９をＣＶＤ法を用いて堆積し、トレ
ンチ７を埋める（図３（ｂ）参照）。
【００３４】次に図３（ｃ）に示すように、ＣＭＰ法を
用いて、浮遊ゲート３の上面が露出するまで、絶縁膜
９、絶縁膜４および側壁６を削り、平坦化する。
用いて、浮遊ゲート３の上面が露出するまで、絶縁膜
９、絶縁膜４および側壁６を削り、平坦化する。
【００３５】このように平坦化されたときの側壁６の内
面（浮遊ゲート３側の面）の下端２４（図１（ａ）参
照）の水平位置が、側壁６の外面（素子分離絶縁膜８側
の面）の上端２２（図１（ａ）参照）の水平位置よりも
浮遊ゲート３側にあるように側壁が形成されていれば、
浮遊ゲート３が順テーパ形状であっても、上記平坦化の
工程の後の工程で制御ゲート１４（図１参照）を形成し
た場合に、制御ゲート１４間には浮遊ゲート３と同じ材
料が残存しないことになる。これにより制御ゲート１４
がショートするのを防止することができる。
面（浮遊ゲート３側の面）の下端２４（図１（ａ）参
照）の水平位置が、側壁６の外面（素子分離絶縁膜８側
の面）の上端２２（図１（ａ）参照）の水平位置よりも
浮遊ゲート３側にあるように側壁が形成されていれば、
浮遊ゲート３が順テーパ形状であっても、上記平坦化の
工程の後の工程で制御ゲート１４（図１参照）を形成し
た場合に、制御ゲート１４間には浮遊ゲート３と同じ材
料が残存しないことになる。これにより制御ゲート１４
がショートするのを防止することができる。
【００３６】なお図３（ｃ）に示す平坦化の工程に続い
て、基板全面にゲート間絶縁膜１２を形成し、続いて制
御ゲート１４となる導電膜を基板全面に形成し、この導
電膜およびゲート間絶縁膜１２をパターニングすること
により図１に示す制御ゲート１４を形成する。その後不
純物イオンを浮遊ゲートの両側の素子領域に導入してソ
ース・ドレインとなる拡散層１５（図１参照）を形成す
る。
て、基板全面にゲート間絶縁膜１２を形成し、続いて制
御ゲート１４となる導電膜を基板全面に形成し、この導
電膜およびゲート間絶縁膜１２をパターニングすること
により図１に示す制御ゲート１４を形成する。その後不
純物イオンを浮遊ゲートの両側の素子領域に導入してソ
ース・ドレインとなる拡散層１５（図１参照）を形成す
る。
【００３７】なお、本実施の形態においては、側壁６は
ストッパとなる絶縁膜４と同じ材料から形成したが、素
子分離絶縁膜９とエッチング選択比が異なる材料から形
成しても良いことは云うまでもない。また制御ゲート１
４の加工は、浮遊ゲート３と側壁６のエッチング選択比
が低い条件で行うようにする。このようにすることによ
り、制御ゲート１４のパターニング後に、制御ゲート間
に浮遊ゲート３と側壁６が残存しないようになる。
ストッパとなる絶縁膜４と同じ材料から形成したが、素
子分離絶縁膜９とエッチング選択比が異なる材料から形
成しても良いことは云うまでもない。また制御ゲート１
４の加工は、浮遊ゲート３と側壁６のエッチング選択比
が低い条件で行うようにする。このようにすることによ
り、制御ゲート１４のパターニング後に、制御ゲート間
に浮遊ゲート３と側壁６が残存しないようになる。
【００３８】（第３の実施の形態）次に本発明の第３の
実施の形態を図４および図５を参照して説明する。この
第３の実施の形態は、図１に示す第１の実施の形態の半
導体装置の他の製造方法であって、その製造工程を図４
および図５に示す。
実施の形態を図４および図５を参照して説明する。この
第３の実施の形態は、図１に示す第１の実施の形態の半
導体装置の他の製造方法であって、その製造工程を図４
および図５に示す。
【００３９】まず、図４（ａ）に示すように、半導体基
板１上にゲート絶縁膜２、アモルファスシリコン膜３を
順次形成する。続いて、このアモルファスシリコン膜３
上に、トレンチ形成領域に開口部を有するレジストパタ
ーン５を形成する。
板１上にゲート絶縁膜２、アモルファスシリコン膜３を
順次形成する。続いて、このアモルファスシリコン膜３
上に、トレンチ形成領域に開口部を有するレジストパタ
ーン５を形成する。
【００４０】次に図４（ｂ）に示すように、レジストパ
ターン５をマスクとしてアモルファスシリコン膜３をパ
ターニングし、浮遊ゲート３を形成する。このとき浮遊
ゲート３はソース・ドレイン方向（紙面に垂直な方向）
にはパターニングされていない。
ターン５をマスクとしてアモルファスシリコン膜３をパ
ターニングし、浮遊ゲート３を形成する。このとき浮遊
ゲート３はソース・ドレイン方向（紙面に垂直な方向）
にはパターニングされていない。
【００４１】次にレジストパターン５を除去した後図４
（ｃ）に示すように、例えばシリコン窒化膜をＣＶＤ法
を用いて基板全面に堆積し、ＲＩＥ法を用いてエッチバ
ックすることにより、浮遊ゲートの側部および上面に絶
縁膜４を残存させる。
（ｃ）に示すように、例えばシリコン窒化膜をＣＶＤ法
を用いて基板全面に堆積し、ＲＩＥ法を用いてエッチバ
ックすることにより、浮遊ゲートの側部および上面に絶
縁膜４を残存させる。
【００４２】次に図５（ａ）に示すように、絶縁膜４を
マスクとしてＲＩＥ法を用いてゲート絶縁膜２および半
導体基板１を順次エッチングし、トレンチ７を形成す
る。
マスクとしてＲＩＥ法を用いてゲート絶縁膜２および半
導体基板１を順次エッチングし、トレンチ７を形成す
る。
【００４３】次に図５（ｂ）に示すように、露出してい
る半導体基板の表面を酸化して酸化膜８を形成する。こ
の酸化膜８の形成は前の工程で用いたＲＩＥによるダメ
ージの回復のためである。続いて基板全面に、例えばＳ
ｉＯ２ からなる絶縁膜９をＣＶＤ法を用いて堆積し、
トレンチ７を埋める（図５（ｂ）参照）。
る半導体基板の表面を酸化して酸化膜８を形成する。こ
の酸化膜８の形成は前の工程で用いたＲＩＥによるダメ
ージの回復のためである。続いて基板全面に、例えばＳ
ｉＯ２ からなる絶縁膜９をＣＶＤ法を用いて堆積し、
トレンチ７を埋める（図５（ｂ）参照）。
【００４４】次に図５（ｃ）に示すように、ＣＭＰ法を
用いて絶縁膜９および絶縁膜４を、浮遊ゲート３の上面
が露出するまで削る。このとき、図５（ｃ）に示すよう
に浮遊ゲート３の側部には絶縁膜４が残存している。
用いて絶縁膜９および絶縁膜４を、浮遊ゲート３の上面
が露出するまで削る。このとき、図５（ｃ）に示すよう
に浮遊ゲート３の側部には絶縁膜４が残存している。
【００４５】以降は第２の実施の形態と同様にして行
う。
う。
【００４６】この第３の実施の形態も第２の実施の形態
と同様の効果を奏することは云うまでもない。
と同様の効果を奏することは云うまでもない。
【００４７】（第４の実施の形態）次に本発明の第４の
実施の形態を図６乃至図８を参照して説明する。この第
４の実施の形態は、膜厚の異なるゲート絶縁膜を有する
ＭＯＳ型トランジスタを備えた半導体装置の製造方法で
あって、その製造工程を図６乃至図８に示す。
実施の形態を図６乃至図８を参照して説明する。この第
４の実施の形態は、膜厚の異なるゲート絶縁膜を有する
ＭＯＳ型トランジスタを備えた半導体装置の製造方法で
あって、その製造工程を図６乃至図８に示す。
【００４８】まず図６（ａ）に示すように、半導体基板
３１上に比較的厚いゲート絶縁膜３２を形成する。続い
て図６（ｂ）に示すように薄いゲート絶縁膜が形成され
る領域に開口を有する、フォトレジストからなるレジス
トパターン３３を形成する。そしてこのレジストパター
ン３３をマスクとしてゲート絶縁膜３２をパターニング
し、薄いゲート絶縁膜が形成される領域上の厚いゲート
絶縁膜３２を除去する（図６（ｃ）参照）。
３１上に比較的厚いゲート絶縁膜３２を形成する。続い
て図６（ｂ）に示すように薄いゲート絶縁膜が形成され
る領域に開口を有する、フォトレジストからなるレジス
トパターン３３を形成する。そしてこのレジストパター
ン３３をマスクとしてゲート絶縁膜３２をパターニング
し、薄いゲート絶縁膜が形成される領域上の厚いゲート
絶縁膜３２を除去する（図６（ｃ）参照）。
【００４９】次に、図６（ｄ）に示すように、厚いゲー
ト絶縁膜３２が除去された領域に薄いゲート絶縁膜３４
を形成する。続いて基板全面に、例えばアモルファスシ
リコンからなるゲート電極材の膜３５およびストッパと
なる例えば窒化シリコンからなる絶縁膜３６を順次形成
する（図６（ｅ）参照）。そしてトレンチ形成領域に開
口を有する、フォトレジストからなるレジストパターン
３７を絶縁膜３６上に形成する（図６（ｅ）参照）。
ト絶縁膜３２が除去された領域に薄いゲート絶縁膜３４
を形成する。続いて基板全面に、例えばアモルファスシ
リコンからなるゲート電極材の膜３５およびストッパと
なる例えば窒化シリコンからなる絶縁膜３６を順次形成
する（図６（ｅ）参照）。そしてトレンチ形成領域に開
口を有する、フォトレジストからなるレジストパターン
３７を絶縁膜３６上に形成する（図６（ｅ）参照）。
【００５０】次にレジストパターン３７をマスクとして
絶縁膜３６およびゲート電極材膜３５をＲＩＥ法を用い
て順次エッチングする（図７（ａ）参照）。続いてレジ
ストパターン３７を除去した後、図７（ｂ）に示すよう
に露出している薄いゲート絶縁膜３４のみＲＩＥ法によ
り除去する。このとき、厚いゲート絶縁膜３２も薄いゲ
ート絶縁膜３４の厚さ分のみエッチングされる。
絶縁膜３６およびゲート電極材膜３５をＲＩＥ法を用い
て順次エッチングする（図７（ａ）参照）。続いてレジ
ストパターン３７を除去した後、図７（ｂ）に示すよう
に露出している薄いゲート絶縁膜３４のみＲＩＥ法によ
り除去する。このとき、厚いゲート絶縁膜３２も薄いゲ
ート絶縁膜３４の厚さ分のみエッチングされる。
【００５１】次に図７（ｃ）に示すように、ゲート絶縁
膜３２が半導体基板３１に対して高選択比を有するＲＩ
Ｅ法を用いてエッチングし、薄いゲート絶縁膜３４を有
する領域に、トレンチ３８を形成する。このとき、トレ
ンチ３８の深さは厚いゲート絶縁膜３２と薄いゲート絶
縁膜３４との膜厚差の２〜３倍程度となるようにする。
膜３２が半導体基板３１に対して高選択比を有するＲＩ
Ｅ法を用いてエッチングし、薄いゲート絶縁膜３４を有
する領域に、トレンチ３８を形成する。このとき、トレ
ンチ３８の深さは厚いゲート絶縁膜３２と薄いゲート絶
縁膜３４との膜厚差の２〜３倍程度となるようにする。
【００５２】次に図７（ｄ）に示すようにＲＩＥ法を用
いて、厚いゲート絶縁膜３２をエッチングする。続い
て、薄いゲート絶縁膜３４の領域および厚いゲート絶縁
膜３２の領域各々にトレンチ３８およびトレンチ３９を
ＲＩＥ法を用いて同時に形成する（図７（ｅ）参照）。
このときのトレンチ３８とトレンチ３９の深さの差ｘは
ゲート絶縁膜３２，３４の膜厚差の２〜３倍となる。
いて、厚いゲート絶縁膜３２をエッチングする。続い
て、薄いゲート絶縁膜３４の領域および厚いゲート絶縁
膜３２の領域各々にトレンチ３８およびトレンチ３９を
ＲＩＥ法を用いて同時に形成する（図７（ｅ）参照）。
このときのトレンチ３８とトレンチ３９の深さの差ｘは
ゲート絶縁膜３２，３４の膜厚差の２〜３倍となる。
【００５３】次に図８（ａ）に示すように、例えば高密
度プラズマＣＶＤ法を用いてＳｉＯ ２ からなる膜４０
を基板全面に堆積し、トレンチ３８，３９を埋込む。こ
のとき絶縁膜３６上からみれば薄いゲート絶縁膜３４の
形成された領域および厚いゲート絶縁膜３２の形成され
た領域ともに等しい形となる。
度プラズマＣＶＤ法を用いてＳｉＯ ２ からなる膜４０
を基板全面に堆積し、トレンチ３８，３９を埋込む。こ
のとき絶縁膜３６上からみれば薄いゲート絶縁膜３４の
形成された領域および厚いゲート絶縁膜３２の形成され
た領域ともに等しい形となる。
【００５４】次に図８（ｂ）に示すようにＣＭＰ法を用
いて絶縁膜４０を削り、平坦化する。するとゲート電極
３５上の絶縁膜３６の厚さｙはゲート絶縁膜の膜厚に依
らず等しくなる（図８（ｂ）参照）。
いて絶縁膜４０を削り、平坦化する。するとゲート電極
３５上の絶縁膜３６の厚さｙはゲート絶縁膜の膜厚に依
らず等しくなる（図８（ｂ）参照）。
【００５５】なお、薄いゲート絶縁膜３４の形成された
領域と厚いゲート絶縁膜３２の形成された領域の境界を
図８（ｃ）に示すようにトレンチの中心にすれば、すな
わち図８（ｃ）に示すｚ１ とｚ２ が等しくなるよう
にすればゲート電極５上の絶縁膜３６の高さｙは素子部
分では等しくなる。
領域と厚いゲート絶縁膜３２の形成された領域の境界を
図８（ｃ）に示すようにトレンチの中心にすれば、すな
わち図８（ｃ）に示すｚ１ とｚ２ が等しくなるよう
にすればゲート電極５上の絶縁膜３６の高さｙは素子部
分では等しくなる。
【００５６】以上説明したように、ゲート電極３５上の
残膜３６の厚さを、薄いゲート絶縁膜３４の領域および
厚いゲート絶縁膜３２の領域で同一にすることが可能と
なるので、その後の工程で上記残膜を除去してゲートを
形成しても残さが生じないようにすることができる。
残膜３６の厚さを、薄いゲート絶縁膜３４の領域および
厚いゲート絶縁膜３２の領域で同一にすることが可能と
なるので、その後の工程で上記残膜を除去してゲートを
形成しても残さが生じないようにすることができる。
【００５７】なお、膜厚が３種類以上のゲート絶縁膜を
有する半導体装置においては、最も膜厚の薄いゲート絶
縁膜を有する領域のトレンチの深さが最も深くなるよう
にすれば上記実施の形態と同様の効果を得ることができ
る。
有する半導体装置においては、最も膜厚の薄いゲート絶
縁膜を有する領域のトレンチの深さが最も深くなるよう
にすれば上記実施の形態と同様の効果を得ることができ
る。
【００５８】なお、第１乃至第３の実施の形態はＮＡＮ
Ｄセル型ＥＥＰＲＯＭであったが、ＡＮＤセル型ＥＥＰ
ＲＯＭであっても良いことは云うまでもない。
Ｄセル型ＥＥＰＲＯＭであったが、ＡＮＤセル型ＥＥＰ
ＲＯＭであっても良いことは云うまでもない。
【００５９】
【発明の効果】以上述べたように本発明によれば、ゲー
ト間がショートするのを可及的に防止することができ
る。
ト間がショートするのを可及的に防止することができ
る。
【００６０】また本発明によれば、ゲート残さが生じる
のを可及的に防止することができる。
のを可及的に防止することができる。
【図１】本発明の第１の実施の形態の構成図。
【図２】本発明の第２の実施の形態の製造工程断面図。
【図３】本発明の第２の実施の形態の製造工程断面図。
【図４】本発明の第３の実施の形態の製造工程断面図。
【図５】本発明の第３の実施の形態の製造工程断面図。
【図６】本発明の第４の実施の形態の製造工程断面図。
【図７】本発明の第４の実施の形態の製造工程断面図。
【図８】本発明の第４の実施の形態の製造工程断面図。
【図９】従来の半導体装置の問題点を説明する図。
【図１０】従来の半導体装置の他の問題点を説明する
図。
図。
１，３１ 半導体基板（シリコン基板） ２ ゲート絶縁膜 ３ 浮遊ゲート ４，３６ 絶縁膜 ５ レジストパターン ６ 側壁 ７，３８，３９ トレンチ ８ 酸化膜 ９，４０ 素子分離絶縁膜 １２ ゲート間絶縁膜 １４ 制御ゲート １５ 拡散層（ソース・ドレイン） １６ 層間絶縁膜 １７ ビット線 １８ コンタクト ２２ 側壁の外面の上端 ２４ 側壁の内面の下端 ３２ 厚いゲート絶縁膜 ３３，３７ レジストパターン ３４ 薄いゲート絶縁膜 ３５ ゲート電極（浮遊ゲート）
Claims (7)
- 【請求項１】半導体基板の素子領域上にゲート絶縁膜を
介して形成されたゲート電極と、 このゲート電極の両側の素子領域に形成された拡散層
と、 前記ゲート電極の、前記拡散層が形成された側と異なる
側の側部に形成された絶縁物からなる側壁と、 この側壁の外側に形成されたトレンチ構造の素子分離絶
縁膜と、 を備えたことを特徴とする半導体装置。 - 【請求項２】前記側壁の内面の下端の水平位置は、前記
側壁の外面の上端の水平位置よりも前記ゲート電極側に
存在していることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】前記側壁は前記素子分離絶縁膜とは材質が
異なることを特徴とする請求項１乃至２のいずれかに記
載の半導体装置。 - 【請求項４】第１のゲート絶縁膜が形成された第１の領
域および前記第１のゲート絶縁膜よりも膜厚が薄い第２
のゲート絶縁膜が形成された第２の領域を有する半導体
基板と、 前記第１の領域に形成されて絶縁膜が埋込まれる素子分
離用の第１のトレンチと、 前記第２の領域に形成されて前記絶縁膜が埋込まれる素
子分離用の第２のトレンチと、 を備え、 前記第１のトレンチの前記半導体基板表面からの深さは
前記第２のトレンチの深さよりも浅いことを特徴とする
半導体装置。 - 【請求項５】前記第２のトレンチと前記第１のトレンチ
の深さの差は、前記第１のゲート絶縁膜と前記第２のゲ
ート絶縁膜の膜厚の差の約２〜３倍であることを特徴と
する請求項４記載の半導体装置。 - 【請求項６】半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、 このゲート電極の両側の側面に絶縁材からなる側壁を形
成する工程と、 この側壁をマスクとして前記半導体基板に素子分離用の
トレンチを形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項７】半導体基板の第１の領域に第１のゲート絶
縁膜を形成する工程と、 前記半導体基板の前記第１の領域と異なる第２の領域に
前記第１のゲート絶縁膜より膜厚の薄い第２のゲート絶
縁膜を形成する工程と、 前記第１および第２の領域に、ゲート電極膜および絶縁
膜を積層し、前記絶縁膜およびゲート電極膜をパターニ
ングする工程と、 前記パターニングされた絶縁膜をマスクとして前記第２
のゲート絶縁膜をエッチング除去する工程と、 前記パターニングされた絶縁膜をマスクとして前記第２
の領域の半導体基板をエッチングする工程と、 続いて前記パターニングされた絶縁膜をマスクとして前
記第１のゲート絶縁膜をエッチング除去する工程と、 前記パターニングされた絶縁膜をマスクとして前記第１
および第２の領域を同時にエッチングして各々の領域に
トレンチを形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30204599A JP2001127175A (ja) | 1999-10-25 | 1999-10-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30204599A JP2001127175A (ja) | 1999-10-25 | 1999-10-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127175A true JP2001127175A (ja) | 2001-05-11 |
Family
ID=17904254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30204599A Pending JP2001127175A (ja) | 1999-10-25 | 1999-10-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001127175A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150678A (ja) * | 2003-11-19 | 2005-06-09 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2006303308A (ja) * | 2005-04-22 | 2006-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2011077405A (ja) * | 2009-09-30 | 2011-04-14 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1999
- 1999-10-25 JP JP30204599A patent/JP2001127175A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150678A (ja) * | 2003-11-19 | 2005-06-09 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2006303308A (ja) * | 2005-04-22 | 2006-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2011077405A (ja) * | 2009-09-30 | 2011-04-14 | Toshiba Corp | 半導体装置及びその製造方法 |
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