KR100371751B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법 Download PDF

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KR100371751B1
KR100371751B1 KR10-2000-0014452A KR20000014452A KR100371751B1 KR 100371751 B1 KR100371751 B1 KR 100371751B1 KR 20000014452 A KR20000014452 A KR 20000014452A KR 100371751 B1 KR100371751 B1 KR 100371751B1
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고이시까와유끼마사
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닛뽕덴끼 가부시끼가이샤
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Abstract

컨트롤 게이트 상에 형성되는 실리사이드층에 박리가 발생하지 않는 반도체 기억장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위하여,
실리콘기판 상에 게이트 절연막 및 플로팅 게이트 (도 4 의 4) 가 형성되고, 플로팅 게이트의 측벽에, 폴리실리콘의 에칭 스토퍼로서 기능하는 스토퍼 산화막 (도 4 의 6a) 을 통하여 폴리실리콘 (도 4 의 7) 으로 이루어지는 사이드월이 형성되며, 사이드월에 의해 단차가 완만해진 플로팅 게이트의 상층에 ONO 막(도 4의 5) 을 통하여 컨트롤 게이트 (도 4 의 8) 가 적층된다.

Description

반도체 기억장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND PROCESS FOR MANUFACTURING THE SAME}
본 발명은, 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히, 컨트롤 게이트 표면에 실리사이드층이 형성되어 이루어지는 불휘발성 메모리에 사용하여바람직한 반도체 기억장치 및 그 제조방법에 관한 것이다.
종래, 플로팅형의 불휘발성 메모리에서는, 셀을 절연분리하는 수단으로서 LOCOS (Local Oxidation of Silicon) 가 사용되고 있으나, LOCOS 법에서는 버즈비크의 존재에 의한 분리폭의 증대 및 분리내압이 낮기 때문에 셀크기의 축소화가 곤란하였다. 따라서, 셀크기의 축소화를 꾀하기 위해, STI (Shallow Trench Isolation) 를 불휘발성 메모리에 적용한 제조방법이 제안되고 있다.
이와 같은 방법은, 소자분리영역의 실리콘기판을 파서 홈 (트렌치) 을 형성하고, 이 홈에 절연물을 매입하는 방법인데, 이와 같은 방법의 개략에 대하여 설명하면, 먼저, 실리콘기판에 소정 두께의 버퍼산화막 및 폴리실리콘층을 적층하고, 그 위에 CVD 법으로 산화막을 형성한다. 다음에, 소정 형상의 레지스트 패턴을 형성하고, 이 레지스트를 마스크로서 산화막, 폴리실리콘 및 버퍼산화막을 순차적으로 에칭하여, 레지스트를 제거한 후, 산화막을 마스크로서 실리콘기판을 에칭하여 트렌치를 형성한다. 그리고, 이 트렌치에 절연물을 매입한 후, 기판의 평탄화를 행하여 소자분리영역을 형성한다.
상기 방법을 채용함으로써, 메모리의 셀크기를 축소할 수 있으나, 한편, 셀크기의 축소에 따라, 서로 적층되는 플로팅 게이트 및 컨트롤 게이트를 형성하는데 있어, 단차가 커지는 문제가 있다.
또, 불휘발성 메모리를 단체로서 사용하는 경우에는 고속동작이 요구되지않기때문에, 게이트 재료의 저항은 그다지 문제되지는 않았지만, 불휘발성 메모리에 로직회로를 탑재한 로직탑재 메모리에서는, 로직 회로의 고속화에 대응하여 메모리의 동작속도의 향상이 요망된다.
메모리의 동작속도의 고속화를 꾀하기 위해서는, 게이트재료인 폴리실리콘의 저항을 낮추어 신호의 전달을 빠르게 하는 것이 중요한데, 그 방법으로서, 예를 들면, 폴리실리콘에 인 등의 불순물을 도핑하여 비저항을 낮추는 방법이 있다.
그러나, 게이트의 막두께가 얇은 경우에는 인 등의 불순물이 게이트를 관통하여, 게이트 하부의 절연막 등에 도핑되어 절연성능을 열화시키는 문제가 있다.
따라서, 폴리실리콘으로 이루어지는 게이트재료의 표면을 실리사이드화하여 게이트의 저항을 낮추는 방법이 일본특개평 9-283643 호 등에 기재되어 있다. 여기에서, 종래의 폴리실리콘의 실리사이드화의 방법에 대하여, 도 11 내지 도 13 을 참조하여 설명한다. 또한, 도 11 내지 도 12 는, 일련의 제조공정을 모식적으로 나타낸 것으로, 작도의 형편상 분도한 것이다.
먼저, 도 11(a) 에 나타낸 바와 같이, 실리콘기판 (1) 에 상술한 방법에 의해 트렌치 소자분리영역 (2) 을 형성하고, 그 위에, 게이트 산화막 (3) 을 형성한 후 플로팅 게이트 (4) 로 되는 폴리실리콘을 퇴적한다 (도 11(b) 참조). 다음에, 소정 형상의 레지스트 패턴을 형성하고, 에칭함으로써, 도 11(c) 에 나타낸 바와 같이 플로팅 게이트 (4) 를 형성한다.
다음에, 도 11(d) 에 나타낸 바와 같이, 분리된 플로팅 게이트 (4) 를 피복하도록 ONO (Oxide-Nitride-Oxide) 막 (5) 등의 층간절연막을 형성한 후, 컨트롤 게이트 (8) 로 되는 폴리실리콘을 퇴적하여, 소정 형상으로 패터닝한다 (도11(e) 참조).
다음에, 컨트롤 게이트 (8) 측벽 (도시생략) 에 사이드월 (14) 을 형성하기 위해, 사이드월 산화막 (9) 의 성장, 에치백을 행한다 (도 12(f), (g) 참조). 이 때, 플로팅 게이트 (4) 의 간격의 축소에 따라, 그 위에 형성하는 컨트롤 게이트 (8) 에는 단차의 영향에 의한 오목부 (13) 가 형성되어 있고, 이 오목부 (13) 에 사이드월 산화막 (9) 이 매입된 상태로 된다.
그리고, 도 12(h) 에 나타낸 바와 같이, 컨트롤 게이트 (8) 의 상면에 스퍼터법으로 티탄의 실리사이드층 (10) 을 형성하지만, 상기의 오목부 (13) 에는 사이드월 산화막 (9) 이 매입되어 있기 때문에, 실리사이드층 (10) 은 이 산화막 (9a) 상에 퇴적되게 된다. 다음에, 도 12(i) 에 나타낸 바와 같이, 여분의 영역에 스퍼터된 실리사이드층 (10) 을 제거하기 위해, 잉여 티탄의 에치백을 행하고, 그 후, 층간절연막 (11) 및 컨택트 (12) 를 형성함으로써 도 13(a) 에 나타낸 구조를 얻을 수 있다.
상술한 구조를 채용함으로써, 컨트롤 게이트 (8) 상층에 티탄의 실리사이드층 (10) 을 균일하게 형성할 수 있으면, 컨트롤 게이트 (8) 의 동작속도를 빨리 할 수 있으나, 상기 방법에서는, 컨트롤 게이트 (8) 에 형성된 오목부 (13) 에 사이드월 산화막 (9) 이 매입된 상태로 되어 있고, 실리사이드층 (10) 은 사이드월 산화막 (9a) 상에 퇴적되게 되기 때문에, 잉여 티탄의 에치백시에, 상술한 사이드월 산화막 (9a) 상에 퇴적한 실리사이드층 (10) 은 박리되어 버린다.
상기의 박리가 1 개소라도 있으면, 컨트롤 게이트 (8) 의 저저항화를 꾀할수는 없으나, 이와 같은 문제점은 플로팅 게이트 (4) 의 간격의 축소화에 따라 현저해진다. 일반적인 불휘발성 메모리에서는, 도 13(b) 에 나타낸 바와 같이, 게이트산화막 (3), 플로팅 게이트 (4) 및 ONO 막(5) 을 포함한 막두께는 약 0.15 ㎛ 이고, 이에 대하여 플로팅 게이트 (4) 끼리의 간격은, 약 0.3 ㎛ 로 좁고, 컨트롤 게이트 (4) 에는 도시한 바와 같은 형상의 오목부 (13) 가 형성되고, 그 부분에서 실리사이드층 (10) 의 단선이 발생하게 된다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 그 주된 목적은, 컨트롤 게이트 상에 형성되는 실리사이드층에 박리가 발생하는 일이 없는 반도체 기억장치 및 그 제조방법을 제공하는 것에 있다.
도 1 은 본 발명의 제 1 실시예에 관련되는 불휘발성 메모리의 제조방법을 모식적으로 설명하기 위한 공정단면도.
도 2 는 본 발명의 제 1 실시예에 관련되는 불휘발성 메모리의 제조방법을 모식적으로 설명하기 위한 공정단면도.
도 3 은 본 발명의 제 1 실시예에 관련되는 불휘발성 메모리의 제조방법을 모식적으로 설명하기 위한 공정단면도.
도 4 는 본 발명의 제 1 실시예에 관련되는 불휘발성 메모리의 구조를 설명하기 위한 단면도.
도 5 는 본 발명의 제 1 실시예에 관련되는 불휘발성 메모리의 구조를 설명하기 위한 단면도.
도 6 은 본 발명의 제 1 실시예에 관련되는 불휘발성 메모리의 주요부의 배치를 설명하기 위한 레이아웃도.
도 7 은 본 발명의 제 2 실시예에 관련되는 불휘발성 메모리의 제조방법을 설명하기 위한 공정단면도.
도 8 은 본 발명의 제 2 실시예에 관련되는 불휘발성 메모리의 제조방법을설명하기 위한 공정단면도.
도 9 는 본 발명의 제 2 실시예에 관련되는 불휘발성 메모리의 제조방법을 설명하기 위한 공정단면도.
도 10 은 본 발명의 불휘발성 메모리의 기능을 설명하기 위한 회로도.
도 11 은 종래의 불휘발성 메모리의 제조방법을 설명하기 위한 공정단면도.
도 12 는 종래의 불휘발성 메모리의 제조방법을 설명하기 위한 공정단면도.
도 13 은 종래의 불휘발성 메모리의 구조를 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘기판 2 : 트렌치 소자분리영역
3 : 게이트절연막 4 : 폴리실리콘 (플로팅 게이트)
5 : ONO 막 6a, 6b : 스토퍼 산화막
7 : 폴리실리콘 (사이드월) 8 : 폴리실리콘 (컨트롤 게이트)
9 : 사이드월 산화막 10 : 실리사이드층
11 : 층간절연막 12 : 컨택트
13 : 오목부
상기 목적을 달성하기 위해, 본 발명은, 제 1 시점에 있어서, 실리콘기판 상에 게이트절연막, 플로팅 게이트, 층간절연막 및 컨트롤 게이트가 순차적으로 적층되고, 상기 컨트롤 게이트 표면에 실리사이드층이 형성되어 이루어지는 반도체 기억장치에 있어서, 상기 플로팅 게이트의 측벽에, 복수의 부재에 의해 구성되는 사이드월이 형성되어 있는 것이다.
본 발명은, 제 2 시점에 있어서, 실리콘기판 상에 게이트절연막, 플로팅 게이트, 층간절연막 및 컨트롤 게이트가 순차적으로 적층되고, 상기 컨트롤 게이트 표면에 실리사이드층이 형성되어 이루어지는 반도체 기억장치에 있어서, 상기 플로팅 게이트의 측벽에, 도전성재료를 포함하는 복수의 부재로 구성되는 사이드월이 형성되어 있는 것이다.
본 발명은, 제 3 시점에 있어서, 실리콘기판 상에 게이트절연막, 플로팅 게이트, 층간절연막 및 컨트롤 게이트가 순차적으로 적층되고, 상기 컨트롤 게이트 표면에 실리사이드층이 형성되어 이루어지는 반도체 기억장치에 있어서, 상기 플로팅 게이트의 측벽에, 이 측벽에 맞닿는 제 1 부재와 이 제 1 부재에 맞닿는 제 2 재료에 의해 구성되는 사이드월이 형성되고, 상기 제 1 부재가, 상기 제 2 부재의 에칭스토퍼로서 기능하는 것이다.
본 발명은, 제 4 시점에 있어서, 반도체 기억장치의 제조방법을 제공한다. 이 제조방법은, 실리콘기판 상에 게이트 절연막, 플로팅 게이트, 층간절연막 및 컨트롤 게이트를 이 순서로 적층하고, 상기 컨트롤 게이트 상층에 실리사이드층을 형성하는 공정을 포함하는 반도체 기억장치의 제조방법에 있어서, 상기 플로팅 게이트 형성후, 상기 층간절연막 형성전에, 이 플로팅 게이트의 측벽에, 도전부재를 포함하는 복수의 부재에 의해 구성되는 사이드월을 형성하는 공정을 갖는 것이다.
또한, 본 발명의 제조방법은, 제 5 의 시점에 있어서, (a) 실리콘기판 상에 게이트 절연막을 막형성하는 공정과, (b) 상기 게이트 절연막 상에 플로팅 게이트를 형성하는 공정과, (c) 상기 플로팅 게이트의 적어도 상면 및 측면에 제 1 부재를 막형성하는 공정과, (d) 상기 실리콘 기판 전면에 사이드월이 되는 제 2 부재를 퇴적하는 공정과, (e) 상기 제 1 부재를 에칭스토퍼로서, 상기 플로팅 게이트 측벽에만 상기 제 2 부재가 잔류하도록 이 제 2 부재를 에치백하여 사이드월을 형성하는 공정과, (f) 상기 플로팅 게이트 상면에 노출된 상기 제 1 부재를 제거하는 공정과, (g) 상기 플로팅 게이트, 상기 제 1 부재 및 상기 제 2 부재의 상층에 층간절연막을 막형성하는 공정과, (h) 상기 층간절연막 상에 컨트롤 게이트를 형성하는 공정과, (i) 상기 컨트롤 게이트 표면에 실리사이드층을 형성하는 공정을 하나 이상 갖는 것이다.
(발명의 실시형태)
본 발명에 관련되는 불휘발성 메모리는, 그 바람직한 일 실시형태에 있어서, 실리콘기판 상에 게이트 절연막 및 플로팅 게이트 (도 4 의 4) 가 형성되고, 플로팅 게이트의 측벽에, 폴리실리콘의 에칭 스토퍼로서 기능하는 스토퍼 산화막 (도 4 의 6a) 을 통하여 폴리실리콘 (도 4 의 7) 으로 이루어지는 사이드월이 형성되고, 사이드월에 의해 단차가 원만해진 플로팅 게이트의 상층에 ONO 막 (도 4 의 5) 을 통하여 컨트롤 게이트 (도 4 의 8) 가 적층된다.
(실시예)
상기의 본 발명의 실시형태에 대하여 더욱 상세히 설명하기 위해, 본 발명의 실시예에 대하여 도면을 참조하여 이하에 설명한다.
실시예 1
본 발명의 제 1 실시예에 관련되는 불휘발성 메모리 및 그 제조방법에 대하여, 도 1 내지 도 6 을 참조하여 설명한다. 도 1 내지 도 3 은, 본 실시예의 불휘발성 메모리의 제조방법을 공정순으로 나타내는 공정단면도이다. 또한, 도 1(a) 내지 도 3(l) 은, 일련의 제조공정을 나타내는 것으로, 작도의 형편상, 분도한 것이다. 또, 도 4 는, 불휘발성 메모리의 구조를 나타내는 단면도, 도 5 는 도 4 와 직교하는 방향의 단면도이고, 도 6 은 주요부의 배치를 나타내는 레이아웃도이다.
먼저, 본 실시예의 불휘발성 메모리의 구조에 대하여 도 4 내지 도 6 을 참조하여 설명한다. 도 6 은, 플로팅 게이트 및 컨트롤 게이트의 배치를 나타내고 있고, 도 4 는 도 6 의 A-A' 선에서의 단면도이고, 도 5 는 B-B' 선에서의 단면도이다.
도 4 에 나타낸 바와 같이, 본 실시예의 불휘발성 메모리는, 트렌치 소자분리영역 (2) 이 형성된 실리콘기판 (1) 상에, 게이트 절연막 (3) 을 통하여 플로팅 게이트 (4) 가 형성되고, 플로팅 게이트 (4) 의 측면에는 단차를 완화하도록 스토퍼 산화막 (6a) 및 폴리실리콘 (7) 으로 이루어지는 사이드월이 형성되어 있다. 그리고, 플로팅 게이트 (4) 와 사이드월 상에는 ONO 막 (5) 을 통하여, 플로팅 게이트 (4) 와 중첩되도록 컨트롤 게이트 (8) 가 형성되어 있다. 그리고, 컨트롤 게이트 (8) 상층에는 실리사이드막 (10) 이 끊어짐없이 균일한 두께로 형성되어 있고, 층간절연막 (11) 에 형성된 컨택트 홀에 매설된 컨택트 (12) 와 접속되어 있다.
다음에, 도 1 내지 도 3 을 참조하여, 본 실시예의 불휘발성 메모리의 제조방법에 대하여 공정순으로 설명한다.
먼저, 도 1(a) 에 나타낸 바와 같이, 실리콘기판 (1) 에 공지의 방법에 의해 트렌치 소자분리영역 (2) 을 형성한다. 형성방법으로서는, 예를 들면, 실리콘기판 (1) 을 100 ㎚ 정도 산화시킨 후, 소정 패턴의 레지스트막을 형성하고, 이 레지스트 패턴을 마스크로서 불필요한 산화막을 에칭으로 제거한다. 다음에, 산화막을 마스크로서, 실리콘기판 (1) 을 400 ㎚ 정도 에칭하고, 홈을 형성한다. 그 후, 이 홈에 산화막을 CVD 에 의해 매입하여, CMP 에 의해 표면을 연마하여 평탄화한다. 그 후, 불필요한 산화막을 웨트에칭 등의 수법으로 제거하여, 분리영역 이외의 실리콘기판 (1) 을 노출시킨다.
다음에, 도 1(b) 에 나타낸 바와 같이, 기판전면에, 열산화 등의 방법으로 막두께 11 ㎚ 정도의 게이트 산화막 (3) 을 형성하고, 그 상층에 플로팅 게이트 (4) 로 되는 폴리실리콘을 CVD 법 등에 의해 막두께 150 ㎚ 정도 막형성한다. 막형성 후, 소정 패턴의 레지스트막을 형성하고, 이 레지스트패턴을 마스크로서 불필요한 폴리실리콘을 에칭으로 제거하여, 플로팅 게이트 (4) 를 형성한다 (도 1(c) 참조).
여기에서 본 실시예에서는, 도 1(d) 에 나타낸 바와 같이, 소정 형상으로 정형된 플로팅 게이트 (4) 의 상면 및 측면을 덮도록 스토퍼 산화막 (6a) 을, 예를 들면, 열산화법에 의해 20 ㎚ 정도의 막두께로 형성한다. 이 스토퍼 산화막 (6a) 은, 플로팅 게이트 (4) 의 측면에 사이드월을 형성할 때의 에칭 스토퍼로서 사용하는 것이다.
그리고, 도 2(e) 에 나타낸 바와 같이, 스토퍼 산화막 (6a) 상에 플로팅 게이트 (4) 의 사이드월이 되는 폴리실리콘 (7) 을, 예를 들면, CVD 법에 의해 200 ㎚ 정도의 막두께로 막형성한다. 그 후, 이방성의 드라이에칭 등으로 에치백을 하는데, 이 때, 폴리실리콘 (7)의 하층에는 스토퍼 산화막 (6a) 이 형성되어 있기 때문에, 플로팅 게이트 (4) 는 에칭되는 일이 없이 폴리실리콘 (7) 만을 소정 형상으로 정형할 수 있다. 에치백후, 스토퍼 산화막 (6a) 을, 예를 들면, 불산수용액 등의 에칭액을 사용하여 제거하면, 도 2(f) 에 나타낸 바와 같은 형상의 사이드월이 형성된다.
다음에, 도 2(g) 에 나타낸 바와 같이, 플로팅 게이트 (4) 및 스토퍼 산화막 (6a) 과 폴리실리콘 (7) 으로 이루어지는 사이드월을 덮도록, 예를 들면, CVD 법에 의해 ONO 막 (5) 등을 40 ㎚ 정도의 막두께로 형성한 후, 컨트롤 게이트 (8) 가 되는 폴리실리콘을 퇴적한다 (도 2(h)참조). 이 때, 본 실시예에서는, 플로팅 게이트 (4) 의 측면에는 완만한 경사를 가진 사이드월이 형성되어 있기 때문에, 컨트롤 게이트 (8) 의 표면에는 종래예와 같은 오목부 (13) 가 형성되는 일은 없다.
다음에, 컨트롤 게이트 (8) 측벽에 사이드월 (도시생략) 을 형성하기 위해, 기판전면에, 예를 들면, CVD 법을 사용하여 150 ㎚ 의 막두께로 사이드월 산화막 (9) 을 퇴적하고, 그 후 에치백을 행한다 (도 3(i), (j), 도 5 참조). 종래의 불휘발성 메모리의 제조방법에서는, 플로팅 게이트 (4) 간의 단차에 의해, 그 위에 형성하는 컨트롤 게이트의 오목부 (13) 에 사이드월 산화막 (9) 이 매입되어 있었는데, 본 실시예에서는, 폴리실리콘 (7) 의 사이드월에 의해 컨트롤 게이트 (8) 에 오목부가 발생하지 않기 때문에, 컨트롤 게이트 (8) 상에 사이드월 산화막 (9) 이 잔류하는 일은 없다.
그리고, 도 3(k), (l) 에 나타낸 바와 같이, 컨트롤 게이트 (8) 의 상면에, 예를 들면, 스퍼터법에 의해 20 ㎚ 정도의 막두께의 티탄의 실리사이드층 (10) 을 스퍼터법으로 형성하고, 불필요한 실리사이드층을 에칭하기 위해 잉여 티탄에치를행하지만, 상술한 바와 같이 본 실시예에서는, 컨트롤 게이드 (8) 상에는 사이드월 산화막 (9) 이 잔류되어 있지 않기 때문에, 실리사이드층 (10) 은 컨트롤 게이트 (8) 상에 균일하게 형성되게 된다. 그 후. SiO2로 이루어지는 층간절연막 (11) 을, 예를 들면, CVD 법에 의해 400 ㎚ 정도의 막두께로 퇴적하고, 소정 부분에 컨택트 홀을 형성한 후, 텅스텐 등의 금속을 컨택트 홀에 매입함으로써 컨택트 (12) 를 형성하여, 도 4 에 나타낸 구조의 불휘발성 메모리가 얻어진다.
이와 같이, 종래의 불휘발성 메모리의 제조방법에서는, 게이트의 미세화에 따라, 플로팅 게이트 (4) 간에 발생하는 단차에 의해 그 상층에 형성되는 컨트롤 게이트 (8) 에 오목부 (13) 가 발생하고, 그 오목부 (13) 에 사이드월 산화막 (9) 이 매입됨으로써 컨트롤 게이트 (8) 상에 형성하는 실리사이드층 (10) 이 박리되어, 컨트롤 게이트 (8) 의 저저항화를 꾀하는 것이 곤란하였다.
그러나, 본 실시예에 나타낸 제조방법에서는, 플로팅 게이트 (4) 의 측면에 스토퍼 산화막 (6a) 을 에칭스토퍼로서 폴리실리콘 (7) 으로 이루어지는 사이드월을 형성함으로써, 컨트롤 게이트 (8) 의 오목부 (13) 의 발생을 방지할 수 있기 때문에, 컨트롤 게이트 (8) 상에 형성되는 실리사이드층 (10) 이 박리되는 일은 없고, 컨트롤 게이트 (8) 를 유효하게 저저항화할 수 있다.
한편, 플로팅 게이트 (4) 측면에 산화막만의 사이드월을 형성하는 경우에는, 도 2(f) 의 형상을 만드는 이방성의 드라이에칭시, 에칭의 종점검출이 불가능하기 때문에, 플로팅 게이트 (4) 의 표면이 드라이에칭의 에칭가스에 폭로되어 손상된다. 이 때문에, ONO 막의 막질이 나빠져, 디바이스의 신뢰성이 현저하게 나빠진다. 따라서, 본 실시예의 구조의 사이드월에 의해서만 디바이스 특성을 양호하게 유지할 수 있다.
실시예 2
다음으로, 본 발명의 제 2 실시예에 관련되는 불휘발성 메모리 및 그 제조방법에 대하여, 도 7 내지 도 10 을 참조하여 설명한다. 도 7 내지 도 9 는, 제 2 실시예의 불휘발성 메모리의 제조방법을 공정순으로 나타낸 공정단면도이다. 또한, 도 7(a) 내지 도 9(1) 는 일련의 제조공정을 나타낸 것으로, 작도의 형편상, 분도한 것이다. 또, 도 10 은, 게이트전압과 용량과의 관계를 설명하기 위한 회로도이다. 또한, 본 실시예와 상기의 제 1 실시예와의 상이점은, 스토퍼 산화막으로서 자연산화막을 사용한 것이다.
먼저, 도 7 내지 도 9 를 참조하여, 본 실시예의 불휘발성 메모리의 제조방법에 대하여 공정순으로 설명한다.
상기의 제 1 실시예와 마찬가지로, 실리콘기판 (1) 에 공지의 방법에 의해 트렌치 소자분리영역 (2) 을 형성하고, 기판전면에, 열산화 등의 방법에 의해 막두께 11 ㎚ 정도의 게이트산화막 (3) 을, 그 상층에 플로팅 게이트 (4) 로 이루어지는 폴리실리콘을 CVD 법 등에 의해 150 ㎚ 정도의 막두께로 막형성한다. 막형성후, 소정 패턴의 레지스트막을 형성하고, 이 레지스트패턴을 마스크로서, 불필요한 폴리실리콘을 에칭에 의해 제거한다 (도 7(a) ∼ (c) 참조).
여기에서 본 실시예에서는, 폴리실리콘을 에칭후, 기판전체를 대기중에 방치함으로써, 플로팅 게이트 (4) 표면에 자연산화막으로 이루어지는 스토퍼 산화막(6b) 을 형성한다. 상기의 제 1 실시예와 달리, 자연산화막을 형성함으로써도, 플로팅 게이트 (4) 의 측면에 사이드월을 형성할 때의 에칭스토퍼로서 사용할 수 있어, 산화막형성을 위한 특별한 공정을 추가하지 않아도 되기 때문에, 제 1 실시예보다도 공정을 삭감할 수 있다.
다음으로, 도 8(e) 에 나타낸 바와 같이, 스토퍼 산화막 (6b) 상에 플로팅 게이트 (4) 의 사이드월이 되는 폴리실리콘 (7) 을, 예를 들면, CVD 법에 의해 200 ㎚ 정도의 막두께로 막형성하고, 그 후, 이방성의 드라이에칭 등에 의해 에치백한다. 이 때, 폴리실리콘 (7) 의 하층에는 스토퍼 산화막 (6b) 이 형성되어 있기 때문에, 플로팅 게이트 (4) 는 에칭되는 일 없이, 폴리실리콘 (7) 만을 소정 형상으로 정형할 수 있다. 에치백후, 스토퍼 산화막 (6b) 을, 예를 들면, 불산수요액 등의 에칭액을 사용하여 제거하면, 도 8(f) 에 나타낸 바와 같은 형상의 사이드월이 형성된다.
본 실시예의 경우, 플로팅 게이트 (4) 의 측면에 형성되는 자연산화막은 충분히 얇기 때문에, 플로팅 게이트 (4) 와 사이드월인 폴리실리콘 (7) 을 전기적으로 도통시킬 수 있기 때문에, 플로팅 게이트 (4) 의 표면적을 실효적으로 확대할 수 있다. 따라서, 제 1 실시예보다도 플로팅 게이트 (4) 와 컨트롤 게이트 (8) 사이의 용량을 크게 할 수 있다.
즉, 도 10 에 나타낸 바와 같이, 실리콘기판 (1) 과 플로팅 게이트 (4) 사이의 용량을 Ctun, 플로팅 게이트 (4) 와 컨트롤 게이드 (8) 사이의 용량을 Cono, 플로팅 게이트 전압을 Vf 로 하면, 인가전압 (Vg) 은 (1) 식의 관계를 충족하기 때문에, 게이트간 용량 (Cono) 이 커지면 Vf 가 커져, 인가전압 (Vg) 을 효과적으로 터널산화막에 전달할 수 있다.
다음에, 도 8(g) 에 나타낸 바와 같이, 플로팅 게이트 (4) 및 스토퍼 산화막 (6b) 과 폴리실리콘 (7) 으로 이루어지는 사이드월을 덮도록 ONO 막 (5) 등을 형성한 후, 컨트롤 게이트 (8) 로 되는 폴리실리콘을 퇴적한다 (도 8(h) 참조). 그리고, 컨트롤 게이트 (8) 측벽에 사이드월을 형성하기 위해, 기판전면에 사이드월 산화막 (9) 을 퇴적하고, 그 후 에치백을 행하는데 (도 9(i), (j) 참조), 본 실시예에서도 상기의 제 1 실시예와 동일하게, 플로팅 게이트 (4) 의 측면에는 완만한 경사를 가진 사이드월이 형성되어 있기 때문에, 컨트롤 게이트 (8) 의 표면에는 종래예와 같은 오목부 (13) 가 형성되는 일은 없다.
다음에, 도 9(k), (l) 에 나타낸 바와 같이, 컨트롤 게이트 (8) 의 상면에 티탄의 실리사이드층 (10) 을 형성한 후, 잉여 티탄에치를 행하는데, 상술한 바와 같이 본 실시예에서는, 컨트롤 게이트 (8) 상에는 사이드월 산화막 (9) 이 잔류되어 있지 않기 때문에, 실리사이드층 (10) 은 컨트롤 게이트 (8) 상에 균일하게 형성되게 된다. 그 후, 층간절연막 (11) 을 퇴적하고, 소정의 부분에 컨택트 (12) 를 형성하여, 불휘발성 메모리를 제조한다.
본 실시예에 나타낸 제조방법에 의해서도, 플로팅 게이트 (4) 의 측면에 스토퍼 산화막 (6b) 을 에칭스토퍼로서, 폴리실리콘 (7) 으로 이루어지는 사이드월을형성함으로써, 컨트롤 게이트 (8) 의 오목부 (13) 의 발생을 방지할 수 있기 때문에, 컨트롤 게이트 (8) 상에 형성되는 실리사이드층 (10) 이 박리되는 일은 없어, 컨트롤 게이트 (8) 를 유효하게 저저항화할 수 있다.
또한, 본 실시예의 경우에서는, 플로팅 게이트 (4) 의 측면에 형성되는 자연산화막이 충분히 얇기 때문에, 플로팅 게이트 (4) 와 사이드월의 폴리실리콘 (7) 을 전기적으로 도통시킬 수 있어, 플로팅 게이트 (4) 의 표면적을 실효적으로 확대할 수 있다. 따라서, 제 1 실시예보다도 플로팅 게이트 (4) 와 컨트롤 게이트 (8) 와의 사이의 용량을 크게 할 수 있다.
또한, 플로팅 게이트 (4) 의 사이드월로서, 본 발명에서는 스토퍼 산화막 (6a, 6b) 과 폴리실리콘 (7) 으로 이루어지는 구조에 대하여 기재했으나, 본 발명은 상기 실시예에 한정되는 것은 아니고, 스토퍼 산화막으로서는 사이드월의 재료의 에칭 스토퍼로서 기능하는 재료이면 되며, 예를 들면, 질화막 등을 사용할 수 있고, 또, 사이드월의 재료로서 폴리실리콘 대신에, 예를 들면 아모퍼스 실리콘을 사용할 수도 있다.
또, 본 발명에서는 소자분리를 STI 에 의해 행하는 경우에 대하여 기재했는데, 소자분리를 LOCOS 법에 의해 행할 수도 있고, 실리사이드층으로서 티탄 대신에, 예를 들면, 텅스텐, 몰리브덴, 백금 등을 사용하는 것도 가능하다.
이상 설명한 바와 같이, 본 발명의 구성에 의하면, 컨트롤 게이트를 저저항화하기 위한 실리사이드층을 균일한 두께로 형성할 수 있고, 따라서, 불휘발성 메모리의 동작속도를 확실하게 빨리 할 수 있는 효과를 나타낸다.
그 이유는, 본 발명에서는, 플로팅 게이트의 측면에, 폴리실리콘의 에칭스토퍼로서 기능하는 스토퍼 산화막과 폴리실리콘으로 구성되는 사이드월을 형성함으로써, 컨트롤 게이트의 오목부의 발생을 방지할 수 있기 때문에, 컨트롤 게이트 상에 형성되는 실리사이드층이 박리되는 일은 없어, 컨트롤 게이트를 유효하게 저저항화할 수 있기 때문이다.
또, 본 발명에 의하면, 플로팅 게이트의 측면에 형성하는 에칭 스토퍼 산화막으로서 자연산화막을 형성함으로써, 플로팅 게이트와 폴리실리콘 사이드월을 전기적으로 도통시킬 수 있고, 플로팅 게이트의 표면적을 실효적으로 확대함으로써, 플로팅 게이트와 컨트롤 게이트 사이의 용량을 크게 할수도 있다.

Claims (16)

  1. 삭제
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  3. 삭제
  4. 실리콘기판 상에 게이트절연막, 플로팅 게이트, 층간절연막 및 컨트롤 게이트가 순차적으로 적층되고, 상기 컨트롤 게이트 표면에 실리사이드층이 형성되어 이루어지는 반도체 기억장치에 있어서,
    상기 플로팅 게이트의 측벽으로서, 이 측벽에 맞닿는 제 1 부재와 이 제 1 부재에 맞닿는 제 2 부재에 의해 구성되는 완만한 경사를 갖는 사이드월이 형성되고, 상기 완만한 경사를 갖는 사이드월에 의해 상기 컨트롤 게이트의 표면이 평탄한 것을 특징으로 하는 반도체 기억장치.
  5. 제 4 항에 있어서, 상기 제 1 부재가 실리콘 산화막으로 이루어지고, 상기 제 2 부재가 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  6. 삭제
  7. 제 5 항에 있어서, 상기 실리콘 산화막이 열산화법 또는 CVD 법에 의해 형성된 산화막인 것을 특징으로 하는 반도체 기억장치.
  8. 제 5 항에 있어서, 상기 실리콘 산화막은 자연산화막인 것을 특징으로 하는 반도체 기억장치.
  9. 제 4, 5, 7, 및 8 항 중 어느 한 항에 있어서, 상기 실리사이드층이 티탄의 실리사이드층인 것을 특징으로 하는 반도체 기억장치.
  10. 삭제
  11. 삭제
  12. (a) 실리콘기판 상에 게이트 절연막을 막형성하는 공정과,
    (b) 상기 게이트 절연막 상에 플로팅 게이트를 형성하는 공정과,
    (c) 상기 플로팅 게이트의 적어도 상면 및 측면에 제 1 부재를 막형성하는 공정과,
    (d) 상기 실리콘 기판 전면에 사이드월이 되는 제 2 부재를 퇴적하는 공정과,
    (e) 상기 제 1 부재를 에칭스토퍼로서, 상기 플로팅 게이트 측벽에만 상기 제 2 부재가 잔류하도록 이 제 2 부재를 에치백하여 사이드월을 형성하는 공정과,
    (f) 상기 플로팅 게이트 상면에 노출된 상기 제 1 부재를 제거하는 공정과,
    (g) 상기 플로팅 게이트, 상기 제 1 부재 및 상기 제 2 부재의 상층에 층간절연막을 막형성하는 공정과,
    (h) 상기 층간절연막 상에 컨트롤 게이트를 형성하는 공정과,
    (i) 상기 컨트롤 게이트 표면에 실리사이드층을 형성하는 공정을 하나이상 갖는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  13. 제 12 항에 있어서, 상기 제 1 부재가 실리콘 산화막으로 이루어지고, 상기 제 2 부재가 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  14. 제 13 항에 있어서, 상기 실리콘 산화막을 열산화법 또는 CVD 법에 의해 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  15. 제 13 항에 있어서, 상기 실리콘 산화막은 자연산화막인 것을 특징으로 하는 반도체 기억장치의 제조방법.
  16. 제 12 내지 15 항 중 어느 한 항에 있어서, 상기 실리사이드층이 티탄의 실리사이드층인 것을 특징으로 하는 반도체 기억장치의 제조방법.
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