JPH10256399A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】データ書き込み、消去等の特性の均一性を高
め、ゲート絶縁膜を劣化防止を図りながらＳＴＩの素子
分離を達成する。 【解決手段】ゲート絶縁膜１１を介して基板１０に面す
る第１の導電層２０を一方方向に分離形成し、この分離
間隔内の基板部分を表出させてトレンチＴを形成し、第
１の導電層２０とほぼ同じ高さまで絶縁物２３を埋め込
み、第２の導電層２１を第１の導電層２０と電気接続さ
せて形成し、その後、第２の導電層２１と絶縁物２３上
に中間絶縁膜１５とコントロールゲートＣＧを第１の導
電層２０に接触させずに積層する。第１の導電層２０が
中間絶縁膜１５に接しないために、エッチングストップ
層２２を介在させる、第２導電層２１を位相シフト法等
によって幅広く形成するとよい。トレンチＴ形成後にゲ
ート絶縁膜１１を形成して劣化防止を図るには、第１導
電層２０の代わりに後で除去する犠牲層を用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲート電極に対し
てトレンチを自己整合的に形成してセル面積を縮小する
半導体記憶装置およびその製造方法に関し、特に、メモ
リトランジスタの電気的特性の均一性および信頼性の向
上を図るものである。

【０００２】

【従来の技術】現在、フローティングゲート型の不揮発
性メモリでは、多くの種類のセル方式が提案されている
が、その中で最もセルサイズの縮小が可能であり、大容
量化が可能なセル方式としてＮＡＮＤ型がある。

【０００３】例えば、ＮＡＮＤ型フラッシュメモリは、
メモリトランジスタを直列に接続し、ビット線とのコン
タクトを多数ビットで共有することにより、1 ビット当
たりの実効的なセル面積の縮小を可能としたものであ
る。現在、実用化されているＮＡＮＤ型フラッシュメモ
リでは、直列接続させたメモリセルの列（ストリング）
を絶縁分離する手段としてＬＯＣＯＳ(Local Oxidation
of Silicon)法を用いている。しかし、ＬＯＣＯＳ法で
は、バーズビークの存在による分離幅の増大および分離
耐圧の低さから、セルサイズの縮小が困難であった。そ
れに対し、文献（１）（IEDM'94,P61 ）では、素子分離
領域の面積縮小が可能な方法として、ＳＴＩ（Shallow
Trench Isolation、以下トレンチと呼ぶ）をＮＡＮＤ型
フラッシュメモリに適用した製造方法が提案されてい
る。以下、そのＮＡＮＤ型フラッシュメモリのメモリア
レイ構造および製造方法について説明する。

【０００４】図１は、文献（１）で説明されているＮＡ
ＮＤ型フラッシュメモリのメモリアレイの平面図を示
す。図１中、符号Ｔは半導体基板表面に形成されている
トレンチ、ＦＧはメモリトランジスタのフローティング
ゲート、ＣＧはメモリトランジスタのコントロールゲー
ト、１はドレイン選択トランジスタのゲート電極、２は
ソース選択トランジスタのゲート電極、３はビットコン
タクト、４は半導体基板のソースおよびドレンに共通な
不純物拡散領域、５はドレイン領域、６はソース領域で
ある。

【０００５】このＮＡＮＤフラッシュメモリのメモリア
レイは、ストリングと称されるトランジスタ列を繰り返
し配置させることによってアレイ全体が構成されてい
る。ストリングは、列方向に直列接続されているスタッ
クゲート構造の複数のメモリトランジスタ（ここでは、
１６個）と、このトランジスタ列の一方端に接続されて
いるドレイン選択トランジスタと、他方端に接続されて
いるソース選択トランジスタとから構成されている。行
方向に隣接するストリング間は、トレンチＴで電気的に
絶縁分離されている。ドレイン選択トランジスタのドレ
イン領域５には、列方向に隣接するストリング間で共通
なビットコンタクト３が設けられている。メモリトラン
ジスタのフローティングゲートＦＧは、半導体基板上に
ゲート絶縁膜（不図示）を介して積層され、行方向では
トレンチＴを隔て列方向には不純物拡散領域１０３を隔
ててトランジスタごとに分離されている。また、コント
ロールゲートＣＧは、中間絶縁膜（不図示）を介しフロ
ーティングゲートＦＧと同一幅で行方向に配線され、行
方向のメモリトランジスタ間で共通化されている。

【０００６】図２（ａ）〜（ｇ）は、当該メモリアレイ
の各製造過程を示す図１中のII−II線に沿った断面図を
示す。図２（ａ）では、シリコン基板１０を酸化するこ
とにより、メモリトランジスタのトンネルゲート酸化膜
１１を９ｎｍ程度形成する。図２（ｂ）では、まず、フ
ローティングゲートＦＧとなるPoly-Si 膜、エッチング
マスクとなるＳｉＯ₂ 膜の積層膜をＣＶＤ(Chemical Va
por Deposition) 法等により成膜する。成膜後の積層膜
上にレジストパターンを形成し、このレジストパターン
をマスクとして積層膜をライン状にエッチングする。こ
れにより、フローティングゲートＦＧとなる層１２とエ
ッチングマスク１３との積層膜がストリングの幅方向に
分離したかたちで形成される。

【０００７】図２（ｃ）および図２（ｄ）では、トレン
チ絶縁分離を行なう。まず、ライン状のフローティング
ゲートＦＧとなる層１２の間隔内のトンネルゲート酸化
膜１１を除去しシリコン基板１０を表面に露出させた
後、シリコン基板１０を所定の深さだけエッチングして
トレンチＴを形成する（図２（ｃ））。このトレンチＴ
の形成によって、メモリトランジスタの能動領域となる
シリコン基板１０内の表面側領域が、ストリング間で分
離される。そして、このトレンチＴの内壁を薄く熱酸化
した後、例えばＬＰ(Low pressure)−ＣＶＤ法等によっ
てＳｉＯ₂ 系の絶縁物１４をトレンチＴ内に埋め込むか
たちで堆積する（図２（ｄ））。

【０００８】図２（ｅ）では、このトレンチＴを埋め込
むために堆積されたＳｉＯ₂ 系の絶縁物１４をエッチバ
ック法等により堀り下げる。このＳｉＯ₂ 系の絶縁物１
４をエッチバックする量は、フローティングゲートＦＧ
と、後に形成されるコントロールゲートＣＧとの重なり
面積を決定する。また、この両ゲートの重なり面積は、
コントロールゲートＣＧと、フローティングゲートＦＧ
またはシリコン基板１０の間の容量比を決定する。した
がって、ＳｉＯ₂ 系の絶縁物１４をエッチバックする量
は、フローティングゲートＦＧの電荷注入量および電荷
引抜き量を決定する重要なパラメータとなる。文献
（１）によれば、このエッチバックによって、ＳｉＯ₂
系の絶縁物１４をフローティングゲートＦＧの表面から
０．３μｍ程度まで掘り下げることが望ましいとされ
る。

【０００９】図２（ｆ）では、インターポリ(Interpol
y) 絶縁膜として、例えばＯＮＯ(Oxide-Nitride-Oxide)
膜１５を全面に成膜する。図２（ｇ）では、例えばポ
リサイド(Polycide)等からなるコントロールゲートＣＧ
となる層１６を全面に堆積する。コントロールゲートＣ
Ｇとなる層１６上に、フォトレジストのパターンを、フ
ローティングゲートＦＧとなる層１２に対し直交する方
向に長くライン状に形成する。このレジストパターンを
マスクとしてドライエッチングを行ない、コントロール
ゲートＣＧを形成する。このドライエッチングの際、下
地のＯＮＯ膜１５およびフローティングゲートＦＧとな
る層も同時にカットされ、この結果、図１に示すよう
に、メモリトランジスタごとに分離したかたちでフロー
ティングゲートＦＧが形成される。以後の工程、即ちゲ
ートおよびトレンチＴに対し自己整合的に行なうソース
およびドレイン領域４〜６の形成、層間膜の形成、ビッ
ト線となるアルミニウム（Ａｌ）配線等は、通常のフラ
ッシュメモリの製造方法と同様である。

【００１０】上記の構造において、メモリトランジスタ
のチャネルは、互いに直交するコントロールゲートＣＧ
のパターニングライン１６とフローティングゲートＦＧ
のパターニングライン１２の交差部下方に形成される。
また、素子分離がトレンチＴによって達成され、このト
レンチＴがフローティングゲートＦＧに対して自己整合
的に形成されている。このため、メモリセルの面積（チ
ャネル形成領域、ソースおよびドレイン領域、素子分離
領域等の総面積）は、ｘ方向、ｙ方向ともにフォトリソ
グラフィの解像限界のラインとスペースのピッチによっ
て決定される。このパターンニングの解像限界をＦとす
ると、メモリトランジスタの面積はおよそ４Ｆ² でデザ
インすることができる。先に述べたように、１本のスト
リングを構成する１６個のメモリトランジスタに２つの
選択トランジスタが接続され、２本のストリング間でビ
ットコンタクト３を共有している。その選択トランジス
タとビットコンタクト３の共有分（１／２個分）とを考
慮に入れると、実効的な１ビット当たりのセル面積はお
よそ５．５Ｆ² 程度となる。ＮＡＮＤ型フラッシュメモ
リは、選択トランジスタと共有分の実効的なセル面積に
占める割合が他の方式、例えばＮＯＲ型に比べ小さい。
加えて、ＳＴＩ構造のＮＡＮＤ型フラッシュメモリは、
メモリセルの面積がフォトリソグラフィの解像限界Ｆで
決まることから、通常はセル面積が１０Ｆ² 程度となる
ＮＯＲ型に対して大幅な面積縮小が達成されている。

【００１１】

【発明が解決しようとする課題】しかし、以上の文献
（１）に示されているＳＴＩ構造のＮＡＮＤ型フラッシ
ュメモリの製造方法は、実用化に際してはいくつか課題
がある。第１に、ＬＰ−ＣＶＤ法によるＳｉＯ₂ 等の絶
縁物１４によってトレンチＴを埋め込んだ後のエッチバ
ック（図２（ｅ））において、エッチングストッパがな
いために、トレンチＴ内における絶縁物１４のエッチバ
ック量がばらつきやすい。絶縁物１４のエッチバック量
は、上述したように、コントロールゲートＣＧと、フロ
ーティングゲートＦＧまたはシリコン基板１０間の容量
比を決定する重要なパラメータとなる。したがって、こ
のエッチバック量がばらつくとメモリトランジスタのデ
ータ書き込み、消去特性等がばらつくこととなる。

【００１２】第２の課題は、信頼性に関するものであ
る。上記したＮＡＮＤ型フラッシュメモリのプロセスフ
ローでは、フローティングゲートＦＧ等をマスクとした
トレンチＴ形成時のエッチングを行う間、また、トレン
チＴ内に埋め込んだ絶縁物１４をエッチバックする間
に、フローティングゲートＦＧがプラズマにさらされる
ことになる。加えて、前者のトレンチＴ形成時のエッチ
ングでは、フローティングゲートＦＧとその直下の薄い
トンネルゲート酸化膜１１もプラズマに長時間さらされ
る。このため、フローティングゲートＦＧの帯電によ
り、あるいは直接的にトンネルゲート酸化膜１１にダメ
ージが導入され、このダメージ導入によって、トランジ
スタが破壊したり、データ保持特性およびデータ書き込
み／消去の繰り返し特性等の信頼性関連の特性が劣化し
やすくなる。

【００１３】さらに、文献（１）の方法では、メモリア
レイ内の選択トランジスタの形成において難点がある。
選択トランジスタにおいては、メモリトランジスタと同
じスタックゲート構造が同時に形成されるが、フローテ
ィングゲート構造となることを避けるために、フローテ
ィングゲートＦＧと同じ階層の１層目のPoly-Si 層とコ
ントロールゲートＣＧと同じ階層の２層目のPoly-Si 層
とを短絡する必要がある。現在主流である通常の製法で
は、２つのPoly-Si 層を短絡するために、１層目のPoly
-Si 層は、通常、ストリングごとに分割せずにコントロ
ールゲートとともにパターニングし、複数本のストリン
グで１箇所の短絡用コンタクトを介して上層側の１層目
のPoly-Si 層と短絡する方式がとられる。しかし、ＳＴ
Ｉ構造とした文献（１）の方法では、図２（ｃ）に示す
ように、１層目のPoly-Si 層１２をマスクとしてトレン
チＴの形成が行われるため、必然的に図１に示す選択ト
ランジスタにおいても１層目のPoly-Si 層をカットする
必要性が生ずる。この１層目のPoly-Si 層が分断される
ことにともなって、複数本のストリングで１箇所の短絡
用のコンタクトを設けるということができず、ストリン
グ１本ごとに短絡する方法が必要となる。しかし、文献
（１）ではその方法は記載されていない。

【００１４】以上より、文献（１）に示すＮＡＮＤ型フ
ラッシュメモリの製造方法は微細化に適しているが、実
用化に際しては幾つかの課題を抱えており、この課題を
解決するための新たな製造方法が切望されていた。

【００１５】本発明は、このような実情に鑑みてなさ
れ、データ書き込み、消去特性等の均一性が高く、かつ
信頼性に優れたＳＴＩの素子分離構造を有する半導体記
憶装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体記憶装置の製造方法では、フローティングゲートの形
成に際し、ゲート絶縁膜を介して半導体基板の表面に面
する第１の導電層を行または列方向の少なくとも一方方
向に分離するかたちで形成し、第１の導電層の分離間隔
内の半導体基板部分を表出させ、表出した半導体基板部
分にトレンチを形成し、当該トレンチ内および前記第１
の導電層の分離間隔内を絶縁物で埋め込み、前記第１の
導電層とともに前記フローティングゲートを構成する第
２の導電層を、前記第１の導電層上に電気的に接続させ
て形成し、その後、当該第２の導電層と前記絶縁物上
に、中間絶縁膜とコントロールゲートを前記第１の導電
層に接触させずに積層する。

【００１７】第１の導電層と第２の導電層を、例えばフ
ォトリソグラフィの解像限界で同一幅にて形成したいが
両導電層のエッチング選択比がとれない場合等にあって
は、好適には、前記トレンチを形成し前記絶縁物を埋め
込んだ後、両導電層間の少なくとも片側にエッチングス
トップ層を介在させる。

【００１８】第２の導電層を第１の導電層より幅広く形
成すると、エッチングストップ層を設ける必要がなく好
ましい。この場合においても、第２の導電層を例えばフ
ォトリソグラフィの解像限界等で細くパターンニングす
るには、好適には、第２の導電層の下面の幅が上面より
も広くなるドライエッチングの条件を用いて行なう。ま
た、他の好適な方法として、第１の導電層および第２の
導電層の形成において、その少なくとも何れか一方のエ
ッチングマスクパターンを位相シフタを有するフォトマ
スクを用いて形成する。なお、例えば選択成長により第
２の導電層を形成するといった方法を採用すれば、第２
の導電層を第１の導電層と同じ幅としたい場合でも、エ
ッチングストップ層を設ける必要がない。

【００１９】以上の本発明に係る半導体記憶装置の製造
方法は、フローティングゲート（第１の導電層）をエッ
チングマスクとしてトレンチを形成するのでＳＴＩ構造
の一種である。本発明の製造方法では、コントロールゲ
ートとの重なり面積が第２の導電層の上面および側面の
面積で決まることから、両ゲートの重なり面積は第２の
導電層の成膜時の膜厚および加工精度等でほぼ決まり、
この結果、絶縁物のエッチバック量で決まる従来の場合
に比べ大幅にバラツキが抑制される。

【００２０】以上の説明では、メモリトランジスタがフ
ローティングゲートを有するスタックゲート構造の場合
に限定されることを前提としたが、本発明の製造方法
は、スタックゲート構造のほかに、単一な導電層により
ゲート電極が構成される場合にも適用可能である。この
場合、ゲート電極の形成に際し、犠牲層を半導体基板上
に行または列方向の少なくとも一方方向に分離させて形
成し、形成した犠牲層の分離間隔内の半導体基板部分を
表出させ、表出した半導体基板部分にトレンチを形成
し、当該トレンチ内および前記犠牲層の分離間隔内を絶
縁物で埋め込んだ後、犠牲層を選択的に除去し、犠牲層
の除去により表出する半導体基板上にゲート絶縁膜を含
む膜を形成し、前記犠牲層の除去部分を埋め込み、か
つ、当該犠牲層の除去部分より前記トレンチの離間方向
両側に幅広く前記ゲート電極を形成する。

【００２１】この単一層のゲート電極構造に適用可能な
製造方法は、犠牲層をエッチングマクスとしてトレンチ
を形成する点で従来の方法および上記方法と異なる。こ
のトレンチ形成後は、犠牲層を除去し、その犠牲層の除
去部分にゲート絶縁膜を介してゲート電極を形成するこ
とから、従来のＳＴＩ構造と同様、トレンチがゲート電
極に対し自己整合的に形成される。また、ゲート絶縁膜
の形成が、トレンチをエッチングにより形成し内部に埋
め込んだ絶縁物のエッチング後であることから、ゲート
絶縁膜がプラズマに曝されることがない。

【００２２】一方、選択トランジスタにおいて、第１の
導電層と第２の導電層を容易に接続するために好適な方
法として、列方向に直列接続される前記メモリトランジ
スタの列について前記第２の導電層を形成する際に、当
該メモリトランジスタ列の両端にそれぞれ接続される選
択トランジスタの形成領域において、前記第２の導電層
を行方向に隣り合う選択トランジスタ間で分離しないよ
うにすることができる。この方法は、第２の導電層のパ
ターンを行方向に隣り合う選択トランジスタ間で分離し
ないように設計するだけで達成でき、第１の導電層と第
２の導電層を接続するために特別なフォトマスクおよび
ウェーハプロセスを必要としない。

【００２３】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置およびその製造方法を、実施例を示す図面を参照しな
がら詳細に説明する。本発明が適用可能な半導体記憶装
置について、セル方式に限定はなくＮＯＲ型等であって
もよい。また、フローティングゲートを有するスタック
型、単層型の何れも本発明の適用が可能である。本発明
は、ＳＴＩ構造によるセル面積の縮小化が図り易く、ゲ
ート絶縁膜を介して電荷が異動しその劣化防止の要請が
強いＮＡＮＤ型フラッシュメモリに特に好適である。

【００２４】第１実施例 図３（ａ）は、本発明の第１実施例に係るＮＡＮＤ型フ
ラッシュメモリの要部構成を示す平面図であり、図３
（ｂ）は、図３（ａ）のIII −III 線に沿った概略断面
図である。図３（ａ）は、本発明の要部であるメモリト
ランジスタの１本のコントロールゲートＣＧ周囲を部分
的に抜き出して示すものである。メモリアレイの基本的
な構成は、図１の従来の場合とほぼ同様である。すなわ
ち、フォトリソグラフィの解像限界Ｆのライン幅とスペ
ース幅を有する平行ストライプ状にトレンチＴが配置さ
れ、このトレンチＴに対し、同じライン幅とスペース幅
を有する平行ストライプ状のコントロールゲートＣＧが
重ねられ、このトレンチＴとコントロールゲートＣＧに
囲まれた半導体基板部分にソースおよびドレインに共通
な不純物拡散領域４が形成されている。これによりメモ
リトランジスタの列（ストリング）が形成され、ストリ
ングの一方端にドレイン選択トランジスタが接続され、
他方端にソース選択トランジスタが接続され、各ドレイ
ン選択トランジスタのドレイン領域５それぞれに、列方
向に隣接する他のストリングと共有するビットコンタク
ト３が設けられている。また、図３（ｂ）に示す断面構
造において、トンネルゲート絶縁膜１１がトレンチＴ間
に残るシリコン基板１０の表面上に形成され、またフロ
ーティングゲートＦＧ上に中間絶縁膜１５（ＯＮＯ膜
等）とコントロールゲートＣＧが積層されていること
は、図２の従来の場合と同様である。

【００２５】本発明に係るＮＡＮＤ型フラッシュメモリ
が図１の従来の場合と異なるのは、フローティングゲー
トＦＧ部分である。すなわち、図３（ｂ）に示すよう
に、フローティングゲートＦＧが、フォトリソグラフィ
の解像限界Ｆの幅を有する第１導電層２０と、同じく解
像限界Ｆの幅を有し第１の導電層２０で当該幅方向の一
方にずれたかたちで接する第２導電層２１とから構成さ
れている。両導電層２０，２１は、例えばポリシリコン
等の同じ導電材料、或いはエッチング選択比がとれない
異なる導電材料からなる。両導電層２０，２１の間に
は、第２導電層２１とともに下層側の第１導電層２０を
覆うエッチングストッパ層２２が介在している。エッチ
ングストッパ層２２は、酸化シリコン、窒化シリコン等
の絶縁膜から構成される。トレンチＴ内に埋め込まれた
絶縁物２３は第１導電層２０の上面付近まで達し、この
絶縁物２３上にエッチングストッパ層２２が延在してい
る。

【００２６】つぎに、このような構成のＮＡＮＤ型フラ
ッシュメモリの製造方法について、図４に示す各製造過
程の断面図に沿って説明する。図４（ａ）〜（ｃ）の工
程は、従来例の図２（ａ）〜（ｄ）とほぼ同様である。
すなわち、シリコン基板１０上にトンネルゲート酸化膜
１１を成膜し、ラインとスペースの幅を解像限界Ｆで、
トンネルゲート酸化膜１１上にフローティングゲートＦ
Ｇとなる層とレジストパターン１３との積層パターンを
形成する。この積層パターンをマスクとして０．５μｍ
程度の深さのトレンチＴを形成し、レジストパターン１
３を除去後、トレンチＴ内を薄く熱酸化し、ＬＰ−ＣＶ
Ｄ法等によって酸化シリコン系の絶縁物２３を厚く堆積
する。酸化シリコン系の絶縁物２３としては、例えばＴ
ＥＯＳ(tetraethylorthosilicate) 膜が選択される。従
来例では、フローティングゲートＦＧとなる層１２の厚
さは、後で積層されるコントロールゲートＦＧとの容量
比を稼ぐために４００ｎｍ程度必要である。これに対
し、本実施例におけるフローティングゲートＦＧとなる
層２０ａは、構造上、フローティングゲートＦＧの下層
部分（第１導電層２０）となるにすぎず、後で積層され
るコントロールゲートＦＧと積極的に容量結合されな
い。したがって、本実施例におけるフローティングゲー
トＦＧとなる層（第１導電層２０ａ）の厚さは、例えば
１００ｎｍ程度で十分である。

【００２７】図４（ｄ）では、トレンチＴを埋め込むた
めに堆積された酸化シリコン系の絶縁物２３の表面側を
第１導電層２０ａの上面が表出するまで除去し、表面の
平坦化を行なう。この平坦化は、化学的機械研磨（ＣＭ
Ｐ）を単独で、またはＣＭＰとエッチバックを組み合わ
せて行なうことにより達成される。これにより、酸化シ
リコン系の絶縁物２３がトレンチＴおよび第１導電層２
０の分離間隔内に埋め込まれたかたちで分離される。

【００２８】図４（ｅ）では、窒化シリコン等の膜を例
えば３０ｎｍほど成膜し、この膜をフォトレジストパタ
ーンをマスクとしてパターンニングする。これにより、
ラインとスペースの幅が解像限界Ｆである平行ストライ
プ状のエッチングマスク層２２が、第１導電層２０に対
し幅方向の一部をオーバラップさせたかたちで形成され
る。このオーバラップ幅は、次の図４（ｆ）の工程後に
第１導電層２０が表面に露出しない値に設定される。ま
た、この幅は第１導電層２０と後に積層される第２導電
層２１との接触面積を決定するため、両導電層２０，２
１が電気的に十分に接続されることを考慮する必要があ
る。

【００２９】図４（ｆ）では、第１導電層２０の表面に
薄く残っている酸化膜をフッ酸（ＨＦ）系のエッチング
液により取り除いた後、第２導電層２１となるポリシリ
コン等の膜を成膜し、この膜をフォトレジストパターン
をマスクとしてパターンニングする。この第２導電層２
１のパターンニングも、ラインとスペースの幅が解像限
界Ｆである平行ストライプ状にパターンニングするが、
第１導電層２０と重なる位置から幅方向の他端側に所定
距離ずらして行なう。この幅方向にずらす量は、フォト
レジストパターンの形成や加工時のバラツキによって、
既に形成してある第１導電層２０が表面に露出しない値
に設定される。このため、第２導電層２１は、そのエッ
チングマスク層２２に接しない他端部分が前記絶縁物１
４上に延在し、エッチングマスク層２２とともに第１導
電層２０の表面を覆うたかたちで形成される。

【００３０】図４（ｇ）では、例えばＯＮＯ(Oxide-Nit
ride-Oxide) 膜からなる中間絶縁膜１５を全面に成膜す
る。図４（ｈ）では、例えばポリシリコンまたはポリサ
イド(Polycide)等からなるコントロールゲートＣＧとな
る層１６を全面に堆積する。コントロールゲートＣＧと
なる層１６上に、フォトレジストのパターンを、フロー
ティングゲートＦＧに対し直交する方向に長くライン状
に形成する。このレジストパターンをマスクとしてドラ
イエッチングを行ない、コントロールゲートＣＧを形成
する。このドライエッチングの際、下地の中間絶縁膜１
５およびフローティングゲートＦＧも同時にカットさ
れ、この結果、図１に示すように、メモリトランジスタ
ごとに分離したかたちでフローティングゲートＦＧが形
成される。

【００３１】以後の工程、即ちゲートおよびトレンチＴ
に対し自己整合的に行なうソースおよびドレイン領域４
〜６の形成、層間膜の形成、ビット線となるアルミニウ
ム（Ａｌ）配線、オーバーコート膜形成等は、通常のフ
ラッシュメモリの製造方法と同様である。

【００３２】なお、上記説明では、第１導電層２０、第
２導電層２１およびエッチングストップ層２２は、ライ
ンとスペースの幅が解像限界Ｆである平行ストライプ状
に形成するとした。これは、セル面積縮小のために好ま
しいからであるが、本発明では、これら３つの層２０〜
２２のラインとスペースの幅を揃える必要は必ずしもな
く、また、その値も解像限界Ｆに限定されない。

【００３３】本発明におけるエッチングストップ層２２
は、第２導電層２１の少なくとも一方端部に接し、第２
導電層２１とともに第１導電層２０の上面を覆っていれ
ばよい。このため、エッチングストップ層２２の形成
は、例えば位相シフト法等を用いることによって解像限
界Ｆ以下のスペース幅で行い、エッチングストップ層２
２が第２導電層２１の幅方向の両端部に接するようにし
てもよい。この場合、エッチングストップ層２２と第２
導電層２１の重ね幅を図４の場合の半分とすれば、図４
の場合と同じ第１導電層２０と第２導電層２１との接触
面積を確保することができる。

【００３４】また、第２導電層２１の形成方法は、フォ
トリソグラフィ加工技術に限定されない。たとえば、図
４（ｄ）の段階で表面に露出した第１導電層２０上に、
同一幅の第２導電層２１を選択成長によって形成するこ
とができる。この場合、エッチングストップ層２２は設
ける必要がない。

【００３５】以上述べてきた本実施例の製造方法では、
絶縁物２３の表面側を除去しながら行なう平坦化の際に
第１導電層２０がストッパとなるので、トレンチＴに埋
め込まれる絶縁物２３は第１導電層２０と同じ高さに揃
えられる。このため、従来例のように、絶縁物２３の埋
め込み高さがばらつくことがない。また、フローティン
グゲートＦＧとコントロールゲートの重なり面積は、第
２導電層２１の表面（上面および側面）によって決定さ
れる。この結果、従来例のように、コントロールゲート
ＣＧと、フローティングゲートＦＧまたはシリコン基板
１０の間の容量比が大きくばらつくことがない。

【００３６】また、フォトリソグラフィ加工技術によっ
て第２導電層２１を第１導電層２０と同じ幅で形成した
い場合には、エッチングストップ層２２を介在させるこ
とによって、前記容量比がばらつくことを防止できる。
すなわち、エッチングストップ層２２を介在させたまま
第２導電層２１をエッチングすると、そのエッチングマ
スクのパターン形成時に合わせ余裕が生じる。このた
め、多少のマスク合わせズレがあっても、下層側の第１
導電層２０が部分的に掘られることがなく、この結果、
フローティングゲートＦＧとコントロールゲートの重な
り面積、即ち前記容量比について高均一性が保証され
る。

【００３７】第２実施例 図５（ａ）〜（ｃ）は、本発明の第２実施例に係るＮＡ
ＮＤ型フラシュメモリの製造過程の一部を示す断面図で
ある。この図５（ａ）〜（ｃ）は、第１実施例を示す図
４において、それぞれ図４（ｆ）〜（ｈ）に対応する。
図４（ｅ）に対応する工程は、本実施例には存在しな
い。また、図５（ａ）より前の工程は、図４（ａ）〜
（ｄ）と同じであり、ここでの説明は省略する。

【００３８】図５（ａ）では、まず、第１導電層２０の
表面に薄く残っている酸化膜をフッ酸（ＨＦ）系のエッ
チング液により取り除いた後、第２導電層２４となるポ
リシリコン等の膜を３００ｎｍ程度成膜し、この膜上に
図示せぬフォトレジストパターンを形成する。このフォ
トレジストパターンは、第１導電層２０と同じフォトマ
スクを用いて、ラインとスペースの幅が解像限界Ｆであ
る平行ストライプ状にパターンニングされる。つぎに、
形成したフォトレジストパターンをマスクとして、ポリ
シリコン等の膜をエッチングし、第２導電層２４を形成
する。このエッチングは、加工面の側壁に重合物等の保
護膜が付着する程度がエッチング中に変化するように、
例えばエッチングガスの流量比等を調整しながら行な
う。このエッチングにより形成された第２導電層２４
は、図５（ａ）に示すようにエッチング面がテーパ形状
となる。この結果、第１導電層２０に対する第２導電層
２４の合わせ余裕が生じ、ある程度のマスク合わせズレ
が生じても、第２導電層２４のエッチング時に第１導電
層が掘れることがない。

【００３９】その後は、第１実施例と同様に、中間絶縁
膜１５全面に成膜し（図５（ｂ））、コントロールゲー
トＣＧとなる層１６を全面に堆積したのち、中間絶縁膜
１５およびフローティングゲートＦＧとともに加工して
コントロールゲートＣＧを形成する。また、常法にした
がって、ソースおよびドレイン領域４〜６の形成、層間
膜の形成、ビット線となるアルミニウム（Ａｌ）配線、
オーバーコート膜形成等の諸工程を行なう、フラッシュ
メモリを完成させる。

【００４０】本実施例は、第２導電層２４の形成に際
し、第１導電層２０に対する合わせ余裕が生じフローテ
ィングゲート構造の結合容量比を均一にできるといった
第１実施例と同様な効果を奏する。その際、第１実施例
のようにエッチングストップ層２２を形成しなくともよ
く、また、第２導電層２４と第１導電層２０のパターン
ニング工程のフォトマスクを共通化できることから、第
１の実施例に比べ工程の簡略化および製造コストの削減
を図ることができる。

【００４１】第３実施例 図６（ａ）〜（ｃ）は、本発明の第３実施例に係るＮＡ
ＮＤ型フラシュメモリの製造過程の一部を示す断面図で
ある。この図６（ａ）〜（ｃ）は、第１実施例を示す図
４においてそれぞれ図４（ｆ）〜（ｈ）に対応し、図６
（ａ）より前の工程は図４（ａ）〜（ｄ）と同じである
ことは、第２実施例と同様である。

【００４２】図５（ａ）では、第１導電層２０表面のラ
イトエッチング後、第２導電層２５となるポリシリコン
等の膜を３００ｎｍ程度成膜し、この膜上に図示せぬフ
ォトレジストパターンを形成する。本実施例におけるフ
ォトレジストパターンの形成は、フォトリソグラフィに
おいて位相シフト法を用いることにより、レジストのラ
イン幅よりも、スペースの幅の方が小さくなるように行
なう。

【００４３】図７は、この時用いる位相シフトマスクの
一例として、シフター端遮光方式を用いた場合のフォト
マスクのパターンを示す。また、図８は、図７のIV−IV
線に沿った断面においてパターン転写の様子を示す説明
図、図９は図７のフォトマスクを用いた露光後のレジス
トパターンの平面図である。なお、図７と図９は、図１
に示すメモリアレイ部分に対応したフォトマスクとレジ
ストのパターン図である。

【００４４】図７に示すフォトマスク３０は、メモリト
ランジスタ列が形成される領域に、透過光の位相を１８
０度反転させる１８０度位相シフタ３１が列方向にライ
ン状に２本配置され、そのスペース部分が位相ずれなし
に光を透過させる光透過部３２（通常、石英ガラス）と
なっている。１８０度位相シフタ３１および光透過部３
２の幅は、それぞれ解像限界Ｆの２倍となっている。一
方、選択トランジスタが形成される領域には、クロム
（Ｃｒ）等からなる遮光部３３でマスキングされてい
る。

【００４５】シフタ遮光方式では、図８に示すように、
１８０度位相シフタ３１によって、その光透過部３２と
の境界で１８０度位相が異なる光が打ち消しあうことか
ら（図８（ｂ））、境界付近で光強度が急激に低下する
（図８（ｃ））。したがって、図８（ｄ）に示すよう
に、パターン転写後のレジストには、１８０度位相シフ
タ３１のエッジの数だけレジストの抜きパターンが形成
される。このとき、レジストパターンのピッチは２Ｆの
ままであるが、レジストの残しパターンの幅は下解像限
界Ｆより大きく、抜きパターン（スペース）の幅は解像
限界Ｆより小さくなる。

【００４６】この位相シフト法を用いて第２導電層２５
のエッチングマスクとしてのフォトレジストパターンを
実際に形成した図９では、メモリトランジスタ列が形成
される領域におけるトレンチＴの上方に幅が狭い抜きパ
ターン２６が形成される。また、選択トランジスタが形
成される領域は、遮光部３３でマスクングされたことに
よって、パターンが形成されない。形成したフォトレジ
ストパターンをマスクとして、ポリシリコン等の膜をエ
ッチングする。これにより、メモリトランジスタ列が形
成される領域では、図６（ａ）の断面で見ると、第１導
電層２０の上面を多いフォトリソグラフィの解像限界Ｆ
よりも狭い幅で分断されたかたちで第２導電層２５が形
成される。

【００４７】その後は、第１実施例と同様に、中間絶縁
膜１５全面に成膜し（図６（ｂ））、コントロールゲー
トＣＧとなる層１６を全面に堆積したのち（図６
（ｃ））、中間絶縁膜１５およびフローティングゲート
ＦＧとともに加工してコントロールゲートＣＧを形成す
る。このコントロールゲートＣＧと同時に、選択トラン
ジスタのゲート電極１，２も形成される。このとき、図
９に示す抜きパターン２６の有無によって、第１導電層
２０およびメモリトランジスタにおける第２導電層２５
はメモリトランジスタごとに分離されるが、選択トラン
ジスタにおける第２導電層はゲート電極１または２と同
じパターン形状であり行方向に分離されない。したがっ
て、選択トランジスタをフローティングゲート構造とし
ないための現在主流となっているゲート短絡方式、即ち
複数本のストリングで１箇所の短絡用コンタクトを介し
て第２導電層２５とゲート電極１または２と短絡する方
式を採用することができる。なお、ソースおよびドレイ
ン領域４〜６の形成、層間膜の形成、ビット線となるア
ルミニウム（Ａｌ）配線、オーバーコート膜形成等、フ
ラッシュメモリを完成させるまでの他の諸工程は従来法
に従う。

【００４８】本発明は、位相シフト法を何れの導電層に
適用するかについて制限はない。したがって、第１の導
電層のパターン形成に適用する、或いは第１の導電層と
第２の導電層の両方に適用することも可能である。

【００４９】図１０は、位相シフト法を第１の導電層の
パターン形成に適用した場合の各製造過程を示す断面図
である。図１０（ａ）〜（ｇ）は、それぞれ図４の
（ａ）〜（ｄ）および図４（ｆ）〜（ｈ）に対応する。
この変形例では、図１０（ｂ）において、上述した位相
シフト法を用いて、レジストパターン１３と第１導電層
２７との積層パターンを形成する。これにより、フォト
リソグラフィの解像限界Ｆより小さいライン幅で、Ｆよ
り大きなスペース幅の第１導電層２７がパターンニング
される。そして、図１０の形成工程において、この第１
導電層２７の幅中心に合わせて、第２導電層２１を通常
のフォトリソグラフィ加工技術を用いて形成する。この
第２導電層２１の幅およびスペースはともに解像限界Ｆ
なので、これにより第１導電層２７の上面が覆われる。
他の工程、即ち図１０（ａ），（ｃ），（ｄ），
（ｆ），（ｇ）等は、図４の第１実施例の場合と同様で
ある。

【００５０】図１１は、位相シフト法を第１の導電層と
第２の導電層の両方に適用した場合の各製造過程を示す
断面図である。この変形例が図６の本実施例の場合と異
なる点は、この図１１より前の工程において、図１０
（ｂ）同様に、位相シフト法を用いて、第１導電層２７
をフォトリソグラフィの解像限界Ｆより小さいライン
幅、Ｆより大きなスペース幅で形成することである。そ
の後、トレンチＴの形成、絶縁物２３の埋め込みおよび
平坦化を行った後、図６と同様にして、第２の導電層２
５を解像限界Ｆより大きなライン幅、Ｆより小さなスペ
ース幅で形成し（図１１（ａ））、中間絶縁膜１５とコ
ントロールゲートＣＧとなる膜１６を成膜し、加工する
（図１１（ｂ），（ｃ））。この変形例では、第１の導
電層と第２の導電層のそれぞれについて適用される位相
シフト法によってライン幅が逆方向にシフトされるの
で、図６の本実施例或いは図１０の先の変形例に比べ、
第２導電層のマスクアライメントの余裕が大きく第１導
電層が表面に露出し難いといった利点がある。また、コ
ントロールゲートと、フローティングゲートまたはシリ
コン基板間の容量比はチャネル形成領域の面積と第２導
電層の表面（上面および側面）の面積との面積比でおお
よそ見積もることができるが、この変形例では、第１導
電層のライン幅を小さくしたことに応じてチャネル形成
領域の面積が相対的に小さく、その分、当該容量比を大
きく設定することが可能である。

【００５１】以上述べてきた本実施例および変形例は、
第２導電層の形成に際し、第１導電層に対するマスクア
ライメントの余裕が生じフローティングゲート構造の結
合容量比を均一にできるといった第１実施例と同様な効
果を奏する。また、第２実施例と同様、第１実施例のよ
うにエッチングストップ層２２を形成しなくてもよい。
第２実施例では、第２導電層２４のテーパ形状を実現す
るのにエッチング条件を調整して行なった場合等にあっ
ては、テーパ形状を均一にできず前記容量比を決める第
２導電層２４の表面積が若干ばらつくことが予想され
る。本実施例では、位相シフト法を用いることによって
精度よいパターンニングを達成することができる。

【００５２】第４実施例 上述した３つの実施例は、フローティングゲート構造を
有するメモリトランジスタについて、その結合容量比の
均一化に寄与するものであった。本実施例は、結合容量
比の均一化が図れる上、ゲート絶縁膜の劣化防止を図る
ことができる単層のゲート電極構造及びその製造方法に
関するものである。

【００５３】図１２は、本実施例に係るＮＡＮＤ型フラ
ッシュメモリの各製造過程を示す断面図である。図１２
（ａ）〜（ｄ）では、図４の第１実施例の場合とほぼ同
様な工程を経て、トレンチＴの形成、絶縁物２３の埋め
込みおよび平坦化を行なう。ただし、本実施例では、１
２（ａ）のシリコン基板１０表面に成膜する酸化シリコ
ン等の絶縁膜２８は、後で除去するものであり、図４の
トンネルゲート絶縁膜１１とは異なる。また、トレンチ
Ｔのエッチングマスクの下層部は、後で除去する犠牲層
２９である。犠牲層２９は、トレンチＴ内に埋め込まれ
る絶縁物２３とはエッチング選択比がとれる材料、例え
ば窒化シリコン膜から構成される。この絶縁膜２８は、
シリコン基板１０との密着性等を考慮して犠牲層２９と
の間に介在させるものであり、省略も可能である。

【００５４】平坦化後、図１２（ｅ）では、上記犠牲層
２９をホットりん酸等により選択的に除去し、続いてシ
リコン基板１０表面の酸化膜等をフッ酸系のエッチング
液によって除去する。これにより、トレンチＴ内に埋め
込まれた絶縁物２３が、前記絶縁膜２８と犠牲層２９の
合計の厚さだけシリコン基板１０表面から突出すること
となる。本実施例では、この絶縁物２３の突出部分の間
隔内で表出したシリコン基板１０の表面に、熱酸化によ
るトンネルゲート絶縁膜１１の形成を行う（図１２
（ｆ））。

【００５５】図１２（ｇ）では、フローティングゲート
ＦＧとなる膜を、絶縁物２３の突出部分による凹部空間
を完全に埋め込むようにして３００ｎｍ程度成膜する。
この膜を、図５（ａ）の第２実施例と同様な方法によっ
て列方向のストライプ状にパターンニングする。この結
果、フローティングゲートＦＧは、そのライン幅両側に
テーパが形成され、その裾部分がライン幅両側とも絶縁
物２３の突出部分上に延在することとなる。その後は、
上述した他の実施例と同様、中間絶縁膜１５とコントロ
ールゲートＣＧを積層し、所定形状に加工した後、ソー
スおよびドレイン領域４〜６の形成等を行なってフラッ
シュメモリを完成させる。

【００５６】本実施例では、フローティングゲートＦＧ
および犠牲層２９のパターンニング工程において、位相
シフト法を用いた種々の変形が考えられる。具体的な位
相シフト方法の適用の仕方は、既に第３実施例で詳しく
述べたので、ここではフローティングゲートＦＧ形成後
の断面図を図１３に示すのみとし、重複する説明は行な
わない。ここで、図１３（ａ）は犠牲層２９のパターン
ニングを通常のフォトリソグラフィによって行うことに
よって、フローティングゲートＦＧの下層部について、
そのライン幅とスペース幅をともに解像限界Ｆとする一
方、フローティングゲートＦＧのパターンニングを位相
シフト法を用いて行なうことによって、フローティング
ゲートＦＧの上層部について、そのライン幅をＦより大
きくスペース幅がＦより小さくする場合である。図１３
（ｂ）は、逆に犠牲層２９のパターンニングにのみ位相
シフト法を用いることによって、フローティングゲート
ＦＧについて、その下層部のライン幅をＦより小さくス
ペース幅をＦより大きくし、上層部のライン幅とスペー
ス幅をともにＦとする場合である。図１３（ｃ）は、犠
牲層２９とフローティングゲートＦＧの両パターンニン
グとも位相シフト法を用いることによって、フローティ
ングゲートＦＧについて、その下層部のライン幅をＦよ
り小さくスペース幅をＦより大きくし、上層部のライン
幅をＦより大きくスペース幅をＦより小さくする場合で
ある。

【００５７】なお、以上の本実施例の説明はフローティ
ングゲート構造のメモリトランジスタを有するＮＡＮＤ
型フラッシュメモリについて行なったが、本発明による
ゲート絶縁膜の劣化防止効果は、単層電極構造を有する
トランジスタについても得られるものである。したがっ
て、本実施例の製造方法は、ＭＮＯＳ(Metal-Nitride-O
xide Semiconductor) ，ＭＯＮＯＳ(Metal-Oxide-Nitri
de-Oxide Semiconductor) といった他の不揮発性記憶素
子をメモリトランジスタに有する半導体記憶装置に適用
可能である。この場合、図１２（ｆ）後にゲート絶縁膜
１１上に窒化シリコン膜等の所定の絶縁膜を積層する工
程が追加され、また図１２（ｈ）の中間絶縁膜１５とフ
ローティングゲートＦＧとなる層１６の堆積は行なわな
い。

【００５８】本実施例によれば、絶縁物２３の上面が平
坦化によって揃っていることから、絶縁物２３より上方
のフローティングゲートＦＧの表面積がほぼ一定とな
り、この結果、フローティングゲート構造の結合容量比
の均一化が図れる。また、トンネルゲート絶縁膜１１の
形成がトレンチＴの形成後に行われるので、従来例およ
び従前の実施例のように、トレンチＴ形成時にトンネル
ゲート絶縁膜１１がプラズマに直接曝されることがな
い。また、トレンチＴ形成時のエッチングマスクは絶縁
物であることから、トレンチ形成時、及びその後のエッ
チバックやＣＭＰ等の平坦化の際に帯電することがな
い。そのため、トンネルゲート酸化膜１１にダメージが
導入されることを構造的に回避でき、信頼性の高いトン
ネルゲート酸化膜１１の形成が可能となる。さらに、上
記種々の効果を得ることができるにもかかわらず、従来
例と同様に単一の導電層からフローティングゲートＦＧ
を形成できることから、従前の実施例のように２つの導
電層間のパターンズレの心配がなく、工程の簡略化も可
能である。

【００５９】最後に、本発明における選択トランジスタ
の短絡方法について、若干の説明を補足しておく。従来
技術の課題で述べたように、ＳＴＩによる素子分離方法
ではフローティングゲートＦＧがトレンチＴのエッチン
グマスクとして使用されることから、前記文献（１）に
示す製法では、選択トランジスタにおいてもフローティ
ングゲートＦＧとなる層が行方向に分断され、複数のス
トリング間で一括してフローティングゲートＦＧを上層
側のゲート電極層と短絡することは困難であった。この
複数のストリング間で一括してゲート電極の短絡が可能
な方法は、第３実施例で既に詳しく述べた。このゲート
短絡方法は、第３実施例以外にも全ての実施例において
適用可能である。なぜなら、本発明の第１実施例および
第２実施例のフローティングゲートＦＧは第１導電層と
第２導電層の積層構造を有しており、下層側の第１の導
電層が行方向に分断されトレンチＴのエッチングマスク
として使用されるので、上層側の第２の導電層は行方向
に分断する必要がないからである。したがって、第２導
電層のマスクパターンにおいて、図７の如く選択トラン
ジスタ領域をマスキングする等によって、図９に示すよ
うに、この領域全体がフォトレジストで保護され、この
結果、選択トランジスタのフローティングゲート層は行
方向に分断されない。一方、第４実施例においては、フ
ローティングゲートＦＧは単層構造であるが、この場合
のトレンチＴのエッチングマスクは犠牲層２９であり、
フローティングゲートＦＧ形成前に既にトレンチＴの形
成が終了しているため、同様にしてフォトマスクのパタ
ーン設計段階で選択トランジスタのフローティングゲー
ト層が行方向に分断されないようにすることが可能とな
る。

【００６０】

【発明の効果】以上説明してきたように、本発明に係る
半導体記憶装置の製造方法によれば、トレンチ内に埋め
込まれた絶縁物の上面を揃えることができ、その上方側
へ突出するフローティングゲート部分と絶縁物上に中間
絶縁層とコントロールゲートが積層されていることか
ら、スタックゲート構造における結合容量比の均一性が
極めて高い。絶縁物の上面位置を境にフローティングゲ
ートが第１の導電層に第２導電層を重ねて形成された２
層構造の場合、エッチングストップ層を介在させたり、
上層側の第２の導電層を下層側の第１の導電層より幅広
に形成することによって、第２の導電層のパターンニン
グ時のアライメントずれ等による第１の導電層のエッチ
ングが有効に防止され、このエッチングによって結合容
量比の均一性を損なうことがない。

【００６１】また、フローティングゲートが単層構造の
場合、その直下のゲート絶縁膜がトイレンチ形成後に成
膜されることから、その劣化が防止され信頼性が高い。

【００６２】さらに、第２導電層および単層構造のフロ
ーティングゲートは、トレンチ形成時のエッチングマス
クとして使用されないことから、選択トランジスタの形
成領域において行方向に分断しないことができる。した
がって、コントロールゲートを有する場合は、複数のス
トリング間で一括して行なう第２導電層とコントロール
ゲートとの短絡方式が採用できる。

【００６３】よって、本発明により、データ書き込み、
消去特性等の均一性が高く、かつ信頼性に優れたＳＴＩ
の素子分離構造を有する半導体記憶装置を提供すること
が可能となる。

【図面の簡単な説明】

【図１】図１は、従来のＮＡＮＤ型フラッシュメモリの
メモリアレイの平面図である。

【図２】図２（ａ）〜（ｇ）は、図１のメモリアレイの
各製造過程を示す図１中のII−II線に沿った断面図であ
る。

【図３】図３（ａ）は、本発明の第１実施例に係るＮＡ
ＮＤ型フラッシュメモリの要部構成を示す平面図であ
る。図３（ｂ）は、図３（ａ）のIII −III 線に沿った
概略断面図である。

【図４】図４は、図３のＮＡＮＤ型フラッシュメモリの
各製造過程を示す断面図である。

【図５】図５（ａ）〜（ｃ）は、本発明の第２実施例に
係るＮＡＮＤ型フラシュメモリの製造過程の一部を示す
断面図である。

【図６】図６（ａ）〜（ｃ）は、本発明の第３実施例に
係るＮＡＮＤ型フラシュメモリの製造過程の一部を示す
断面図である。

【図７】図７は、図６（ａ）の工程で用いる位相シフト
マスクの一例として、シフター端遮光方式を用いた場合
のフォトマスクのパターン図である。

【図８】図８は、図７のIV−IV線に沿った断面において
パターン転写の様子を示す説明図である。

【図９】図９は、図７のフォトマスクを用いた露光後の
レジストパターンの平面図である。

【図１０】図１０は、第３実施例の変形として、位相シ
フト法を第１の導電層のパターン形成に適用した場合の
各製造過程を示す断面図である。

【図１１】図１１は、第３実施例の変形として、位相シ
フト法を第１の導電層と第２の導電層の両方に適用した
場合の各製造過程を示す断面図である。

【図１２】図１２は、本発明の第４実施例に係るＮＡＮ
Ｄ型フラッシュメモリの各製造過程を示す断面図であ
る。

【図１３】図１３は、第３実施例の変形例を示すフロー
ティングゲート形成後の断面図であり、図１３（ａ）は
フローティングゲートのパターンニングに位相シフト法
を用いる場合である。図１３（ｂ）は、犠牲層のパター
ンニングに位相シフト法を用いる場合である。図１３
（ｃ）は、犠牲層とフローティングゲート双方のパター
ンニングに位相シフト法を用いる場合である。

【符号の説明】

１…ドレイン選択トランジスタのゲート電極、２…ソー
ス選択トランジスタのゲート電極、３…ビットコンタク
ト、４…ソースおよびドレインに共通な不純物拡散領
域、５…ドレイン領域、６…ソース領域、１０…シリコ
ン基板、１１…トンネルゲート絶縁膜、１５…中間絶縁
膜、１６…コントロールゲートとなる層、２０，２７…
第１導電層、２１，２４，２５…第２導電層、２２…エ
ッチングストップ層、２３…絶縁物、２６…フォトレジ
ストの抜きパターン、２８…絶縁膜、２９…犠牲層、３
０…フォトマスク、３１…１８０度位相シフタ、３２…
光透過部、３３…遮光部、ＣＧ…コントロールゲート、
ＦＧ…グローティングゲート、Ｆ…フォトリソグラフィ
の解像限界、Ｔ…トレンチ。

Claims (21)

【特許請求の範囲】
1. 【請求項１】 半導体基板に、ゲート絶縁膜、フローテ
   ィングゲート、中間絶縁膜およびコントロールゲートが
   順に積層されてなるゲート電極構造を有するメモリトラ
   ンジスタが半導体基板面に行列状に多数配置され、行ま
   たは列方向の少なくとも一方方向に隣接するトランジス
   タ間が前記半導体基板に形成され内部に絶縁物が充填さ
   れているトレンチによって電気的に絶縁分離されている
   半導体記憶装置であって、 前記フローティングゲートは、前記トレンチの間に残る
   半導体基板の表面に前記ゲート絶縁膜を介して積層され
   前記トレンチ間の離間幅とほぼ同一な幅を有する第１の
   導電層と、当該第１の導電層に接する第２の導電層と、
   から構成され、 前記絶縁物および前記第２の導電層に、前記第１の導電
   層に接することなく前記中間絶縁膜と前記コントロール
   ゲートが積層されている半導体記憶装置。
2. 【請求項２】 前記第１の導電層と前記第２の導電層と
   の間に、第２の導電層とともに下層側の第１の導電層の
   表面を覆うエッチングストップ層が部分的に介在してい
   る請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記エッチングストップ層は、前記第２
   の導電層の前記幅方向の少なくとも一方の端部に接し、 前記第２の導電層は、その他方の端部が前記絶縁物上に
   延在している請求項１に記載の半導体記憶装置。
4. 【請求項４】 前記半導体記憶装置は、列方向に直列接
   続されている複数の前記メモリトランジスタにより構成
   され前記トレンチによって行方向に絶縁分離されている
   複数のトランジスタ列と、当該トランジスタ列の両端そ
   れぞれに接続されている選択トランジスタとを有し、 前記第２の導電層は、前記トランジスタ列に直交する行
   方向でメモリトランジスタごとに分離され、前記行方向
   に隣り合う前記選択トランジスタ相互間で分離されてい
   ない請求項１に記載の半導体記憶装置。
5. 【請求項５】 前記第２の導電層は、その少なくとも下
   面の前記幅が前記第１の導電層よりも広く、当該幅方向
   の両端部がともに前記絶縁物上に延在している請求項３
   に記載の半導体記憶装置。
6. 【請求項６】 前記第２の導電層の両端部それぞれは、
   下方側ほど幅広に形成されている請求項５に記載の半導
   体記憶装置。
7. 【請求項７】 半導体基板上にゲート絶縁膜を介して積
   層されているゲート電極を有するメモリトランジスタが
   半導体基板面に行列状に多数配置され、行または列方向
   の少なくとも一方方向に隣接するトランジスタ間が前記
   半導体基板に形成され内部に絶縁物が充填されているト
   レンチによって電気的に絶縁分離されている半導体記憶
   装置であって、 前記ゲート電極は、前記トレンチの間に残る半導体基板
   の表面上に前記ゲート絶縁膜を介して面し前記トレンチ
   の離間幅とほぼ同一な幅を有する下層部と、前記トレン
   チ側に臨む両端部がともに前記トレンチの開口面上方に
   延在している上層部と、から構成され、 前記絶縁物は前記トレンチ内から前記上層部に達するま
   で充填されている半導体記憶装置。
8. 【請求項８】 前記ゲート電極は前記メモリトランジス
   タのフローティングゲートであり、 当該フローティングゲート上に、中間絶縁膜を介して前
   記コントロールゲートが積層されている請求項７に記載
   の半導体記憶装置。
9. 【請求項９】 前記半導体記憶装置は、列方向に直列接
   続されている複数の前記メモリトランジスタにより構成
   され前記トレンチによって行方向に絶縁分離されている
   複数のトランジスタ列と、当該トランジスタ列の両端そ
   れぞれに接続されている選択トランジスタとを有し、 前記ゲート電極は、前記トランジスタ列に直交する行方
   向でメモリトランジスタごとに分離され、前記行方向に
   隣り合う前記選択トランジスタ相互間で分離されていな
   い請求項７に記載の半導体記憶装置。
10. 【請求項１０】 半導体基板に行列状に多数配置される
    メモリトランジスタについて、フローティングゲートを
    ゲート絶縁膜を介して半導体基板上に積層する際に、前
    記半導体基板に形成され内部に絶縁物が充填されるトレ
    ンチを前記フローティングゲートに対し自己整合的に形
    成し、行または列方向の少なくとも一方方向に隣接する
    トランジスタ間を電気的に絶縁分離する半導体記憶装置
    の製造方法であって、 前記フローティングゲートの形成に際し、前記ゲート絶
    縁膜を介して半導体基板の表面に面する第１の導電層を
    少なくとも前記一方方向に分離するかたちで形成し、 第１の導電層の分離間隔内の前記半導体基板部分を表出
    させ、 表出した半導体基板部分にトレンチを形成し、 当該トレンチ内および前記第１の導電層の分離間隔内を
    絶縁物で埋め込み、 前記第１の導電層とともに前記フローティングゲートを
    構成する第２の導電層を、前記第１の導電層上に電気的
    に接続させて形成し、 その後、当該第２の導電層と前記絶縁物に、中間絶縁膜
    とコントロールゲートを前記第１の導電層に接触させず
    に積層する半導体記憶装置の製造方法。
11. 【請求項１１】 前記絶縁物を埋め込んだ後、前記第１
    の導電層の前記一方方向における幅途中から少なくとも
    一方端側に隣接する前記絶縁物の上面に延在するかたち
    でエッチングストップ層を形成し、 その後、当該エッチングストップ層を前記第１の導電層
    との間に部分的に介在させたまま前記第２の導電層のパ
    ターンニングを行なう請求項１０に記載の半導体記憶装
    置の製造方法。
12. 【請求項１２】 列方向に直列接続される前記メモリト
    ランジスタの列について前記第２の導電層を形成する際
    に、当該メモリトランジスタ列の両端にそれぞれ接続さ
    れる選択トランジスタの形成領域において、前記第２の
    導電層を行方向に隣り合う選択トランジスタ間で分離し
    ない請求項１０に記載の半導体記憶装置の製造方法。
13. 【請求項１３】 前記第２の導電層は、少なくとも前記
    一方方向における他端部が前記絶縁物上に延在するかた
    ちで形成する請求項１０に記載の半導体記憶装置の製造
    方法。
14. 【請求項１４】 前記第２の導電層のパターンニング
    は、その下面の前記幅が上面よりも広くなるドライエッ
    チングの条件を用いて行なう請求項１３に記載の半導体
    記憶装置の製造方法。
15. 【請求項１５】 前記第１の導電層および前記第２の導
    電層の形成では、第２の導電層の前記トレンチの離間方
    向における幅を第１の導電層の当該幅より相対的に広く
    する請求項１３に記載の半導体記憶装置の製造方法。
16. 【請求項１６】 前記第１の導電層および前記第２の導
    電層の形成は、その少なくとも何れか一方のエッチング
    マスクパターンを位相シフタを有するフォトマスクを用
    いて形成する請求項１５に記載の半導体記憶装置の製造
    方法。
17. 【請求項１７】 前記第２の導電層の形成の際、第２の
    導電層となる膜を成膜し、当該膜上にエッチングマスク
    パターンを形成した後、当該エッチングマスクパターン
    をマスクとして前記膜を加工することによって、列方向
    に直列接続されるメモリトランジスタ列の両端にそれぞ
    れ接続される選択トランジスタの形成領域において、前
    記第２の導電層を行方向に隣り合う選択トランジスタ間
    で分離しない請求項１６に記載の半導体記憶装置の製造
    方法。
18. 【請求項１８】 半導体基板に行列状に多数配置される
    メモリトランジスタについて、そのゲート電極を絶縁膜
    を介して半導体基板に積層する際に、前記半導体基板に
    形成され内部に絶縁物が充填されるトレンチを前記ゲー
    ト電極に対し自己整合的に形成し、行または列方向の少
    なくとも一方方向に隣接するトランジスタ間を電気的に
    絶縁分離する半導体記憶装置の製造方法であって、 前記ゲート電極の形成に際し、犠牲層を、前記半導体基
    板に少なくとも前記一方方向に分離させて形成し、 形成した犠牲層の分離間隔内の半導体基板部分を表出さ
    せ、 表出した半導体基板部分にトレンチを形成し、 当該トレンチ内および前記犠牲層の分離間隔内を絶縁物
    で埋め込んだ後、 犠牲層を選択的に除去し、 犠牲層の除去により表出する半導体基板上に少なくとも
    ゲート絶縁膜を含む膜を形成し、 前記犠牲層の除去部分を埋め込み、かつ、当該犠牲層の
    除去部分より前記トレンチの離間方向両側に幅広く前記
    ゲート電極を形成する半導体記憶装置の製造方法。
19. 【請求項１９】 前記ゲート電極は前記メモリトランジ
    スタのフローティングゲートであり、 フローティングゲートの形成後、当該フローティングゲ
    ートに中間絶縁膜を介してコントロールゲートを積層す
    る請求項１８に記載の半導体記憶装置の製造方法。
20. 【請求項２０】 前記犠牲層および前記ゲート電極の形
    成は、その少なくとも何れか一方のエッチングマスクパ
    ターンを位相シフタを有するフォトマスクを用いて形成
    する請求項１８に記載の半導体記憶装置の製造方法。
21. 【請求項２１】 前記ゲート電極の形成の際、ゲート電
    極となる膜を成膜し、前記膜上にエッチングマスクパタ
    ーンを形成した後、当該エッチングマスクパターンをマ
    スクとして前記膜を加工することによって、列方向に直
    列接続されるメモリトランジスタ列の両端にそれぞれ接
    続される選択トランジスタの形成領域において、前記第
    ２の導電層を行方向に隣り合う選択トランジスタ間で分
    離しない請求項２０に記載の半導体記憶装置の製造方
    法。