JP2006253623A - フラッシュメモリ素子の製造方法 - Google Patents

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Abstract

【課題】アクティブ領域とフローティングゲートとの間のオーバーレイマージンを高めるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板１０の上にパッド酸化膜１１とパッド窒化膜１２を形成する工程と、半導体基板１０にトレンチ１３を形成してアクティブ領域とフィールド領域を設定する工程と、トレンチ１３内に素子分離膜１４を形成する工程と、パッド窒化膜１２を除去する工程と、パッド酸化膜１２を除去しながら素子分離膜１４の側面を所定の厚さだけ除去して前記アクティブ領域の半導体基板１０とその両側のトレンチ上部の半導体基板１０とを露出させる工程と、露出した半導体基板１０内にチャンネル領域を形成する工程と、チャンネル領域が形成された半導体基板１０の上に所定の膜厚にトンネル誘電膜１５を形成する工程と、このトンネル誘電膜１５の上にフローティングゲート１６を形成する段階とを含んでなる。
【選択図】図１

Description

本発明は、特に高集積化に伴うアクティブ幅の減少による電流の減少を補償するに適したフラッシュメモリ素子の製造方法に関する。
フラッシュメモリ素子は、プログラミングおよび消去特性を備える不揮発性メモリであるＥＰＲＯＭ（紫外線で消去可能なプログラマブル読み出し専用メモリ）と、電気的にプログラミングおよび消去特性を確保する同じく不揮発性メモリであるＥＥＰＲＯＭ（電気的消去可能なプログラマブル読み出し専用メモリ）の利点を活かして製造される。このようなフラッシュメモリ素子は、単一のトランジスタをもって１ビットの保存状態を実現し、電気的にプログラミングと消去を行う。
通常、フラッシュメモリセルは、シリコン基板上にトンネル誘電膜、フローティングゲート、層間誘電膜およびコントロールゲートが形成された構造を有する。フラッシュメモリセルにおけるデータの保存は、コントロールゲートと基板に適切な電圧を印加し、フローティングゲートに対して電子を取り入れたり取り出したりして行われる。
このようなフラッシュメモリ素子においては、デザインルールが７０ｎｍ以下に下がり、リソグラフィ装備のオーバーレイ正確度の限界に比べて実際求められる正確度が一層低下するため、基板に既に形成されている素子分離トレンチの上に自己整合方式によりフローティングゲートを形成する自己整合フローティングゲート(Self Align Floating Gate；ＳＡＦＧ)の構造を採用せざるを得なくなる。
ＳＡＦＧの構造は、パッド酸化膜とシリコン窒化膜が形成されている半導体基板にトレンチを形成し、このトレンチを埋め込んで素子分離膜を形成した後、前記シリコン窒化膜とパッド酸化膜をウェットエッチングし、その後シリコン窒化膜とパッド酸化膜がウェットエッチングされた部分にトンネル誘電膜を介在させてフローティングゲートを形成し、フローティングゲートの上に層間誘電膜とコントロールゲートを順次に積層することにより得られる。
次いで、ゲートのエッチング工程に際し、フローティングゲートの間に埋め込まれたコントロールゲートと層間誘電膜を除去するためには、６０ｎｍのフラッシュメモリ素子の場合、フローティングゲート間の間隔を５０ｎｍ以上に維持する必要がある。結果的に、アクティブの臨界寸法(Critical Dimension；ＣＤ)を５０ｎｍにするとしても、アクティブとフローティングゲート間のオーバーレイマージンは６０ｎｍ×２−５０ｎｍ（フローティングゲート間の間隔）−５０ｎｍ（アクティブＣＤ）＝２０ｎｍであって、一方の側面当たり１０ｎｍとなる。
しかしながら、この値は、素子分離のパターニング工程後における加工線幅値(Final
Inspection Critical Dimension；ＦＩＣＤ)の変異とＳＡＦＧを実現するための一連のウェットエッチング工程上の変異を考慮すれば、ほぼ限界値となるため、アクティブＣＤを４０ｎｍ程度に小さくしてマージンを向上させる必要がある。しかしながら、このようにアクティブＣＤを小さくすると、セル電流が減少するという問題が生じる。
本発明は、前述し従来の技術の問題点に鑑みてなされたものであり、その目的は、アクティブ領域とフローティングゲートとの間のオーバーレイマージンを向上させることができるフラッシュメモリ素子の製造方法を提供することにある。
本発明の他の目的は、アクティブ臨界寸法の減少によるセル電流の減少を補償することができるフラッシュメモリ素子の製造方法を提供することにある。
本発明に係るフラッシュメモリ素子の製造方法は、半導体基板の上にパッド酸化膜およびパッド窒化膜を形成する工程と、前記パッド窒化膜、パッド酸化膜および半導体基板にトレンチを形成してアクティブ領域とフィールド領域を定義する工程と、前記トレンチ内に素子分離膜を形成する工程と、前記パッド窒化膜を除去する工程と、前記パッド酸化膜を除去しながら前記素子分離膜の側面を所定の厚さだけ除去して前記アクティブ領域の半導体基板とその両側のトレンチ上部の半導体基板とを露出させる工程と、前記露出した半導体基板内にチャンネル領域を形成する工程と、前記チャンネル領域が形成された半導体基板の上に所定の膜厚にトンネル誘電膜を形成する工程と、前記トンネル誘電膜の上にフローティングゲートを形成する工程とを含んでなる。
好ましくは、前記トレンチの形成の際に、アクティブ領域の幅よりもフィールド領域の幅をさらに広くすることを特徴とする。
好ましくは、前記アクティブ領域の幅は、フィールド領域の幅に対して０．５倍以下にすることを特徴とする。
好ましくは、前記トレンチは、前記パッド窒化膜の上にフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして前記パッド窒化膜、パッド酸化膜および半導体基板をエッチングすることにより形成されることを特徴とする。
好ましくは、前記フォトレジストパターンを前記フィールド領域の全体をオープンするように形成し、前記パッド窒化膜のエッチングの際に臨界寸法の損失が起こらないレシピを使用することを特徴とする。
好ましくは、前記フォトレジストパターンをフィールド領域の一部をオープンするように形成し、前記パッド窒化膜のエッチングに際して臨界寸法の損失が起こるレシピを使用することを特徴とする。
好ましくは、前記トレンチを形成した後、トレンチが形成された半導体基板に側壁酸化膜を形成する工程をさらに含むことを特徴とする。
好ましくは、前記素子分離膜の側面が除去される膜厚は、一方の側面当たり１００〜３００Åであることを特徴とする。
好ましくは、前記チャンネル領域は、セル閾値電圧イオンをチルト注入することにより形成されることを特徴とする。
好ましくは、前記トンネル誘電膜は、ラジカル酸化工程により形成される酸化膜であることを特徴とする。
好ましくは、前記フローティングゲートを形成した後、フローティングゲート間の素子分離膜を除去してフローティングゲートの側面を露出させる工程をさらに含むことを特徴とする。
好ましくは、前記素子分離膜の除去の際に、ウェットエッチング工程を使用することを特徴とする。
本発明によれば、下記のような効果が得られる。
１）アクティブ領域の幅を狭めてアクティブ領域とアクティブ領域間のフィールド領域の幅を増やすことができるので、フローティングゲートとアクティブ領域間のオーバーレイマージンを向上させることができる。
２）アクティブ領域の両トレンチ側壁にもチャンネル領域を形成して有効チャンネル長を増やすことができるので、アクティブ領域の幅の減少によるセル電流の減少を防止することができる。
以下、本発明のフラッシュメモリ素子の製造方法についてその好適な実施形態の製造工程を示す図１（ａ）〜（ｃ）を参照して詳細に説明する。
まず、半導体基板１０に各種のウェル工程およびセルインプラント工程など必要なインプラント工程を行った後、図１（ａ）に示すように、半導体基板１０の上にパッド酸化膜１１を形成し、フローティングゲートの高さの確保に必要なだけの膜厚にパッド窒化膜１２を蒸着する。それに続いて、素子分離膜を形成するためのパターニングを行い、パッド窒化膜１２、パッド酸化膜１１および半導体基板１０を選択的にエッチングしてトレンチ１３を形成する。それによって、アクティブ領域(line)とフィールド領域(space)を設定する。
すなわち、フィールド領域を設定するフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとしてパッド窒化膜１２、パッド酸化膜１１および半導体基板１０をそれぞれエッチングすることにより、トレンチ１３を形成する。
従来、フィールド領域とアクティブ領域との間の幅比は１：１程度とされてきたが、本実施形態においては、フィールド領域の幅をアクティブ領域の幅よりも大きくし、フローティングゲートとアクティブ領域との間のオーバーレイマージンの確保を可能にしている。好ましくは、アクティブ領域の幅をフィールド領域の幅の０．５以下にする。
６０ｎｍのフラッシュメモリ素子を例に挙げると、従来はアクティブ領域とフィールド領域の幅が共に６０ｎｍであったが、本実施形態ではフィールド領域の幅を８０ｎｍ、アクティブ領域の幅を４０ｎｍとしている。
このように、フィールド領域の幅を増やし且つアクティブ領域の幅を減らすためには次のような方法がとられる。１つは、フォトレジストパターンのＤＩＣＤ（Develop
Inspection Critical Dimension）を縮めて最終的に得られるエッチングパターンである上記のＦＩＣＤを小さくする方法である。また１つは、フォトレジストパターンのＤＩＣＤを縮めることなく、パッド窒化膜１２のエッチングの際にＣＤの損失が起こるレシピを使用してＦＩＣＤを小さくする方法である。
その後、側壁酸化工程により前記トレンチ１３が形成された半導体基板１０の表面に側壁酸化膜（図示せず）を形成する。
つぎに、図１（ｂ）に示すように、前工程で形成して上記トレンチ１３にＨＡＲＰ(
High Aspect Ratio Planarization)膜をギャップフィルし、パッド窒化膜１２が露出するようにそのＨＡＲＰ膜をＣＭＰ(化学機械研磨：Chemical Mechanical Polishing)して平坦化し、トレンチ１３内に素子分離膜１４を形成する。その後、リン酸（Ｈ３ＰＯ４）ディップ工程によりパッド窒化膜１２を除去する。パッド窒化膜１２をそのように除去した結果、半導体基板１０の表面上部に突出した素子分離膜１４の部分が露出する。
つぎに、図１（ｃ）に示すように、前洗浄工程によってパッド酸化膜１１を除去してアクティブ領域の半導体基板１０を露出させる。このとき、素子分離膜１４の側面も所定の膜厚だけ除去され、アクティブ領域の両側におけるトレンチ１３が形成された半導体基板１０の側壁の上部が露出する。
すなわち、パッド酸化膜１１が完全に除去されるように前洗浄工程を行えば、前洗浄工程の洗浄溶液により素子分離膜１４がエッチングされ、その結果、アクティブ領域の半導体基板１０だけではなく、アクティブ領域の両側におけるトレンチ１３が形成された半導体基板１０の側壁の上部も露出する。このとき、好ましくは、素子分離膜１４は、一方の側面当たり１００〜３００Å程度の膜厚が除去されるようにする。
続いて、露出した半導体基板１０にセル閾値電圧イオンを注入してチャンネル領域を形成する。トレンチ１３が形成された半導体基板１０の側壁もチャンネル領域として用いるために、そうしたセル閾値電圧イオンを注入する際、セル閾値電圧イオンをチルト注入する。
そのようにすると、チャンネル領域はアクティブ領域だけではなく、その両側のトレンチ１３が形成された半導体基板１０の側壁にも形成されるので、有効チャンネル長は増加し、その結果、アクティブ領域の幅の減少によるセル電流の減少を補償することができる。
つぎに、チャンネル領域が形成された半導体基板１０の表面に均一な膜厚のトンネル誘電膜１５を形成する。
好ましくは、アクティブ領域の半導体基板１０だけではなく、トレンチ１３のコーナーおよび側壁にも所定の膜厚にトンネル誘電膜１５を形成するためには、トンネル誘電膜１５として、ラジカル酸化工程により形成した酸化膜を使用する。このように、トンネル誘電膜１５の形成時にラジカル酸化工程を採用することにより、アクティブ領域の半導体基板１０だけではなく、トレンチ１３のコーナや側壁にも所定の膜厚にトンネル誘電膜１５を形成することが可能となる。
その後、全面に第１ポリシリコン膜を形成し、前記素子分離膜１４が露出するように第１ポリシリコン膜をＣＭＰで平坦化処理することにより、素子分離膜１４を介して分離されるフローティングゲート１６を形成する。
さらに、図示してはいないが、ウェットエッチング工程によりフローティングゲート１６間の素子分離膜１４を所望のターゲットだけ除去する。これにより、素子分離膜１４と当接していたフローティングゲート１６の側面が露出し、その結果、フローティングゲート１６の露出面積が増えてカップリング比が高まる。
フローティングゲート１６と素子分離膜１４の上に層間誘電膜（図示せず）を形成することにより、コントロールゲートを形成する。続いて、ゲートのパターニング工程を行うことによりコントロールゲートと層間誘電膜をエッチングし、パターニングされたコントロールゲートを用いて自己整合エッチング工程を行うことにより、フローティングゲート１６をパターニングする。これにより、本実施形態に係るフラッシュメモリ素子の製造を完了する。
なお、本発明は以上の実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例および変形例、そしてそれらの組み合わせも可能であり、それらは本発明について明確に開示するものであり、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。本発明の範囲は特許請求の範囲によって理解されるべきである。
同図（ａ）〜（ｃ）は本発明の好適な実施例に係るフラッシュメモリ素子の製造工程を示すそれぞれの断面図である。
符号の説明
１０ 半導体基板
１１ パッド酸化膜
１２ パッド窒化膜
１３ トレンチ
１４ 素子分離膜
１５ トンネル誘電膜
１６ フローティングゲート

Claims (12)

  1. 半導体基板の上にパッド酸化膜およびパッド窒化膜を形成する工程と、
    前記パッド窒化膜、前記パッド酸化膜および前記半導体基板にトレンチを形成してアクティブ領域とフィールド領域を定義する工程と、
    前記トレンチ内に素子分離膜を形成する工程と、
    前記パッド窒化膜を除去する工程と、
    前記パッド酸化膜を除去しながら前記素子分離膜の側面を所定の厚さだけ除去して前記アクティブ領域の半導体基板とその両側のトレンチ上部の半導体基板とを露出させる工程と、
    前記露出した半導体基板内にチャンネル領域を形成する工程と、
    前記チャンネル領域が形成された半導体基板の上に所定の膜厚にトンネル誘電膜を形成する工程と、
    前記トンネル誘電膜の上にフローティングゲートを形成する工程と、
    を含んでなることを特徴とするフラッシュメモリ素子の製造方法。
  2. 前記トレンチの形成の際に、アクティブ領域の幅よりもフィールド領域の幅をさらに広くすることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  3. 前記アクティブ領域の幅は、フィールド領域の幅に対して０．５倍以下にすることを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
  4. 前記トレンチは、前記パッド窒化膜の上にフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして前記パッド窒化膜、前記パッド酸化膜および前記半導体基板をエッチングすることにより形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  5. 前記フォトレジストパターンを前記フィールド領域の全体をオープンするように形成し、前記パッド窒化膜のエッチングの際に臨界寸法の損失が起こらないレシピを使用することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  6. 前記フォトレジストパターンをフィールド領域の一部をオープンするように形成し、前記パッド窒化膜のエッチングの際に前記臨界寸法の損失が起こるレシピを使用することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  7. 前記トレンチを形成した後、トレンチが形成された半導体基板に側壁酸化膜を形成する工程をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  8. 前記素子分離膜の側面が除去される膜厚は、一方の側面当たり１００〜３００Åであることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  9. 前記チャンネル領域は、セル閾値電圧イオンをチルト注入することにより形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  10. 前記トンネル誘電膜は、ラジカル酸化工程により形成される酸化膜であることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  11. 前記フローティングゲートを形成した後、フローティングゲート間の素子分離膜を除去してフローティングゲートの側面を露出させる工程をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  12. 前記素子分離膜の除去の際に、ウェットエッチング工程を使用することを特徴とする請求項１１記載のフラッシュメモリ素子の製造方法。
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