JP2002076148A - 不揮発性半導体記憶装置およびその製造方法、レチクル - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルアレイ端部での寸法バラツキに起
因する不良を抑制し、高歩留りおよび高信頼性を実現で
きる不揮発性半導体記憶装置を提供する。 【解決手段】 複数の素子分離領域１６と、素子分離領
域１６に囲まれた複数の素子領域１２と、複数の浮遊ゲ
ート電極１８と、制御ゲート電極２２と、から構成され
たメモリセルアレイを少なくとも具備する不揮発性半導
体記憶装置である。メモリセルアレイの端部での素子分
離領域幅が内部よりも大きく（Ｔ_１＞Ｔ_２）、かつ、メ
モリセルアレイの端部での浮遊ゲート電極間隔が内部よ
り大きくなっている（Ｓ_１＞Ｓ_２）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電荷蓄積層として
浮遊ゲートを有する不揮発性半導体記憶装置に係り、特
に、その不揮発性半導体記憶装置のメモリセルアレイ構
造に関する。

【０００２】

【従来の技術】通常、半導体メモリやマイクロプロセッ
サ等の半導体装置の製造工程では、光リソグラフィが用
いられる。光リソグラフィは、レチクル上に描画された
半導体装置のパターンを、半導体基板上に転写する技術
である。この技術では、パターンを形成したレチクルに
光線を照射し、その光線を光学系を介して半導体基板上
に投影する。その投影によって、半導体基板表面のフォ
トレジストは露光され、レチクルのパターンが半導体基
板上に転写される。

【０００３】近年、半導体装置の高集積化、低コスト化
等を目的として、半導体装置の微細化が進められてい
る。この微細化のためには、光リソグラフィにより形成
されるパターンの微細化を実現することがまず必要とな
る。

【０００４】一般に、縮小投影露光装置に用いられてい
るレンズの解像度Ｒと焦点深度ＤＯＦとの関係は、次の
レイリーの式で表わされる。

【０００５】Ｒ＝ｋ_１（λ／ＮＡ）…（１） ＤＯＦ＝ｋ_２（λ／ＮＡ^２）…（２） ここで、λは光源の波長、ＮＡはレンズの開口率、
ｋ_１，ｋ_２はレジストの性能、下地基板の材料等によっ
て決定される比例定数である。上記の（１）式から分か
るように、解像度Ｒを向上（小さく）させるためには、
すなわち、微細なパターンを解像するためには、まず、
波長を短くすることが有効である。露光装置の光源とし
て従来では、波長３６５ｎｍのｉ線が一般に用いられて
いたが、より微細なパターンを形成するため、現在で
は、波長２４８ｎｍのＫｒＦエキシマレーザが使用され
るようになって来ている。

【０００６】そして、より微細化を進めるためには、
より短波長の光源を用いること、開口率ＮＡを増加さ
せること（高ＮＡ化）、あるいはｋ_１，ｋ_２を小さく
すること、が必要となる。これらのうち、上記のの短
波長の光源としては、波長１９３ｎｍのＡｒＦエキシマ
レーザが有望視されている。しかしながら、ＡｒＦエキ
シマレーザ用の光学系やフォトレジスト等の開発は現実
には困難であり、まだ実用化には至っていない。また、
上記ののｋ_１，ｋ_２は、レジストやプロセスの改良に
より、ある程度は小さくできるものの、一般には０．４
〜０．５程度が限界となっている。さらに、上記のの
高ＮＡ化に関しては、大面積を露光できる高ＮＡレンズ
の加工は困難であることから現実的ではない。その上、
実際の露光では、焦点深度をある程度以上確保する必要
があるが、上記の（２）式より明らかなように、高ＮＡ
化を進めると焦点深度が低下してしまう。したがって、
この点からも高ＮＡ化は困難である。

【０００７】このように、光源の波長、レンズの開口
率、プロセスの改善だけでは、解像度Ｒの向上には限界
がある。そこで、解像度Ｒをさらに高める技術として、
ハーフトーン位相シフトレチクルの使用や、変形照明と
いった、いわゆる超解像技術が用いられるようになって
来ている。以下、ハーフトーン位相シフトレチクルおよ
び変形照明について順に説明する。

【０００８】通常のレチクルは、ラインパターン部のフ
ォトレジストが露光されないように、クロム等でライン
パターン部の光が遮断されるように形成されている。こ
れに対して、ハーフトーン位相シフトレチクルでは、ラ
インパターン部においても完全に光を遮断することはし
ない。たとえば、光を完全に遮断するクロム等の替わり
に、透過係数３〜１０％の半透明の膜を利用し、さら
に、その半透明膜を通過する光の位相が、通常透過光の
位相から１８０度ずれるように構成される。このような
構成から、ラインパターン部を通過する光とスペースパ
ターン部を通過する光との間に干渉が生じ、ラインパタ
ーン部とスペースパターン部との境界における光強度は
急峻な分布を持つことになる。そして、その急峻な光強
度分布によって、ラインパターン部とスペースパターン
部との間の解像度Ｒの向上が実現される。

【０００９】一方、変形照明は、光源の中心付近を遮光
するアパーチャの設置によって、斜め方向に入射する光
のみをレチクルに照射する方法である。通常の照明方法
の場合、光源からレチクルに照射された光は、０次光
と、回折によって生じる±１次光とが投影されることに
よって、半導体基板上に光学像を結像する。これに対
し、変形照明の場合、上記の±１次光のうちのいずれか
一方のみが投影されることになる。変形照明では、この
一方の１次光と０次光とから成る２つの光束を用いて結
像することで、解像度Ｒを向上させる。

【００１０】上述したような超解像技術は、たとえば、
半導体メモリのメモリセルアレイのような、周期的に配
置されたパターンに対しては、非常に有効な技術であ
る。しかしながら、メモリセルアレイの端部のように、
非周期的なパターンに対しては、あまり有効な技術とは
なり得ない。というのは、非周期的なパターンにおいて
は、光の回折や、光の干渉の様相が、周期的なパターン
の場合とは異なるからである。このため、メモリセルア
レイの端部付近では、アレイの内部と比べて、露光量や
露光装置のフォーカスに対する加工裕度が小さくなって
しまう。したがって、露光量やフォーカスにズレが生じ
た場合、メモリセルアレイ端部のパターンは、その内部
パターンと比べて、その寸法変動が大きくなってしま
う。

【００１１】この寸法変動は、次のような問題点を招く
ことになる。図１９は、従来技術に係る不揮発性半導体
記憶装置のメモリセルアレイの主要部を示す図であり、
（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関す
る断面図である。図１９に示すように、この従来の不揮
発性半導体記憶装置では、素子領域１２の上部に、ゲー
ト絶縁膜１４を介して、複数の浮遊ゲート電極１８が配
置されている。浮遊ゲート１８それぞれは、素子分離領
域１６の上方の位置で分断されており、メモリセル２４
ごとに分離されている。複数の浮遊ゲート電極１８の上
部には、ゲート間絶縁膜２０を介して、複数の制御ゲー
ト電極２２が配置されている。

【００１２】図１９に示したメモリセルアレイを有する
不揮発性半導体記憶装置は、電気的にデータの書き込み
・消去が可能であり、一般に、EEPROM(Electrically Er
asable and Programmable ROM)と呼ばれる半導体メモリ
である。EEPROMのメモリセルは、通常、浮遊ゲート電極
１８と制御ゲート電極２２が積層されたゲート電極構造
を有するＭＯＳトランジスタから成り、浮遊ゲート電極
１８は電気的に浮遊し、その周囲は、ゲート間絶縁膜２
０等によって絶縁されている。この浮遊ゲート電極１８
に電荷を注入したり、あるいは浮遊ゲート電極１８から
電荷を放出させることにより、“１”または“０”レベ
ルのデータの記憶が実現される。より具体的には、制御
ゲート電極２２と素子領域１２との間への電位の印加に
よって、浮遊ゲート電極１８に対する電荷の出し入れが
実現される。そして、その電荷の有無によって、メモリ
セルを構成するＭＯＳトランジスタのしきい値が変動
し、そのしきい値の変化分の有無を上記の“１”、
“０”レベルに対応させる。浮遊ゲート電極１８に対す
る電荷の出し入れは、通常、ゲート絶縁膜１４あるいは
ゲート間絶縁膜２０を流れるＦＮトンネル電流またはホ
ットキャリア注入によって行なわれる。

【００１３】次に、図２０乃至図２４を用いて、図１９
に示した従来の不揮発性半導体記憶装置の製造方法につ
いて説明する。なお、図２０乃至図２４において、
（ｂ）は平面図、（ａ）は（ｂ）の断面図を示すものと
する。

【００１４】まず最初に、図２０に示すように、半導体
基板１０の上部にバッファ酸化膜２６、エッチングマス
ク材（たとえば、窒化シリコン膜）２８を順次堆積す
る。そして、フォトリソグラフィ技術により、図１９の
素子領域１２が形成される領域の上部にフォトレジスト
パターン３０を形成する。ここで、メモリセルアレイ端
部および内部のいずれであっても、フォトレジストパタ
ーン３０のライン幅はＬ _１、スペースはＴ_１である。

【００１５】次に、図２０のフォトレジストパターン３
０をエッチングマスクとして、窒化シリコン膜２８を除
去する。続いて、図２１に示すように、パターニングさ
れた窒化シリコン膜２８をエッチングマスクとして、バ
ッファ酸化膜２６および半導体基板１０を順次除去し、
複数の溝（トレンチ）３２を形成する。そして、複数の
溝３２の内部に絶縁膜を埋め込み、複数の素子分離領域
１６を形成する。

【００１６】次に、図２１の残存する窒化シリコン膜２
８およびバッファ酸化膜２６を順次除去した後、図２２
に示すように、素子領域１２の上部にゲート絶縁膜１４
を形成する。そして、ゲート絶縁膜１４形成後、半導体
基板１０全面に図１９の浮遊ゲート電極１８を構成する
導電材１８ａを堆積する。そして、図２３に示すよう
に、導電材１８ａの上部に、フォトレジストパターン３
４を形成する。ここで、メモリセルアレイ端部および内
部のいずれであっても、フォトレジストパターン３４の
スペースはＳ_１である。

【００１７】次に、図２３のフォトレジストパターン３
４をエッチングマスクとして、導電材１８ａを除去した
後、図２４に示すように、フォトレジストパターン３４
を除去する。そして、図１９のゲート間絶縁膜２０、制
御ゲート電極２２を順次形成すれば、図１９に示した不
揮発性半導体記憶装置が完成する。なお、図示はしない
が、制御ゲート電極２２形成後、層間絶縁膜形成工程、
配線工程等が順次行なわれる。

【００１８】次に、図１９乃至図２４に示した従来技術
に係る不揮発性半導体記憶装置の問題点について説明す
る。図２５は、図２０乃至図２４に示した、図１９の不
揮発性半導体記憶装置の製造工程で用いられるレチクル
上のパターンの主要部を示す図であり、（ａ）は図２０
のフォトレジストパターン３０を半導体基板１０上に転
写するレチクルに相当し、（ｂ）は図２３のフォトレジ
ストパターン３４を半導体基板１０上に転写するレチク
ルに相当する。なお、一般に、光リソグラフィは縮小投
影露光を採用するため、レチクルパターンの寸法は半導
体基板上に転写されるパターンの寸法の４倍乃至５倍程
度の値を持っている。たとえば、半導体基板上に０．１
５μｍのレジストパターンを形成する場合、レチクルパ
ターンの寸法は０．６μｍ乃至０．７５μｍ程度とな
る。以下では、説明の簡単化を図るため、レチクルパタ
ーンの寸法と、そのレチクルパターンによって転写され
たフォトレジストパターンの寸法とは、同一であるとす
る。

【００１９】たとえば、図２５（ａ）に示したレチクル
には、Ｌ_１のライン幅、Ｔ_１のスペースを有するライン
・アンド・スペースパターンが描画されている。上述し
たように、メモリセルアレイの端部付近では、アレイ内
部よりも露光量や露光装置のフォーカスに対する加工裕
度が小さく、所望のパターンを形成することが困難であ
る。たとえば、露光量や露光装置のフォーカスにズレが
生じた場合、メモリセルアレイの端部付近のパターン
は、アレイ内部のパターンと比較して、その寸法変動は
大きいものとなる。特に、超解像技術を利用した場合、
その傾向は顕著となる。このため、メモリセルアレイ端
部に位置するメモリセル、あるいは、アレイ端部付近に
位置する複数のメモリセルを、電気的に使用しないダミ
ーセルとするのが一般的である。それにより、アレイ端
部付近の寸法バラツキは許容されることになる。

【００２０】

【発明が解決しようとする課題】しかしながら、実際に
は、アレイ端部付近の寸法バラツキは、次のような不良
をメモリセルアレイに引き起こす要因となり得るもので
ある。たとえば、図２６は、図１９の不揮発性半導体記
憶装置の製造工程を示す断面図であり、図２０と同じ工
程に対応するものである。図２６の場合、アレイ端部の
フォトレジストパターン３０ａが、他のパターン３０と
比べて、細く形成されている。そして、このアレイ端の
パターン３０ａは、その細さから安定性に欠け、その後
の工程において倒れてしまう危険性がある。たとえば、
露光後の現像工程で倒れてしまうと、その倒れたパター
ン３０ａをエッチングマスクとしてエッチングが実行さ
れてしまい、その結果、半導体基板１０上には、誤った
パターンが形成されることになる。

【００２１】また逆に、露光量や露光装置のフォーカス
のズレによって、アレイ端部のフォトレジストパターン
が、他のパターンと比べて、太く形成されてしまう場合
もあり得る。図２７は、図１９の不揮発性半導体記憶装
置の製造工程を示す断面図であり、図２０と同じ工程に
対応するものである。また、図２８は、図１９の不揮発
性半導体記憶装置の製造工程を示す断面図であり、図２
７のエッチング後に対応するものである。図２７の場
合、アレイ端部のフォトレジストパターン３０ｂが、他
のパターン３０と比べて、太く形成されている。この場
合、このフォトレジストパターン３０，３０ｂをエッチ
ングマスクとして窒化シリコン膜２８を除去し、さらに
窒化シリコン膜２８をエッチングマスクとしてバッファ
酸化膜２６および半導体基板１０を除去すると、図２８
に示すように、アレイ端部の溝３２ａの幅が、アレイ内
部の溝３２の幅と比べて、狭くなってしまう。このた
め、これら溝３２，３２ａの内部に絶縁膜を埋め込む際
に、幅の狭い溝３２ａの埋め込みが、他の溝３２と比べ
て、不十分となり易い。その結果、後の工程におけるダ
スト発生の原因になったり、図１９の制御ゲート電極２
２間での短絡（ショート）を招いてしまうおそれもあ
る。

【００２２】さらに、図２８に示した溝３２，３２ａの
形成によって、次のような問題点が新たに生じてしま
う。図２９は、図１９の不揮発性半導体記憶装置の製造
工程を示す断面図であり、図２３と同じ工程に相当する
ものである。また、図３０は、図１９の不揮発性半導体
記憶装置の製造工程を示す断面図であり、図２４と同じ
工程に相当するものである。図２９では、アレイ端部の
素子領域１２ａの幅が、他の素子領域１２と比べて、大
きく形成されている。そして、レチクルの位置合わせズ
レ等によって、フォトレジストパターン３４の配置にズ
レが生じている。このため、素子領域１２ａ上にパター
ン３４のスペースが配置されている。このフォトレジス
トパターン３４を用いて導電材１８ａをエッチングした
場合、図３０に示すように、ゲート絶縁膜１４や素子領
域１２ａまでもエッチングされてしまい、基板やられ４
２が発生し、不良の原因となってしまう。さらに、アレ
イ端部では、露光量やフォーカスのバラツキに対する加
工裕度が小さいため、上記の現象がより顕著となる。

【００２３】本発明は、このような課題を解決し、メモ
リセルアレイ端部での寸法バラツキに起因する不良を抑
制し、高歩留りおよび高信頼性を実現できる不揮発性半
導体記憶装置およびその製造方法を提供することを目的
とする。

【００２４】本発明の他の目的は、高歩留りおよび高信
頼性の不揮発性半導体記憶装置を製造するための露光工
程で用いられるレチクルを提供することである。

【００２５】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、半導体基板の主面に配置された複数の素
子分離領域と、その半導体基板の主面に配置され、素子
分離領域に囲まれた複数の素子領域と、素子領域の上部
に配置された複数の浮遊ゲート電極および制御ゲート電
極とを有するメモリセルアレイを少なくとも具備し、メ
モリセルアレイの端部での素子分離領域幅が内部よりも
大きく、かつ、アレイの端部での浮遊ゲート電極間隔が
内部よりも大きい不揮発性半導体記憶装置であることを
第１の特徴とする。さらに、本発明の第１の特徴では、
メモリセルアレイの端部での素子領域幅が内部より大き
くても良い。

【００２６】本発明の第２の特徴は、浮遊ゲート電極を
有する不揮発性半導体記憶装置のメモリセルアレイを半
導体基板上に転写するために用いられ、基板と、その基
板の主面上に配置されたパターンと、を少なくとも具備
し、そのパターンは、メモリセルアレイの端部での素子
領域幅が内部よりも大きくなるように規定された第１の
パターン、アレイの端部での素子分離領域幅が内部より
も大きくなるように規定された第２のパターン、およ
び、アレイの端部での浮遊ゲート電極間隔が内部よりも
大きくなるように規定された第３のパターン、のうちの
いずれかであるレチクルであることである。

【００２７】本発明によれば、メモリセルアレイ端部で
の寸法変動に起因する従来技術の問点を回避することが
可能となる。このため、歩留りを向上させ、高信頼性の
不揮発性半導体記憶装置を実現することができる。

【００２８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。以下の図面の記載におい
て、同一または類似の部分には同一または類似の符号が
付してある。

【００２９】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る不揮発性半導体記憶装置のメモリ
セルアレイの主要部を示す図であり、（ｂ）はその平面
図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。
この第１の実施の形態に係る不揮発性半導体記憶装置で
は、図１９と同様、素子領域１２の上部に、ゲート絶縁
膜１４を介して、複数の浮遊ゲート電極１８が配置され
ている。浮遊ゲート１８それぞれは、素子分離領域１６
の上方の位置で分断されており、メモリセル２４ごとに
分離されている。複数の浮遊ゲート電極１８の上部に
は、ゲート間絶縁膜２０を介して、複数の制御ゲート電
極２２が配置されている。複数のメモリセル２４は、縦
横のアレイ状に配置されており、素子分離領域１６を挟
んで隣接するメモリセル２４の制御ゲート電極２２は互
いに接続されている。

【００３０】本発明の第１の実施の形態では、さらに、
素子分離領域１６の幅が、次の条件を満足するように設
定される。すなわち、メモリセルアレイの端部における
素子分離領域１６ａの幅をＴ_１、メモリセルアレイの内
部における素子分離領域１６の幅をＴ_２とした場合、Ｔ
_１，Ｔ_２は、次の条件を満足する。

【００３１】Ｔ_１＞Ｔ_２…（３） また、浮遊ゲート電極１８間のスペースが、次の条件を
満足するように設定される。すなわち、メモリセルアレ
イの端部におけるスペースをＳ_１、メモリセルアレイの
内部におけるスペースをＳ_２とした場合、Ｓ_１，Ｓ
_２は、次の条件を満足する。

【００３２】Ｓ_１＞Ｓ_２…（４） なお、メモリセルアレイ端部のメモリセルは、通常、電
気的に使用しないダミーセルとして扱われるが、本発明
の第１の実施の形態では、上記の（３）式および（４）
式から明らかなように、ダミーセルの占有面積が従来よ
り増大するので、その分だけ、メモリセルアレイの面積
を増大させてしまうとも考えられる。しかしながら、メ
モリセルアレイは非常に多くのメモリセルが配置されて
おり、メモリセルアレイ端部のわずかな面積増加は、ア
レイ全体の面積に対して非常にわずかな割合でしかな
い。したがって、アレイ端部のダミーセルの占有面積の
増大は、メモリセルアレイ全体の面積増加を招く要因に
はならない。

【００３３】図２乃至図６を用いて、図１に示した本発
明の第１の実施の形態に係る不揮発性半導体装置の製造
方法について説明する。なお、図１乃至図６において、
（ｂ）は平面図、（ａ）は（ｂ）の断面図を示すものと
する。

【００３４】まず最初に、図２に示すように、半導体基
板１０の上部にバッファ酸化膜２６、エッチングマスク
材（たとえば、窒化シリコン膜）２８を順次積層する。
もちろん、バッファ酸化膜２６、窒化シリコン膜２８の
積層前に、半導体基板１０の表面部分にウェル領域が形
成される場合もある。バッファ酸化膜２６は、たとえ
ば、１０ｎｍの膜厚で形成し、窒化シリコン膜２８は、
たとえば、１００ｎｍの膜厚で形成する。また、半導体
基板１０は、たとえば、ｎ型またはｐ型のシリコン基板
である。そして、フォトリソグラフィ技術により、図１
の素子領域１２が形成される領域の上部にフォトレジス
トパターン３０を形成する。フォトレジストパターン３
０は、素子分離領域１６の形成領域を規定する開口を有
する。ここで、フォトレジストパターン３０のスペース
は、アレイ端部でＴ_１、アレイ内部でＴ_２であり、その
大小関係は、Ｔ_１＞Ｔ_２である。また、図７（ａ）は、
フォトレジストパターン３０を半導体基板１０上に転写
するレチクル上のパターンの主要部を示す図である。

【００３５】次に、図２のフォトレジストパターン３０
をエッチングマスクとして、窒化シリコン膜２８を除去
する。フォトレジストパターン３０除去後、図３に示す
ように、パターニングされた窒化シリコン膜２８をエッ
チングマスクとして、バッファ酸化膜２６および半導体
基板１０を順次除去し、図１の素子分離領域１６の形成
領域である、複数の溝（トレンチ）３２，３２ｂを形成
する。そして、複数の溝３２，３２ｂの内部に絶縁膜を
埋め込み、複数の素子分離領域１６を形成する。この素
子分離領域１６の形成には、たとえば、ＣＭＰ技術が利
用される。すなわち、複数の溝３２，３２ｂ形成後、そ
の溝３２，３２ｂが完全に埋め込まれるように、半導体
基板１０の上部に絶縁膜を堆積する。そして、余分な絶
縁膜をＣＭＰ技術によって除去することで、溝３２の内
部のみに絶縁膜を残存させることができる。

【００３６】次に、バッファ酸化膜２６および半導体基
板１０のエッチングマスクであった窒化シリコン膜２８
を除去する。通常、この窒化シリコン膜２８は、熱リン
酸を用いたウェットエッチングによって選択的に除去さ
れる。続いて、バッファ酸化膜２６も、たとえば、希フ
ッ酸溶液を用いたウェットエッチングによって除去され
る。そして、これらの除去後、ゲート絶縁膜１４、たと
えば、熱酸化による極薄酸化膜を、半導体基板１０の表
面上に形成する。そして、図４に示すように、半導体基
板１０全面に、図１の浮遊ゲート１８を構成する導電材
１８ａ、たとえば、アモルファスシリコン膜や、多結晶
シリコン膜を堆積する。そして、図５に示すように、導
電材１８ａの上部に、フォトレジストパターン３４を形
成する。ここで、フォトレジストパターン３４のスペー
スは、アレイ端部でＳ_１、アレイ内部でＳ_２であり、そ
の大小関係は、Ｓ_１＞Ｓ_２である。また、図７（ｂ）
は、フォトレジストパターン３４を半導体基板１０上に
転写するレチクル上のパターンの主要部を示す図であ
る。

【００３７】次に、図５のフォトレジストパターン３４
をエッチングマスクとして、導電材１８ａを除去した
後、図６に示すように、フォトレジストパターン３４を
除去する。そして、図１のゲート間絶縁膜２０、制御ゲ
ート電極２２を順次形成すれば、図１に示した不揮発性
半導体記憶装置が完成する。ゲート間絶縁膜２０は、た
とえば、酸化膜／窒化シリコン膜／酸化膜の積層構造で
あるＯＮＯ膜から成り、また、制御ゲート電極２２は、
浮遊ゲート電極１８と同様、導電材から構成される。そ
の導電材としては、たとえば、アモルファスシリコン
膜、多結晶シリコン膜、あるいは、それらとタングステ
ン膜やタングステンシリサイド膜との積層膜が典型的で
ある。なお、図示はしないが、制御ゲート電極２２形成
後、層間絶縁膜形成工程、配線工程等が順次行なわれ
る。

【００３８】このように、本発明の第１の実施の形態に
係る不揮発性半導体記憶装置では、図２に示すように、
素子分離領域１６の幅を規定するフォトレジストパター
ン３０のスペースが、Ｔ_１（アレイ端部）＞Ｔ_２（アレ
イ内部）となっている。すなわち、図７（ａ）に示すよ
うに、フォトレジストパターン３０を半導体基板１０上
に転写するレチクル上のパターンのスペースが、Ｔ
_１（アレイ端部）＞Ｔ_２（アレイ内部）となるようにあ
らかじめ規定されている。これに対応して、さらに、図
５に示すように、浮遊ゲート電極１８間のスペースを規
定するフォトレジストパターン３４のスペースが、Ｓ_１
（アレイ端部）＞Ｓ_２（アレイ内部）となっている。す
なわち、図７（ｂ）に示すように、フォトレジストパタ
ーン３４を半導体基板１０上に転写するレチクル上のパ
ターンのスペースが、Ｓ_１（アレイ端部）＞Ｓ_２（アレ
イ内部）となるようにあらかじめ規定されている。

【００３９】このため、アレイ端部のフォトレジストパ
ターン３０が太く形成された場合であっても、アレイ端
部のスペースがアレイ内部と比べて極端に狭くなること
はなくなる。それにより、従来技術で問題となったアレ
イ端部での絶縁膜の埋め込み性を向上させ、各種の不良
を抑制することが可能となる。

【００４０】さらに、アレイ端部における寸法変動やレ
チクルの位置合わせズレが生じた場合であっても、アレ
イ端部の素子領域１２の上方に浮遊ゲート電極１８間の
スペースが配置されてしまうことを防止できる。それに
より、従来技術で問題となったアレイ端部での基板やら
れを防止し、製造歩留りおよび信頼性の向上を図ること
ができる。

【００４１】（第２の実施の形態）次に、本発明の第２
の実施の形態について説明する。図８は、本発明の第２
の実施の形態に係る不揮発性半導体記憶装置のメモリセ
ルアレイの主要部を示す図であり、（ｂ）はその平面
図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。
この第２の実施の形態は、図１に示した第１の実施の形
態において、さらに、素子領域１２の幅が、次の条件を
満足するように設定される。すなわち、メモリセルアレ
イの端部における素子領域１２ｂの幅をＬ_１、メモリセ
ルアレイの内部における素子領域１２の幅をＬ_２とした
場合、Ｌ_１，Ｌ_２は、次の条件を満足する。

【００４２】Ｌ_１＞Ｌ_２…（５） このように、本発明の第２の実施の形態に係る不揮発性
半導体記憶装置では、さらに、素子領域１２の幅を規定
するフォトレジストパターン（図２のフォトレジスト３
０参照）のラインが、Ｌ_１（アレイ端部）＞Ｌ_２（アレ
イ内部）となっている。すなわち、図９（ｂ）に示すよ
うに、このフォトレジストパターンを半導体基板１０上
に転写するレチクル上のパターンのラインが、Ｌ_１（ア
レイ端部）＞Ｌ_２（アレイ内部）となるようにあらかじ
め規定されている。

【００４３】このため、本発明の第２の実施の形態によ
れば、上記の第１の実施の形態の効果に加えて、アレイ
端部のフォトレジストパターン３０が細く形成された場
合であっても、倒れない程度の幅を維持することが可能
となる。それにより、倒れたフォトレジストによる誤っ
たパターンの形成を防止することができる。

【００４４】（第３の実施の形態）次に、本発明の第３
の実施の形態について説明する。図１０は、本発明の第
３の実施の形態に係る不揮発性半導体記憶装置のメモリ
セルアレイの主要部を示す図であり、（ｂ）はその平面
図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。
上記の第１および第２の実施の形態の素子分離は、ＳＴ
Ｉ構造で構成されていたが、この第３の実施の形態は、
素子分離構造として、セルフアラインＳＴＩ（ＳＡ−Ｓ
ＴＩ）構造を採用するものである。また、この第３の実
施の形態では、上記第２の実施の形態と同様、素子分離
領域１６の幅、浮遊ゲート電極１８間のスペースおよび
素子領域１２の幅それぞれは、上記の第２の実施の形態
と同一の関係を満足するものである。

【００４５】次に、図１１乃至図１５を参照して、図１
０に示した本発明の第３の実施の形態に係る不揮発性半
導体記憶装置の製造方法について説明する。なお、図１
１乃至図１５において、（ｂ）は平面図、（ａ）は
（ｂ）の断面図を示すものとする。

【００４６】まず最初に、図１１に示すように、半導体
基板１０全面に、ゲート絶縁膜１４、たとえば、熱酸化
による極薄酸化膜、を形成し、続いて、浮遊ゲート電極
１８の構成材料である導電材１８ｃを堆積する。さら
に、導電材１８ｃの上部には、マスク材３６、たとえ
ば、窒化シリコン膜を堆積する。そして、フォトリソグ
ラフィ技術により、窒化シリコン膜３６の上部にフォト
レジストパターン３８を形成する。ここで、フォトレジ
ストパターン３８のスペースは、アレイ端部でＴ_１、ア
レイ内部でＴ_２であり、その大小関係は、Ｔ_１＞Ｔ_２で
ある。また、その幅は、アレイ端部でＬ_１、アレイ内部
でＬ_２であり、その大小関係は、Ｌ_１＞Ｌ_２である。

【００４７】次に、図１１のフォトレジストパターン３
８をエッチングマスクとして、窒化シリコン膜３６を除
去する。フォトレジストパターン３８除去後、今度はパ
ターニングされた窒化シリコン膜３６をエッチングマス
クとして、導電材１８ｃ、ゲート絶縁膜１４および半導
体基板１０を順次除去し、図１２に示すように、複数の
溝（トレンチ）３２を形成する。このエッチングによっ
て、図１０の素子領域１２と浮遊ゲート電極１８とを自
己整合的に形成することが可能となる。

【００４８】そして、図１２に示すように、複数の溝３
２の内部に絶縁膜を埋め込み、複数の素子分離領域１６
を形成する。この素子分離領域１６の形成には、たとえ
ば、ＣＭＰ技術が利用される。すなわち、複数の溝３２
を形成後、その溝３２が完全に埋め込まれるように、半
導体基板１０の上部に絶縁膜を堆積する。そして、余分
な絶縁膜をＣＭＰ技術によって除去することで、溝３２
の内部のみに絶縁膜を残存させることができる。

【００４９】次に、半導体基板１０の上部に残存する窒
化シリコン膜３６を除去する。通常、この窒化シリコン
膜３６は、熱リン酸を用いたウェットエッチングによっ
て、選択的に除去される。この除去によって、導電材１
８ｃの上部が露出する。そして、図１３に示すように、
半導体基板１０の全面に導電材１８ｄを堆積する。この
時、導電材１８ｃと導電材１８ｄとは電気的に接続され
る。導電材１８ｄは、導電材１８ｃと同様、アモルファ
スシリコン膜あるいは多結晶シリコン膜で構成される。
そして、図１４に示すように、導電材１８ｄの上部に、
フォトレジストパターン４０を形成する。ここで、フォ
トレジストパターン４０のスペースは、アレイ端部でＳ
_１、アレイ内部でＳ_２であり、その大小関係は、Ｓ_１＞
Ｓ_２である。

【００５０】次に、図１４のフォトレジストパターン４
０をエッチングマスクとして、導電材１８ｄを除去した
後、図１５に示すように、フォトレジストパターン４０
を除去する。この時点で、導電材１８ｃと導電材１８ｄ
とから構成された浮遊ゲート電極１８が完成することに
なる。そして、図１０のゲート間絶縁膜２０、制御ゲー
ト電極２２を順次形成すれば、図１０に示した不揮発性
半導体記憶装置が完成する。ゲート間絶縁膜２０は、た
とえば、酸化膜／窒化シリコン膜／酸化膜の積層構造で
あるＯＮＯ膜から成り、また、制御ゲート電極２２は、
浮遊ゲート電極１８と同様、導電材から構成される。そ
の導電材としては、たとえば、アモルファスシリコン
膜、多結晶シリコン膜、あるいは、これらとタングステ
ン膜あるいはタングステンシリサイド膜との積層膜が一
般的である。なお、図示はしないが、制御ゲート電極２
２形成後、層間絶縁膜形成工程、配線工程等が順次行な
われる。

【００５１】このように、本発明の第３の実施の形態に
よれば、セルフアラインＳＴＩ構造の不揮発性半導体記
憶装置においても、上記第１および第２の実施の形態と
同様の効果を得ることができる。

【００５２】（第４の実施の形態）次に、本発明の第４
の実施の形態について説明する。図１６は、本発明の第
４の実施の形態に係る不揮発性半導体記憶装置のメモリ
セルアレイの主要部を示す図であり、（ｂ）はその平面
図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。
上記の第１および第２の実施の形態の素子分離は、ＳＴ
Ｉ構造で構成されていたが、この第４の実施の形態は、
素子分離構造として、ＬＯＣＯＳ構造を採用するもので
ある。また、この第４の実施の形態では、上記第２の実
施の形態と同様、素子分離領域１６の幅、浮遊ゲート電
極１８間のスペースおよび素子領域１２の幅それぞれ
は、上記の第２の実施の形態と同一の関係を満足するも
のである。

【００５３】このように、本発明の第４の実施の形態に
よれば、素子分離構造にＬＯＣＯＳ構造を採用した場合
であっても、上記第１および第２の実施の形態と同様の
効果を呈することができる。

【００５４】（第５の実施の形態）次に、本発明の第５
の実施の形態について説明する。図１７は、本発明の第
５の実施の形態に係る不揮発性半導体記憶装置のメモリ
セルアレイの主要部を示す図であり、（ｂ）はその平面
図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。
上記の第１乃至第４の実施の形態では、メモリセルアレ
イ端部における素子分離領域１６の幅、浮遊ゲート電極
１８間のスペースおよび素子領域１２の幅のみをアレイ
内部のものより大きくなるように設定したが、この第５
の実施の形態では、アレイ端部の素子分離領域１６等に
限らず、アレイ端部から内部方向に向かって２番目、３
番目、……、に位置する素子分離領域１６の幅もアレイ
内部よりも大きくなるように設定した例である。

【００５５】図１７に示すように、この第５の実施の形
態に係る不揮発性半導体記憶装置では、第１に、素子分
離領域１６の幅が、次の条件を満足するように設定され
る。すなわち、メモリセルアレイの端部における素子分
離領域１６の幅をＴ_１、メモリセルアレイの端部から内
部方向に向かって２番目の素子分離領域１６の幅を
Ｔ _２、メモリセルアレイの内部における素子分離領域１
６の幅をＴ_３とした場合、Ｔ_１，Ｔ_２，Ｔ_３は、次の条
件を満足する。

【００５６】Ｔ_１＞Ｔ_２＞Ｔ_３…（６） 第２に、浮遊ゲート電極１８間のスペースが、次の条件
を満足するように設定される。すなわち、メモリセルア
レイの端部におけるスペースをＳ_１、メモリセルアレイ
の端部から内部方向に向かって２番目のスペースを
Ｓ_２、メモリセルアレイの内部におけるスペースをＳ_３
とした場合、Ｓ_１，Ｓ_２，Ｓ_３は、次の条件を満足す
る。

【００５７】Ｓ_１＞Ｓ_２＞Ｓ_３…（７） 第３に、メモリセルアレイの端部における素子領域１２
の幅をＬ_１、メモリセルアレイ端部から内部方向に向か
って２番目の素子領域の幅をＬ_２、メモリセルアレイの
内部における素子領域１２の幅をＬ_３とした場合、
Ｌ_１，Ｌ_２，Ｌ_３は、次の条件を満足する。

【００５８】Ｌ_１＞Ｌ_２＞Ｌ_３…（８） このように、本発明の第５の実施の形態によれば、上記
第１および第２の実施の形態の効果を、より顕著に実現
することができる。

【００５９】（その他の実施の形態）上記の実施の形態
においては、図１、図８、図１０、図１６および図１７
に示すように、メモリセルアレイ端部における浮遊ゲー
ト電極１８は、アレイ外側では完全に除去されている
が、本発明はこのような構成に限るものではない。たと
えば、図１８に示すように、アレイ外側４４において
も、浮遊ゲート電極１８が残存するように構成しても、
もちろん構わない。

【００６０】また、本発明は、電気的に書き換え可能な
不揮発性半導体記憶装置であれば良く、ＮＯＲ型、ＮＡ
ＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型等の各種のメモリセル
アレイ構成に適用可能である。

【００６１】上記の実施の形態に係るレチクルでは、ア
レイ端付近ではパターンの規則性の崩れによって、レチ
クルの寸法通りにフォトレジストパターンが形成されな
い場合がある。そこで、たとえば、アレイ端部のライン
幅をアレイ内よりも太くする等の補正をすることも可能
である。

【００６２】また、上記の実施の形態では、露光された
部分がフォトレジストのスペースとなるポジタイプのレ
ジストを適用した場合を例として説明しているが、逆に
露光された部分がフォトレジストのラインとなるネガタ
イプのレジストを適用しても良い。この場合、上記の実
施の形態に係るレチクルのパターンは、白黒を反転させ
たパターンを用いれば良い。

【００６３】さらに、上記の実施の形態に係るレチクル
は、その遮光部分がクロム等の完全に光を遮光するもの
であっても良いし、また、ハーフトーン位相シフトマス
クのように、若干の光を透過させたり位相を変化させた
りするものであっても良い。また、隣接するラインパタ
ーンの位相が異なる、レベルソン型位相シフトマスクで
あっても良い。

【００６４】

【発明の効果】本発明によれば、メモリセルアレイ端部
での寸法バラツキに起因する不良を抑制し、高歩留りお
よび高信頼性を実現できる不揮発性半導体記憶装置を提
供できる。

【００６５】本発明によれば、高歩留りおよび高信頼性
の不揮発性半導体記憶装置を製造するための露光工程で
用いられるレチクルを提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る不揮発性半導
体記憶装置のメモリセルアレイの主要部を示す図であ
り、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに
関する断面図である。

【図２】図１の不揮発性半導体記憶装置の製造工程を示
す図であり、（ａ）はその断面図、（ｂ）のその平面図
である。

【図３】図１の不揮発性半導体記憶装置の製造工程を示
す図であり、（ａ）はその断面図、（ｂ）のその平面図
である。

【図４】図１の不揮発性半導体記憶装置の製造工程を示
す図であり、（ａ）はその断面図、（ｂ）のその平面図
である。

【図５】図１の不揮発性半導体記憶装置の製造工程を示
す図であり、（ａ）はその断面図、（ｂ）のその平面図
である。

【図６】図１の不揮発性半導体記憶装置の製造工程を示
す図であり、（ａ）はその断面図、（ｂ）のその平面図
である。

【図７】（ａ）は図２のフォトレジストパターン３０を
半導体基板１０上に転写するレチクル上のパターンの主
要部を示す図、（ｂ）は図２のフォトレジストパターン
３４を半導体基板１０上に転写するレチクル上のパター
ンの主要部を示す図である。

【図８】本発明の第２の実施の形態に係る不揮発性半導
体記憶装置のメモリセルアレイの主要部を示す図であ
り、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに
関する断面図である。

【図９】（ａ）は図８の素子領域１２および素子分離領
域１６を規定するフォトレジストパターンを半導体基板
１０上に転写するレチクル上のパターンの主要部を示す
図、（ｂ）は図８の浮遊ゲート電極１８を規定するフォ
トレジストパターンを半導体基板１０上に転写するレチ
クル上のパターンの主要部を示す図である。

【図１０】本発明の第３の実施の形態に係る不揮発性半
導体記憶装置のメモリセルアレイの主要部を示す図であ
り、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに
関する断面図である。

【図１１】図１０の不揮発性半導体記憶装置の製造工程
を示す図であり、（ａ）はその断面図、（ｂ）のその平
面図である。

【図１２】図１０の不揮発性半導体記憶装置の製造工程
を示す図であり、（ａ）はその断面図、（ｂ）のその平
面図である。

【図１３】図１０の不揮発性半導体記憶装置の製造工程
を示す図であり、（ａ）はその断面図、（ｂ）のその平
面図である。

【図１４】図１０の不揮発性半導体記憶装置の製造工程
を示す図であり、（ａ）はその断面図、（ｂ）のその平
面図である。

【図１５】図１０の不揮発性半導体記憶装置の製造工程
を示す図であり、（ａ）はその断面図、（ｂ）のその平
面図である。

【図１６】本発明の第４の実施の形態に係る不揮発性半
導体記憶装置のメモリセルアレイの主要部を示す図であ
り、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに
関する断面図である。

【図１７】本発明の第５の実施の形態に係る不揮発性半
導体記憶装置のメモリセルアレイの主要部を示す図であ
り、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに
関する断面図である。

【図１８】本発明の第６の実施の形態に係る不揮発性半
導体記憶装置のメモリセルアレイの主要部を示す図であ
り、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに
関する断面図である。

【図１９】従来技術に係る不揮発性半導体記憶装置のメ
モリセルアレイの主要部を示す図であり、（ｂ）はその
平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図であ
る。

【図２０】図１９の不揮発性半導体記憶装置の製造工程
を示す図であり、（ａ）はその断面図、（ｂ）のその平
面図である。

【図２１】図１９の不揮発性半導体記憶装置の製造工程
を示す図であり、（ａ）はその断面図、（ｂ）のその平
面図である。

【図２２】図１９の不揮発性半導体記憶装置の製造工程
を示す図であり、（ａ）はその断面図、（ｂ）のその平
面図である。

【図２３】図１９の不揮発性半導体記憶装置の製造工程
を示す図であり、（ａ）はその断面図、（ｂ）のその平
面図である。

【図２４】図１９の不揮発性半導体記憶装置の製造工程
を示す図であり、（ａ）はその断面図、（ｂ）のその平
面図である。

【図２５】図２０乃至図２４に示した、図１９の不揮発
性半導体記憶装置の製造工程で用いられるレチクル上の
パターンの主要部を示す図であり、（ａ）は図２０のフ
ォトレジストパターン３０を半導体基板１０上に転写す
るレチクルで、（ｂ）は図２３のフォトレジストパター
ン３４を半導体基板１０上に転写するレチクルである。

【図２６】図１９の不揮発性半導体記憶装置の製造工程
を示す断面図であり、図２０と同じ工程に対応するもの
である。

【図２７】図１９の不揮発性半導体記憶装置の製造工程
を示す断面図であり、図２０と同じ工程に対応するもの
である。

【図２８】図１９の不揮発性半導体記憶装置の製造工程
を示す断面図であり、図２７のエッチング後に対応する
ものである。

【図２９】図１９の不揮発性半導体記憶装置の製造工程
を示す断面図であり、図２３と同じ工程に相当するもの
である。

【図３０】図１９の不揮発性半導体記憶装置の製造工程
を示す断面図であり、図２４と同じ工程に相当するもの
である。

【符号の説明】

１０ 半導体基板 １２ 素子領域 １４ ゲート絶縁膜 １６ 素子分離領域 １８ 浮遊ゲート電極 ２０ ゲート電極間絶縁膜 ２２ 制御ゲート電極 ２４ メモリセル ２６ バッファ酸化膜 ２８，３６ マスク材（窒化シリコン膜） ３０，３２，３８，４０ フォトレジストパターン ３２ 溝（トレンチ） ４２ 基板やられ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面に配置された複数の素
   子分離領域と、 前記半導体基板の主面に配置され、前記素子分離領域に
   囲まれた複数の素子領域と、 前記素子領域の上部に配置された複数の浮遊ゲート電極
   および制御ゲート電極とを有するメモリセルアレイ構造
   を少なくとも具備し、 前記メモリセルアレイの端部での素子分離領域幅が前記
   メモリセルアレイの内部での素子分離領域幅よりも大き
   く、かつ、前記メモリセルアレイの端部での浮遊ゲート
   電極間隔が前記メモリセルアレイの内部での浮遊ゲート
   電極間隔よりも大きい、ことを特徴とする不揮発性半導
   体記憶装置。
2. 【請求項２】 前記不揮発性半導体記憶装置は、さら
   に、前記メモリセルアレイの端部での素子領域幅が前記
   メモリセルアレイの内部での素子領域幅よりも大きい、
   ことを特徴とする請求項１に記載の不揮発性半導体記憶
   装置。
3. 【請求項３】 前記メモリセルアレイの端部から内部方
   向に向かってｎ番目（ｎ：自然数）の素子領域幅Ｌ
   _ｎは、 Ｌ_ｎ−１＞Ｌ_ｎ＞Ｌ_ｎ＋１ の関係を有する、ことを特徴とする請求項２に記載の不
   揮発性半導体記憶装置。
4. 【請求項４】 前記メモリセルアレイの端部から内部方
   向に向かってｎ番目（ｎ：自然数）の素子分離領域幅Ｔ
   _ｎは、 Ｔ_ｎ−１＞Ｔ_ｎ＞Ｔ_ｎ＋１ の関係を有する、ことを特徴とする請求項１または２に
   記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記メモリセルアレイの端部から内部方
   向に向かってｎ番目（ｎ：自然数）の浮遊ゲート電極間
   隔Ｓ_ｎは、 Ｓ_ｎ−１＞Ｓ_ｎ＞Ｓ_ｎ＋１ の関係を有する、ことを特徴とする請求項１または２に
   記載の不揮発性半導体記憶装置。
6. 【請求項６】 次の工程を少なくとも含む、浮遊ゲート
   電極構造の不揮発性半導体記憶装置の製造方法。 （ａ）メモリセルアレイの端部での素子分離領域幅が前
   記メモリセルアレイの内部での素子分離領域幅よりも大
   きくなるように、半導体基板の主面に素子分離領域を形
   成する工程； （ｂ）前記素子分離領域に囲まれた素子領域の上部に、
   前記メモリセルアレイの端部での浮遊ゲート電極間隔が
   前記メモリセルアレイの内部での浮遊ゲート電極間隔よ
   りも大きくなるように、浮遊ゲート電極を形成する工
   程。
7. 【請求項７】 前記素子分離領域を形成する工程は、前
   記メモリセルアレイの端部での素子領域幅が前記メモリ
   セルアレイの内部での素子領域幅よりも大きくなるよう
   に、前記素子領域を形成する工程を含む、ことを特徴と
   する請求項６に記載の不揮発性半導体記憶装置の製造方
   法。
8. 【請求項８】 前記メモリセルアレイの端部から内部方
   向に向かってｎ番目（ｎ：自然数）の素子領域幅Ｌ
   _ｎは、 Ｌ_ｎ−１＞Ｌ_ｎ＞Ｌ_ｎ＋１ の関係を有する、ことを特徴とする請求項７に記載の不
   揮発性半導体記憶装置の製造方法。
9. 【請求項９】 前記メモリセルアレイの端部から内部方
   向に向かってｎ番目（ｎ：自然数）の素子分離領域幅Ｔ
   _ｎは、 Ｔ_ｎ−１＞Ｔ_ｎ＞Ｔ_ｎ＋１ の関係を有する、ことを特徴とする請求項６または７に
   記載の不揮発性半導体記憶装置の製造方法。
10. 【請求項１０】 前記メモリセルアレイの端部から内部
    方向に向かってｎ番目（ｎ：自然数）の浮遊ゲート電極
    間隔Ｓ_ｎは、 Ｓ_ｎ−１＞Ｓ_ｎ＞Ｓ_ｎ＋１ の関係を有する、ことを特徴とする請求項６または７に
    記載の不揮発性半導体記憶装置の製造方法。
11. 【請求項１１】 浮遊ゲート電極を有する不揮発性半導
    体記憶装置のメモリセルアレイを半導体基板上に転写す
    るために用いられるレチクルであって、 基板と、 前記基板の主面上に配置されたパターンとを少なくとも
    具備し、 前記パターンは、前記メモリセルアレイの端部での素子
    領域幅が前記メモリセルアレイの内部での素子領域幅よ
    りも大きくなるように規定された第１のパターン、前記
    メモリセルアレイの端部での素子分離領域幅が前記メモ
    リセルアレイの内部での素子分離領域幅よりも大きくな
    るように規定された第２のパターン、および、前記メモ
    リセルアレイの端部での浮遊ゲート電極間隔が前記メモ
    リセルアレイの内部での浮遊ゲート電極間隔よりも大き
    くなるように規定された第３のパターン、のうちのいず
    れかである、ことを特徴とするレチクル。