JP2002064043A - 半導体装置とその製造方法および半導体装置パターン露光用マスク - Google Patents

Abstract

(57)【要約】 【課題】配線ピッチが異なる領域間の接続領域における
光リソグラフィを用いた微細な配線パターンを形成する
時の解像度や焦点深度の悪化を抑制し、配線パターンの
断線やショートが発生する可能性を低減し、高集積化が
可能となる半導体装置露光用マスクおよびそれを用いて
製造された半導体装置を提供する。 【解決手段】半導体基板上のピッチの異なる配線を接続
する領域における配線パターンとして、ピッチが小さい
領域のラインパターンの偶数番のものは、ピッチが大き
い領域のラインパターンに接続するとともに長さ方向の
途中でライン幅を段状に太くし、ピッチが小さい領域の
ラインパターンの奇数番のものは、その終端位置を分散
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置とその
製造方法および半導体装置パターン露光用マスクに係
り、特にピッチの異なる配線を接続する領域における配
線パターンおよびその形成方法ならびにそれに使用され
る半導体装置パターン露光用マスクに関するもので、例
えばNAND型フラッシュメモリのメモリセルアレイ領域と
メモリセル周辺回路領域との境界領域に適用されるもの
である。

【０００２】

【従来の技術】半導体メモリやマイクロプロセッサなど
の半導体装置の製造には、光リソグラフィが用いられる
のが一般的である。光リソグラフィとは、パターンを形
成したパターン露光用マスクに光線を照射し、光学系を
介して半導体基板上のフォトレジストに光線を投影し、
フォトレジストを露光してマスクのパターンを半導体基
板上へ転写する技術である。

【０００３】半導体装置は、高集積化、低コスト化など
を目的として微細化が進められているが、そのためには
光リソグラフィにより形成されるパターンの微細化を実
現することがまず必要である。

【０００４】一般に、光リソグラフィにおける解像度Ｒ
と焦点深度ＤＯＦは、以下のレイリーの式で表される。

【０００５】Ｒ＝ｋ１（λ／ＮＡ） ＤＯＦ＝ｋ２（λ／ＮＡ２） ここで、λ：光源の波長、ＮＡ：開口率、ｋ１、ｋ２：
プロセス等による定数である。

【０００６】上式より分かるように、微細なパターンを
転写するには光源の波長を短くすることが有効である。
露光装置の光源として、従来は波長365 ｎｍのｉ線が一
般に用いられてきたが、さらに微細なパターンを形成す
るために、現在では波長２４８ｎｍのＫｒＦエキシマレ
ーザが一般に使用される。

【０００７】より微細化を進めるためには、より短波長
の光源を用いること、ｋ１、ｋ２を小さくすること、開
口率ＮＡを増加させること（高ＮＡ化）が必要となる。
ここで、短波長の光源としては波長193 ｎｍのＡｒＦエ
キシマレーザが有望とされているものの、ＡｒＦエキシ
マレーザ用の光学系やフォトレジスト等を含めた開発が
困難であり、未だ実用化には至っていない。また、ｋ
１、ｋ２はレジストやプロセスの改良により小さくでき
るものの、一般には0.4 〜0.5 程度が限界となってい
る。また、高ＮＡ化に関しては、大面積を露光できる高
ＮＡレンズの加工が困難であることから実用的ではな
い。しかも、実際の露光では焦点深度をある程度以上確
保する必要があるが、前記レイリーの式より明らかなよ
うに、高ＮＡ化を進めると焦点深度が低下してしまうた
め、この点からも高ＮＡ化は困難である。

【０００８】上述したように、波長、開口率、プロセス
の改善だけでは解像度の向上に限界がある。そこで、解
像度をさらに高める技術として、ハーフトーン位相シフ
トマスクを使用する方法や、マスクパターンの露光に際
して変形照明を使用する方法など、いわゆる超解像技術
が用いられるようになってきている。ここで、超解像技
術について簡単に説明する。

【０００９】ハーフトーン位相シフトマスクでは、ライ
ンパターン部でも完全に光を遮断せずに、クロムなどの
代わりに一般に透過係数 3〜10％の半透明な膜を形成し
て光を透過させ、しかも、透過光の位相を１８０度ずら
すようにする。この時、ラインパターン部を透過する光
とスペースパターン部を透過する光との間に生じる干渉
により、ラインパターンとスペースパターンの境界にお
ける光強度分布が急峻になるようにして解像度を向上さ
せるものである。これに対して、通常のマスクでは、ラ
インパターン部は、通常はフォトレジストが露光されな
いようにクロムなどで光を遮断するようになっている。

【００１０】また、変形照明法では、光源の中心付近を
遮光するアパーチャを設置することによって、斜め方向
に入射する光のみをマスクに照射する。このような変形
照明法を使用した場合、回折光の内の±１次光のどちら
かは投影されず、残った一方の回折光が投影される。こ
のような０次光と±１次光のいずれかの２つの光束を用
いて結像させる方法により解像度を向上させることがで
きる。これに対して、通常の照明方法では、光源よりマ
スクに照射された光は、０次光と回折により生じた±１
次光の３つの光束が投影されることによって半導体基板
上に光学像が結像される。

【００１１】しかし、上述したような超解像技術は、周
期的に配置された密なパターンに対しては非常に有効で
あるが、密なパターンと同時に疎なパターンを形成する
ことが困難である。これに関して、例えば以下のような
問題がある。

【００１２】図１９は、半導体メモリの一般的なパター
ン配置を示している。

【００１３】メモリセルアレイ領域1 を囲むように、メ
モリセルアレイを駆動する周辺回路領域2 が配置され
る。メモリセルアレイ領域1 のゲート線や金属配線など
は、一般に単純なライン・アンド・スペース（ライン＆
スペース）のような周期的に配置された密なパターンに
より形成されるが、周辺回路領域2 のゲート線や金属配
線は、メモリセルアレイ領域1 よりは疎なパターンによ
り形成されている。また、周辺回路領域2 におけるゲー
ト線や金属配線は、ある程度の周期性はもつが、メモリ
セルアレイ領域1 よりも複雑なパターンになっている。
そして、メモリセルアレイ領域1 のゲート線や金属配線
は、そのままメモリセルアレイ領域1 の外に延び、接続
領域3 を経て周辺回路領域2 のゲート線や金属配線に接
続される。

【００１４】しかし、このようなメモリセルアレイ領域
1 と周辺回路領域2 との間の接続領域3 では、メモリセ
ルアレイ領域1 内の微細なライン・アンド・スペースの
パターンがそのまま延びてきている上にパターンの周期
性が崩れているので、この接続領域3 における解像度や
焦点深度が悪化し易い。その結果、所望通りのパターン
が形成されず、配線の断線やショートの原因になる。

【００１５】図２０は、図１９中のメモリセルアレイ領
域1 と周辺回路領域2 とを接続する配線パターンが形成
されたパターン露光用マスクを示す。

【００１６】図中、メモリセルアレイ領域1 には、ライ
ン幅Ｌ、ライン間スペースＳ、ピッチ（Ｌ＋Ｓ）の配線
パターンが形成されており、周辺回路領域2 には、ピッ
チが２×（Ｌ＋Ｓ）の配線パターンが形成されており、
接続領域3 にはメモリセルアレイ領域1 の例えば奇数番
の配線パターンを周辺回路領域2 の配線パターンに接続
するための配線パターンが形成されている。この場合、
メモリセルアレイ領域1 の残り（偶数番）の各配線パタ
ーンは、一端が接続領域3 との境界線上で終端されてい
る。また、接続領域3 の各配線パターンは、ライン幅が
二段階に変化しており、それぞれの変化位置は同一線上
に揃っている。

【００１７】図２１は、図２０に示したパターン露光用
マスクを用いて半導体基板上のレジストに露光した時に
得られるレジストパターンをシミュレーションにより求
めた結果を示す。ここで、レジストパターンは、光強度
分布を求め、等強度の分布を示したものであり、レジス
トパターン中の３本の線は、配線寸法が狙い通りにでき
る光強度と、それより+/- 10％の光強度のそれぞれにお
けるレジストのパターンを示す。

【００１８】上記シミュレーションの計算の条件とし
て、半導体基板上の配線のライン幅、ライン間スペース
は共に半導体基板上で0.15μｍであり、光源は波長λ＝
248 ｎｍのＫｒＦエキシマレーザ、開口率ＮＡ＝0.6 、
コヒーレント係数σ＝0.75としており、光源の中央部分
を覆う（面積比率で光源全体の３分の２を覆う）輪帯を
使用した。また、パターン露光用マスクとして、透過率
6 ％、位相を180度回転させるハーフトーン型位相シフ
トマスクを使用した。また、焦点深度が確保できている
かどうか調べるために、最適フォーカスから0.4 μｍず
らした条件で露光されていると仮定した。

【００１９】しかし、図２１に示した３本のシミュレー
ション結果のうち、最もライン幅が細いもの、即ち、露
光量が最適値より10％増加した場合に配線の断線が生じ
ていることが分かる。即ち、実際の露光では露光量のば
らつきやレジスト感度などに起因して配線の断線が発生
する可能性があり、誤動作の原因となる。このように配
線の周期性が途切れた部分で所望のパターンが形成され
ないのは、配線の終端部あるいは配線のライン幅が変化
する部分で生じた回折光が隣接パターンに影響を及ぼし
ているからである。

【００２０】上述したように超解像技術を用いることに
よってメモリセルアレイ領域における微細化が可能であ
っても、前述のようなメモリセルアレイ領域と周辺回路
領域との間の配線の接続領域3 において所望通りのパタ
ーンを形成することが困難であり、場合によっては、こ
の接続領域3 のパターン部分によりメモリセルアレイの
ピッチが制限され、半導体メモリのチップサイズの増大
につながるという問題があった。

【００２１】

【発明が解決しようとする課題】上記したように従来の
半導体メモリは、露光装置の光源の波長以下のような微
細なピッチでライン＆スペースンの配線パターンが形成
されているメモリセルアレイ領域と、それよりは大きい
ピッチで配線パターンが形成されている周辺回路領域と
の境界領域において、光リソグラフィを用いた配線パタ
ーン形成時の光の干渉などにより解像度や焦点深度が悪
化し易く、所望通りのパターンが形成されず、配線の断
線やショートが発生し易いという問題があった。

【００２２】本発明は上記の問題点を解決するためにな
されたもので、露光装置の光源の波長以下のような微細
なピッチＰでライン＆スペースンの配線パターンが形成
されている第１領域と、それよりは大きいピッチ（例え
ば２×Ｐ）で配線パターンが形成されている第２領域と
の境界領域における光リソグラフィを用いた配線パター
ン形成時の解像度や焦点深度の悪化を抑制し、ピッチの
異なる配線を接続する領域における配線パターンの断線
やショートを防止でき、高集積化が可能となる半導体装
置およびその製造方法ならびに半導体装置パターン露光
用マスクを提供することを目的とする。

【００２３】

【課題を解決するための手段】本発明の第１の半導体装
置は、半導体基板と、前記半導体基板上の第１の領域
で、それぞれライン幅Ｌを有する導電体からなる第１、
第２、第３、第４のラインパターンがそれぞれライン間
スペースＳを存して順に並ぶように形成された第１のラ
イン＆スペースパターンと、前記半導体基板上の第２の
領域で、それぞれライン幅Ｌ以上を有する導電体からな
る第５、第６のラインパターンがそれぞれライン間スペ
ースＳ以上を存して順に並ぶように形成された第２のラ
イン＆スペースパターンと、前記半導体基板上の前記第
１の領域と第２の領域との間に存在する第３の領域で、
前記第１のラインパターンと前記第５のラインパターン
に連なる導電体からなる第７のラインパターンおよび前
記第３のラインパターンと前記第６のラインパターンに
連なる導電体からなる第８のラインパターンが形成され
た第３のライン＆スペースパターンとを具備し、前記第
２のラインパターンは前記第１の領域と第３の領域との
境界位置で終端されており、前記第４のラインパターン
は前記第３の領域と第２の領域との境界位置まで延長さ
れて終端されており、前記第７のラインパターンは、第
３の領域内の長さ方向の途中でライン幅が変化し、前記
第１のラインパターン側よりも前記第５のラインパター
ン側の方がライン幅が太くなるように形成されており、
前記第８のラインパターンは、第３の領域内の長さ方向
の途中でライン幅が変化し、前記第３のラインパターン
側よりも前記第６のラインパターン側の方がライン幅が
太くなるように形成されており、前記各ライン＆スペー
スパターンはそれぞれ対応する領域で少なくとも２組以
上周期的に繰り返すように配置されていることを特徴と
する。

【００２４】本発明の第２の半導体装置は、半導体基板
と、前記半導体基板上の第１の領域で、導電体からなる
第１、第２、第３、第４のラインパターンがライン間ス
ペースを存してピッチＰで順に並ぶように形成された第
１のライン＆スペースパターンと、前記半導体基板上の
第２の領域で、導電体からなる第５、第６のラインパタ
ーンがライン間スペースを存してピッチ２×Ｐ以上で順
に並ぶように形成された第２のライン＆スペースパター
ンと、前記半導体基板上の前記第１の領域と第２の領域
との間に存在する第３の領域で、前記第１のラインパタ
ーンと前記第５のラインパターンに連なる導電体からな
る第７のラインパターンおよび前記第３のラインパター
ンと前記第６のラインパターンに連なる導電体からなる
第８のラインパターンが形成された第３のライン＆スペ
ースパターンとを具備し、前記第２のラインパターンは
前記第１の領域と第３の領域との境界位置で終端されて
おり、前記第４のラインパターンは前記第３の領域と第
２の領域との境界位置まで延長されて終端されており、
前記第７のラインパターンは、第３の領域内の長さ方向
の途中でライン幅が変化し、前記第１のラインパターン
側よりも前記第５のラインパターン側の方がライン幅が
太くなるように形成されており、前記第８のラインパタ
ーンは、第３の領域内の長さ方向の途中でライン幅が変
化し、前記第３のラインパターン側よりも前記第６のラ
インパターン側の方がライン幅が太くなるように形成さ
れており、前記各ライン＆スペースパターンはそれぞれ
対応する領域で少なくとも２組以上周期的に繰り返すよ
うに配置されていることを特徴とする。

【００２５】本発明の第３の半導体装置は、半導体基板
と、前記半導体基板上の第１の領域で、導電体からなる
複数（ｎ）本のラインパターンがライン間スペースを存
してピッチＰで順に並ぶように形成された第１のライン
＆スペースパターンと、前記半導体基板上の第２の領域
で導電体からなるｎ／２本のラインパターンがライン間
スペースを存して２×Ｐ以上のピッチで繰り返すように
形成された第２のライン＆スペースパターンと、前記半
導体基板上の前記第１の領域と第２の領域との間に存在
する第３の領域で、前記第１のライン＆スペースパター
ンのうちの奇数番目あるいは偶数番目のｎ／２本のライ
ンパターンと前記第２のライン＆スペースパターンの各
ラインパターンに連なるｎ／２本の導電体からなるライ
ンパターンが形成された第３のライン＆スペースパター
ンとを具備し、前記第１のライン＆スペースパターンの
うちで前記第２のライン＆スペースパターンに連ならな
いｎ／２本の各ラインパターンは、第１の領域と第３の
領域との境界位置、前記第３の領域と第２の領域との境
界位置、第３の領域内のいずれかの位置で終端され、か
つ、前記第１のライン＆スペースパターンの配列の中央
部に位置するほど終端位置が前記第２の領域に近づいて
おり、前記第３のライン＆スペースパターンは、第３の
領域内の長さ方向の途中でライン幅が変化し、前記第１
のライン＆スペースパターン側よりも前記第２のライン
＆スペースパターン側の方がライン幅が太くなるように
形成されており、かつ、前記第３のライン＆スペースパ
ターンの配列の中央部に位置するほど前記ライン幅が変
化する位置は前記第２の領域に近づいており、前記各ラ
イン＆スペースパターンはそれぞれ対応する領域で少な
くとも２組以上周期的に繰り返すように配置されている
ことを特徴とする。

【００２６】本発明の第４の半導体装置は、半導体基板
と、前記半導体基板上の第１の領域でそれぞれ導電体か
らなる複数（ｎ）本のラインパターンがライン間スペー
スを存してピッチＰ1 で順に並ぶように形成された第
１、第２、第３、第４のライン＆スペースパターンと、
前記半導体基板上の第２の領域でそれぞれ導電体からな
るｎ本のラインパターンがライン間スペースを存して２
×Ｐ1 以上のピッチで繰り返すように形成された第５、
第６のライン＆スペースパターンと、前記半導体基板上
の前記第１の領域と第２の領域との間に存在する第３の
領域で、前記第２のライン＆スペースパターンのｎ本の
導電体からなるラインパターンと前記第５のライン＆ス
ペースパターンのｎ本の導電体からなるラインパターン
に連なるｎ本の導電体からなるラインパターンおよびラ
イン間スペースパターンが繰り返すように形成された第
７のライン＆スペースパターン、ならびに、前記第３の
ライン＆スペースパターンのｎ本の導電体からなるライ
ンパターンと前記第６のライン＆スペースパターンのｎ
本の導電体からなるラインパターンに連なるｎ本の導電
体からなるラインパターンおよびライン間スペースパタ
ーンが繰り返すように形成された第８のライン＆スペー
スパターンとを具備し、前記第１のライン＆スペースパ
ターンおよび第４のライン＆スペースパターンの各ライ
ンパターンは前記第１の領域と第３の領域との境界位置
で終端されており、前記第７のライン＆スペースパター
ンおよび第８のライン＆スペースパターンの各ラインパ
ターンの各一部は、前記第１の領域のパターンの長さ方
向に対して斜めに配置されており、かつ、斜めに配置さ
れた部分のピッチＰ2 は、Ｐ1 ＜Ｐ2 ＜２×Ｐ1 であ
り、前記第１、第２、第３、第４のライン＆スペースパ
ターンは前記第１の領域で少なくとも２組以上周期的に
繰り返すように配置され、前記第５、第６のライン＆ス
ペースパターンは前記第２の領域で少なくとも２組以上
周期的に繰り返すように配置され、前記第７、第８のラ
イン＆スペースパターンは前記第３の領域で少なくとも
２組以上周期的に繰り返すように配置されていることを
特徴とする。

【００２７】本発明の第１の半導体装置パターン露光用
マスクは、ラインパターンが遮光部により形成され、ス
ペースパターンが透光部により形成されるマスク基板
と、前記マスク基板上の第１の領域に配置され、ライン
幅Ｌ、ライン間スペースＳを有し、順に並んで形成され
た第１、第２、第３、第４のラインパターンが少なくと
も１組以上周期的に配置された第１のライン＆スペース
パターンと、前記マスク基板上の第２の領域に配置さ
れ、ライン幅Ｌ以上、ライン間スペースＳ以上を有し、
順に並んで形成された第５、第６のラインパターンが少
なくとも１組以上周期的に配置された第２のライン＆ス
ペースパターンと、前記マスク基板上で前記第１の領域
と第２の領域との間に存在する第３の領域に配置され、
前記第１のパターンと前記第５のパターンに連なる第７
のラインパターンおよび前記第３のラインパターンと前
記第６のラインパターンに連なる第８のラインパターン
が少なくとも１組以上周期的に配置された第３のライン
＆スペースパターンとを具備し、前記第２のラインパタ
ーンは前記第１の領域と第３の領域との境界位置で終端
されており、前記第１の領域における第４のラインパタ
ーンは前記第３の領域と第２の領域との境界位置まで延
長されて終端されており、前記第３の領域における第７
のラインパターンは、前記第１のラインパターン側より
も前記第５のラインパターン側の方がライン幅が太くな
るように第３の領域内の途中で段状に形成されているこ
とを特徴とする。

【００２８】ここで、前記ラインパターンとして、位相
を変化させる半透明な材料を用いたハーフトーン位相シ
フトマスクを使用することも可能である。

【００２９】本発明の第１の半導体装置の製造方法は、
半導体基板上に堆積された導電体膜上にフォトレジスト
を塗布する塗布工程と、前記フォトレジストに対して本
発明の第１の半導体装置パターン露光用マスクを用いて
光リソグラフィによりパターン露光を行う露光工程と、
前記露光工程後のフォトレジストの一部を剥離し、前記
金属膜あるいは半導体膜の露出部をエッチング除去して
パターニングを行う工程とを具備することを特徴とす
る。

【００３０】ここで、前記露光工程において変形照明法
を用いることも可能である。

【００３１】本発明の第２の半導体装置パターン露光用
マスクは、スペースパターンが遮光部により形成され、
ラインパターンが透光部により形成され、本発明の第１
の半導体装置パターン露光用マスクと比べてラインパタ
ーンとスペースパターンが反転されていることを特徴と
する。

【００３２】ここで、前記スペースパターンとして、位
相を変化させる半透明な材料を用いたハーフトーン位相
シフトマスクを使用することも可能である。

【００３３】本発明の第２の半導体装置の製造方法は、
半導体基板上の絶縁膜上にフォトレジストを塗布する塗
布工程と、前記フォトレジストに対して本発明の第２の
半導体装置パターン露光用マスクを用いて光リソグラフ
ィによりパターン露光を行う露光工程と、前記露光工程
後のフォトレジストの一部を剥離し、前記絶縁膜の露出
部をエッチング除去して配線形成用の溝を形成する工程
と、前記配線形成用の溝の内部に導電体を埋め込み形成
する工程とを具備することを特徴とする。

【００３４】ここで、前記露光工程において変形照明法
を用いることも可能である。

【００３５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００３６】＜第１の実施の形態に係る半導体装置パタ
ーン露光用マスク＞図１は、本発明の第１の実施の形態
に係る半導体装置パターン露光用マスクに形成されてい
るマスクパターンの一部を示す平面図である。図２は、
図１のマスクパターンの一部を取り出して拡大して示し
ている。

【００３７】図１および図２に示すマスクパターンは、
半導体メモリのパターン露光用マスクであり、11はメモ
リセルアレイ領域に対応する第１のマスク領域、12は周
辺回路領域に対応する第２のマスク領域、13はメモリセ
ルアレイ領域と周辺回路領域との境界領域（接続領域）
に対応する第３のマスク領域を示している。そして、斜
線部は遮光部（遮光体パターン）、白地部は透光部を示
しており、それぞれ対応して半導体基板上にラインパタ
ーン、スペースパターンを転写するためのものである。

【００３８】第１のマスク領域11には、第１のラインパ
ターン111 、第２のラインパターン112 、第３のライン
パターン113 および第４のラインパターン114 がそれぞ
れライン幅Ｌを有し、それぞれライン間スペースＳを存
して順に並び（配線ピッチはＬ＋Ｓである）、かつ、こ
れらのラインパターン111 〜114 が少なくとも２組以上
周期的に繰り返すように配置された第１のライン＆スペ
ースパターンが形成されている。

【００３９】第２のマスク領域12には、それぞれライン
幅Ｌ以上を有する第５のラインパターン121 および第６
のラインパターン122 がライン間スペースＳ以上を存し
て並び（配線ピッチは、２×（Ｌ＋Ｓ）である）、か
つ、これらのラインパターン121 、122 が少なくとも２
組以上周期的に繰り返すように配置された第２のライン
＆スペースパターンが形成されている。

【００４０】前記第１のマスク領域11におけるラインパ
ターン111 〜114 のうちの第１のラインパターン111 お
よび第３のラインパターン113 の各一端側は、延長さ
れ、第３のマスク領域13における第７のラインパターン
131 および第８のラインパターン132 を経て第２のマス
ク領域12における第５のラインパターン121 および第６
のラインパターン122 に接続されている。

【００４１】これに対して、前記第１のマスク領域11に
おけるラインパターン111 〜114 のうちの第２のライン
パターン112 および第４のラインパターン114 の各一端
側は、第３のマスク領域12において終端されている。こ
の場合、第２のラインパターン112 は、第１のマスク領
域11と第３のマスク領域13との境界位置で終端されてお
り、第４のラインパターン114 は第３のマスク領域13と
第２のマスク領域12との境界位置まで延長されて終端さ
れている。

【００４２】即ち、第３のマスク領域13には、第１のラ
インパターン111 と第５のラインパターン121 に連なる
第７のラインパターン131 および第３のラインパターン
113と第６のラインパターン122 に連なる第８のライン
パターン132 が並び、かつ、上記第５、第６のラインパ
ターンが少なくとも２組以上周期的に繰り返すように配
置された第３のライン＆スペースパターンが形成されて
いる。

【００４３】なお、第１のマスク領域11の他端側にも、
図１中に示した第３のマスク領域13および第２のマスク
領域12と対称的に、図示しない第３のマスク領域および
第２のマスク領域が存在している。そして、第１のマス
ク領域11における第１のラインパターン111 および第３
のラインパターン113 の各他端側は、図示しない第３の
マスク領域において終端されている。また、第１のマス
ク領域11における第２のラインパターン112 および第４
のラインパターン114 の各他端側は、延長され、図示し
ない第３のマスク領域内を経て図示しない第２のマスク
領域のラインパターンに接続されている。こうして、第
１のマスク領域11の全てのラインパターン111 〜114 が
第２のマスク領域へ接続されるようにしている。

【００４４】さらに、第３のマスク領域13内において、
第７のラインパターン131 は、長さ方向の途中でライン
幅が段状に変化し、第１のラインパターン111 側よりも
第５のラインパターン121 側の方がライン幅が段状に太
くなるように形成されている。同様に、第８のラインパ
ターン132 は、第３のマスク領域13内の長さ方向の途中
でライン幅が段状に変化し、第３のラインパターン113
側よりも第６のラインパターン122 側の方がライン幅が
段状に太くなるように形成されている。

【００４５】第７のラインパターン131 および第８のラ
インパターン132 のライン幅が段状に変化する位置は、
第３のマスク領域13と第１のマスク領域11との境界位置
から長さ方向にＳ以上、かつ、第３のマスク領域13と第
２のマスク領域12との境界位置から長さ方向にＬ以上の
位置である。

【００４６】本例では、第７のラインパターン131 の一
部として、第１のラインパターン111 がそのライン幅の
ままで第３のマスク領域13内へパターン長さ方向へ距離
Ｓの部分まで延びており、この距離Ｓの部分で第７のラ
インパターン131 のライン幅が広くなっている。同様
に、第８のラインパターン132 の一部として、第３のラ
インパターン113 がそのライン幅のままで第３のマスク
領域13内へパターン長さ方向へ距離Ｓの部分まで延びて
おり、この距離Ｓの部分で第８のラインパターン132 の
ライン幅が広くなっている。

【００４７】また、第７のラインパターン131 および第
８のラインパターン132 と平行に、第１のマスク領域11
における第４のラインパターン114 がそのライン幅Ｌの
まま延びている。

【００４８】ここで、上記した第１の実施の形態に係る
半導体装置パターン露光用マスクの特徴を要約すると、
（ａ）ラインパターンが遮光部により形成され、スペー
スパターンが透光部により形成されるマスク基板と、
（ｂ）前記マスク基板上の第１の領域で、それぞれライ
ン幅Ｌを有する第１、第２、第３、第４のラインパター
ンがそれぞれライン間スペースＳを存して順に並ぶよう
に形成された第１のライン＆スペースパターンと、
（ｃ）前記マスク基板上の第２の領域で、それぞれライ
ン幅Ｌ以上を有する第５、第６のラインパターンがライ
ン間スペースＳ以上を存して順に並ぶように形成された
第２のライン＆スペースパターンと、（ｄ）前記マスク
基板上の前記第１の領域と第２の領域との間に存在する
第３の領域で、前記第１のラインパターンと前記第５の
ラインパターンに連なる遮光体からなる第７のラインパ
ターンおよび前記第３のラインパターンと前記第６のラ
インパターンに連なる遮光体からなる第８のラインパタ
ーンが形成された第３のライン＆スペースパターンとを
具備している。そして、（ｅ）前記第２のラインパター
ンは前記第１の領域と第３の領域との境界位置で終端さ
れており、前記第４のラインパターンは前記第３の領域
と第２の領域との境界位置まで延長されて終端されてお
り、（ｆ）前記第７のラインパターンは、第３の領域内
の長さ方向の途中でライン幅が変化し、前記第１のライ
ンパターン側よりも前記第５のラインパターン側の方が
ライン幅が太くなるように形成されており、（ｇ）前記
第８のラインパターンは、第３の領域内の長さ方向の途
中でライン幅が変化し、前記第３のラインパターン側よ
りも前記第６のラインパターン側の方がライン幅が太く
なるように形成されており、（ｈ）前記各ライン＆スペ
ースパターンはそれぞれ対応する領域で少なくとも２組
以上周期的に繰り返すように配置されている。

【００４９】なお、第７のラインパターン131 および第
８のラインパターン132 のライン幅が段状に変化する位
置は、第３のマスク領域13と第１のマスク領域11との境
界位置からＳより大きくても構わないが、余り大きくす
ると、パターンの占有面積が大きくなってしまい、製作
しようとする半導体装置のコスト増加を招き、望ましく
ない。そこで、この部分の距離はＳとすることが適当で
ある。

【００５０】上述したマスクパターンにおいて、マスク
上の最小スペースはＳであり、このマスク上の最小スペ
ースＳは、ライン＆スペースパターンの最小スペースＳ
と合わせることが望ましい。その理由を以下に説明す
る。

【００５１】マスクの製造工程において、ダストなどに
起因してマスクのパターンが所望のものとは異なってし
まう可能性がある。そこで、マスク上にパターンを形成
した後、欠陥の有無を検査する必要がある。欠陥の検査
は、レーザー顕微鏡など、光を用いた検査装置で行われ
るので、検査可能なパターンの大きさは、検査装置の光
源の波長により制限される。欠陥検査を完全に行うため
には、パターンの寸法をある程度大きい値にしておく必
要がある。

【００５２】メモリセルアレイ領域と周辺回路領域を同
時に形成するためのマスクでは、一般に、あるマスク内
に存在する最も寸法の小さいパターンは、メモリセルア
レイ領域内のパターンに対応する。したがって、マスク
内のあらゆるパターンの配線ライン幅および配線間スペ
ースを、メモリセルアレイ領域の配線のライン幅と配線
間スペースにそれぞれ合わせておけば、マスク内の欠陥
の検査を完全に行うことができるようになる。

【００５３】また、半導体メモリのゲート線や配線を形
成した後に、前記マスクのライン間スペースに対応する
パターン部分は後で層間絶縁膜で埋め込まれるが、この
時、ゲート線間や配線間のスペースが小さ過ぎると、こ
の部分に層間絶縁膜を埋め込むことができないおそれが
ある。すると、この部分に異物が残り、メモリの誤動作
の原因となるおそれがある。このように層間絶縁膜の埋
め込みを完全に行うためにも、ゲート線や配線のスペー
スはメモリセルアレイ領域の最小スペースに合わせてお
くことが望ましい。

【００５４】なお、光リソグラフィでは、一般に縮小投
影露光が用いられるので、マスクパターンの寸法は半導
体基板上に形成されるレジストパターンの寸法の４倍あ
るいは５倍などの値となる。即ち、例えば0.15μｍのレ
ジストパターンを形成するためのマスクの寸法は0.6 μ
ｍや0.75μｍなどになる。以下、説明の簡単化のため、
マスクパターンの寸法をレジストパターンと同じとして
説明している。

【００５５】＜第１の実施形態に係る半導体装置＞図３
は、図１のマスクパターンを使用して半導体装置上のフ
ォトレジストに露光することにより得られるレジストパ
ターンを光学シミュレーションにより求めた結果を示し
ている。

【００５６】ここで、前記マスクのラインパターンに対
応するラインパターンのライン幅、ライン間スペースが
共に半導体基板上で0.15μｍであり、光源の波長λ＝24
8 ｎｍのＫｒＦエキシマレーザ、開口率ＮＡ＝0.6 、コ
ヒーレント係数σ＝0.75とし、光源の中央部分を光源全
体の面積に対して３分の２程度覆う輪帯を適用し、遮光
部には透過率6 ％、位相を180 度回転させるハーフトー
ン型位相シフトマスクを使用した場合について計算した
ものである。

【００５７】また、実際の露光に際しては、露光装置の
ステージ高さのずれや、半導体基板の反りなどに起因す
る段差、基板上の段差などによるフォーカスのずれを考
慮する必要があり、フォーカスのずれを0.4 μｍとして
計算している。

【００５８】以上の条件下で光学シミュレーションによ
り半導体基板上の光強度分布を求め、等強度の分布を図
３に示したものであり、図中の３本の線は、配線寸法が
狙い通りの0.15μｍになる光強度と、それより+/- 10％
の光強度のそれぞれにおけるレジストのパターンを示
す。

【００５９】図３に示したレジストパターンは、図１の
マスクパターンに対応して形成されており、配線の断
線、ショートなどが見られず、また、ライン幅が極端に
細い部分やスペースが極端に狭い部分も見られない。図
２１に示した従来のレジストパターンと比較すると、配
線の終端部や配線のライン幅が変化する部分同士の距離
が適度に離れて配置されるので、そのような部分で生じ
る回折光の影響によって隣接する配線パターンに不具合
が生じ難くなっていることが分かる。したがって、図１
のマスクパターンを用いて実際に半導体基板上にパター
ン露光を行った場合にも、十分なプロセスマージンを確
保でき、良好な配線パターンが得られるものと予想され
る。

【００６０】ここで、図１のマスクパターンを用いて形
成された第１の実施の形態に係る半導体装置のパターン
の特徴を要約すると、（ａ）半導体基板上の第１の領域
で、それぞれライン幅Ｌを有する導電体からなる第１、
第２、第３、第４のラインパターンがそれぞれライン間
スペースＳを存して順に並ぶように形成された第１のラ
イン＆スペースパターンと、（ｂ）半導体基板上の第２
の領域で、それぞれライン幅Ｌ以上を有する導電体から
なる第５、第６のラインパターンがそれぞれライン間ス
ペースＳ以上を存して順に並ぶように形成された第２の
ライン＆スペースパターンと、（ｃ）半導体基板上の前
記第１の領域と第２の領域との間に存在する第３の領域
で、前記第１のラインパターンと前記第５のラインパタ
ーンに連なる導電体からなる第７のラインパターンおよ
び前記第３のラインパターンと前記第６のラインパター
ンに連なる導電体からなる第８のラインパターンが形成
された第３のライン＆スペースパターンとを具備してい
る。そして、（ｄ）前記第２のラインパターンは前記第
１の領域と第３の領域との境界位置で終端されており、
前記第４のラインパターンは前記第３の領域と第２の領
域との境界位置まで延長されて終端されており、（ｅ）
前記第７のラインパターンは、第３の領域内の長さ方向
の途中でライン幅が段状に変化し、前記第１のラインパ
ターン側よりも前記第５のラインパターン側の方がライ
ン幅が段状に太くなるように形成されており、（ｆ）前
記第８のラインパターンは、第３の領域内の長さ方向の
途中でライン幅が段状に変化し、前記第３のラインパタ
ーン側よりも前記第６のラインパターン側の方がライン
幅が段状に太くなるように形成されており、（ｇ）前記
各ライン＆スペースパターンはそれぞれ対応する領域で
少なくとも２組以上周期的に繰り返すように配置されて
いる。

【００６１】＜第１の実施形態に係る半導体装置の製造
方法＞次に、図１のマスクを使用して半導体基板上のフ
ォトレジストにパターンを転写し、配線パターンを形成
する方法について簡単に説明する。

【００６２】まず、半導体基板上に堆積された導電体膜
（金属膜あるいは半導体膜）上にフォトレジストを塗布
し、このフォトレジストに対して図１のマスクを用いて
光リソグラフィによりパターン露光を行う。次に、露光
後のフォトレジストの一部を剥離し、導電体膜の露出部
をエッチング除去してパターニングを行う。この際、露
光工程は、通常照明法を用いてもよいが、変形照明法を
用いることも可能である。また、図１のマスクの各遮光
部を位相を変化させる半透明な材料に変えたハーフトー
ン位相シフトマスクを使用することも可能である。

【００６３】＜第１の実施形態に係るマスク、半導体装
置およびその製造方法の変形例＞第１の実施形態に係る
マスクの変形例として、第１の実施形態に係るマスクに
おけるライン＆スペースパターンにおける遮光部と透光
部を逆にした反転マスクを構成してもよい。

【００６４】次に、この反転マスクを使用して半導体基
板上のフォトレジストにパターンを転写し、配線パター
ンを形成する方法について簡単に説明する。

【００６５】まず、半導体基板上の絶縁膜上にフォトレ
ジストを塗布し、このフォトレジストに対して前記反転
マスクを用いて光リソグラフィによりパターン露光を行
う。次に、前記露光後のフォトレジストの一部を剥離
し、絶縁膜の露出部をエッチング除去して配線形成用の
溝を形成する。この後、配線形成用の溝の内部に導電体
を埋め込み形成する。この際、露光工程は、通常照明法
を用いてもよいが、変形照明法を用いることも可能であ
る。また、反転マスクの各遮光部を位相を変化させる半
透明な材料に変えたハーフトーン位相シフトマスクを使
用することも可能である。

【００６６】＜第２の実施の形態に係るマスク＞図４
は、本発明の第２の実施の形態に係る半導体装置パター
ン露光用マスクに形成されているマスクパターンの一部
を示す平面図である。図５は、図４のマスクパターンの
一部を取り出して拡大して示している。

【００６７】図４および図５に示すマスクパターンは、
図１および図２を参照して前述した第１の実施の形態に
係るマスクパターンと比べて、（１）第２のマスク領域
12内において、第５のラインパターン121 の位置が図面
の下方向へ少しシフトしており、結果として、第３のマ
スク領域13内において、第７のラインパターン131aが段
状に屈曲している点、（２）第２のマスク領域12内にお
いて、第６のラインパターン122 の位置が図面の上方向
（第５のラインパターン121 のシフト方向とは逆方向）
へ少しシフトしており（第５のラインパターン121 との
間隔はＳ以上）、結果として、第３のマスク領域13内に
おいて、第８のラインパターン132aが段状に屈曲してい
る点が異なり、その他は同じであるので図１および図２
中と同一符号を付している。

【００６８】即ち、第３のマスク領域13において、第７
のラインパターン131aは、長さ方向の途中でライン幅が
段状に変化し、第１のラインパターン111 側よりも第５
のラインパターン121a側の方がライン幅が段状に太くな
るように形成されている。同様に、第８のラインパター
ン132aは、第３のマスク領域13内の長さ方向の途中でラ
イン幅が段状に変化し、第３のラインパターン113 側よ
りも第６のラインパターン122a側の方がライン幅が段状
に太くなるように形成されている。

【００６９】上記第７のラインパターン131aおよび第８
のラインパターン132aが屈曲する向きは、それぞれが互
いに接近する方向になっている。また、屈曲している部
分の配線のライン幅はＬである。この部分のライン幅は
Ｌより大きくてもかまわないが、占有面積の増大につな
がるため望ましくなく、Ｌとすることが適当である。

【００７０】また、上記第７のラインパターン131aおよ
び第８のラインパターン132aと平行に、第１のマスク領
域11における第４のラインパターン114 がそのライン幅
Ｌのまま延びている。上記第７のラインパターン131a、
第８のラインパターン132aおよび第４のラインパターン
114 のピッチは２×（Ｌ＋Ｓ）となっており、ライン間
スペースはＳとなっているが、Ｓより大きくても構わな
い。

【００７１】前記第７のラインパターン131aおよび第８
のラインパターン132aのライン幅が段状に屈曲する位置
は、第３のマスク領域13と第１のマスク領域11との境界
位置から長さ方向に前記Ｓ以上、かつ、第３のマスク領
域13と第２のマスク領域12との境界位置から長さ方向に
前記Ｌ以上（本例ではＬ）の位置である。

【００７２】本例では、第７のラインパターン131aおよ
び第８のラインパターン132aは、前記第１のラインパタ
ーン111 および第３のラインパターン113 がそのライン
幅のままで第３のマスク領域13内へパターン長さ方向へ
距離Ｓの部分まで延び、この部分でライン幅が広くなっ
ている。

【００７３】なお、上記第７のラインパターン131aおよ
び第８のラインパターン132aのライン幅が段状に屈曲す
る位置は、第３のマスク領域13と第１のマスク領域11と
の境界位置からＳより大きくても構わないが、余り大き
くすると、パターンの占有面積が大きくなってしまい、
製作しようとする半導体装置のコスト増加を招き、望ま
しくない。そこで、この部分の距離はＳとすることが適
当である。

【００７４】上述したマスクパターンにおいて、マスク
上の最小スペースはＳであり、このマスク上の最小スペ
ースＳは、ライン＆スペースパターンの最小スペースＳ
と合わせることが望ましい。その理由は第１の実施の形
態で前述した通りである。

【００７５】＜第２の実施形態に係る半導体装置＞図６
は、図４のマスクパターンを使用して半導体装置上のフ
ォトレジストに露光することにより得られるレジストパ
ターンを光学シミュレーションにより求めた結果を示し
ている。このシミュレーションに際して、光源の条件な
どは第１の実施の形態と同様である。

【００７６】図６に示すレジストパターンは、図４のマ
スクパターンに対応して形成されており、配線の断線、
ショートなどが見られず、また、ライン幅が極端に細い
部分やスペースが極端に狭い部分も見られない。したが
って、実際に半導体基板上にパターン露光を行った場合
にも、十分なプロセスマージンを確保でき、良好な配線
パターンが得られるものと予想される。

【００７７】なお、第２の実施形態に係る半導体装置の
製法は、前述した第１の実施形態に準じて実施すればよ
く、また、図４のマスクパターンの反転マスクを使用し
て製造することも可能である。

【００７８】＜第３の実施の形態に係るマスク＞図７
は、本発明の第３の実施の形態に係る半導体装置パター
ン露光用マスクに形成されているマスクパターンの一部
を示す平面図である。図８は、図７のマスクパターンの
一部を取り出して拡大して示している。

【００７９】図７および図８に示すマスクパターンは、
図４および図５を参照して前述した第２の実施の形態に
係るマスクパターンと比べて、第４のラインパターン11
4 の終端位置が第７のラインパターン131aあるいは第８
のラインパターン132aの屈曲部分よりもさらに第２の領
域12に近づいている点が異なり、その他は同じであるの
で図１および図２中と同一符号を付している。

【００８０】換言すれば、第４のラインパターン114 の
終端位置は、第３の領域13と第２の領域12との境界位置
であり、この境界位置から長さ方向にＬ以上の位置で第
７のラインパターン131aおよび第８のラインパターン13
2aのライン幅方向の一端側が段状に屈曲しており、この
屈曲位置からさらに長さ方向にＬの位置で第７のライン
パターン131aおよび第８のラインパターン132aのライン
幅方向の他端側が段状に屈曲している。

【００８１】＜第３の実施形態に係る半導体装置＞図９
は、図７のマスクパターンを使用して半導体装置上のフ
ォトレジストに露光することにより得られるレジストパ
ターンを光学シミュレーションにより求めた結果を示し
ている。このシミュレーションに際して、光源の条件な
どは第１の実施の形態と同様である。

【００８２】図９に示すレジストパターンは、図７のマ
スクパターンに対応して形成されており、配線の断線、
ショートなどが見られず、また、ライン幅が極端に細い
部分やスペースが極端に狭い部分も見られない。したが
って、実際に半導体基板上にパターン露光を行った場合
にも、十分なプロセスマージンを確保でき、良好な配線
パターンが得られるものと予想される。

【００８３】しかも、図７のマスクを使用した場合に
は、第２の実施形態に係る図４のマスクを使用した場合
と比べて、第４のラインパターン113 の終端部付近で生
じた回折光と、マスクの第７のラインパターン131aの屈
曲部付近および第８のラインパターン132aの屈曲部付近
で生じた回折光との干渉を小さくすることができ、配線
の断線やショートを防止する効果をさらに高めることが
できる。

【００８４】なお、第３の実施形態に係る半導体装置の
製法は、前述した第１の実施形態に準じて実施すればよ
く、また、図７のマスクパターンの反転マスクを使用し
て製造することも可能である。

【００８５】＜第４の実施の形態に係るマスク＞図１０
は、本発明の第４の実施の形態に係る半導体装置パター
ン露光用マスクに形成されているマスクパターンの一部
を示す平面図である。

【００８６】図１０に示すマスクパターンは、図７およ
び図８を参照して前述した第３の実施の形態に係るマス
クパターンと比べて、第２の領域12における第５ライン
パターン121bおよび第６のラインパターン122bのライン
幅が第３の領域13と第２の領域12との境界位置およびそ
の近傍で段状に変化し、第５ラインパターン121bおよび
第６のラインパターン122bが互いに接近する方向に段状
に太くなっている点が異なり、その他は同じであるので
図１および図２中と同一符号を付している。

【００８７】換言すれば、配線ピッチが２×（Ｌ＋Ｓ）
のように大きい第５ラインパターン121bおよび第６のラ
インパターン122bのライン幅方向の一端側に補助パター
ンが付加されている。

【００８８】＜第４の実施形態に係る半導体装置＞図１
１は、図１０のマスクパターンを使用して半導体装置上
のフォトレジストに露光することにより得られるレジス
トパターンを光学シミュレーションにより求めた結果を
示している。このシミュレーションに際して、光源の条
件などは第１の実施の形態と同様である。

【００８９】図１１に示すレジストパターンは、図１０
のマスクパターンに対応して形成されており、配線の断
線、ショートなどが見られず、また、ライン幅が極端に
細い部分やスペースが極端に狭い部分も見られない。し
たがって、実際に半導体基板上にパターン露光を行った
場合にも、十分なプロセスマージンを確保でき、良好な
配線パターンが得られるものと予想される。

【００９０】しかも、図１０のマスクを使用した場合に
は、第３の実施形態に係る図７のマスクを使用した場合
と比べて、第２の領域12における第５ラインパターン12
1bおよび第６のラインパターン122bのライン幅が第３の
領域13と第２の領域12との境界位置およびその近傍で段
状に広くなっており、この近傍で生じた回折光と第４の
ラインパターン114 の終端部付近で生じた回折光の干渉
を小さくすることができ、配線の断線やショートを防止
する効果をさらに高めることができる。

【００９１】なお、第４の実施形態に係る半導体装置の
製法は、前述した第１の実施形態に準じて実施すればよ
く、また、図１０のマスクパターンの反転マスクを使用
して製造することも可能である。

【００９２】＜第１〜第４の実施の形態の変形例＞第１
〜第４の実施の形態においては、マスクの第１の領域11
における第１のライン＆スペースパターンは、ライン幅
Ｌ以上を有するラインパターンがそれぞれライン間スペ
ースＳを存して順に並ぶように形成され、第２の領域12
における第２のライン＆スペースパターンは、ライン幅
Ｌ以上を有するラインパターンがそれぞれライン間スペ
ースＳ以上を存して順に並ぶように形成されている場合
を示した。

【００９３】この第１〜第４の実施の形態の変形例とし
て、第１のライン＆スペースパターンは、ラインパター
ンがピッチＰで順に並ぶように形成され、第２のライン
＆スペースパターンは、ラインパターンがピッチ２×Ｐ
以上で順に並ぶように形成された場合でも、第１〜第４
の実施の形態とほぼ同様の効果が得られる。

【００９４】また、この変形例に係るマスクパターンの
反転マスクを使用して製造することも可能である。

【００９５】＜第５の実施の形態に係るマスク＞第５の
実施の形態に係るマスクは、EEPROMの一種であるNAND型
フラッシュメモリのパターン露光用マスクである。

【００９６】ここで、NAND型フラッシュメモリについて
簡単に説明する。不揮発性半導体記憶装置の一種である
EEPROMは、通常は、浮遊ゲートと制御ゲートが積層され
たMOS 構造のメモリセル（EEPROMセル）を用いており、
電気的に書き換え可能である。NAND型フラッシュメモリ
は、上記EEPROMセルを複数個直列接続したNANDセルのア
レイを有するものであり、高集積化に向いている。

【００９７】図１２は、NAND型フラッシュメモリのメモ
リセルアレイにおけるワード線方向に配列された２ブロ
ック分を取り出して等価回路を示している。

【００９８】８個のEEPROMセル101 〜108 、201 〜208
が直列に接続されてそれぞれNANDセルを構成しており、
これらのNANDセルのドレイン側は、ドレイン側選択トラ
ンジスタ1D、2Dを介してビット線BL1 、BL2 に接続さ
れ、ソース側は、ソース側選択トランジスタ1S、2Sを介
してソース線SLに接続されている。

【００９９】上記ドレイン側選択トランジスタ１個、NA
NDセル１個、ソース側選択トランジスタ１個を組み合わ
せたものを１ブロックとする複数個のブロックによって
メモリセルアレイが構成されている。なお、NANDセルを
構成するEEPROMセルの個数は８個に限らず、４個、１６
個、３２個などいくつでも構わない。

【０１００】図１３は、NAND型フラッシュメモリのメモ
リセルアレイにおけるワード線方向に配列された３ブロ
ック分を取り出して平面パターンを示している。

【０１０１】NANDセルの制御ゲート電極はワード線WL1
〜WL8 に接続されており、このワード線WL1 〜WL8 は隣
接するNANDセルの制御ゲート電極に共通に接続されてい
る。また、隣接するドレイン側選択トランジスタ1D、2D
のゲート電極は共通にドレイン側選択ゲート線SG(D) に
接続され、隣接するソース側選択トランジスタ1S、2Sの
ゲート電極は共通にソース側選択ゲート線SG(S) に接続
されている。

【０１０２】図１４は、本発明の第５の実施の形態に係
る半導体装置パターン露光用マスクに形成されているマ
スクパターンの一部を示す平面図である。図１５は、図
１４のマスクパターンの一部を取り出して拡大して示し
ている。

【０１０３】図１４および図１５に示すマスクパターン
において、11はNAND型フラッシュメモリのメモリセルア
レイ領域に対応する第１のマスク領域、12は周辺回路領
域に対応する第２のマスク領域、13はメモリセルアレイ
領域と周辺回路領域との境界領域（接続領域）に対応す
る第３のマスク領域を示している。そして、斜線部は遮
光部（遮光体パターン）、白地部は透光部を示してお
り、それぞれ対応して半導体基板上にラインパターン、
スペースパターンを転写するためのものである。

【０１０４】第１のマスク領域11には、それぞれライン
幅Ｌを有する第１のラインパターン111 〜第８のライン
パターン118 がそれぞれライン間スペースＳを存して順
に並び（配線ピッチはＬ＋Ｓである）、かつ、上記ライ
ンパターン111 〜118 が少なくとも２組以上周期的に繰
り返すように配置された第１のライン＆スペースパター
ンが形成されている。この場合、上記ラインパターン11
1 〜118 は、NANDセルの８本のワード線WL1 〜WL8 に対
応するものであり、このラインパターン111 〜118 の各
組の相互間に前記NANDセルのドレイン側選択ゲート線SG
(D) およびソース側選択ゲート線SG(S) に対応するライ
ンパターン110 および119 が配置されて形成されてい
る。上記ドレイン側選択ゲート線に対応するラインパタ
ーン110 の一端側は、そのライン幅のまま延長され、第
３のマスク領域13内を経て第２のマスク領域12における
ラインパターン120 に接続されている。

【０１０５】第２のマスク領域12には、それぞれライン
幅Ｌ以上を有する第９のラインパターン121 〜第１２の
ラインパターン124 がそれぞれライン間スペースＳ以上
を存して並び（配線ピッチは、２×（Ｌ＋Ｓ）であ
る）、かつ、上記ラインパターン121 〜124 が少なくと
も２組以上周期的に繰り返すように配置された第２のラ
イン＆スペースパターンが形成されている。この場合、
上記ラインパターン121 〜124 の各組の相互間に前記ド
レイン側選択ゲート線に対応するラインパターン120 が
配置されている。

【０１０６】そして、第１のマスク領域11におけるライ
ンパターン111 〜118 のうちの例えば偶数番目の第２、
第４、第６、第８のラインパターン112 、114 、116 、
118の各一端側は、延長され、第３のマスク領域13内を
経て第２のマスク領域12におけるラインパターン121 〜
124 に接続されている。

【０１０７】これに対して、第１のマスク領域11におけ
るラインパターン111 〜118 のうちの残りの奇数番目の
第１、第３、第５、第７のラインパターン111 、113 、
115、117 の各一端側は、第３のマスク領域13において
終端されている。この場合、第１のラインパターン111
は、第１のマスク領域11と第３のマスク領域13との境界
位置で終端されており、第３のラインパターン113 およ
び第７のラインパターン117 はそのライン幅のまま延長
され、第３のマスク領域13の中間位置で終端されてお
り、第５のラインパターン115 は第３のマスク領域13と
第２のマスク領域12との境界位置までそのライン幅のま
ま延長されて終端されている。

【０１０８】換言すれば、第１のライン＆スペースパタ
ーンのうちで第２のライン＆スペースパターンに連なら
ない４本の各ラインパターン（第１、第３、第５、第７
のラインパターン111 、113 、115 、117 ）は、第１の
領域11と第３の領域13との境界位置、第３の領域13と第
２の領域12との境界位置、第３の領域13内のいずれかの
位置で終端され、かつ、第１のライン＆スペースパター
ンの配列の中央部に位置するほど終端位置が第２の領域
12に近づいている。

【０１０９】即ち、第３のマスク領域13には、第２のラ
インパターン112 と第９のラインパターン121 に連なる
第１３のラインパターン131 、第４のラインパターン11
4 と第１０のラインパターン122 に連なる第１４のライ
ンパターン132 、第６のラインパターン116 と第１１の
ラインパターン123 に連なる第１５のラインパターン13
3 および第８のラインパターン118 と第１２のラインパ
ターン124 に連なる第１６のラインパターン134 が並
び、かつ、上記ラインパターン131 〜134 が少なくとも
２組以上周期的に繰り返すように配置された第３のライ
ン＆スペースパターンが形成されている。この場合、第
１のマスク領域11における第３、第５、第７のラインパ
ターン111 、113 、115 、117 は第３のマスク領域13内
に延長されており、第３のマスク領域13内のラインパタ
ーンの配列順は、131 、113 、132、115 、133 、117
、134 である。さらに、上記ラインパターン131 〜134
の各組の相互間に前記ドレイン側選択ゲート線に対応
するラインパターン130 が配置されている。

【０１１０】そして、上記ラインパターン131 〜134
は、第３の領域13内の長さ方向の途中でライン幅が段状
に変化するとともに段状に屈曲し、第１のライン＆スペ
ースパターン側よりも第２のライン＆スペースパターン
側の方がライン幅が段状に太くなるように形成されてお
り、かつ、ライン幅が段状に変化する位置は第３のライ
ン＆スペースパターンの配列の中央部に位置するほど第
２の領域12に近づいている。

【０１１１】この場合、第１３のラインパターン131 が
屈曲する向きは、第１のラインパターン111 に近付く方
向になっており、屈曲部分の長さはＬ以上（パターンの
占有面積を抑制する点からＬとすることが適当である）
であり、そのライン幅方向の一端が段状に変化する位置
は、第１のラインパターン111 の終端位置から長さ方向
にＳ以上（パターンの占有面積を抑制する点からＳとす
ることが適当である）の位置である。

【０１１２】また、第３のラインパターン113 の終端位
置は、第１３のラインパターン131のライン幅方向の他
端が段状に変化する位置から長さ方向にＳ以上（パター
ンの占有面積を抑制する点からＳとすることが適当であ
る）の位置である。

【０１１３】また、第１４のラインパターン132 が屈曲
する向きは、第３のラインパターン113 に近付く方向に
なっており、屈曲部分の長さはＬ以上（パターンの占有
面積を抑制する点からＬとすることが適当である）であ
り、そのライン幅方向の一端が段状に変化する位置は、
第３のラインパターン113 の終端位置から長さ方向にＳ
以上（パターンの占有面積を抑制する点からＳとするこ
とが適当である）の位置である。

【０１１４】また、第５のラインパターン115 の終端位
置は、第１４のラインパターン132のライン幅方向の他
端が段状に変化する位置から長さ方向にＬ以上（パター
ンの占有面積を抑制する点からＬとすることが適当であ
る）の位置である。

【０１１５】また、第１５のラインパターン133 が屈曲
する向きは、第７のラインパターン117 に近付く方向に
なっており、屈曲部分の長さはＬ以上（パターンの占有
面積を抑制する点からＬとすることが適当である）であ
り、そのライン幅方向の一端が段状に変化する位置は、
第３のラインパターン113 の終端位置から長さ方向にＳ
以上（パターンの占有面積を抑制する点からＳとするこ
とが適当である）の位置である。つまり、第１５のライ
ンパターン133 が屈曲する位置は第１４のラインパター
ン132 が屈曲する位置と同一線上である。

【０１１６】また、第７のラインパターン117 の終端位
置は、第１３のラインパターン131のライン幅方向の他
端が段状に変化する位置から長さ方向にＳ以上（パター
ンの占有面積を抑制する点からＳとすることが適当であ
る）の位置である。つまり、第７のラインパターン117
の終端位置は第３のラインパターン113 の終端位置と同
一線上である。

【０１１７】また、第１６のラインパターン134 が屈曲
する向きは、第７のラインパターン117 から遠去かる方
向になっており、そのライン幅方向の一端が段状に変化
する位置は、第１のラインパターン111 の終端位置から
長さ方向にＳ以上（パターンの占有面積を抑制する点か
らＳとすることが適当である）の位置であり、屈曲部分
の長さはＬ以上（パターンの占有面積を抑制する点から
Ｌとすることが適当である）である。つまり、第１６の
ラインパターン134 が屈曲する位置は第１３のラインパ
ターン131 が屈曲する位置と同一線上である。

【０１１８】上述したマスクパターンにおいて、マスク
上の最小スペースはＳであり、このマスク上の最小スペ
ースＳは、ライン＆スペースパターンの最小スペースＳ
と合わせることが望ましい。その理由は第１の実施の形
態で前述した通りである。

【０１１９】なお、第１のマスク領域11の他端側にも、
図１中に示した第３のマスク領域13および第２のマスク
領域12と対称的に、図示しない第３のマスク領域および
第２のマスク領域が存在している。そして、第１のマス
ク領域11における第２、第４、第６、第８のラインパタ
ーン112 、114 、116 、118 の各他端側は、図示しない
第３のマスク領域13において終端されている。

【０１２０】また、第１のマスク領域11における第１、
第３、第５、第７のラインパターン111 、113 、115 、
117 の各他端側は、延長され、図示しない第３のマスク
領域13内を経て図示しない第２のマスク領域12のライン
パターンに接続されている。こうして、第１のマスク領
域11の全てのラインパターンが第２のマスク領域へ接続
される。

【０１２１】＜第５の実施形態に係る半導体装置＞図１
６は、図１４のマスクパターンを使用してNAND型フラッ
シュメモリ上のフォトレジストに露光することにより得
られるレジストパターンを光学シミュレーションにより
求めた結果を示している。このシミュレーションに際し
て、光源の条件などは第１の実施の形態と同様である。

【０１２２】図１６に示すレジストパターンは、図１４
のマスクパターンに対応して形成されており、配線の断
線、ショートなどが見られず、また、ライン幅が極端に
細い部分やスペースが極端に狭い部分も見られない。し
たがって、実際に半導体基板上にパターン露光を行った
場合にも、十分なプロセスマージンを確保でき、良好な
配線パターンが得られるものと予想される。

【０１２３】なお、第５の実施形態に係る半導体装置の
製法は、前述した第１の実施形態に準じて実施すればよ
く、また、図１４のマスクパターンの反転マスクを使用
して製造することも可能である。

【０１２４】＜第６の実施の形態に係るマスク＞図１７
は、本発明の第６の実施の形態に係る半導体装置パター
ン露光用マスクに形成されているマスクパターンの一部
を示す平面図である。

【０１２５】図１７に示すマスクパターンは、NAND型フ
ラッシュメモリのパターン露光用マスクであり、11はNA
ND型フラッシュメモリのメモリセルアレイにおける第１
のマスク領域、12は周辺回路領域に対応する第２のマス
ク領域、13はメモリセルアレイ領域と周辺回路領域との
境界領域（接続領域）に対応する第３のマスク領域を示
している。

【０１２６】NAND型フラッシュメモリのメモリセルアレ
イにおいては、図１２に示した等価回路を参照して前述
したように、例えばドレイン側選択トランジスタ1D、８
個のEEPROMセル101 〜108 が直列接続されてなるNANDセ
ル、ソース側選択トランジスタ1Sを組み合わせたものを
１ブロックとする複数個のブロックによってメモリセル
アレイが構成されている。ここでは、ビット線方向に配
列された４ブロック分に対応する領域を示している。

【０１２７】第１のマスク領域11には、メモリセルアレ
イ領域の第１のブロック、第２のブロック、第３のブロ
ック、第４のブロックの各NANDセルのワード線WL1 〜WL
8 を形成するためのそれぞれ遮光体からなる８本のライ
ンパターン111 〜118 がライン間スペースＳを存してピ
ッチＰ1 で順に並ぶように形成された少なくとも４個
（第１、第２、第３、第４）のライン＆スペースパター
ンが配置されている。

【０１２８】第２のマスク領域12には、それぞれ遮光体
からなる８本のラインパターン121〜128 がライン間ス
ペースを存して２×Ｐ1 以上のピッチで繰り返すように
形成された第５、第６のライン＆スペースパターンが配
置されている。

【０１２９】第３のマスク領域13には、第７のライン＆
スペースパターンと第８のライン＆スペースパターンが
繰り返すように配置されている。上記第７のライン＆ス
ペースパターンは、第１のマスク領域11における第２の
ライン＆スペースパターンの８本のラインパターン111
〜118 と第２のマスク領域12における第５のライン＆ス
ペースパターンの８本のラインパターン121 〜128 に連
なるそれぞれ遮光体からなる８本のラインパターン131
〜138 およびライン間スペースパターンが繰り返すよう
に形成されている。前記第８のライン＆スペースパター
ンは、第３のライン＆スペースパターンの８本のライン
パターン111 〜118 と第６のライン＆スペースパターン
の８本のラインパターン121 〜128 に連なるそれぞれ遮
光体からなる８本のラインパターン131 〜138 およびラ
イン間スペースパターンが繰り返すように形成されてい
る。

【０１３０】第１のマスク領域11における第１のライン
＆スペースパターンおよび第４のライン＆スペースパタ
ーンの各ラインパターン111 〜118 は、第１の領域11と
第３の領域13との境界位置で終端されている。

【０１３１】第３のマスク領域13における第７のライン
＆スペースパターンおよび第８のライン＆スペースパタ
ーンの各ラインパターン131 〜138 の各一部は、第１の
マスク領域11のパターンの長さ方向に対して斜めに配置
されており、かつ、斜めに配置された部分のピッチＰ2
は、第１のマスク領域11におけるラインパターン111〜1
18 のピッチＰ1 よりも大きく、第２のマスク領域12に
おけるラインパターン121 〜128 のピッチ２×Ｐ1 より
は小さくなっている。即ち、Ｐ1 ＜Ｐ2 ＜２×Ｐ1 であ
る。

【０１３２】そして、第１、第２、第３、第４のライン
＆スペースパターンは、第１のマスク領域11で少なくと
も２組以上周期的に繰り返すように配置され、第５、第
６のライン＆スペースパターンは第２のマスク領域12で
少なくとも２組以上周期的に繰り返すように配置され、
第７、第８のライン＆スペースパターンは第３のマスク
領域13で少なくとも２組以上周期的に繰り返すように配
置されている。

【０１３３】なお、第１のマスク領域11の他端側にも、
図１７中に示した第３のマスク領域13および第２のマス
ク領域12と対称的に、図示しない第３のマスク領域およ
び第２のマスク領域が存在している。そして、第１のマ
スク領域における第２、第３のライン＆スペース中のラ
インパターン111 〜118 （第２、第３のブロック内の各
メモリセルのゲート線）の各他端側は、図示しない第３
のマスク領域において終端されている。また、第１のマ
スク領域における第１、第４のライン＆スペース中のラ
インパターン111 〜118 （第１、第４のブロック内の各
メモリセルのゲート線）の各他端側は、延長され、図示
しない第３のマスク領域内を経て図示しない第２のマス
ク領域のラインパターンに接続されている。こうして、
第１のマスク領域11の全てのラインパターン111 〜118
が第２のマスク領域へ接続されるようにしている。

【０１３４】なお、図１７中、110 はNANDセルブロック
のドレイン側選択ゲート線SG(D) に対応するラインパタ
ーンであり、119 はソース側選択ゲート線SG(S) に対応
するラインパターンである。

【０１３５】＜第６の実施形態に係る半導体装置＞図１
８は、図１７のマスクパターンを使用してNAND型フラッ
シュメモリ上のフォトレジストに露光することにより得
られるレジストパターンを光学シミュレーションにより
求めた結果を示している。このシミュレーションに際し
て、光源の条件などは第１の実施の形態と同様である。

【０１３６】図１８に示すレジストパターンは、図１７
のマスクパターンに対応して形成されており、配線の断
線、ショートなどが見られず、また、ライン幅が極端に
細い部分やスペースが極端に狭い部分も見られない。し
たがって、実際に半導体基板上にパターン露光を行った
場合にも、十分なプロセスマージンを確保でき、良好な
配線パターンが得られるものと予想される。

【０１３７】なお、第６の実施形態に係る半導体装置の
製法は、前述した第１の実施形態に準じて実施すればよ
く、また、図１７のマスクパターンの反転マスクを使用
して製造することも可能である。

【０１３８】

【発明の効果】上述したように本発明によれば、配線ピ
ッチが異なる領域間の接続領域における光リソグラフィ
を用いた微細な配線パターンを形成する時の解像度や焦
点深度の悪化を抑制し、配線パターンの断線やショート
が発生する可能性を低減し、高集積化が可能となる半導
体装置およびその製造方法ならびに半導体装置パターン
露光用マスクを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置パ
ターン露光用マスクに形成されているマスクパターンの
一部を示す平面図。

【図２】図１のマスクパターンの一部を取り出して拡大
して示す平面図。

【図３】図１のマスクパターンを使用して半導体装置上
のフォトレジストに露光することにより得られるレジス
トパターンを光学シミュレーションにより求めた結果を
示す図。

【図４】本発明の第２の実施の形態に係る半導体装置パ
ターン露光用マスクに形成されているマスクパターンの
一部を示す平面図。

【図５】図４のマスクパターンの一部を取り出して拡大
して示す平面図。

【図６】図４のマスクパターンを使用して半導体装置上
のフォトレジストに露光することにより得られるレジス
トパターンを光学シミュレーションにより求めた結果を
示す図。

【図７】本発明の第３の実施の形態に係る半導体装置パ
ターン露光用マスクに形成されているマスクパターンの
一部を示す平面図。

【図８】図７のマスクパターンの一部を取り出して拡大
して示す平面図。

【図９】図７のマスクパターンを使用して半導体装置上
のフォトレジストに露光することにより得られるレジス
トパターンを光学シミュレーションにより求めた結果を
示す図。

【図１０】本発明の第４の実施の形態に係る半導体装置
パターン露光用マスクに形成されているマスクパターン
の一部を示す平面図。

【図１１】図１０のマスクパターンを使用して半導体装
置上のフォトレジストに露光することにより得られるレ
ジストパターンを光学シミュレーションにより求めた結
果を示す図。

【図１２】本発明の第５の実施の形態を説明するために
NAND型フラッシュメモリのメモリセルアレイにおけるワ
ード線方向に配列された２ブロック分を取り出して等価
回路を示す図。

【図１３】図１２のNAND型フラッシュメモリのメモリセ
ルアレイにおけるワード線方向に配列された３ブロック
分を取り出して平面パターンを示す図。

【図１４】本発明の第５の実施の形態に係る半導体装置
パターン露光用マスクに形成されているマスクパターン
の一部を示す平面図。

【図１５】図１４のマスクパターンの一部を取り出して
拡大して示す平面図。

【図１６】図１４のマスクパターンを使用してNAND型フ
ラッシュメモリ上のフォトレジストに露光することによ
り得られるレジストパターンを光学シミュレーションに
より求めた結果を示す図。

【図１７】本発明の第６の実施の形態に係る半導体装置
パターン露光用マスクに形成されているマスクパターン
の一部を示す平面図。

【図１８】図１７のマスクパターンを使用してNAND型フ
ラッシュメモリ上のフォトレジストに露光することによ
り得られるレジストパターンを光学シミュレーションに
より求めた結果を示す図。

【図１９】半導体メモリの一般的なパターン配置を示す
図。

【図２０】図１９中のメモリセルアレイ領域と周辺回路
領域とを接続する配線パターンが形成されたパターン露
光用マスクを示す図。

【図２１】図２０に示した配線パターンが形成されたパ
ターン露光用マスクを用いて半導体基板上のレジストに
露光した時に得られるレジストパターンをシミュレーシ
ョンにより求めた結果を示す図。

【符号の説明】

11…第１のマスク領域、 12…第２のマスク領域、 13…第３のマスク領域、 111 〜114 …第１〜第４のラインパターン、 121 …第５のラインパターン、 122 …第６のラインパターン、 131 …第７のラインパターン、 132 …第８のラインパターン、 Ｌ…ライン幅、 Ｓ…ライン間スペース。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 21/82 Ｗ ５Ｆ０８３ 27/115 21/88 Ｂ 27/10 ４７１ 27/10 ４３４ 29/788 29/78 ３７１ 29/792 Ｆターム(参考） 2H095 BA01 BB02 BB03 5F001 AA01 AB02 AD41 AD53 AE08 AG09 AG17 AG40 5F033 HH00 MM21 MM29 QQ01 UU03 VV16 XX03 XX31 5F046 AA25 BA03 BA08 CA04 CB05 CB08 CB17 CB23 DA13 DA14 5F064 BB12 EE09 EE14 EE15 GG10 5F083 EP02 EP22 EP33 EP34 EP76 ER22 LA16 PR01 PR42 PR43 PR52 PR53

Claims (18)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上の第１の領域で、それぞれライン幅Ｌ
   を有する導電体からなる第１、第２、第３、第４のライ
   ンパターンがそれぞれライン間スペースＳを存して順に
   並ぶように形成された第１のライン＆スペースパターン
   と、 前記半導体基板上の第２の領域で、それぞれライン幅Ｌ
   以上を有する導電体からなる第５、第６のラインパター
   ンがライン間スペースＳ以上を存して順に並ぶように形
   成された第２のライン＆スペースパターンと、 前記半導体基板上の前記第１の領域と第２の領域との間
   に存在する第３の領域で、前記第１のラインパターンと
   前記第５のラインパターンに連なる導電体からなる第７
   のラインパターンおよび前記第３のラインパターンと前
   記第６のラインパターンに連なる導電体からなる第８の
   ラインパターンが形成された第３のライン＆スペースパ
   ターンとを具備し、 前記第２のラインパターンは前記第１の領域と第３の領
   域との境界位置で終端されており、前記第４のラインパ
   ターンは前記第３の領域と第２の領域との境界位置まで
   延長されて終端されており、 前記第７のラインパターンは、第３の領域内の長さ方向
   の途中でライン幅が変化し、前記第１のラインパターン
   側よりも前記第５のラインパターン側の方がライン幅が
   太くなるように形成されており、 前記第８のラインパターンは、第３の領域内の長さ方向
   の途中でライン幅が変化し、前記第３のラインパターン
   側よりも前記第６のラインパターン側の方がライン幅が
   太くなるように形成されており、 前記各ライン＆スペースパターンはそれぞれ対応する領
   域で少なくとも２組以上周期的に繰り返すように配置さ
   れていることを特徴とする半導体装置。
2. 【請求項２】 前記第７のラインパターンおよび第８の
   ラインパターンのライン幅が変化する位置は、前記第３
   の領域と第１の領域との境界位置から長さ方向に前記Ｓ
   以上、かつ、前記第３の領域と第２の領域との境界位置
   から長さ方向に前記Ｌ以上の位置であることを特徴とす
   る請求項１記載の半導体装置。
3. 【請求項３】 半導体基板と、 前記半導体基板上の第１の領域で、導電体からなる第
   １、第２、第３、第４のラインパターンがライン間スペ
   ースを存してピッチＰで順に並ぶように形成された第１
   のライン＆スペースパターンと、 前記半導体基板上の第２の領域で、導電体からなる第
   ５、第６のラインパターンがライン間スペースを存して
   ピッチ２×Ｐ以上で順に並ぶように形成された第２のラ
   イン＆スペースパターンと、 前記半導体基板上の前記第１の領域と第２の領域との間
   に存在する第３の領域で、前記第１のラインパターンと
   前記第５のラインパターンに連なる導電体からなる第７
   のラインパターンおよび前記第３のラインパターンと前
   記第６のラインパターンに連なる導電体からなる第８の
   ラインパターンが形成された第３のライン＆スペースパ
   ターンとを具備し、 前記第２のラインパターンは前記第１の領域と第３の領
   域との境界位置で終端されており、前記第４のラインパ
   ターンは前記第３の領域と第２の領域との境界位置まで
   延長されて終端されており、 前記第７のラインパターンは、第３の領域内の長さ方向
   の途中でライン幅が変化し、前記第１のラインパターン
   側よりも前記第５のラインパターン側の方がライン幅が
   太くなるように形成されており、 前記第８のラインパターンは、第３の領域内の長さ方向
   の途中でライン幅が変化し、前記第３のラインパターン
   側よりも前記第６のラインパターン側の方がライン幅が
   太くなるように形成されており、 前記各ライン＆スペースパターンはそれぞれ対応する領
   域で少なくとも２組以上周期的に繰り返すように配置さ
   れていることを特徴とする半導体装置。
4. 【請求項４】 前記第７のラインパターンおよび第８の
   ラインパターンのライン幅が変化する位置は、前記第３
   の領域と第１の領域との境界位置から長さ方向に前記Ｐ
   の1/2 以上、かつ、前記第３の領域と第２の領域との境
   界位置から長さ方向に前記Ｐの1/2 以上の位置であるこ
   とを特徴とする請求項３記載の半導体装置。
5. 【請求項５】 半導体基板と、 前記半導体基板上の第１の領域で、導電体からなる複数
   （ｎ）本のラインパターンがライン間スペースを存して
   ピッチＰで順に並ぶように形成された第１のライン＆ス
   ペースパターンと、 前記半導体基板上の第２の領域で導電体からなるｎ／２
   本のラインパターンがライン間スペースを存して２×Ｐ
   以上のピッチで繰り返すように形成された第２のライン
   ＆スペースパターンと、 前記半導体基板上の前記第１の領域と第２の領域との間
   に存在する第３の領域で、前記第１のライン＆スペース
   パターンのうちの奇数番目あるいは偶数番目のｎ／２本
   のラインパターンと前記第２のライン＆スペースパター
   ンの各ラインパターンに連なるｎ／２本の導電体からな
   るラインパターンが形成された第３のライン＆スペース
   パターンとを具備し、 前記第１のライン＆スペースパターンのうちで前記第２
   のライン＆スペースパターンに連ならないｎ／２本の各
   ラインパターンは、第１の領域と第３の領域との境界位
   置、前記第３の領域と第２の領域との境界位置、第３の
   領域内のいずれかの位置で終端され、かつ、前記第１の
   ライン＆スペースパターンの配列の中央部に位置するほ
   ど終端位置が前記第２の領域に近づいており、 前記第３のライン＆スペースパターンは、第３の領域内
   の長さ方向の途中でライン幅が変化し、前記第１のライ
   ン＆スペースパターン側よりも前記第２のライン＆スペ
   ースパターン側の方がライン幅が太くなるように形成さ
   れており、かつ、前記第３のライン＆スペースパターン
   の配列の中央部に位置するほど前記ライン幅が変化する
   位置は前記第２の領域に近づいており、 前記各ライン＆スペースパターンはそれぞれ対応する領
   域で少なくとも２組以上周期的に繰り返すように配置さ
   れていることを特徴とする半導体装置。
6. 【請求項６】 半導体基板と、 前記半導体基板上の第１の領域でそれぞれ導電体からな
   る複数（ｎ）本のラインパターンがライン間スペースを
   存してピッチＰ1 で順に並ぶように形成された第１、第
   ２、第３、第４のライン＆スペースパターンと、 前記半導体基板上の第２の領域でそれぞれ導電体からな
   るｎ本のラインパターンがライン間スペースを存して２
   ×Ｐ1 以上のピッチで繰り返すように形成された第５、
   第６のライン＆スペースパターンと、 前記半導体基板上の前記第１の領域と第２の領域との間
   に存在する第３の領域で、前記第２のライン＆スペース
   パターンのｎ本の導電体からなるラインパターンと前記
   第５のライン＆スペースパターンのｎ本の導電体からな
   るラインパターンに連なるｎ本の導電体からなるライン
   パターンおよびライン間スペースパターンが繰り返すよ
   うに形成された第７のライン＆スペースパターン、なら
   びに、前記第３のライン＆スペースパターンのｎ本の導
   電体からなるラインパターンと前記第６のライン＆スペ
   ースパターンのｎ本の導電体からなるラインパターンに
   連なるｎ本の導電体からなるラインパターンおよびライ
   ン間スペースパターンが繰り返すように形成された第８
   のライン＆スペースパターンとを具備し、 前記第１のライン＆スペースパターンおよび第４のライ
   ン＆スペースパターンの各ラインパターンは前記第１の
   領域と第３の領域との境界位置で終端されており、 前記第７のライン＆スペースパターンおよび第８のライ
   ン＆スペースパターンの各ラインパターンの各一部は、
   前記第１の領域のパターンの長さ方向に対して斜めに配
   置されており、かつ、斜めに配置された部分のピッチＰ
   2 は、Ｐ1 ＜Ｐ2 ＜２×Ｐ1 であり、 前記第１、第２、第３、第４のライン＆スペースパター
   ンは前記第１の領域で少なくとも２組以上周期的に繰り
   返すように配置され、前記第５、第６のライン＆スペー
   スパターンは前記第２の領域で少なくとも２組以上周期
   的に繰り返すように配置され、前記第７、第８のライン
   ＆スペースパターンは前記第３の領域で少なくとも２組
   以上周期的に繰り返すように配置されていることを特徴
   とする半導体装置。
7. 【請求項７】 前記第１の領域はメモリセルアレイが形
   成されている領域であり、前記第２の領域はメモリセル
   周辺回路が形成されている領域であることを特徴とする
   請求項１乃至６のいずれか１項に記載の半導体装置。
8. 【請求項８】 前記第１の領域は、NAND型フラッシュメ
   モリのメモリセルアレイが形成されている領域であり、
   前記第２の領域はメモリセル周辺回路が形成されている
   領域であり、 前記第１の領域におけるライン＆スペースパターンのｎ
   本のラインパターンは、前記メモリセルアレイの単位ブ
   ロックをなす直列に接続された複数のメモリセルおよび
   それを挟むように直列に接続された選択トランジスタの
   うちの前記複数のメモリセルの各ゲートに接続されてい
   ることを特徴とする請求項７記載の半導体装置。
9. 【請求項９】 前記各ラインパターンは、前記半導体基
   板上に堆積されてパターニング形成された金属あるいは
   半導体により形成された配線あるいはゲート線であるこ
   とを特徴とする請求項１乃至８のいずれか１項に記載の
   半導体装置。
10. 【請求項１０】 前記各ラインパターンは、前記半導体
    基板上の絶縁膜に埋め込み形成された金属あるいは半導
    体により形成された配線あるいはゲート線であることを
    特徴とする請求項１乃至８のいずれか１項に記載の半導
    体装置。
11. 【請求項１１】 ラインパターンが遮光部により形成さ
    れ、スペースパターンが透光部により形成されるマスク
    基板と、 前記マスク基板上の第１の領域に配置され、ライン幅
    Ｌ、ライン間スペースＳを有し、順に並んで形成された
    第１、第２、第３、第４のラインパターンが少なくとも
    １組以上周期的に配置された第１のライン＆スペースパ
    ターンと、 前記マスク基板上の第２の領域に配置され、ライン幅Ｌ
    以上、ライン間スペースＳ以上を有し、順に並んで形成
    された第５、第６のラインパターンが少なくとも１組以
    上周期的に配置された第２のライン＆スペースパターン
    と、 前記マスク基板上で前記第１の領域と第２の領域との間
    に存在する第３の領域に配置され、前記第１のパターン
    と前記第５のパターンに連なる第７のラインパターンお
    よび前記第３のラインパターンと前記第６のラインパタ
    ーンに連なる第８のラインパターンが少なくとも１組以
    上周期的に配置された第３のライン＆スペースパターン
    とを具備し、 前記第２のラインパターンは前記第１の領域と第３の領
    域との境界位置で終端されており、前記第１の領域にお
    ける第４のラインパターンは前記第３の領域と第２の領
    域との境界位置まで延長されて終端されており、 前記第３の領域における第７のラインパターンは、前記
    第１のラインパターン側よりも前記第５のラインパター
    ン側の方がライン幅が太くなるように第３の領域内の途
    中で段状に形成されていることを特徴とする半導体装置
    パターン露光用マスク。
12. 【請求項１２】 前記ラインパターンとして、位相を変
    化させる半透明な材料が用いられていることを特徴とす
    る請求項１１記載の半導体装置パターン露光用マスク。
13. 【請求項１３】 半導体基板上に堆積された導電体膜上
    にフォトレジストを塗布する塗布工程と、 前記フォトレジストに対して請求項１１または１２記載
    の半導体装置パターン露光用マスクを用いて光リソグラ
    フィによりパターン露光を行う露光工程と、 前記露光工程後のフォトレジストの一部を剥離し、前記
    導電体膜の露出部をエッチング除去してパターニングを
    行う工程とを具備することを特徴とする半導体装置の製
    造方法。
14. 【請求項１４】 前記露光工程において、さらに変形照
    明法を用いることを特徴とする請求項１３記載の半導体
    装置の製造方法。
15. 【請求項１５】 スペースパターンが遮光部により形成
    され、ラインパターンが透光部により形成され、請求項
    １１記載の半導体装置パターン露光用マスクと比べてラ
    インパターンとスペースパターンが反転されていること
    を特徴とする半導体装置パターン露光用マスク。
16. 【請求項１６】 前記スペースパターンは、位相を変化
    させる半透明な材料が用いられていることを特徴とする
    請求項１５記載の半導体装置パターン露光用マスク。
17. 【請求項１７】 半導体基板上の絶縁膜上にフォトレジ
    ストを塗布する塗布工程と、 前記フォトレジストに対して請求項１５または１６記載
    の半導体装置パターン露光用マスクを用いて光リソグラ
    フィによりパターン露光を行う露光工程と、 前記露光工程後のフォトレジストの一部を剥離し、前記
    絶縁膜の露出部をエッチング除去して配線形成用の溝を
    形成する工程と、 前記配線形成用の溝の内部に導電体を埋め込み形成する
    工程とを具備することを特徴とする半導体装置の製造方
    法。
18. 【請求項１８】 前記露光工程において、さらに変形照
    明法を用いることを特徴とする請求項１７記載の半導体
    装置の製造方法。